CN103258721A - 制造碳化硅半导体器件的方法和碳化硅半导体器件 - Google Patents

制造碳化硅半导体器件的方法和碳化硅半导体器件 Download PDF

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Abstract

一种制造碳化硅半导体器件的方法以及碳化硅半导体器件。具有第一表面（F1）和第二表面（F2）的碳化硅层包括第一区（11）、第二区（12）和第三区（13），第一区（11）构成第一表面（F1）并且具有第一导电类型，第二区（12）设置在第一区（11）上并且具有第二导电类型，第三区（13）设置在第二区上并且具有第一导电类型。在第二表面（F2）上，形成具有底部（BT）和侧壁（SS）的栅沟槽（GT），栅沟槽经过第三区（13）和第二区（12），直至到第一区（11）。形成在所述厚度方向上从栅沟槽（GT）的底部（BT）延伸的附加沟槽（AT）。形成第二导电类型的第四区（14）以填充附加沟槽（AT）。

Description

制造碳化硅半导体器件的方法和碳化硅半导体器件
技术领域
本发明涉及制造碳化硅半导体器件的方法和碳化硅半导体器件，更具体地，涉及制造具有栅沟槽的碳化硅半导体器件的方法和碳化硅半导体器件。
背景技术
已知的是，通常需要权衡用于电功率的半导体器件中的导通电阻和击穿电压。近年来，出于提高击穿电压同时抑制导通电阻的目的，已提出一种具有诸如超结（super junction）结构的电荷补偿结构的半导体器件。例如，日本专利特开No.2004-342660公开了一种具有电荷补偿结构的功率MOSFET（金属氧化物半导体场效应晶体管）。
上述公开并没有提到适于具有栅沟槽的碳化硅半导体器件的电荷补偿结构。
发明内容
本发明旨在解决上述问题。本发明的目的在于在具有栅沟槽的碳化硅半导体器件中提高击穿电压同时抑制导通电阻。
一种制造本发明的碳化硅半导体器件的方法包括下述步骤。制备碳化硅层，所述碳化硅层具有在厚度方向上彼此相反的第一表面和第二表面。所述碳化硅层包括第一区、第二区和第三区。所述第一区构成所述第一表面并且具有第一导电类型。所述第二区设置在所述第一区上以通过所述第一区与所述第一表面隔开并且具有不同于所述第一导电类型的第二导电类型。所述第三区设置在所述第二区上，通过所述第二区与所述第一区隔离，并且具有所述第一导电类型。在所述第二表面上，形成具有底部和侧壁的栅沟槽，所述栅沟槽经过所述第三区和所述第二区，直至到所述第一区。所述侧壁具有由所述第一区、所述第二区和所述第三区的每个构成的区域。形成在所述厚度方向上从所述栅沟槽的底部延伸的附加沟槽。形成所述第二导电类型的第四区以填充所述附加沟槽。在所述侧壁上形成栅绝缘膜，从而覆盖所述碳化硅层的第二区。在所述碳化硅层的第二区上形成栅电极，使所述栅绝缘膜居于其间。在所述碳化硅层的第一区上形成第一电极。在所述碳化硅层的第三区上形成第二电极。
根据通过本制造方法得到的碳化硅半导体器件，通过由第四区的耗尽而产生的其它极性的固定电荷，补偿由第一区的耗尽而产生的正负极性之一的固定电荷所造成的厚度方向上的电场的至少一部分。换句话讲，提供了电荷补偿结构。因此，厚度方向上的电场强度的最大值得以抑制。因此，可以提高碳化硅半导体器件的击穿电压。
优选地，所述第四区被形成为在所述厚度方向上具有大于5μm的的厚度。因此，电荷补偿结构设置在厚度方向上的较大范围内。因此，可以进一步提高碳化硅半导体器件的击穿电压。
优选地，形成附加沟槽的步骤包括步骤：在所述碳化硅层上形成掩膜，从而覆盖所述侧壁并且暴露所述栅沟槽的底部，并且使用所述掩膜来蚀刻所述底部。因此，在形成附加沟槽期间，掩膜可以保护栅沟槽的侧壁。
优选地，在形成第四区的步骤之后且在所述形成栅绝缘膜的步骤之前去除所述掩膜。因此，可以将用于形成第四区的膜生长期间产生的不必要区域与掩膜一起去除。
优选地，形成第四区的步骤包括将所述碳化硅层加热至加热温度的步骤。所述掩膜的熔点高于所述加热温度。因此，可以将碳化硅层与掩膜一起加热。
优选地，形成掩膜的步骤包括形成碳化钽膜的步骤。因此，掩膜的熔点可以被设置成较高。
优选地，去除掩膜的步骤包括将所述碳化钽膜进行氧化的步骤。因此，可以容易地去除掩膜。
优选地，在上述制造方法中，通过具有物理蚀刻作用的蚀刻执行所述形成附加沟槽的步骤。因此，可以更垂直地执行形成附加沟槽所涉及的蚀刻。因此，附加沟槽中形成的第四区的侧面可以沿着厚度方向设置。因此，由第四区进行的电荷补偿可以充分地起效。
优选地，在上述制造方法中，通过热蚀刻执行形成栅沟槽的步骤。因此，栅沟槽的侧壁的面取向可以被设置成晶体学特定取向。
本发明的一种碳化硅半导体器件包括碳化硅层、栅绝缘膜、栅电极、第一电极和第二电极。碳化硅层包括在厚度方向上彼此相反的第一表面和第二表面。所述碳化硅层包括第一区、第二区、第三区和第四区。所述第一区构成所述第一表面并且具有第一导电类型。所述第二区设置在所述第一区上，通过所述第一区与所述第一表面隔开并且具有不同于所述第一导电类型的第二导电类型。所述第三区设置在所述第二区上，通过所述第二区与所述第一区隔离，并且具有所述第一导电类型。在所述第二表面处，设置具有底部和侧壁的栅沟槽，所述栅沟槽经过所述第三区和所述第二区，直至到所述第一区。所述侧壁具有由所述第一区、所述第二区和所述第三区的每个构成的区域。所述碳化硅层包括第四区，所述第四区设置在所述底部，通过所述第一区与所述第一表面隔离，并且具有所述第二导电类型。所述第四区在所述厚度方向上具有大于5μm的厚度。栅绝缘膜覆盖所述侧壁上的碳化硅层的第二区。栅电极通过栅绝缘膜设置在所述碳化硅层的第二区上。第一电极设置在所述碳化硅层的第一区上。第二电极设置在所述碳化硅层的第三区上。
根据本器件，通过由第四区的耗尽而产生的其它极性的固定电荷，补偿由第一区的耗尽而产生的正负极性之一的固定电荷所造成的厚度方向上的电场的至少一部分。换句话讲，提供了电荷补偿结构。因此，厚度方向上的电场强度的最大值得以抑制。因此，可以提高碳化硅半导体器件的击穿电压。
优选地，在上述本器件中，所述栅沟槽的侧壁相对于所述碳化硅层的第二表面以大于0°且小于90°的角度倾斜。因此，可以提供具有相对于第二表面倾斜的面取向的沟道面。
更优选地，所述第四区的侧面相对于所述厚度方向的角度小于所述栅沟槽的侧壁相对于所述厚度方向的角度。因此，凭借第四区进行的电荷补偿可以更充分地起效。
所述碳化硅层可以具有六方晶系的晶体结构。在这种情况下，所述碳化硅层的栅沟槽的侧壁优选地包括由{0-33-8}面和{0-11-4}面中的至少一者构成的区域。因此，可以增大侧壁上的载流子迁移率。因此，可以抑制碳化硅半导体器件的导通电阻。
所述碳化硅层可以具有立方晶系的晶体结构。在这种情况下，所述碳化硅层的栅沟槽的侧壁优选地包括由{100}面构成的区域。因此，可以增大侧壁上的载流子迁移率。因此，可以抑制碳化硅半导体器件的导通电阻。
第一电极可以直接或间接形成在第一区上。
根据结合附图对本发明的以下详细描述，本发明的以上和其它目的、特征、方面和优点将变得更清楚。
附图说明
图1是示意性地表示根据本发明的实施例的碳化硅半导体器件的构造的局部横截面图。
图2是沿着图3至图5的每个中的II-II线截取的局部横截面图，其示意性地表示图1的碳化硅半导体器件中的碳化硅层的构造。
图3和图4分别是示意性地表示图2中的碳化硅层的构造的局部立体图和局部平面图。
图5是进一步详细示出图4中的碳化硅层的构造的局部平面图。
图6是示意性地表示用于制造根据本发明的实施例的碳化硅半导体器件的方法中的第一步骤的局部横截面图。
图7是示意性地表示用于制造根据本发明的实施例的碳化硅半导体器件的方法中的第二步骤的局部平面图。
图8是沿着图7中的VIII-VIII线截取的示意性局部横截面图。
图9是示意性地表示用于制造根据本发明的实施例的碳化硅半导体器件的方法中的第三步骤的局部横截面图。
图10是示意性地表示用于制造根据本发明的实施例的碳化硅半导体器件的方法中的第四步骤的局部横截面图。
图11是沿着图10中的XI-XI线截取的示意性局部横截面图。
图12至图20是分别示意性地表示用于制造根据本发明的实施例的碳化硅半导体器件的方法中的第五步骤至第十三步骤的局部横截面图。
具体实施方式
下文中，将基于附图描述本发明的实施例。在以下阐明的附图中，为相同或对应的元件分配相同的附图标记，并且将不再重复对其的描述。至于本说明书中的晶体学表示，特定面用()表示，而相同面的集合用{}表示。对于负指数，在结晶学方面，通常在数值上方分配横杠（-）。然而，在本说明书中，将在数值之前附带负号。
首先，将参照图1至图5描述根据本实施例的MOSFET 100（碳化硅半导体器件）的结构。
如图1中所示，MOSFET 100包括单晶衬底1、SiC层10（碳化硅层）、漏电极31（第一电极）、源电极32（第二电极）、栅氧化物膜21（栅绝缘膜）、层间绝缘膜22、栅电极30和源互连层33。
单晶衬底1由n型（第一导电类型）碳化硅制成。例如，单晶衬底1由具有六方晶系或立方晶系的单晶结构的碳化硅形成。优选地，在单晶衬底1上设置从基准面的偏离角在5度内的主表面（附图中的顶面）。对于六方晶系，基准面是{000-1}面，更优选地（000-1）面。对于立方晶系，基准面是{111}面。优选地，偏离角大于或等于0.5度。
进一步参照图2至图5。SiC层10具有在厚度方向DD（图2）上彼此相反的下面F1（第一表面）和上面F2（第二表面）。下面F1和上面F2基本上彼此平行。SiC层10包括n-漂移区11（第一区）、p区12（第二区）和n区13（第三区）、电荷补偿区14（第四区）和p+接触区15。n-漂移区11构成下面F1并且具有n型（第一导电类型）。p区12设置在n-漂移区11上，并且具有p型（不同于第一导电类型的第二导电类型）。n区13设置在p区12上，通过p区12与n-漂移区11隔离，并且属于n型（第一导电类型）。
在顶面F2处，设置具有底部BT和侧壁SS的栅沟槽GT，栅沟槽GT经过n区13和p区12，直至到n-漂移区11。侧壁SS包括由n-漂移区11、p区12和n区13的每个构成的区域。n-漂移区11的杂质浓度优选地大于或等于5×1015cm-3且小于或等于5×1017cm-3，更优选地大于或等于5×1015cm-3且小于或等于5×1016cm-3。
电荷补偿区14具有p型（第二导电类型）。电荷补偿区14设置在栅沟槽GT的底部BT处。电荷补偿区14通过n-漂移区11与漏电极31隔离。电荷补偿区14在厚度方向DD上具有大于5μm的厚度TH（图2）。电荷补偿区14的杂质浓度优选地大于或等于1×1016cm-3且小于或等于1×1018cm-3，更优选地大于或等于1×1016cm-3且小于或等于1×1017cm-3。电荷补偿区14的杂质浓度优选地高于n-漂移区11的杂质浓度。这是因为，在电荷补偿区14所处的高度位置（图2中的垂直方向），电荷补偿区14所占的宽度（图2中的水平尺寸）小于n-漂移区11所占的宽度。
p+接触区15直接设置在p区12的一部分上，并且构成SiC层10的上面F2的一部分。
栅氧化物膜21覆盖侧壁SS上的SiC层10的p区12。栅电极30设置在SiC层10的栅氧化物膜21上，使栅氧化物膜21居于其间。
漏电极31是设置在SiC层10的n-漂移区11的n-漂移区上使单晶衬底1居于其间的欧姆电极。源电极32是直接设置在n区13和SiC层10的p+接触区15上的欧姆电极。
优选地，栅沟槽GT的侧壁SS以相对于SiC层10的上面F2正好成大于0°且小于90°的角度AF（图2）倾斜。更优选地，与栅沟槽GT的侧壁SS相对于厚度方向DD的角度AD（图2）相比，电荷补偿区14的侧面SD（图2）相对于厚度方向DD的角度更小。
SiC层10可以具有六方晶系的晶体结构。在这种情况下，SiC层10的栅沟槽GT的侧壁SS优选地包括由{0-33-8}面和{0-11-4}面中的至少一者构成的区域。SiC层10可以具有立方晶系的晶体结构。在这种情况下，SiC层10的栅沟槽GT的侧壁SS优选地包括由{100}面构成的区域。
下文中，将描述用于制造MOSFET100的方法。
如图6中所示，包括构成n-漂移区的部分的SiC层10通过碳化硅的外延生长形成在单晶衬底1上。可以通过化学气相沉积（CVD），使用硅烷（SiH4）和丙烷（C3H8）的混合气体作为原料气体并且使用氢气（H2）作为载气，执行碳化硅的外延生长。可以通过使用例如氮（N）或磷（P）作为杂质，对碳化硅进行n型掺杂。
p区12和n区13由SiC层10的一部分形成。具体地，将离子注入到SiC层10的上表面层，以形成p区12和n区13。没有经受离子注入的部分保留下来作为n-漂移区11。通过调节所注入的离子的加速能量，可以调节其中形成p区12的区域。在应用p型的杂质离子注入中，例如，采用铝（Al）作为杂质。在应用n型的杂质离子注入中，例如，采用磷（P）作为杂质。可以通过外延生长作为离子注入的替代方式，形成p区12和n区13中的至少一者。
因此，在单晶衬底1上形成具有依次为n-漂移区11、p区12和n区13的堆叠结构的SiC层10。SiC层10包括在厚度方向（在附图中，垂直方向）上彼此相反的下面F1和上面F2。下面F1面对单晶衬底1。
如图7和图8中所示，在SiC层10的上面F2上形成掩膜层71。掩膜层71具有与要形成栅沟槽GT（图1）的位置对应的开口。例如，掩膜层71由氧化硅（SiO2）形成。
如图9中所示，通过使用掩膜层71进行蚀刻，在掩膜层71的开口处，在SiC层10的上面F2上形成凹陷。优选地，通过具有物理蚀刻作用的蚀刻执行这个蚀刻。对于这种蚀刻，例如，可以引用反应离子蚀刻（RIE）或离子束蚀刻（IBE）。具体地，电感耦合等离子体（ICP）RIE可以用于RIE。具体地，可以采用使用SF6或SF6和O2的混合气体作为反应气体的ICP-RIE。
如图10和图11中所示，通过使用掩膜层71对SiC层10进行热蚀刻，在上面F2处形成具有底部BT和侧壁SS的栅沟槽GT，栅沟槽GT经过n区13和p区12，直至到n-漂移区11。此后将描述热蚀刻的细节。然后，去除掩膜层71（图12）。
如图13中所示，在SiC层10上形成掩膜72，从而覆盖侧壁SS并且暴露栅沟槽GT的底部BT。掩膜72的熔点优选地高于碳化硅的外延生长所需的温度。例如，形成碳化钽膜作为掩膜72。
如图14中所示，使用掩膜72蚀刻底部BT。因此，形成附加沟槽AT，附加沟槽AT在厚度方向（在附图中，垂直方向）上从栅沟槽GT的底部BT延伸。在蚀刻期间，栅沟槽GT的侧壁SS受到掩膜72保护。优选地，通过具有物理蚀刻作用的蚀刻实现这个蚀刻。
如图15中所示，电荷补偿区14被形成为填充附加沟槽AT。具体地，当将SiC层10加热至预定加热温度时，在附加沟槽AT中执行碳化硅的外延生长。加热温度低于掩膜72的熔点。例如，可以通过CVD执行外延生长。然后，去除掩膜72（图16）。在掩膜72包括碳化钽膜的情况下，可以执行碳化钽膜的氧化，以去除掩膜72。
电荷补偿区14不必一定被形成为精确地填充附加沟槽AT。电荷补偿区14可以被形成为没有达到附加沟槽AT和栅沟槽GT之间的边界，或者可以被形成为超出这个边界。优选地，电荷补偿区14被形成为具有在厚度方向DD上具有大于5μm的厚度TH。
如图17中所示，通过杂质离子注入形成p+接触区15。然后，执行激活退火，以激活通过离子注入而注入的杂质。例如，在1700℃的温度下执行加热30分钟。
如图18中所示，SiC层10被暴露的面经受热氧化，形成栅氧化物膜21。因为在这步骤期间栅沟槽GT的内面经受热氧化，所以栅氧化物膜21覆盖侧壁SS上的SiC层10的p区12。此外，栅氧化物膜21覆盖底部BT上的SiC层10的电荷补偿区14。
如图19中所示，在栅沟槽GT中形成栅电极30。栅电极30被形成为具有位于SiC层10的p区12上而使栅氧化物膜21居于其间的一部分。
参照图20，在被暴露的栅氧化物膜21和栅电极30（图19）上形成层间绝缘膜22。通过使栅氧化物膜21和层间绝缘膜22经受图案化处理，形成开口，从而暴露p+接触区15和n区13的一部分。然后，在这个开口中形成源电极32。因此，得到图20中示出的构造。
再次参照图1，在层间绝缘膜22和源电极32上形成源互连层33。另外，在n-漂移区11上，即，在SiC层10的下面F1上，形成漏电极31使单晶衬底1居于其间。因此，得到MOSFET100。
以下将阐明在上述制造方法中采用的热蚀刻。该热蚀刻是基于通过向被加热至预定热处理温度的蚀刻目标物供应包括反应气体的工艺气体而出现的化学反应。
对于工艺气体中的反应气体，采用含有氯原子的气体，优选地，基于氯的气体，更优选地，氯气。优选地，在基于氯的气体的分压小于或等于50%的大气压下执行热蚀刻。工艺气体优选地包括氧原子，例如，氧气。在同时采用氯气和氧气的情况下，在供应工艺气体的过程中，氧气的流量与氯气的流量的比率优选地大于或等于0.1且小于或等于2.0，更优选地这个比率的下限为0.25。另外，工艺气体可以包括载气。对于载气，可以采用例如氮气、氩气、氦气等。优选地在低压下执行热蚀刻，更优选地，压力小于或等于大气压的1/10。
热处理温度优选地大于或等于700℃，更优选地大于或等于800℃，更加优选地大于或等于900℃。因此，可以提高蚀刻速率。此外，热处理温度优选地小于或等于1200℃，更优选地小于或等于1100℃，更加优选地小于或等于1000℃。因此，用于热蚀刻的装置可以是更简单的装置。例如，可以采用使用石英构件的装置。
用于热蚀刻的掩膜层71（图17）优选地由氧化硅制成。因此，可以抑制蚀刻期间掩膜的消耗。
通过上述的热蚀刻，可以用自形成方式提供具有高化学稳定性和结晶学特性的晶面作为栅沟槽GT的侧壁SS（图2）。当SiC层10的晶体结构对应于六方晶系时，所形成的晶面可以包括{0-33-8}面和{0-11-4}面中的至少一者。当SiC层10的晶体结构对应于立方晶系时，晶面可以包括{100}面。
下文中，将描述使用MOSFET100（图1）的方法和本实施例的功能效果。
将MOSFET100用作开关元件，用于开关漏电极31和源互连层33之间的电流通路。向漏电极31施加相对于源互连层33的正电压。当向栅电极30施加大于或等于阈值电压的正电压时，在栅沟槽GT的侧壁SS上的p区12处，即，在沟道区处，存在反转层。因此，n-漂移区11电连接到n区13，这是MOSFET 100的导通（ON）状态。
当停止向栅电极30施加大于或等于阈值电压的电压时，上述的反转层被消除。因此，停止从源互连层33向n-漂移区11供应载流子。结果，从pn结面通过n-漂移区11和p区12向着漏电极31进行耗尽。因此，n-漂移区11和电荷补偿区14被耗尽。
被耗尽的n-漂移区11的正固定电荷变成使pn结面上的厚度方向上的电场强度增大的原因。被耗尽的电荷补偿区14具有负固定电荷，该负固定电荷抵消上述电场强度的至少一部分。换句话讲，电荷补偿区14用作电荷补偿结构。因此，厚度方向上的电场强度的最大值得以抑制。因此，可以提高MOSFET 100的击穿电压。更优选地，更彻底地执行上述的抵消。在这种情况下，电荷补偿结构中的总电荷变为零，使得电荷补偿结构中的厚度方向上的电场倾斜度变为零。因此，可以实现更高的击穿电压。
电荷补偿区14在厚度方向DD（图2）上具有优选地大于5μm的厚度TH。因此，电荷补偿结构设置在厚度方向DD上的较大范围内。因此，可以进一步提高MOSFET 100的击穿电压。当厚度TH大于5μm时，雪崩击穿可以被设置成大致500V或更高。
在形成电荷补偿区14之后去除用于蚀刻附加沟槽AT（图13和图14）的掩膜72。因此，可以将用于形成电荷补偿区14的膜生长期间产生的不必要部分与掩膜72一起去除。具体地，可以去除在形成由单晶碳化硅制成的电荷补偿区14期间在掩膜72上产生的非晶碳化硅。
在形成附加沟槽AT期间，优选地采用具有物理蚀刻功能的蚀刻。因此，可以更垂直地执行形成附加沟槽AT所涉及的蚀刻。因此，在附加沟槽AT中形成的电荷补偿区14的侧面SD（图2）可以沿着厚度方向DD设置。因此，凭借电荷补偿区14进行的电荷补偿可以更充分地起效。
在本实施例中，在形成栅沟槽GT的过程中采用热蚀刻。因此，可以用自形成方式提供栅沟槽GT的侧壁SS的面取向作为晶体学特定取向。优选地，栅沟槽GT的侧壁SS以相对于SiC层10的上面F2正好成大于0°且小于90°的角度AF（图2）倾斜。因此，可以在栅沟槽GT的侧壁SS上设置具有相对于上面F2倾斜的面取向的沟道面。更优选地，电荷补偿区14的侧面SD（图2）相对于厚度方向DD的角度小于栅沟槽GT的侧壁SS相对于厚度方向DD的角度AD。因此，凭借电荷补偿区14进行的电荷补偿可以更充分地起效。
SiC层10可以具有六方晶系的晶体结构。在这种情况下，SiC层10的栅沟槽GT的侧壁SS优选地包括由{0-33-8}面和{0-11-4}面中的至少一者构成的区域。因此，侧壁SS上的载流子迁移率可以增大。因此，可以抑制MOSFET 100的导通电阻。
SiC层10可以具有立方晶系的晶体结构。在这种情况下，SiC层10的栅沟槽GT的侧壁SS优选地包括由{100}面构成的区域。因此，侧壁SS上的载流子迁移率可以增大。因此，可以抑制MOSFET 100的导通电阻。
在制造MOSFET 100的方法中，可以在形成漏电极31（图1）之前执行将单晶衬底1变薄的步骤。在极端情况下，可以去除单晶衬底1。在这个背景下，MOSFET 100（图1）没有单晶衬底1，并且漏电极31将直接设置在n-漂移区11上，即，在底面F1上。
另外，可以通过干蚀刻而非热蚀刻来形成栅沟槽GT。例如，可以通过例如RIE或IBE形成栅沟槽GT。此外，可以通过不同于干蚀刻的蚀刻，例如，通过湿蚀刻，形成栅沟槽GT。栅沟槽彼此面对的侧壁不必一定成不平行的位置关系，如图1中所示。侧壁可以采取相对彼此平行的关系。
在上述实施例中，被栅沟槽GT的侧壁SS环绕的上面F2的区域具有六边形形状，如图4中所示。这个区域的形状不限于六边形，并且例如可以是矩形（包括方形）。对于这种形状，当SiC层10的晶体结构是六边形时，优选的是每个拐角的角度大致为60°的六边形。在晶体结构是立方体的情况下，矩形是优选的。
第一导电类型不限于n型，并且可以是p型。当第一导电类型是n型时，MOSFET属于n沟道型，并且当第一导电类型是p型时，MOSFET属于p沟道型。
此外，碳化硅半导体器件不限于MOSFET并且可以是不同于MOSFET的MISFET（金属绝缘体半导体场效应晶体管）。
虽然已经详细描述和示出了本发明，但应当清楚地理解，这只是以示例和举例的方式并且不被当作限制方式，本发明的范围是由权利要求书的条款来解释的。

Claims (14)

1.一种制造碳化硅半导体器件（100）的方法，包括以下步骤：
制备碳化硅层（10），所述碳化硅层（10）具有在厚度方向上彼此相反的第一表面（F1）和第二表面（F2），所述碳化硅层（10）包括第一区（11）、第二区（12）和第三区（13），其中所述第一区（11）构成所述第一表面并且具有第一导电类型，所述第二区（12）通过所述第一区与所述第一表面隔开地设置在所述第一区上，并且具有不同于所述第一导电类型的第二导电类型，所述第三区（13）设置在所述第二区上，通过所述第二区与所述第一区隔离，并且具有所述第一导电类型，并且
在所述第二表面处，形成栅沟槽（GT），所述栅沟槽具有底部（BT）和侧壁（SS），经过所述第三区和所述第二区直至到所述第一区，所述侧壁包括由所述第一区、所述第二区和所述第三区的每个构成的区域，并且
形成在所述厚度方向上从所述栅沟槽的所述底部延伸的附加沟槽（AT），
形成所述第二导电类型的第四区（14）从而填充所述附加沟槽，
在所述侧壁上形成栅绝缘膜（21），所述栅绝缘膜覆盖所述碳化硅层的所述第二区，
在所述碳化硅层的所述第二区上形成栅电极（30），使所述栅绝缘膜在所述栅电极和所述第二区之间，
在所述碳化硅层的所述第一区上形成第一电极（31），并且
在所述碳化硅层的所述第三区上形成第二电极（32）。
2.根据权利要求1所述的制造碳化硅半导体器件的方法，其中，在所述形成第四区的步骤中，所述第四区被形成为在所述厚度方向上具有大于5μm的厚度。
3.根据权利要求1或2所述的制造碳化硅半导体器件的方法，其中，所述形成附加沟槽的步骤包括以下步骤：
在所述碳化硅层上形成掩膜，所述掩膜覆盖所述侧壁并且暴露所述栅沟槽的所述底部，并且
使用所述掩膜来蚀刻所述底部。
4.根据权利要求3所述的制造碳化硅半导体器件的方法，还包括在所述形成第四区的步骤之后且在所述形成栅绝缘膜的步骤之前，去除所述掩膜的步骤。
5.根据权利要求4所述的制造碳化硅半导体器件的方法，其中，
所述形成第四区的步骤包括将所述碳化硅层加热至加热温度的步骤，并且
所述掩膜具有高于所述加热温度的熔点。
6.根据权利要求5所述的制造碳化硅半导体器件的方法，其中，所述形成掩膜的步骤包括形成碳化钽膜的步骤。
7.根据权利要求6所述的制造碳化硅半导体器件的方法，其中，所述去除所述掩膜的步骤包括氧化所述碳化钽膜的步骤。
8.根据权利要求1或2所述的制造碳化硅半导体器件的方法，其中，通过具有物理蚀刻作用的蚀刻进行所述形成附加沟槽的步骤。
9.根据权利要求1或2所述的制造碳化硅半导体器件的方法，其中，使用热蚀刻进行所述形成栅沟槽的步骤。
10.一种碳化硅半导体器件（100），包括：
碳化硅层（10），其具有在厚度方向上彼此相反的第一表面（F1）和第二表面（F2），所述碳化硅层（10）包括第一区（11）、第二区（12）、第三区（13）和栅沟槽（GT），其中所述第一区（11）构成所述第一表面并且具有第一导电类型，所述第二区（12）通过所述第一区与所述第一表面隔开地设置在所述第一区上，并且具有不同于所述第一导电类型的第二导电类型，所述第三区（13）设置在所述第二区上，通过所述第二区与所述第一区隔离，并且具有所述第一导电类型，所述栅沟槽（GT）设置在所述第二表面处，具有底部（BT）和侧壁（SS），经过所述第三区和所述第二区直至到所述第一区，所述侧壁包括由所述第一区、所述第二区和所述第三区的每个构成的区域，所述碳化硅层包括第四区（14），所述第四区（14）设置在所述底部处，通过所述第一区与所述第一表面隔离，并且具有所述第二导电类型，所述第四区在所述厚度方向上具有大于5μm的厚度（TH），以及
栅绝缘膜（21），其覆盖所述侧壁上的所述碳化硅层的所述第二区，
栅电极（30），其设置在所述碳化硅层的所述第二区上，使所述栅绝缘膜在所述栅电极和所述第二区之间，
第一电极（31），其设置在所述碳化硅层的所述第一区上，以及
第二电极（32），其设置在所述碳化硅层的所述第三区上。
11.根据权利要求10所述的碳化硅半导体器件，其中，所述栅沟槽的所述侧壁以大于0°且小于90°的角度（AF）倾斜于所述碳化硅层的所述第二表面。
12.根据权利要求11所述的碳化硅半导体器件，其中，所述第四区的侧面（SD）相对于所述厚度方向的角度小于所述栅沟槽的所述侧壁相对于所述厚度方向的角度（AD）。
13.根据权利要求10至12中的任一项所述的碳化硅半导体器件，
其中，
所述碳化硅层具有六方晶系的晶体结构，并且
所述碳化硅层的所述栅沟槽的所述侧壁包括由{0-33-8}面和{0-11-4}面中的至少一者构成的区域。
14.根据权利要求10至12中的任一项所述的碳化硅半导体器件，
其中，
所述碳化硅层具有立方晶系的晶体结构，并且
所述碳化硅层的所述栅沟槽的所述侧壁包括由{100}面构成的区域。
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