CN105280638B - 包括沟槽结构的半导体器件 - Google Patents

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Abstract

本发明涉及包括沟槽结构的半导体器件。半导体器件包括中央部分和在中央部分之外的边缘终止部分。中央部分包括在半导体衬底中的晶体管单元阵列。晶体管单元阵列的晶体管单元的部件被设置在半导体衬底中的邻近沟槽结构中。沟槽结构在平行于半导体衬底的主表面的第一线性方向上延伸。沟槽结构包括在平行于中央部分中的主表面的平面中的多个级连的沟槽段，沟槽段中的至少一个沟槽段连接一个沟槽结构的第一点和第二点，第一点和第二点沿着第一线性方向布置。沟槽段包括在不同于第一方向的方向上伸展的一部分。

Description

包括沟槽结构的半导体器件
背景技术
功率晶体管通常在汽车和工业电子设备中作为开关来使用。一般，这样的晶体管需要低接通状态电阻（Ron），同时保证高电压阻断能力。例如，MOS（金属氧化物半导体）功率晶体管应能够根据应用要求来阻断大约数十到大约数百或甚至数千伏的漏极到源极电压Vds。MOS功率晶体管通常在大约2到20 V的栅极-源极电压下通常传导可以一直到大约数百安培的非常大的电流。
在沟槽功率器件中，晶体管（例如栅电极）的部件通常被布置在半导体衬底的主表面中形成的沟槽结构中。这样的沟槽功率器件通常实现垂直晶体管，其中电流流动主要从第一侧（例如半导体衬底的顶表面）到第二侧（例如半导体衬底的底表面）发生。当增加沟槽深度用于实现例如电压阻断要求的要求时，晶片弯曲可能出现，这对这些功率器件的处理强加严重的限制。
因此，寻求避免晶片弯曲的功率晶体管的概念。
鉴于上述内容，本发明的目的是提供半导体器件和具有改进的特性的集成电路。
发明内容
上述目的由根据独立权利要求的所要求保护的事项来实现。
根据实施例，半导体器件包括中央部分和在中央部分之外的边缘终止部分。中央部分包括在半导体衬底中的晶体管单元阵列。晶体管单元阵列的晶体管单元的部件被布置在半导体衬底中的邻近沟槽结构中。沟槽结构在平行于半导体衬底的主表面的第一线性方向上延伸。沟槽结构包括在平行于中央部分中的主表面的平面中的多个级连的沟槽段，沟槽段中的至少一个沟槽段连接一个沟槽结构的第一点和第二点，第一点和第二点沿着第一线性方向布置。沟槽段包括在不同于第一方向的方向上伸展的一部分。
本领域中的技术人员在阅读下面的详细描述后和在查看附图后将认识到附加的特征和优点。
附图说明
附图被包括以提供对本发明的进一步理解，且被合并在本说明书中并构成本说明书的一部分。附图图示本发明的实施例且与描述一起用于解释本发明的原理。本发明的其它实施例和意图的优点将容易被认识到，因为它们通过参考下面的详细描述变得更好理解。
图1示出根据实施例的半导体器件的示意性平面图。
图2A示出图1所示的半导体器件的晶体管单元的例子的横截面视图。
图2B示出图1所示的半导体器件的晶体管单元的例子的另外的横截面视图。
图3图示根据实施例的沟槽结构的元件。
图4图示根据另外的实施例的半导体器件的部分。
图5图示另外的实施例的平面图。
图6示出根据实施例的集成电路的平面图。
具体实施方式
在下面的详细描述中，参考形成其一部分的附图，且其中作为例证示出其中本发明可被实践的特定实施例。应理解，可利用其它实施例，且可做出结构或逻辑改变，而不偏离本发明的范围。例如针对一个实施例图示或描述的特征可在其它实施例上或结合其它实施例使用以产出又一另外的实施例。意图是本发明包括这样的修改和变化。使用特定的语言描述了例子，其不应被解释为限制所附权利要求的范围。附图不按比例且仅为了例证性目的。为了清楚起见，相同的元件在不同的附图中由相应的参考表示，如果不是另有陈述。
术语“具有”、“包含”、“包括”、“含有”等是开放的，且术语指示所陈述的结构、元件或特征的存在，但不排除附加的元件或特征。冠词“一”、“一个”和“该”意在包括复数以及单数，除非上下文另外清楚地指示。
术语“电连接”描述在电连接的元件之间的永久低欧姆连接，例如在所涉及的元件之间的直接接触或经由金属和/或高掺杂半导体的低欧姆连接。术语“电耦合”包括适于信号传输的一个或多个中间元件可被提供在电耦合的元件之间，例如可控制来临时提供在第一状态中的低欧姆连接和在第二状态中的高欧姆电去耦的元件。
附图通过指示紧接于掺杂类型“n”或“p”的“+”或“-”来图示相对掺杂浓度。例如，“n-”意指比“n”掺杂区的掺杂浓度低的掺杂浓度，而“n+”掺杂区具有比“n”掺杂区高的掺杂浓度。相同的相对掺杂浓度的掺杂区并不一定具有相同的绝对掺杂浓度。例如，两个不同的“n”掺杂区可具有相同或不同的绝对掺杂浓度。
本说明书提及半导体部分被掺杂有的“第一”和“第二”导电类型的掺杂剂。第一导电类型可以是p型而第二导电类型可以是n型，反之亦然。如一般已知的，根据源极和漏极区的掺杂类型或极性，MOSFET可以是n沟道或p沟道MOSFET。例如，在n沟道MOSFET中，源极和漏极区被掺杂有n型掺杂剂，且电流方向是从漏极区到源极区。在p沟道MOSFET中，源极和漏极区被掺杂有p型掺杂剂，且电流方向是从源极区到漏极区。如将清楚地理解的，在本说明书的上下文内，掺杂类型可反转。如果使用方向性语言描述特定的电流路径，则这个描述应仅被理解为指示路径而不指示电流流动的极性，即晶体管是p沟道还是n沟道晶体管。附图可包括极性敏感部件，例如二极管。如将清楚地理解的，这些极性敏感部件的特定布置作为例子被给出并可反转，以便实现所描述的功能，这取决于第一导电类型是意指n型还是意指p型。
如在这个说明书中使用的术语“横向”和“水平”意图描述平行于半导体衬底或半导体主体的主表面的取向。这可例如是晶片或管芯的顶表面。
如在这个说明书中使用的术语“垂直”意图描述布置成垂直于半导体衬底或半导体主体的第一表面的取向。
在下面的描述中使用的术语“晶片”、“衬底”或“半导体衬底”可包括具有半导体表面的任何基于半导体的结构。晶片和结构应被理解为包括硅、绝缘体上硅（SOI）、蓝宝石上硅（SOS）、掺杂和非掺杂半导体、由基本半导体基础支持的硅的外延层和其它半导体结构。半导体不需要是基于硅的。半导体也可以是硅-锗、锗或砷化镓。根据其它实施例，碳化硅（SiC）或氮化镓（GaN）可形成半导体衬底材料。
图1示出根据实施例的半导体器件的平面图。半导体器件包括中央部分120和在中央部分120之外的边缘终止部分130。中央部分120包括在半导体衬底中的晶体管单元阵列。晶体管单元阵列可包括多个单晶体管单元140。晶体管单元的部件可并行地被连接。晶体管单元140的部件被设置在半导体衬底中的邻近沟槽结构150中。沟槽结构150一般在平行于半导体衬底100的主表面的第一线性方向上延伸。沟槽结构150包括在平行于中央部分120中的主表面的平面中的多个级连的沟槽段170。沟槽段170中的至少一个沟槽段连接一个沟槽结构150的第一点171和第二点172。第一点171和第二点172沿着第一线性方向（在图1的情况中的x方向）布置。沟槽段170包括在不同于第一方向的方向上伸展的一部分173。
根据例子，边缘终止部分130可围绕中央部分120。例如，边缘终止部分130可沿着管芯的外周缘设置。例如，邻近的沟槽可物理地连接在这个边缘终止区130中。
根据实施例，沟槽结构150可被设置成平行于彼此。例如，设置在邻近沟槽结构150之间的半导体区实现台面160。根据实施例，邻近沟槽结构150的数量可以是500到100000。在邻近沟槽结构150之间的距离d可取决于所使用的技术。例如，距离d可以是几纳米到大约100 µm，例如150 nm到15 µm或220 nm到10 µm。然而，如将清楚地理解的，可使用不同的距离。沟槽结构150可具有取决于所使用的技术的宽度。例如，沟槽结构可具有大于100 nm的宽度。然而，如将清楚地理解的，最小沟槽宽度也可以较小。可在相对于第一方向垂直的方向上测量距离和宽度。
图2A示出形成晶体管单元阵列110的部分的晶体管单元140的例子的横截面视图。图2A所示的横截面视图例如在图1所示的I和I’之间，即在相对于其中沟槽段的相应部分延伸的方向垂直的方向上被截取。沟槽结构150在半导体衬底200的主表面或顶表面210中形成。沟槽结构150可伸展到深度t。例如，沟槽结构150可伸展到小于大约10 µm（例如4 µm到6.5 µm）的深度。栅电极200可被设置在沟槽结构150中，栅电极借助于栅极电介质225与邻近的衬底材料绝缘。源极区226可被设置成在半导体衬底200的表面区处邻近于沟槽结构150。主体区228可被设置成邻近于与源极区226接触的栅电极220的一部分。漂移区229可被设置在栅电极220下面的主体区228之下。漏极区227可被设置成邻近于半导体衬底的底侧。主体接触区231可被设置成邻近于主体区228。
如图2A所示，主体接触区231和源极电极226可经由触头230连接到源极端子。漏极区227可连接到漏极端子234。
根据图2A所示的实施例，衬底200可以是重n掺杂的，而漂移区是轻n掺杂的。主体区和主体接触区可以是p掺杂的，其中主体接触区231是重p掺杂的。源极区226和漏极区227可以是重n掺杂的。然而，如将清楚地理解的，可应用相反的掺杂极性。
在被接通的情况下，传导反型沟道在主体区228和栅极电介质225之间的边界处形成。因此，晶体管经由传导反型沟道和漂移区229从源极区226到漏极区227处于传导状态中。在切断的情况下，没有传导反型沟道存在且电流流动被抑制。图2A所示的晶体管实现垂直晶体管，其中电流流动主要发生在顶表面210和底表面211之间。
如将清楚地理解的，晶体管单元也可被实现为IGBT（绝缘栅双极晶体管），其中与源极区226比较的相反导电类型的掺杂区被设置成邻近于衬底200的底表面220。
图2B示出根据另外的实施例的晶体管单元140的横截面视图。在图2B中，用相同的参考数字表示与在图2A中图示的部件相同的部件。除了图2A所示的结构以外，晶体管还包括在沟槽结构150的下部分中的场板232。场板232被设置成邻近于漂移区229。场板232通过场介电层233与漂移区229电绝缘。例如，场板232可连接到源极端子。根据另外的实现，场板232可耦合到栅电极220。
如将清楚地理解的，图2A和2B中所示的晶体管单元140只代表可被采用的晶体管单元的例子。如对本领域中的技术人员容易变得明显的，可采用晶体管单元的任何另外的配置和结构，假定晶体管单元的至少一个部件被设置在沟槽结构中。根据实施例，绝缘层或绝缘填料可被设置在沟槽结构150的一部分中。例如，绝缘层或绝缘填料可由场介电层233或栅极介电层225实现。根据实施例，绝缘层或填料可具有大于300 nm的厚度。
图3示出根据实施例的沟槽结构150的细节。如上面在本文描述的，沟槽结构150包括多个级连的沟槽段170。沟槽段170中的至少一个沟槽段连接一个沟槽结构150的第一点171和第二点172。第一点171和第二点172沿着第一线性方向布置。将第一点171连接到第二点172的沟槽段170包括在不同于第一方向的方向上伸展的一部分173。在图3的实施例中，沟槽段是波状的或弯曲的。例如，沟槽段170可包括具有正曲率的第一沟槽段174和具有负曲率的第二沟槽段175。此外，第一沟槽段174和第二沟槽段175相对于沿着第一线性方向伸展的轴可以是彼此轴对称的。
根据图3所示的实施例，沟槽结构可包括形成周期性结构的多个相同的沟槽段。例如，周期性结构可具有波长L，即在邻近的最小值或最大值之间的距离。此外，周期性结构可具有幅度，其可对应于在最小值和最大值之间的距离的一半。例如，周期性结构的最小波长可以大于沟槽结构的宽度。根据实施例，波状的周期性沟槽段的幅度可以是d或更大，其中d表示在邻近沟槽结构之间的距离。根据另外的实施例，A可以大于6 x d。
在图3的实施例中，沟槽结构150延伸到第一方向（例如x方向）中。“延伸到x方向中”并不一定意指形成沟槽结构的大部分沟槽段延伸到x方向中。更确切地，这可意指连接沟槽结构的起始点和结束点的直线在第一方向上延伸。根据不同的解释，这可意指连接周期性结构的最小值或最大值（例如形成沟槽结构的一部分）的直线在第一方向上伸展。图3所示的沟槽结构150还可包括线性（即直）沟槽段170。例如，这些线性沟槽段170可在第一方向上伸展。此外，可设置触头（例如栅极触头185），以便接触沟槽结构的一部分。
由于沟槽结构的特定形状，在晶体管单元阵列内的应力可被减小或避免。通过提供在不同于第一方向的方向上伸展的段的部分，存在于晶体管单元阵列内的可拉长和可压缩应力矢量的方向可不同于第一方向或是垂直于第一方向的方向。作为结果，相应的应力矢量补偿彼此变得可能。
此外，根据可拉长应力和可压缩应力的量，可选择沟槽结构的最佳形状和典型参数（例如周期性结构的波长和幅度）用于设置可拉长和可压缩应力的均匀分布。
可在使用例如用于定义沟槽结构150的适当掩模时实现图3所示的形状。因此，实现半导体器件变得可能，其中由于应力而引起的晶片弯曲和芯片弯曲被极大地减小，而不需要引起制造工艺的额外的复杂性。特别是，所示沟槽结构与包括直沟槽结构的当前使用的布局兼容。由于晶片弯曲的减小，在单芯片的制造工艺期间的问题可被避免，且进一步，芯片弯曲可被减小。由于芯片弯曲的减小，器件的故障可被避免且寿命可被增加。此外，由于沟槽结构的特定取向，载流子迁移率和因而器件的传导性可被增加。
如以前已经提到的，沟槽结构150可被成形为也具有线性沟槽段，其中触头可例如被放置。
图4图示了实施例，根据其，沟槽段170包括至少第一和第二线性子段176、177。第一线性子段176和第二线性子段177可相对于第一方向（即x方向）倾斜。例如，第一子段176可在第三方向186上延伸，而第二子段177可在第二方向187上延伸，其中第二方向187和第三方向186不同于第一方向且不同于彼此。例如，在第一方向和第二方向187之间的角度不同于90º。此外，在第一方向（即x方向）和第三方向186之间的角度不同于90º。例如，在第一方向和第二方向187之间的角度可以是45º，且在第一方向和第三方向186之间的角度可以是45º。此外，在第二方向187和第三方向186之间的角度可以是90º。根据另外的实施例，在第二方向187和第一方向之间的角度是180º-α，其中α表示在第三方向187和第一方向之间的角度。如在图4的右手部分中图示的，角度α和角度β对应于在第二或第三方向186、187和x方向之间的最小角度。根据实施例，第一线性子段176和第二线性子段177相对于垂直于第一方向伸展的轴可以是彼此轴对称的。
根据图4的实施例，沟槽段包括设置在沟槽结构的右手侧上的第一沟槽段174和设置在沟槽结构的左手侧上的第二沟槽段175。
例如，第一沟槽段174和第二沟槽段175相对于沿着第一线性方向伸展的轴可以是彼此轴对称的。这种情况与图3的情况可比较。
图4所示的沟槽结构150以与关于图3已经解释的类似的方式实现周期性结构。台面160被设置在邻近沟槽结构150之间。以与参考图2A和2B已经解释的类似的方式可实现单晶体管单元。根据图4的实施例，两个沟槽段170可在合并点180或接触点处接触，其中合并点180被设置在第一沟槽段的端部181和第二沟槽段的端部182处。根据这个实现，没有在合并点180处接触的几个（即多于两个）沟槽段。换句话说，没有沟槽的分支，但确切地两个沟槽段在合并点180处接触。由于这个特定的结构，可在交叉点180处避免不均匀的沟槽深度。
可以以各种方式修改所述实施例。例如，线性沟槽段（即例如在第一方向上线性地伸展的沟槽段）可被设置在邻近的弯曲或倾斜沟槽段之间。
根据图4的实施例，周期性结构A的幅度可大致等于在邻近沟槽结构之间的距离。根据图4的实施例，倾斜子段176、177可被级连以形成有角度的合并点。更详细地，在合并点180处，倾斜子段彼此交叉。再次，由于沟槽结构的特定形状，弹性应力矢量和压缩应力矢量可彼此补偿。
图5示出这个实施例的进一步修改。如具体示出的，沟槽结构150还包括连接线性子段的弯曲子段178。因而圆角或平滑的交叉部分被形成。根据图5的实施例，周期性结构的幅度可以大于3 * d，例如6 * d或甚至更大。
如上面在本文所述的半导体器件1可以是例如分立半导体器件，例如，诸如功率晶体管的场效应晶体管（FET）。
除了由在单个半导体主体上制造和互连的几个到数十亿个有源器件组成的集成电路（IC）以外，分立半导体器件是在半导体主体中的单个晶体管，而没有与其互连的任何其它有源半导体元件。虽然无源部件（例如电阻器、电容器和电感器）可在半导体主体中和/或上形成，但分立半导体器件被规定为执行初步电子功能。虽然分立半导体器件可包括大量晶体管单元，但分立半导体器件被规定为执行初步电子功能且如对于集成电路典型的本身不可分成分开的部件功能。
图6图示根据实施例的集成电路300的示意图。根据实施例，集成电路300可包括如上所述的半导体器件1，还包括附加的一个或多个模拟电路和/或一个或多个数字电路和/或一个或多个混合信号电路。
虽然在本文图示和描述了特定的实施例，本领域中的普通技术人员将认识到，多种替换和/或等效的实现可代替所示和所述的特定实施例而不偏离本发明的范围。本申请意在涵盖本文讨论的特定实施例的任何调适或变化。因此，意图是本发明仅由权利要求及其等效形式限制。

Claims (20)

1.一种半导体器件，包括中央部分和在所述中央部分之外的边缘终止部分，所述中央部分包括在半导体衬底中的晶体管单元阵列，
所述晶体管单元阵列的晶体管单元的部件被设置在所述半导体衬底中的邻近沟槽结构中，
所述沟槽结构在平行于所述半导体衬底的主表面的第一线性方向上延伸，
所述沟槽结构包括在所述中央部分中在平行于所述主表面的平面中的多个级连的沟槽段，所述沟槽段中的至少一个沟槽段连接一个沟槽结构的第一点和第二点，所述第一点和所述第二点沿着所述第一线性方向布置，
其中所述至少一个沟槽段包括在不同于所述第一方向的方向上伸展的一部分，
其中所述沟槽段是波状的并且所述波状的沟槽段包括具有正曲率的第一沟槽段和具有负曲率的第二沟槽段，并且
其中全部所述沟槽结构被设置成平行于彼此。
2.如权利要求1所述的半导体器件，
其中所述沟槽结构被设置成平行于彼此，其具有距离d，所述距离d垂直于所述第一方向，
所述波状的沟槽段的幅度是d或大于d。
3.如权利要求2所述的半导体器件，
其中所述波状的沟槽段或有角度的沟槽段的幅度是至少3 * d。
4.如权利要求1所述的半导体器件，
其中所述沟槽段包括：至少两个线性子段，被组装以形成有角度的段，第一子段在第三方向上延伸，第二子段在第二方向上延伸，所述第二方向和第三方向不同于所述第一方向且不同于彼此。
5.如权利要求4所述的半导体器件，
其中在所述第二方向和所述第一方向之间的角度是180º-α，α表示在所述第三方向和所述第一方向之间的角度。
6.如权利要求1所述的半导体器件，
其中一组级连的沟槽段包括形成周期性结构的相同沟槽段。
7.如权利要求1所述的半导体器件，
其中所述级连的沟槽段包括在所述第一方向上伸展的线性沟槽段。
8.如权利要求1所述的半导体器件，
其中所述沟槽段包括设置在所述沟槽结构的右手侧上的第一沟槽段和设置在所述沟槽结构的左手侧上的第二沟槽段。
9.如权利要求8所述的半导体器件，
其中所述第一沟槽段和所述第二沟槽段相对于沿着所述第一线性方向伸展的轴是彼此轴对称的。
10.如权利要求1所述的半导体器件，
其中两个沟槽段在合并点处交叉，所述合并点被设置在所述沟槽段中的每一个沟槽段的端部处。
11.如权利要求1所述的半导体器件，
其中所述沟槽结构具有至少4 µm的深度。
12.如权利要求1所述的半导体器件，
其中所述晶体管单元的栅电极被设置在所述沟槽结构内。
13.如权利要求1所述的半导体器件，
其中绝缘层或绝缘填料被设置在所述沟槽结构的一部分中，所述绝缘层或绝缘填料具有大于300 nm的厚度。
14.如权利要求1所述的半导体器件，
其中邻近沟槽结构的数量是500到100,000。
15.如权利要求1所述的半导体器件，
其中在所述第一方向上测量的所述邻近沟槽结构的长度大于100 µm。
16.如权利要求1所述的半导体器件，
其中所述半导体器件是包括在所述半导体衬底的第一侧处的第一负载端子触头和在与所述第一侧相对的所述半导体衬底的第二侧处的第二负载端子触头的垂直半导体器件，且其中所述半导体器件被配置成沿着垂直于所述主表面的垂直方向在所述第一负载端子触头和第二负载端子触头之间传导负载电流。
17.如权利要求1所述的半导体器件，其中所述半导体器件是分立半导体器件。
18.一种集成电路，包括权利要求1的所述半导体器件并且还包括附加的电路元件。
19.一种半导体器件，包括中央部分和在所述中央部分之外的边缘终止部分，所述中央部分包括在半导体衬底中的晶体管单元阵列，
所述晶体管单元阵列的晶体管单元的部件被设置在所述半导体衬底中的邻近沟槽结构中，
所述沟槽结构在平行于所述半导体衬底的主表面的第一线性方向上延伸，
所述沟槽结构包括在所述中央部分中在平行于所述主表面的平面中的多个级连的沟槽段，所述沟槽段中的至少一个沟槽段连接一个沟槽结构的第一点和第二点，所述第一点和所述第二点沿着所述第一线性方向布置，
其中所述至少一个沟槽段包括在不同于所述第一方向的方向上伸展的一部分，
其中一组级连的沟槽段包括形成周期性结构的相同沟槽段并且所述晶体管单元的栅电极被设置在所述沟槽结构内，并且
其中全部所述沟槽结构被设置成平行于彼此。
20.一种半导体器件，包括中央部分和在所述中央部分之外的边缘终止部分，所述中央部分包括在半导体衬底中的晶体管单元阵列，
所述晶体管单元阵列的晶体管单元的部件被设置在所述半导体衬底中的邻近沟槽结构中，
所述沟槽结构在平行于所述半导体衬底的主表面的第一线性方向上延伸，
所述沟槽结构包括在所述中央部分中在平行于所述主表面的平面中的多个级连的沟槽段，所述沟槽段中的至少一个沟槽段连接一个沟槽结构的第一点和第二点，所述第一点和所述第二点沿着所述第一线性方向布置，
其中所述至少一个沟槽段包括在不同于所述第一方向的方向上伸展的一部分，
其中所述沟槽段包括设置在所述沟槽结构的右手侧上的第一沟槽段和设置在所述沟槽结构的左手侧上的第二沟槽段，
其中所述第一沟槽段和所述第二沟槽段相对于沿着所述第一线性方向伸展的轴是彼此轴对称的，并且
其中全部所述沟槽结构被设置成平行于彼此。
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