JP2019161103A - 半導体装置 - Google Patents

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Abstract

【課題】安全動作領域の拡大とオン抵抗の低減との間のトレードオフを改善する半導体装置を提供する。【解決手段】本実施形態に係る半導体装置は、第１導電形の第１半導体領域と、前記第１半導体領域の上に形成された第２導電形のベース領域と、前記ベース領域の上に形成された第１導電形のソース領域と、前記ベース領域を第１方向に貫通して前記第１半導体領域に達し、第２方向に延伸するゲート電極と、前記ゲート電極と前記第１半導体領域の間、前記ゲート電極と前記ベース領域の間、及び、前記ゲート電極と前記ソース領域の間に形成された、ゲート絶縁膜と、を備えるセルを有しており、前記セルは、第１しきい値を有する領域と、前記第１しきい値より高い第２しきい値を有する領域を有する。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
近年、パワーＭＯＳＦＥＴ（Metal-oxide-semiconductor field-effect transistor）は、チャネル密度を増加させ、チャネル抵抗を低減することにより、オン抵抗の低減が図られていた。しかし、この微細化によるチャネル密度の増加が、熱暴走を起こしやすくし、安全動作領域（ＳＯＡ：Safe Operating Area）を狭めるという問題があった。このため、ＭＯＳＦＥＴなどを備える半導体装置において、安全動作領域の拡大とオン抵抗の低減との間のトレードオフを改善することが望まれていた。
特開２０１３−２５８３３３号公報 特開２０１６−５４１８１号公報 特開２００８−５２３５８６号公報
本実施形態の目的は、安全動作領域の拡大とオン抵抗の低減との間のトレードオフを改善する半導体装置を提供することにある。
本実施形態に係る半導体装置は、第１導電形の第１半導体領域と、前記第１半導体領域の上に形成された第２導電形のベース領域と、前記ベース領域の上に形成された第１導電形のソース領域と、前記ベース領域を第１方向に貫通して前記第１半導体領域に達し、第２方向に延伸するゲート電極と、前記ゲート電極と前記第１半導体領域の間、前記ゲート電極と前記ベース領域の間、及び、前記ゲート電極と前記ソース領域の間に形成された、ゲート絶縁膜と、を備えるセルを有しており、前記セルは、第１しきい値を有する領域と、前記第１しきい値より高い第２しきい値を有する領域を有する。
本実施形態に係る半導体装置は、複数のセルを備える半導体装置であって、前記セルのそれぞれは、第１導電形の第１半導体領域と、前記第１半導体領域の上に形成された第２導電形のベース領域と、前記ベース領域の上に形成された第１導電形のソース領域と、前記ベース領域を第１方向に貫通して前記第１半導体領域に達し、第２方向に延伸するゲート電極と、前記ゲート電極と前記第１半導体領域の間、前記ゲート電極と前記ベース領域の間、及び、前記ゲート電極と前記ソース領域の間に形成された、ゲート絶縁膜と、を有しており、前記複数のセルは、第１しきい値を有するセルと、前記第１しきい値よりも高い第２しきい値を有するセルを、含んでいる。
第１実施形態に係る半導体装置１の図２におけるＩ−Ｉ線断面図。 第１実施形態に係る半導体装置１の図１におけるＩＩ−ＩＩ線断面図。 第１実施形態に係る半導体装置１の図１におけるＩＩＩ−ＩＩＩ線断面図。 ドレイン領域にソース電極に対して所定の正の電圧が印加された状態で、ゲート電圧ＶＧを変化させた場合における、ゲート電圧ＶＧとドレイン電流ＩＤの関係を表すグラフ。 図４の特性を示した半導体装置の微細化を図った場合における、ゲート電圧ＶＧとドレイン電流ＩＤの関係を表すグラフ。 ドレイン電圧ＶＤとドレイン電流ＩＤとの関係を表すグラフ。 ドレイン領域にソース電極に対して正の所定の電圧が印加された状態で、ゲート電圧ＶＧを変化させた場合における、ゲート電圧ＶＧとドレイン電流ＩＤの関係を表すグラフ。 図７のグラフに、室温より高い状態において、ゲート電圧ＶＧを変化させた場合における、ゲート電圧ＶＧとドレイン電流ＩＤの関係を重ねて表すグラフ。 第１実施形態に係る半導体装置の製造工程の一部を説明する図。 第１実施形態に係る半導体装置の製造工程の一部を説明する図。 第１実施形態に係る半導体装置の製造工程の一部を説明する図。 第１実施形態に係る半導体装置の製造工程の一部を説明する図。 第１実施形態に係る半導体装置の製造工程の一部を説明する図。 第１実施形態に係る半導体装置の製造工程の一部を説明する図。 第１実施形態に係る半導体装置の製造工程の一部を説明する図。 第１実施形態に係る半導体装置の製造工程の一部を説明する図。 第１実施形態に係る半導体装置の製造工程の一部を説明する図。 第１実施形態に係る半導体装置の製造工程の一部を説明する図。 第１実施形態に係る半導体装置の製造工程の一部を説明する図。 第１実施形態に係る半導体装置の製造工程の一部を説明する図。 第２実施形態に係る半導体装置の図２３におけるＸＸＩ−ＸＸＩ線断面図。 第２実施形態に係る半導体装置の図２３におけるＸＸＩＩ−ＸＸＩＩ線断面図。 第２実施形態に係る半導体装置の図２１及び図２２におけるＸＸＩＩＩ−ＸＸＩＩＩ線断面図。 第２実施形態に係る半導体装置１における図２１及び図２２のＸＸＩＶ−ＸＸＩＶ線断面図。 第２実施形態に係る半導体装置の製造工程の一部を説明する図。 第２実施形態に係る半導体装置の製造工程の一部を説明する図。 第２実施形態に係る半導体装置の製造工程の一部を説明する図。 第３実施形態に係る半導体装置の図３０におけるＸＸＶＩＩＩ−ＸＸＶＩＩＩ線断面図。 第３実施形態に係る半導体装置の図３０におけるＸＸＩＸ−ＸＸＩＸ線断面図。 第３実施形態に係る半導体装置の図２８及び図２９におけるＸＸＸ−ＸＸＸ線断面図。 第３実施形態に係る半導体装置の図２８及び図２９のＸＸＸＩ−ＸＸＸＩ線断面図。 第３実施形態に係る半導体装置の製造工程の一部を説明する図。 第３実施形態に係る半導体装置の製造工程の一部を説明する図。 第３実施形態に係る半導体装置の製造工程の一部を説明する図。 第４実施形態に係る半導体装置の図３７におけるＸＸＸＶ−ＸＸＸＶ線断面図。 第４実施形態に係る半導体装置の図３７におけるＸＸＸＶＩ−ＸＸＸＶＩ線断面図。 第４実施形態に係る半導体装置の図３５及び図３６におけるＸＸＸＶＩＩ−ＸＸＸＶＩＩ線断面図。 第４実施形態に係る半導体装置の図３５及び図３６におけるＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩ線断面図。 第４実施形態に係る半導体装置の図３５及び図３６におけるＸＸＸＩＸ−ＸＸＸＩＸ線断面図。 第４実施形態に係る半導体装置の製造工程の一部を説明する図。 第４実施形態に係る半導体装置の製造工程の一部を説明する図。 第５実施形態に係る半導体装置の図４３及び図４４におけるＸＬＩＩ−ＸＬＩＩ線断面図。 第５実施形態に係る半導体装置の図４２におけるＸＬＩＩＩ−ＸＬＩＩＩ線断面図。 第５実施形態に係る半導体装置の図４２におけるＸＬＩＶ−ＸＬＩＶ線断面図。 第５実施形態に係る半導体装置の図４２におけるＸＬＶ−ＸＬＶ線断面図。 第５実施形態に係る半導体装置の製造工程の一部を説明する図。 第６実施形態に係る半導体装置の図４８におけるＸＬＶＩＩ−ＸＬＶＩＩ線断面図。 第６実施形態に係る半導体装置の図４７におけるＸＬＶＩＩＩ−ＸＬＶＩＩＩ線断面図。 第７実施形態に係る半導体装置１におけるトレンチ直交方向の断面図。
以下、図面を参照しながら、本実施形態に係る半導体装置を説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行うこととする。
なお、以下の各実施形態の説明において、ｎ形が第１導電形に相当しており、ｐ形が第２導電形に相当している。また、ｎ＋やｐ＋の表記は、＋の付されていない表記よりも不純物濃度が相対的に高いことを示しており、ｎ−やｐ−の表記は、−の付されていない表記よりも不純物濃度が相対的に低いことを示している。さらに、例えばｐ＋＋の表記は、ｐ＋よりもさらに不純物濃度が相対的に高いことを示している。
〔第１実施形態〕
第１実施形態に係る半導体装置は、複数のセルを有するＭＯＳＦＥＴにおいて、１つのセルに、しきい値の低い領域としきい値の高い領域とを分散して配置し、低いゲート電圧では、しきい値の低い領域がオンするようにして、トランスコンダクタンス（Ｇｍ）を抑えて安全動作領域が狭まるのを回避し、高いゲート電圧では、さらに、しきい値の高い領域もオンさせるようにして、オン抵抗を低減するようにしたものである。以下に、詳細を説明する。
図１は、本実施形態に係る半導体装置１の図２におけるＩ−Ｉ線断面図であり、図２は、本実施形態に係る半導体装置１の図１におけるＩＩ−ＩＩ線断面図であり、図３は、本実施形態に係る半導体装置１の図１におけるＩＩＩ−ＩＩＩ線断面図である。換言すれば、図１は、半導体装置１におけるトレンチ直交方向の断面図であり、図２は、半導体装置１におけるトレンチに平行なトレンチ長手方向の断面図であり、図３は、半導体装置１における平面方向の断面図である。
これら図１乃至図３から分かるように、本実施形態に係る半導体装置１は、複数のセルＣを備えて構成されている。図１においては、２つのセルＣを、例示的に図示しており、図３においては、５つのセルＣを例示的に示しているが、半導体装置１が備えるセルＣの数は任意である。
本実施形態に係る半導体装置１は、ドレイン電極１０と、ｎ＋形のドレイン領域１２と、ｎ−形のドリフト領域１４と、ｐ形のベース領域１６と、ゲート電極１８と、ゲート絶縁膜２０と、ｎ＋形のソース領域２２と、絶縁領域２４と、ソース電極２６と、ｐ＋＋形のコンタクト領域２８と、を備えて構成されている。すなわち、本実施形態においては、半導体装置１は、トレンチゲート形のＭＯＳＦＥＴを備えて構成されている。
より具体的には、ドレイン電極１０上には、ドレイン領域１２が形成されている。ドレイン領域１２上には、ドリフト領域１４が形成されている。ドリフト領域１４上には、ベース領域１６が形成されている。これらドレイン電極１０とドレイン領域１２とドリフト領域１４とベース領域１６は、複数のセルＣに対して共通に形成されている。
ベース領域１６上には、セルＣ毎に、ソース領域２２が形成されている。また、セルＣ毎に、ソース領域２２とベース領域１６を貫通して、ドリフト領域１４に達するゲート電極１８が形成されている。このゲート電極１８は、トレンチ長手方向に延伸している。各ゲート電極１８の周囲には、ゲート絶縁膜２０が形成されており、ゲート電極１８と、その周囲との絶縁性を担保している。すなわち、ゲート電極１８とドリフト領域１４との間、及び、ゲート電極１８とベース領域１６との間に、ゲート絶縁膜２０が形成されている。
ソース領域２２上及びゲート絶縁膜２０上には、絶縁領域２４が形成されている。絶縁領域２４上には、ソース電極２６が形成されている。本実施形態においては、絶縁領域２４とソース電極２６とを貫通して、ベース領域１６に達するトレンチ３０が各ゲート電極１８の間に形成されており、このトレンチ３０を埋めるように、ソース電極２６が形成されている。このように、トレンチコンタクト構造となるようにソース電極２６を形成することにより、ゲート構造を微細化してオン抵抗を低減しつつ、アバランシェ耐圧を高く維持できるようにしている。
トレンチ３０の底部に位置するベース領域１６には、コンタクト領域２８が形成されている。このコンタクト領域２８の不純物濃度は、ベース領域１６の不純物濃度より高くなるように形成されており、ソース電極２６とベース領域１６との間の接続抵抗の低減を図っている。このため、コンタクト領域２８は、省略することも理論上可能である。
特に図２及び図３から分かるように、ベース領域１６をトレンチ長手方向の断面で見た場合、不純物濃度が低い第１ベース領域１６ａと、この第１ベース領域１６ａよりも不純物濃度が高い第２ベース領域１６ｂとが形成されている。このため、第１ベース領域１６ａのしきい値をＶｔｈ１とし、第２ベース領域１６ｂのしきい値をＶｔｈ２とすると、しきい値Ｖｔｈ１よりも、しきい値Ｖｔｈ２の方が高いしきい値となり、Ｖｔｈ１＜Ｖｔｈ２の関係が成立する。換言すれば、１つのセルＣにおいて、異なるしきい値を持つ領域が形成されていることとなる。このため、ドレイン領域１２に、ソース電極２６に対して正の電圧が印加された状態で、ゲート電極１８に電圧が印加された場合、第１ベース領域１６ａの部分のＭＯＳＦＥＴは低い電圧であるＶｔｈ１でオン状態となるが、第２ベース領域１６ｂの部分のＭＯＳＦＥＴはオフ状態のままとなる。そして、ゲート電極１８に印加される電圧がＶｔｈ２よりも高くなった場合に、第２ベース領域１６ｂの部分のＭＯＳＦＥＴもオン状態となる。このように、本実施形態においては、１つのセルに、しきい値Ｖｔｈ１を有する領域と、このしきい値Ｖｔｈ１よりも高いしきい値Ｖｔｈ２を有する領域とが形成される。
本実施形態においては、この第１ベース領域１６ａと第２ベース領域１６ｂとは、ベース領域１６のトレンチ長手方向に周期的に配置されている。また、セルＣ毎に、これら第１ベース領域１６ａと第２ベース領域１６ｂが形成されているので、半導体装置１の全体的に、第１ベース領域１６ａと第２ベース領域１６ｂとが分散して形成されていることとなる。例えば、本実施形態においては、図３における第１ベース領域１６ａと第２ベース領域１６ｂの面積比が、１：１０〜１：３０となるように、第１ベース領域１６ａが分散して形成されている。
また、本実施形態においては、例えば、しきい値Ｖｔｈ１の範囲を１Ｖ〜３Ｖとし、しきい値Ｖｔｈ２の範囲を４Ｖ〜６Ｖとなることを想定している。このためには、第１ベース領域１６ａのイオン注入のドーズ量は、１×１０１３ｃｍ−２〜３×１０１３ｃｍ−２程度であり、第２ベース領域１６ｂのイオン注入のドーズ量は、４×１０１３ｃｍ−２〜７×１０１３ｃｍ−２程度である。この前提として、ゲート絶縁膜２０の膜厚を５０ｎｍとしているが、ベース拡散条件によっても、必要なドーズ量は上下する。
次に、本実施形態に係る半導体装置１の動作原理について説明する。図４は、ドレイン領域１２に、ソース電極２６に対して所定の正の電圧が印加された状態で、ゲート電圧ＶＧを変化させた場合における、ゲート電圧ＶＧとドレイン電流ＩＤの関係を表すグラフを示す図である。また、実線のグラフは室温におけるドレイン電流ＩＤの変化を表しており、点線のグラフは室温よりも高い温度におけるドレイン電流ＩＤの変化を表している。
この図４の２つのグラフから分かるように、室温におけるドレイン電流ＩＤの変化と、高温におけるドレイン電流ＩＤの変化は異なっており、両者は、あるゲート電圧である零温度係数電圧ＶＺＴＣ（Zero-Temperature Coefficient）で交差する。この零温度係数電圧ＶＺＴＣよりも低いゲート電圧では、ドレイン電流ＩＤは温度変化に対して正の温度係数を持ち、零温度係数電圧ＶＺＴＣよりも高いゲート電圧では、ドレイン電流ＩＤは温度変化に対して負の温度係数を持つ。このため、温度変化に対して正の温度係数を持つ、ゲート電圧ＶＧが零温度係数電圧ＶＺＴＣよりも低い領域では、温度が上がるとドレイン電流ＩＤが増加し、さらに温度が上がるというポジティブフィードバックがかかり、熱暴走の生じる可能性がある。このため、安全動作領域が制限される。
図５は、図４の特性を示した半導体装置の微細化を図った場合における、ゲート電圧ＶＧとドレイン電流ＩＤの関係を表すグラフを示す図である。この図５から分かるように、半導体装置の微細化が進むと、図４と比べて、零温度係数電圧ＶＺＴＣが高くなる。零温度係数電圧ＶＺＴＣが高くなると、温度変化に対して負の温度係数を持つ、ゲート電圧ＶＧが零温度係数電圧ＶＺＴＣよりも高い領域が減少するので、熱暴走が起こりやすくなる。すなわち、ドレイン電流ＩＤの動作電流の大きさが零温度係数電圧ＶＺＴＣの交差する点よりも低くなり、温度変化に対して正の温度係数を持つ、ゲート電圧ＶＧが零温度係数電圧ＶＺＴＣよりも低い領域で動作することとなる。このため、熱暴走が起こりやすく、安全動作領域が狭くなってしまう。
図６は、ドレイン電圧ＶＤとドレイン電流ＩＤとの関係を表すグラフを示す図であり、実線が従来の半導体装置のグラフであり、点線が微細化された半導体装置のグラフを示している。これらのグラフの内側が、それぞれの安全動作領域を表している。この図６に示すように、半導体装置の微細化により、ドレイン電圧ＶＤの高い領域で、流すことのできるドレイン電流ＩＤが減少し、安全動作領域が狭くなることがわかる。
図７は、本実施形態に係る半導体装置１における、上述した図４に対応するグラフを示している。すなわち、図７は、ドレイン領域１２に、ソース電極２６に対して正の所定の電圧が印加された状態で、ゲート電圧ＶＧを変化させた場合における、ゲート電圧ＶＧとドレイン電流ＩＤの関係を表すグラフを示す図である。この図７のグラフにおいて、ゲート電圧ＶＧが、しきい値Ｖｔｈ１よりも低い場合は、第１ベース領域１６ａ及び第２ベース領域１６ｂの双方の領域のＭＯＳＦＥＴがオフ状態にある。
ゲート電圧ＶＧがしきい値Ｖｔｈ１より大きくなると、第１ベース領域１６ａの領域のＭＯＳＦＥＴがオン状態となる。しかし、第２ベース領域１６ｂの領域のＭＯＳＦＥＴはオフ状態のままである。第１ベース領域１６ａの領域のＭＯＳＦＥＴがオン状態になるだけなので、ゲート電圧ＶＧを高くしても、ドレイン電流ＩＤの増加はさほど大きくはならない。換言すれば、ＭＯＳＦＥＴの一部しかオン状態とならないことから、ドレイン電流ＩＤの立ち上がりを緩やかにすることができる。
ゲート電圧ＶＧがしきい値Ｖｔｈ２よりも大きくなると、第１ベース領域１６ａの領域だけでなく、第２ベース領域１６ｂの領域のＭＯＳＦＥＴもオン状態となる。このため、ドレイン電流ＩＤは急激に増加する。ゲート電圧ＶＧがしきい値Ｖｔｈ２より大きい場合の半導体装置１の特性は、これまでの半導体装置と同じであるといえる。
図８は、図７のグラフに、室温より高い状態において、ゲート電圧ＶＧを変化させた場合における、ゲート電圧ＶＧとドレイン電流ＩＤの関係を表すグラフを重ねたものである。零温度係数電圧ＶＺＴＣの交差する点は、ドレイン電流ＩＤが少ない領域に位置しており、このため、正の温度係数を持つ領域が小さく抑えられている。一方で、ゲート電圧ＶＧがしきい値Ｖｔｈ２より大きくなった領域では、第１ベース領域１６ａと第２ベース領域１６ｂの両方の領域のＭＯＳＦＥＴがオン状態となるため、この半導体装置１のオン抵抗を低く抑えることができる。
これらのことから分かるように、しきい値Ｖｔｈ１と、しきい値Ｖｔｈ２と、零温度係数電圧ＶＺＴＣの関係は、Ｖｔｈ１＜ＶＺＴＣ＜Ｖｔｈ２となる必要がある。換言すれば、零温度係数電圧ＶＺＴＣの電圧を、より低い電圧に下げることにより、正の温度係数を持つ領域を小さくし、安全動作領域を広く確保しているのである。
次に、図９（ａ）及び図９（ｂ）乃至図２０（ａ）乃至図２０（ｂ）に基づいて、本実施形態に係る半導体装置１の製造工程の一例を説明する。図９（ａ）乃至図２０（ａ）は、半導体装置１におけるトレンチ直交方向の断面図であり、上述した図１に対応する図である。図９（ｂ）乃至図２０（ｂ）は、半導体装置１におけるトレンチに平行な長手方向の断面図であり、上述した図２に対応する図である。
まず、図９（ａ）及び図９（ｂ）に示すように、ｎ＋形の半導体基板１２Ｘ上に、ｎ−形の半導体層１４Ｘを形成する。半導体基板１２Ｘが、上述したドレイン領域１２となり、半導体層１４Ｘが、上述したドリフト領域１４となる。
次に、図１０（ａ）及び図１０（ｂ）に示すように、ドリフト領域１４に、複数のトレンチ５０を形成する。続いて、図１１（ａ）及び図１１（ｂ）に示すように、トレンチ５０を含むドリフト領域１４の表面に、例えば熱酸化により、ゲート絶縁膜２０を形成する。
次に、図１２（ａ）及び図１２（ｂ）に示すように、ゲート絶縁膜２０上に、例えばポリシリコン５２を堆積する。これにより、トレンチ５０にポリシリコン５２が充填され埋設される。続いて、図１３（ａ）及び図１３（ｂ）に示すように、例えばＣＤＥ（Chemical Dry Etching）又はＲＩＥ（Reactive Ion Etching）により、ポリシリコン５２を選択的にエッチングすることにより、トレンチ５０内にポリシリコン５２を残存させて、他の領域のポリシリコン５２を除去する。トレンチ５０内に残存させたポリシリコン５２により、ゲート電極１８が形成される。
次に、図１４（ａ）及び図１４（ｂ）に示すように、例えばボロン（Ｂ）をドリフト領域１４にイオン注入することにより、ドリフト領域１４に、ベース領域５４を形成する。このボロンのイオン注入は、このドリフト領域１４の全面に行い、その濃度は、しきい値Ｖｔｈ１を形成するのに必要な濃度である。
次に、図１５（ａ）及び図１５（ｂ）に示すように、第１ベース領域１６ａに相当する部分に、フォトレジスト５６を形成し、再び、例えばボロン（Ｂ）のイオン注入することにより、ベース領域５４から、第１ベース領域１６ａと第２ベース領域１６ｂとを形成する。この追加のイオン注入の濃度は、ベース領域５４がしきい値Ｖｔｈ２となるような濃度で行われる。すなわち、図１４（ａ）及び図（ｂ）で行ったイオン注入の濃度と、図１５（ａ）及び図１５（ｂ）で行ったイオン注入の濃度の合計により、しきい値Ｖｔｈ２の第２ベース領域１６ｂが形成される。そして、ベース領域５４のうち、追加のイオン注入がされなかった領域に、しきい値Ｖｔｈ１の第１ベース領域１６ａが形成される。
次に、図１６（ａ）及び図１６（ｂ）に示すように、フォトレジスト５６を除去する。続いて、例えばリン（Ｐ）又はヒ素（Ａｓ）のイオン注入を、第１ベース領域１６ａ及び第２ベース領域１６ｂの上部に行い、ｎ＋形の半導体領域２２Ｘを形成する。
次に、図１７（ａ）及び図１７（ｂ）に示すように、例えばＣＶＤ（Chemical Vapor Deposition）により、半導体領域２２Ｘ上に、絶縁膜２４Ｘを形成する。続いて、図１８（ａ）及び図１８（ｂ）に示すように、絶縁膜２４Ｘを例えばＲＩＥによりパターニングして、絶縁領域２４を形成する。
次に、図１９（ａ）及び図１９（ｂ）に示すように、絶縁領域２４をマスクとして用いて、例えばＲＩＥにより、半導体領域２２Ｘとベース領域５４とをエッチングすることにより、トレンチ３０を形成する。エッチングされた半導体領域２２Ｘにより、ソース領域２２が形成される。続いて、図２０（ａ）及び図２０（ｂ）に示すように、例えばボロン（Ｂ）のイオン注入をすることにより、トレンチ３０の底部で露出している第１ベース領域１６ａ及び第２ベース領域１６ｂにコンタクト領域２８を形成する。このコンタクト領域２８を形成するにあたっては、イオン注入の後に、熱拡散を行い、第１ベース領域１６ａ及び第２ベース領域１６ｂの結晶を回復させ、不純物イオンも活性化させる。
次に、図１及び図２に示すように、トレンチ３０を埋めるように絶縁領域２４上にソース電極２６を形成し、ドレイン領域１２下側にドレイン電極１０を形成する。具体的には、例えば、表面メタルを形成して加工し、パッシベーション膜を形成した後に、ウェハーの薄膜化を行う。これにより、ソース電極２６が形成される。さらに、裏面メタルを生成することにより、ドレイン電極１０が形成され、図１乃至図３に示した、半導体装置１が得られる。
なお、本実施形態に係るドレイン領域１２及び／又はドリフト領域１４が、第１半導体領域に相当しており、図１の本実施形態に係る半導体装置１における垂直方向が、第１方向に相当しており、図２の本実施形態に係る半導体装置１における奥行き方向が、第２方向に相当しており、図１の本実施形態に係る半導体装置１における幅方向が、第３方向に相当している。また、本実施形態におけるトレンチ３０に埋め込まれたソース電極２６の部分が、ソース電極２６をソース領域２２及びベース領域１６に電気的に接続するボディーコンタクトを構成している。
以上のように、本実施形態に係る半導体装置１によれば、セルＣのベース領域１６に、不純物濃度の低い第１ベース領域１６ａと不純物濃度の高い第２ベース領域１６ｂとを形成し、第２ベース領域１６ｂの部分で形成されるＭＯＳＦＥＴのしきい値Ｖｔｈ２よりも低いしきい値Ｖｔｈ１でオン状態となるＭＯＳＦＥＴを構成した。このため、ゲート電圧ＶＧがしきい値Ｖｔｈ１としきい値Ｖｔｈ２の間にある場合には、ドレイン電流ＩＤを低く抑えることができ、この結果、正の温度係数を有する領域を小さくすることができる。このため、半導体装置１に熱暴走が起きるのを抑制し、安全動作領域を拡大させることができる。
一方、ゲート電圧ＶＧがしきい値Ｖｔｈ２より大きくなった場合には、第１ベース領域１６ａと第２ベース領域１６ｂの双方の部分のＭＯＳＦＥＴがオン状態となることから、ベース領域１６全体にチャネルが形成され、オン抵抗を低減することができる。また、より低いしきい値Ｖｔｈ１を形成する第１ベース領域１６ａを、半導体装置１内に分散して配置したので、発熱を半導体装置１の全体に分散させることができる。これにより、安全動作領域を、より広げることができる。
〔第２実施形態〕
上述した第１実施形態においては、製造過程におけるベース領域１６へのイオン注入のドーズ量を上げることにより、第２ベース領域１６ｂの不純物濃度を第１ベース領域１６ａの不純物濃度より高くなるようにしたが、第２実施形態においては、第２ベース領域１６ｂに位置するコンタクト領域２８の幅を広げることにより、コンタクト領域２８を形成する不純物の拡散を利用して、第２ベース領域１６ｂの不純物濃度の方が第１ベース領域１６ａの不純物濃度よりも高くなるようにしたものである。以下、上述した第１実施形態と異なる部分を説明する。
図２１は、本実施形態に係る半導体装置１の図２３におけるＸＸＩ−ＸＸＩ線断面図であり、図２２は、本実施形態に係る半導体装置１の図２３におけるＸＸＩＩ−ＸＸＩＩ線断面図であり、図２３は、本実施形態に係る半導体装置１の図２１及び図２２におけるＸＸＩＩＩ−ＸＸＩＩＩ線断面図であり、図２４は、本実施形態に係る半導体装置１における図２１及び図２２のＸＸＩＶ−ＸＸＩＶ線断面図である。換言すれば、図２１及び図２２は、半導体装置１におけるトレンチ直交方向の断面図であり、図２３は、半導体装置１におけるトレンチに平行なトレンチ長手方向の断面図であり、図２４は、半導体装置１における平面方向の断面図である。
これら図２１乃至図２４から分かるように、本実施形態に係る半導体装置１においても、ベース領域１６に不純物濃度の低い第１ベース領域１６ａが分散して形成されているが、第２ベース領域１６ｂに対応する領域についてはコンタクト領域２８の幅を広げることにより、コンタクト領域２８からの不純物の拡散で不純物濃度を高めている。
すなわち、第１ベース領域１６ａに形成されたコンタクト領域２８の幅Ｗ１よりも、第２ベース領域１６ｂに形成されたコンタクト領域２８の幅Ｗ２の方が広くなっている。このため、コンタクト領域２８を形成する際の熱拡散工程により、第２ベース領域１６ｂには、コンタクト領域２８の不純物が拡散し、その不純物濃度を高められる。つまり、上述した第１実施形態と同様に、ベース領域１６に、不純物濃度の低い第１ベース領域１６ａと、不純物濃度の高い第２ベース領域１６ｂとを形成することができる。このため、第１ベース領域１６ａの領域で、しきい値Ｖｔｈ１のＭＯＳＦＥＴを構成することができ、第２ベース領域１６ｂの領域で、しきい値Ｖｔｈ１よりも高いしきい値Ｖｔｈ２のＭＯＳＦＥＴを構成することができる。
これに伴い、ソース電極２６のボディーコンタクトが埋め込まれるトレンチ３０の幅も、第１ベース領域１６ａに対応する位置と、第２ベース領域１６ｂに対応する位置とで、異なっている。すなわち、第１ベース領域１６ａに対応するトレンチ３０の幅Ｗ１よりも、第２ベース領域１６ｂに対応するトレンチ３０の幅Ｗ２の方が、広くなっている。
次に、図２５（ａ）〜図２５（ｃ）乃至図２７（ａ）〜図２７（ｃ）に基づいて、本実施形態に係る半導体装置１の製造工程の一例を説明する。図２５（ａ）乃至図２７（ａ）は、半導体装置１の第１ベース領域１６ａにおけるトレンチ直交方向の断面図であり、上述した図２１に対応する図である。図２５（ｂ）乃至図２７（ｂ）は、半導体装置１の第２ベース領域１６ｂにおけるトレンチ直交方向の断面図であり、上述した図２２に対応する図である。図２５（ｃ）乃至図２７（ｃ）は、半導体装置１におけるトレンチに平行な長手方向の断面図であり、上述した図２３に対応する図である。
本実施形態に係る半導体装置１の製造工程は、上述した図９（ａ）及び図９（ｂ）乃至図１４（ａ）及び図１４（ｂ）に至るまでは、上述した第１実施形態と同様である。但し、図１５のイオン注入工程は不要となる。そして、図１６乃至図１７の工程も同一である。
この図１７の製造工程の後、図２５（ａ）乃至図２５（ｃ）に示すように、絶縁膜２４ＸをＲＩＥによりパターニングして、絶縁領域２４を形成するが、このパターニングの際に、第１ベース領域１６ａに位置する絶縁領域２４同士の間を幅Ｗ１となるように形成し、第２ベース領域１６ｂに位置する絶縁領域２４同士の間を幅Ｗ１よりも広い幅Ｗ２となるように形成する。
次に、図２６（ａ）乃至図２６（ｃ）に示すように、絶縁領域２４をマスクとして用いて、例えばＲＩＥにより、半導体領域２２Ｘとベース領域５４とをエッチングすることにより、トレンチ３０を形成する。エッチングされた半導体領域２２Ｘにより、ソース領域２２が形成される。
次に、図２７（ａ）乃至図２７（ｃ）に示すように、例えばボロン（Ｂ）のイオン注入をすることにより、トレンチ３０の底部で露出しているベース領域５４にコンタクト領域２８を形成する。このコンタクト領域２８を形成する際には、イオン注入の後に熱拡散工程を実行する。このため、第２ベース領域１６ｂを形成する領域においては、トレンチ３０がより広い幅Ｗ２で形成されていることから、ボロン等の不純物が熱拡散により、ベース領域５４の不純物濃度を高くする。このため、より狭い幅Ｗ１でコンタクト領域２８が形成された第１ベース領域１６ａよりも、高い不純物濃度で、第２ベース領域１６ｂを形成することができる。そして、図２１乃至図２３に示すように、上述した第１実施形態と同様の工程で、ソース電極２６とドレイン電極１０とを形成する。
以上のように、本実施形態に係る半導体装置１によっても、１つのセルＣのベース領域１６に、不純物濃度の低い第１ベース領域１６ａと不純物濃度の高い第２ベース領域１６ｂとを形成し、第２ベース領域１６ｂの部分で形成されるＭＯＳＦＥＴのしきい値Ｖｔｈ２よりも低いしきい値Ｖｔｈ１でオン状態となるＭＯＳＦＥＴを構成した。このため、ゲート電圧ＶＧがしきい値Ｖｔｈ１としきい値Ｖｔｈ２の間にある場合には、ドレイン電流ＩＤを低く抑えることができ、この結果、正の温度係数を有する領域を小さくすることができる。このため、半導体装置１に熱暴走が起きるのを抑制し、安全動作領域を拡大させることができる。
また、ゲート電圧ＶＧがしきい値Ｖｔｈ２より大きくなった場合には、第１ベース領域１６ａと第２ベース領域１６ｂの双方の部分のＭＯＳＦＥＴがオン状態となることから、ベース領域１６全体にチャネルが形成され、オン抵抗を低減することができる。また、より低いしきい値Ｖｔｈ１を形成する第１ベース領域１６ａを、半導体装置１内に分散して配置したので、発熱を半導体装置１の全体に分散させることができる。これにより、安全動作領域をより広げることができる。
さらに、半導体装置１の製造工程において、フォトリソグラフィーとイオン注入により、ドーズ量を打ち分ける必要がなくなり、製造工程の簡素化を図ることができる。すなわち、図２５乃至図２７に示すように、フォトレジストにトレンチ３０のパターンを露光して、絶縁膜２４Ｘのパターニングを行い、トレンチ３０を形成し、このトレンチ３０の底部にコンタクト領域２８をイオン注入により形成することで、不純物濃度の高い第２ベース領域１６ｂを形成することができる。このため、異なるドーズ量のイオン注入を行う必要がなくなる。すなわち、第１実施形態における図１５のイオン注入工程は不要となる。このため、フォトマスクのパターン数が削減され、半導体装置１の製造工程におけるイオン注入のステップ数も削減することができる。
〔第３実施形態〕
上述した第２実施形態においては、第２ベース領域１６ｂに対応するコンタクト領域２８の幅Ｗ２を第１ベース領域１６ａに対応するコンタクト領域２８の幅Ｗ１よりも広くすることにより、第１ベース領域１６ａに対応するＭＯＳＦＥＴのしきい値Ｖｔｈ１よりも、第２ベース領域１６ｂに対応するＭＯＳＦＥＴのしきい値Ｖｔｈ２を高くしたが、第３実施形態においては、第１ベース領域１６ａにおいては、コンタクト領域２８の位置をゲート電極１８から離れる方向にずらすことにより、第１ベース領域１６ａの不純物濃度を下げるようにしている。以下、上述した第１実施形態及び第２実施形態と異なる部分を説明する。
図２８は、本実施形態に係る半導体装置１の図３０におけるＸＸＶＩＩＩ−ＸＸＶＩＩＩ線断面図であり、図２９は、本実施形態に係る半導体装置１の図３０におけるＸＸＩＸ−ＸＸＩＸ線断面図であり、図３０は、本実施形態に係る半導体装置１の図２８及び図２９におけるＸＸＸ−ＸＸＸ線断面図であり、図３１は、本実施形態に係る半導体装置１における図２８及び図２９のＸＸＸＩ−ＸＸＸＩ線断面図である。換言すれば、図２８及び図２９は、半導体装置１におけるトレンチ直交方向の断面図であり、図３０は、半導体装置１におけるトレンチに平行なトレンチ長手方向の断面図であり、図３１は、半導体装置１における平面方向の断面図である。
これら図２８乃至図３１から分かるように、本実施形態に係る半導体装置１においても、ベース領域１６に不純物濃度の低い第１ベース領域１６ａが分散して形成されているが、第１ベース領域１６ａに対応する領域についてはコンタクト領域２８の位置を、第２ベース領域１６ｂに対応する領域よりも、ゲート電極１８から離れる方向にシフトすることにより、第１ベース領域１６ａの不純物濃度を下げるようにしている。
すなわち、図２９及び図３１に示すように、第２ベース領域１６ｂに対応するコンタクト領域２８は、２つのゲート電極１８の中間に形成されているが、図２８及び図３１に示すように、第１ベース領域１６ａに対応するコンタクト領域２８は、一方のゲート電極１８に偏った位置に形成されている。具体的には、第１ベース領域１６ａにおけるゲート電極１８とコンタクト領域２８との間の距離Ｄ１は、第２ベース領域１６ｂにおけるゲート電極１８とコンタクト領域２８との間の距離Ｄ２よりも、大きくなっている。換言すれば、図３１から分かるように、第１ベース領域１６ａに対応する位置では、ゲート電極１８から距離Ｄ１だけ離れてトレンチ３０が形成されて、コンタクト領域２８が形成される。一方、第２ベース領域１６ｂに対応する位置では、ゲート電極１８から、距離Ｄ１よりも近い距離Ｄ２だけ離れてトレンチ３０が形成されて、コンタクト領域２８が形成される。このため、第１ベース領域１６ａの不純物濃度は、第２ベース領域１６ｂの不純物濃度より低くなり、結果として、第１ベース領域１６ａに対応するＭＯＳＦＥＴのしきい値Ｖｔｈ１は、第２ベース領域１６ｂに対応するＭＯＳＦＥＴのしきい値Ｖｔｈ２より、低くなる。
なお、図２８に示すように、第１ベース領域１６ａにおけるゲート電極１８とコンタクト領域２８との間の距離は、距離Ｄ１の反対側においては、距離Ｄ３となり、第２ベース領域１６ｂよりもゲート電極１８までの距離が近くなってしまう。すなわち、距離の大小関係は、距離Ｄ１＞距離Ｄ２＞距離Ｄ３という関係になる。このため、ゲート電極１８までの距離が距離Ｄ３のＭＯＳＦＥＴは、しきい値が最も高くなる。しかし、第１ベース領域１６ａのＭＯＳＦＥＴのしきい値というのは、不純物濃度が低い距離Ｄ１によって定まる。すなわち、ゲート電極１８までの距離が距離Ｄ１のＭＯＳＦＥＴは、しきい値Ｖｔｈ１によりオン状態となるので、この半導体装置１の全体で見た場合には、第１ベース領域１６ａに、しきい値Ｖｔｈ１のＭＯＳＦＥＴが形成されているとらえることができる。
次に、図３２（ａ）乃至図３２（ｃ）〜図３４（ａ）乃至図３４（ｃ）を用いて、本実施形態に係る半導体装置１の製造工程の一例を説明する。図３２（ａ）乃至図３４（ａ）は、半導体装置１の第１ベース領域１６ａにおけるトレンチ直交方向の断面図であり、上述した図２８に対応する図である。図３２（ｂ）乃至図３４（ｂ）は、半導体装置１の第２ベース領域１６ｂにおけるトレンチ直交方向の断面図であり、上述した図２９に対応する図である。図３２（ｃ）乃至図３４（ｃ）は、半導体装置１におけるトレンチに平行な長手方向の断面図であり、上述した図３０に対応する図である。
本実施形態に係る半導体装置１の製造工程は、上述した図１７（ａ）及び図１７（ｂ）に至るまでは、上述した第２実施形態と同様である。この図１７（ａ）及び図１７（ｂ）の製造工程の後、図３２（ａ）乃至図３２（ｃ）に示すように、例えば絶縁膜２４ＸをＲＩＥによりパターニングして、絶縁領域２４を形成するが、第１ベース領域１６ａに相当する領域では、一方のゲート電極１８から、絶縁領域２４と絶縁領域２４との間の間隙３０Ｘまでの距離がＤ１となるように、絶縁領域２４を形成する。一方、第２ベース領域１６ｂに相当する領域では、２つのゲート電極１８から、絶縁領域２４と絶縁領域２４との間の間隙３０Ｘまでの距離がそれぞれＤ２となるように、絶縁領域２４を形成する。
次に、図３３（ａ）乃至図３３（ｃ）に示すように、絶縁領域２４をマスクとして用いて、例えばＲＩＥにより、半導体領域２２Ｘとベース領域５４とをエッチングすることにより、トレンチ３０を形成する。エッチングされた半導体領域２２Ｘにより、ソース領域２２が形成される。
次に、図３４（ａ）乃至図３４（ｃ）に示すように、例えばボロン（Ｂ）のイオン注入をすることにより、トレンチ３０の底部で露出しているベース領域５４にコンタクト領域２８を形成する。このコンタクト領域２８を形成する際には、イオン注入の後に熱拡散工程を実行する。このとき、第２ベース領域１６ｂにおいては、距離Ｄ１より近い距離Ｄ２でコンタクト領域２８が形成されていることから、熱拡散により、ベース領域５４の不純物濃度が高くなる。一方、第１ベース領域１６ａを形成する領域においては、距離Ｄ２より大きい距離Ｄ１でコンタクト領域２８が形成されていることから、熱拡散による不純物濃度は、第２ベース領域１６ｂのようには高くならない。このため、第１ベース領域１６ａの不純物濃度の方が、第２ベース領域１６ｂの不純物濃度より低くなる。
この熱拡散工程により、第１ベース領域１６ａに対応する領域のＭＯＳＦＥＴのしきい値がＶｔｈ１となり、第２ベース領域１６ｂに対応する領域のＭＯＳＦＥＴのしきい値がＶｔｈ２となるように、第１ベース領域１６ａの不純物濃度と第２ベース領域１６ｂの不純物濃度とを調整しておく。そして、図２１乃至図２３に示すように、上述した第１実施形態と同様の工程で、ソース電極２６とドレイン電極１０とを形成することにより、半導体装置１が得られる。
以上のように、本実施形態に係る半導体装置１によっても、１つのセルＣのベース領域１６に、不純物濃度の低い第１ベース領域１６ａと不純物濃度の高い第２ベース領域１６ｂとを形成したので、第２ベース領域１６ｂの部分で形成されるＭＯＳＦＥＴのしきい値Ｖｔｈ２よりも低いしきい値Ｖｔｈ１でオン状態となるＭＯＳＦＥＴを構成することができる。このため、ゲート電圧ＶＧがしきい値Ｖｔｈ１としきい値Ｖｔｈ２の間にある場合には、ドレイン電流ＩＤを低く抑えることができ、この結果、正の温度係数を有する領域を小さくすることができる。このため、半導体装置１に熱暴走が起きるのを抑制し、安全動作領域を拡大させることができる。
また、ゲート電圧ＶＧがしきい値Ｖｔｈ２より大きくなった場合には、第１ベース領域１６ａと第２ベース領域１６ｂの双方の部分のＭＯＳＦＥＴがオン状態となることから、ベース領域１６全体にチャネルが形成され、オン抵抗を低減することができる。また、より低いしきい値Ｖｔｈ１を形成する第１ベース領域１６ａを、半導体装置１内に分散して配置したので、発熱を半導体装置１の全体に分散させることができる。これにより、安全動作領域をより広げることができる。
さらに、半導体装置１の製造プロセスにおいて、フォトリソグラフィーとイオン注入により、ドーズ量を打ち分ける必要がなくなり、製造工程の簡素化を図ることができる。すなわち、フォトレジストに形成位置のシフトされたトレンチ３０のパターンを露光して、エッチングを行い、このトレンチ３０の底部にコンタクト領域２８をイオン注入して熱拡散することにより形成することで、不純物濃度の低い第１ベース領域１６ａを形成することができ、異なるドーズ量のイオン注入を行う必要がなくなる。すなわち、第１実施形態における図１５のイオン注入工程は不要となる。このため、フォトマスクのパターン数が削減され、製造工程中におけるイオン注入のステップ数も削減することができる。
なお、本実施形態においては、第２ベース領域１６ｂに対応する領域において、コンタクト領域２８を２つのゲート電極１８の中間に形成することとしたが、この中間というのは、必ずしも中央を意味しない。すなわち、第２ベース領域１６ｂにおいても、コンタクト領域２８は、一方のゲート電極１８の方にずれた位置に形成されていてもよい。結果として、第１ベース領域１６ａの領域におけるゲート電極１８からコンタクト領域２８までの距離Ｄ１が、第２ベース領域１６ｂの領域におけるゲート電極１８からコンタクト領域２８までの距離Ｄ２よりも、大きくなっていれば足りる。
〔第４実施形態〕
上述した第１実施形態乃至第３実施形態においては、第１ベース領域１６ａの不純物濃度を第２ベース領域１６ｂの不純物濃度より低くすることにより、第１ベース領域１６ａに対応するＭＯＳＦＥＴのしきい値Ｖｔｈ１を、第２ベース領域１６ｂに対応するＭＯＳＦＥＴのしきい値Ｖｔｈ２より低くしたが、第４実施形態においては、第１ベース領域１６ａの深さを、第２ベース領域１６ｂの深さより浅くすることにより、第１ベース領域１６ａに対応するＭＯＳＦＥＴのしきい値Ｖｔｈ１を、第２ベース領域１６ｂに対応するＭＯＳＦＥＴのしきい値Ｖｔｈ２より低くしている。以下、上述した第１実施形態と異なる部分を説明する。
図３５は、本実施形態に係る半導体装置１の図３７におけるＸＸＸＶ−ＸＸＸＶ線断面図であり、図３６は、本実施形態に係る半導体装置１の図３７におけるＸＸＸＶＩ−ＸＸＸＶＩ線断面図であり、図３７は、本実施形態に係る半導体装置１の図３５及び図３６におけるＸＸＸＶＩＩ−ＸＸＸＶＩＩ線断面図であり、図３８は、本実施形態に係る半導体装置１における図３５及び図３６のＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩ線断面図であり、図３９は、本実施形態に係る半導体装置１における図３５及び図３６のＸＸＸＩＸ−ＸＸＸＩＸ線断面図である。換言すれば、図３５及び図３６は、半導体装置１におけるトレンチ直交方向の断面図であり、図３７は、半導体装置１におけるトレンチに平行なトレンチ長手方向の断面図であり、図３８及び図３９は、半導体装置１における平面方向の断面図である。
これら図３５乃至図３９から分かるように、本実施形態に係る半導体装置１においては、第１ベース領域１６ａが形成されている深さＤＰ１よりも、第２ベース領域１６ｂが形成されている深さＤＰ２の方が、深くなっている。このため、第１ベース領域１６ａに対応するＭＯＳＦＥＴのチャネル長の方が、第２ベース領域１６ｂに対応するＭＯＳＦＥＴのチャネル長よりも短くなり、この結果、第１ベース領域１６ａに対応するＭＯＳＦＥＴのしきい値Ｖｔｈ１の方が、第２ベース領域１６ｂに対応するＭＯＳＦＥＴのしきい値Ｖｔｈ２よりも低くなる。
次に、図４０（ａ）乃至図４０（ｃ）及び図４１（ａ）乃至図４１（ｃ）を用いて、本実施形態に係る半導体装置１の製造工程の一例を説明する。図４０（ａ）及び図４１（ａ）は、半導体装置１の第１ベース領域１６ａにおけるトレンチ直交方向の断面図であり、上述した図３５に対応する図である。図４０（ｂ）及び図４１（ｂ）は、半導体装置１の第２ベース領域１６ｂにおけるトレンチ直交方向の断面図であり、上述した図３６に対応する図である。図４０（ｃ）及び図４０（ｃ）は、半導体装置１におけるトレンチに平行な長手方向の断面図であり、上述した図３７に対応する図である。
本実施形態に係る半導体装置１の製造工程は、上述した図１３（ａ）及び図１３（ｂ）に至るまでは、上述した第１実施形態と同様である。この図１３（ａ）及び図１３（ｂ）の製造工程の後、図４０（ａ）乃至図４０（ｃ）に示すように、この半導体装置におけるドリフト領域１４の全面に、例えばボロン（Ｂ）をイオン注入することにより、ドリフト領域１４に、ベース領域１６ｘを形成する。このボロンのイオン注入は、イオンを深さＤＰ１となるように、イオンを打ち込む。
次に、図４１（ａ）乃至図４１（ｃ）に示すように、第１ベース領域１６ａに相当する領域にフォトレジスト６０を形成し、例えばボロン（Ｂ）をドリフト領域１４にイオン注入することにより、ドリフト領域１４に、第１ベース領域１６ａと第２ベース領域１６ｂを形成する。このボロンのイオン注入は、イオンを深さＤＰ２となるように、イオンを打ち込む。例えば、ベース領域１６ｘを形成するためにイオンを打ち込んだ加速電圧より高い加速電圧で、イオンを打ち込む。この結果、ベース領域１６ｘにより、第１ベース領域１６ａが形成され、ベース領域１６ｘと今回のイオン注入により、第２ベース領域１６ｂが形成される。
この図４１（ａ）乃至図４１（ｃ）の製造工程の後は、上述した第１実施形態における図１６（ａ）及び図１６（ｂ）乃至図２０（ａ）及び図２０（ｂ）と同様である。そして、図２０（ａ）及び図２０（ｂ）の後、ソース電極２６とドレイン電極１０とを形成して、図３５乃至図３９に示す半導体装置１が得られる。
以上のように、本実施形態に係る半導体装置１によれば、１つのセルＣのベース領域１６に、深さＤＰ１の第１ベース領域１６ａと、この深さＤＰ１よりも深い深さＤＰ２の第２ベース領域１６ｂを形成し、第２ベース領域１６ｂの部分で形成されるＭＯＳＦＥＴのしきい値Ｖｔｈ２よりも低いしきい値Ｖｔｈ１でオン状態となるＭＯＳＦＥＴを、第１ベース領域１６ａに構成することができる。このため、ゲート電圧ＶＧがしきい値Ｖｔｈ１としきい値Ｖｔｈ２の間にある場合には、ドレイン電流ＩＤを低く抑えることができ、この結果、正の温度係数を有する領域を小さくすることができる。このため、半導体装置１に熱暴走が起きるのを抑制し、安全動作領域を拡大させることができる。
また、ゲート電圧ＶＧがしきい値Ｖｔｈ２より大きくなった場合には、第１ベース領域１６ａと第２ベース領域１６ｂの双方の部分のＭＯＳＦＥＴがオン状態となることから、ベース領域１６全体にチャネルが形成され、オン抵抗を低減することができる。また、より低いしきい値Ｖｔｈ１を形成する第１ベース領域１６ａを、半導体装置１内に分散して配置したので、発熱を半導体装置１の全体に分散させることができる。これにより、安全動作領域をより広げることができる。
さらに、半導体装置１の製造工程において、イオン注入により、ドーズ量を打ち分ける必要がなくなり、製造工程の簡素化を図ることができる。すなわち、図４０（ａ）乃至図４０（ｃ）及び図４１（ａ）乃至図４１（ｃ）に示したように、深さＤＰ１の第１ベース領域１６ａと深さＤＰ２の第２ベース領域１６ｂを作り分けることにより、しきい値Ｖｔｈ１のＭＯＳＦＥＴとしきい値Ｖｔｈ２のＭＯＳＦＥＴとを形成することができるので、異なるドーズ量のイオン注入を行う必要がなくなる。
〔第５実施形態〕
上述した第１実施形態乃至第４実施形態においては、１つのセルＣに、低いしきい値Ｖｔｈ１のＭＯＳＦＥＴの領域と、高いしきい値Ｖｔｈ２のＭＯＳＦＥＴの領域との双方を形成するようにしたが、第５実施形態においては、低いしきい値Ｖｔｈ１のＭＯＳＦＥＴを形成するセルＣと、高いしきい値Ｖｔｈ２のＭＯＳＦＥＴを形成するセルＣとを作り分けるようにしている。以下、上述した第１実施形態と異なる部分を説明する。
図４２は、本実施形態に係る半導体装置１の図４３及び図４４におけるＸＬＩＩ−ＸＬＩＩ線断面図であり、図４３は、本実施形態に係る半導体装置１の図４２におけるＸＬＩＩＩ−ＸＬＩＩＩ線断面図であり、図４４は、本実施形態に係る半導体装置１の図４２におけるＸＬＩＶ−ＸＬＩＶ線断面図であり、図４５は、本実施形態に係る半導体装置１の図４２におけるＸＬＶ−ＸＬＶ線断面図である。換言すれば、図４２は、半導体装置１におけるトレンチ直交方向の断面図であり、図４３及び図４４は、半導体装置１におけるトレンチに平行なトレンチ長手方向の断面図であり、図４５は、半導体装置１における平面方向の断面図である。
これら図４２乃至図４５から分かるように、本実施形態に係る半導体装置１は、不純物濃度の低い第１ベース領域１６ａにより構成されているセルＣ１と、不純物濃度の高い第２ベース領域１６ｂにより構成されているセルＣ２とを備えている。このため、セルＣ１のＭＯＳＦＥＴのしきい値はＶｔｈ１となり、セルＣ２のＭＯＳＦＥＴのしきい値は、Ｖｔｈ１よりも高いＶｔｈ２となる。
次に、図４６を用いて、本実施形態に係る半導体装置１の製造工程の一例を説明する。図４６は、半導体装置１のトレンチ直交方向の断面図であり、上述した図４２に対応する図である。
本実施形態に係る半導体装置１の製造工程は、上述した図１４に至るまでは、上述した第１実施形態と同様である。この図１４の製造工程の後、図４６に示すように、第１ベース領域１６ａを形成する部分にフォトレジスト６４を形成する。より正確には、第１ベース領域１６ａを形成する領域と、その両側に隣接するゲート電極１８の一部の領域とを覆うように、フォトレジスト６４を形成する。続いて、再び、例えばボロン（Ｂ）のイオン注入することにより、ベース領域５４から、第１ベース領域１６ａと第２ベース領域１６ｂとを形成する。この追加のイオン注入の濃度は、ベース領域５４がしきい値Ｖｔｈ２となるような濃度で行われる。すなわち、図１４（ａ）及び図（ｂ）で行ったイオン注入の濃度と、図４６で行ったイオン注入の濃度の合計により、しきい値Ｖｔｈ２を有するセルＣ２の第２ベース領域１６ｂが形成される。そして、ベース領域５４のうち、追加のイオン注入がされなかった領域に、しきい値Ｖｔｈ１を有するセルＣ１の第１ベース領域１６ａが形成される。
この図４６の製造工程の後は、上述した第１実施形態における図１６（ａ）及び図１６（ｂ）乃至図２０（ａ）及び図２０（ｂ）と同様である。そして、図２０（ａ）及び図２０（ｂ）の後、ソース電極２６とドレイン電極１０とを形成して、図４２乃至図４５に示す半導体装置１が得られる。
以上のように、本実施形態に係る半導体装置１によれば、しきい値Ｖｔｈ１を有するＭＯＳＦＥＴのセルＣ１と、しきい値Ｖｔｈ２を有するＭＯＳＦＥＴのセルＣ２とを形成したので、しきい値Ｖｔｈ２よりも低いしきい値Ｖｔｈ１でオン状態となるＭＯＳＦＥＴを半導体装置１内に形成することができる。このため、ゲート電圧ＶＧがしきい値Ｖｔｈ１としきい値Ｖｔｈ２の間にある場合には、ドレイン電流ＩＤを低く抑えることができ、この結果、正の温度係数を有する領域を小さくすることができる。このため、半導体装置１に熱暴走が起きるのを抑制し、安全動作領域を拡大させることができる。
また、ゲート電圧ＶＧがしきい値Ｖｔｈ２より大きくなった場合には、セルＣ１とセルＣ２のＭＯＳＦＥＴがオン状態となることから、ベース領域１６全体にチャネルが形成され、オン抵抗を低減することができる。また、より低いしきい値Ｖｔｈ１を形成するセルＣ１を、半導体装置１内に分散して配置したので、発熱を半導体装置１の全体に分散させることができる。これにより、安全動作領域をより広げることができる。
〔第６実施形態〕
第６実施形態に係る半導体装置１は、上述した第１実施形態を変形して、ゲート電極１８の下方に埋め込みソース電極を形成したトレンチフィールドプレート構造にしたものである。以下、上述した第１実施形態と異なる部分を説明する。
図４７は、本実施形態に係る半導体装置１の図４８におけるＸＬＶＩＩ−ＸＬＶＩＩ線断面図であり、図４８は、本実施形態に係る半導体装置１の図４７におけるＸＬＶＩＩＩ−ＸＬＶＩＩＩ線断面図である。換言すれば、図４７は、半導体装置１におけるトレンチ直交方向の断面図であり、図４８は、半導体装置１におけるトレンチに平行なトレンチ長手方向の断面図である。
これら図４７及び図４８から分かるように、本実施形態に係る半導体装置１は、ゲート電極１８の下方に、埋め込みソース電極７０が設けられている。すなわち、ドリフト領域１４の中に絶縁膜７２を介して、埋め込みソース電極７０が埋め込まれている。絶縁膜７２は、埋め込みソース電極７０の周囲を囲うように形成されているが、埋め込みソース電極７０電気的にはゲート電極１８又はソース電極２６に接続されている。
この埋め込みソース電極７０が存在することにより、ドリフト領域１４の空乏化が促進されて、半導体装置１の耐圧を向上させることができる。また、半導体装置１の耐圧が向上した分、ドリフト領域１４の不純物濃度を高めることができるので、ドリフト領域１４の抵抗を低減でき、半導体装置１のオン抵抗を低減することができる。なお、このトレンチフィールドプレート構造は、第１実施形態だけでなく、上述した第２実施形態乃至第５実施形態のいずれに対しても適用することができる。
〔第７実施形態〕
第７実施形態に係る半導体装置１は、上述した第１実施形態を変形して、ソース電極２６のトレンチコンタクトの代わりに、ピラーインプランテーションにより、ソース電極２６とコンタクト領域２８との間の電気的接続を確保したものである。以下、第１実施形態と異なる部分を説明する。
図４９は、本実施形態に係る半導体装置１におけるトレンチ直交方向の断面図であり、上述した第１実施形態の図１に対応する図である。この図４９に示すように、本実施形態に係る半導体装置１においては、トレンチ３０が形成されておらず、その代わりに、ソース電極２６とコンタクト領域２８との間に、ｐ形のピラー８０が形成されている。このピラー８０により、ソース電極２６がコンタクト領域２８と電気的に接続される。
本実施形態においては、ピラー８０は、イオン注入により形成される。例えば、ボロン（Ｂ）を打ち込んで、熱拡散させることにより、ｐ形のピラー８０を形成する。イオン注入は、打ち込む深さを変えて、複数回行って、ピラー８０を形成するようにしてもよい。このように、トレンチ３０によるトレンチコンタクトを形成するのではなく、ピラー８０を形成することによっても、第１実施形態と同様の半導体装置１を実現することができる。なお、このピラーインプランテーションによる構造は、第１実施形態だけでなく、上述した第２実施形態乃至第６実施形態のいずれに対しても適用することができる。
なお、本実施形態におけるピラー８０が、ソース電極２６をソース領域２２及びベース領域１６に電気的に接続するボディーコンタクトを形成している。このため、この本実施形態に係るピラー８０が、第２半導体領域に相当する。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
１：半導体装置、１０：ドレイン電極、１２：ドレイン領域、１４：ドリフト領域、１６：ベース領域、１６ａ：第１ベース領域、１６ｂ：第２ベース領域、１８：ゲート電極、２０：ゲート絶縁膜、２２：ソース領域、２４：絶縁領域、２６：ソース電極、２８：コンタクト領域、３０：トレンチ、Ｃ：セル

Claims (13)

  1. 第１導電形の第１半導体領域と、
    前記第１半導体領域の上に形成された第２導電形のベース領域と、
    前記ベース領域の上に形成された第１導電形のソース領域と、
    前記ベース領域を第１方向に貫通して前記第１半導体領域に達し、第２方向に延伸するゲート電極と、
    前記ゲート電極と前記第１半導体領域の間、前記ゲート電極と前記ベース領域の間、及び、前記ゲート電極と前記ソース領域の間に形成された、ゲート絶縁膜と、
    を備えるセルを有しており、
    前記セルは、第１しきい値を有する領域と、前記第１しきい値より高い第２しきい値を有する領域とを有する、半導体装置。
  2. 前記ベース領域は、前記第１しきい値を有する、第１不純物濃度の第１ベース領域と、前記第２しきい値を有する、前記第１不純物濃度よりも高い第２不純物濃度の第２ベース領域とを、備える請求項１に記載の半導体装置。
  3. 前記第１ベース領域は、周期的に形成されている、請求項２に記載の半導体装置。
  4. ソース電極を前記ソース領域及び前記ベース領域に電気的に接続するボディーコンタクトをさらに備える請求項１乃至請求項３のいずれかに記載の半導体装置。
  5. 前記ボディーコンタクトの底部に位置する前記ベース領域には、前記ベース領域よりも高い不純物濃度で、第２導電形のコンタクト領域が形成されている、請求項４に記載の半導体装置。
  6. 前記ベース領域は、第３方向において、前記コンタクト領域が第１の幅を有する、前記第１しきい値の第１ベース領域と、前記コンタクト領域が前記第１の幅よりも広い第２の幅を有する、前記第２しきい値の第２ベース領域とを備える、請求項５に記載の半導体装置。
  7. 前記ベース領域は、第３方向において、前記コンタクト領域が前記ゲート電極から第１の距離だけ離れている、前記第１しきい値の第１ベース領域と、前記コンタクト領域が前記ゲート電極から第２の距離だけ離れている、前記第２しきい値の第２ベース領域とを備え、前記第１の距離は前記第２の距離よりも大きい、請求項５に記載の半導体装置。
  8. 前記ベース領域は、前記第１方向において、第１の深さで前記ベース領域が形成された、前記第１しきい値の第１ベース領域と、前記第１の深さより深い第２の深さで前記ベース領域が形成された、前記第２しきい値の第２ベース領域とを備える、請求項１に記載の半導体装置。
  9. 複数のセルを備える半導体装置であって、
    前記セルのそれぞれは、
    第１導電形の第１半導体領域と、
    前記第１半導体領域の上に形成された第２導電形のベース領域と、
    前記ベース領域の上に形成された第１導電形のソース領域と、
    前記ベース領域を第１方向に貫通して前記第１半導体領域に達し、第２方向に延伸するゲート電極と、
    前記ゲート電極と前記第１半導体領域の間、前記ゲート電極と前記ベース領域の間、及び、前記ゲート電極と前記ソース領域の間に形成された、ゲート絶縁膜と、
    を有しており、
    前記複数のセルは、第１しきい値を有するセルと、前記第１しきい値よりも高い第２しきい値を有するセルとを含んでいる、半導体装置。
  10. 前記ゲート電極の下方に形成されて、ソース電極と電気的に接続された埋め込みソース電極をさらに備える請求項１乃至請求項９のいずれかに記載の半導体装置。
  11. 前記ゲート電極の下方に形成されて、ゲート電極と電気的に接続された埋め込みゲート電極をさらに備える請求項１乃至請求項９のいずれかに記載の半導体装置。
  12. 前記ボディーコンタクトは、ソース電極と一体に形成されている、請求項４に記載の半導体装置。
  13. 前記ボディーコンタクトは、第２導電形の第２半導体領域により形成されている、請求項４に記載の半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021057542A (ja) * 2019-10-02 2021-04-08 富士電機株式会社 半導体装置

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022085765A1 (ja) 2020-10-23 2022-04-28 ヌヴォトンテクノロジージャパン株式会社 半導体装置
CN114695534A (zh) * 2020-12-31 2022-07-01 芯恩（青岛）集成电路有限公司 多阈值逻辑功率器件及制备方法
US11888060B2 (en) * 2021-09-01 2024-01-30 Semiconductor Components Industries, Llc Power MOSFET with improved safe operating area
CN116364755A (zh) * 2023-03-14 2023-06-30 瑶芯微电子科技(上海)有限公司 屏蔽栅沟槽型mosfet器件及其制作方法
CN117174758B (zh) * 2023-11-03 2024-02-23 陕西亚成微电子股份有限公司 Sgt mosfet器件及制备方法
CN118248736B (zh) * 2024-05-23 2024-08-30 华羿微电子股份有限公司 一种宽soa屏蔽栅mosfet器件及制备方法
CN118571921A (zh) * 2024-08-01 2024-08-30 华羿微电子股份有限公司 一种mosfet器件有源区结构、mosfet器件及制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010004003A (ja) * 2008-05-20 2010-01-07 Mitsubishi Electric Corp パワー半導体装置
JP2011003609A (ja) * 2009-06-16 2011-01-06 Toshiba Corp 電力用半導体素子
JP2013258333A (ja) * 2012-06-13 2013-12-26 Toshiba Corp 電力用半導体装置
JP2018037696A (ja) * 2012-08-21 2018-03-08 ローム株式会社 半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB0426412D0 (en) 2004-12-02 2005-01-05 Koninkl Philips Electronics Nv Insulated gate field effect transistors
EP2530721A4 (en) * 2010-01-29 2017-11-29 Fuji Electric Co., Ltd. Semiconductor device
JP2011176077A (ja) * 2010-02-24 2011-09-08 Toshiba Corp 半導体装置
US10418899B2 (en) * 2014-04-14 2019-09-17 Alpha And Omega Semiconductor Incorporated MOSFET switch circuit for slow switching application
US9496339B2 (en) * 2014-06-02 2016-11-15 Infineon Technologies Austria Ag Semiconductor device comprising trench structures
JP2016054181A (ja) 2014-09-03 2016-04-14 トヨタ自動車株式会社 絶縁ゲート型スイッチング素子
US10103140B2 (en) * 2016-10-14 2018-10-16 Alpha And Omega Semiconductor Incorporated Switch circuit with controllable phase node ringing

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010004003A (ja) * 2008-05-20 2010-01-07 Mitsubishi Electric Corp パワー半導体装置
JP2011003609A (ja) * 2009-06-16 2011-01-06 Toshiba Corp 電力用半導体素子
JP2013258333A (ja) * 2012-06-13 2013-12-26 Toshiba Corp 電力用半導体装置
JP2018037696A (ja) * 2012-08-21 2018-03-08 ローム株式会社 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021057542A (ja) * 2019-10-02 2021-04-08 富士電機株式会社 半導体装置
JP7371426B2 (ja) 2019-10-02 2023-10-31 富士電機株式会社 半導体装置

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