WO2022085765A1 - 半導体装置 - Google Patents

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WO2022085765A1
WO2022085765A1 PCT/JP2021/038941 JP2021038941W WO2022085765A1 WO 2022085765 A1 WO2022085765 A1 WO 2022085765A1 JP 2021038941 W JP2021038941 W JP 2021038941W WO 2022085765 A1 WO2022085765 A1 WO 2022085765A1
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vgs
semiconductor device
region
effect transistor
field effect
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朋成 太田
晶英 田口
佑介 中山
浩尚 中村
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ヌヴォトンテクノロジージャパン株式会社
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    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs

Definitions

  • the present disclosure relates to semiconductor devices, and more particularly to chip size package type semiconductor devices.
  • the vertical field effect transistor is required to reduce the on-resistance and improve the resistance to destruction due to thermal runaway when it is on.
  • the structure of the orthogonal type vertical field effect transistor disclosed in Patent Document 1 is more effective in reducing the on-resistance than the parallel type structure, and is advantageous in improving the withstand capacity at the time of on.
  • it is generally difficult to satisfy both the reduction of the on-resistance and the improvement of the withstand voltage at the time of on.
  • An N-channel single-configuration vertical field-effect transistor will be described as an example.
  • a voltage VDS [V] drain-source voltage
  • a threshold value threshold
  • Vth [V] the definition will be described later
  • the total gate width of the conduction channel is Wg [cm]
  • the conduction channel length in the depth direction is Lch [cm]
  • the carrier mobility in the conduction channel is ⁇ [cm 2 / V / sec].
  • the gate oxide film capacity is Cox [F / cm 2 ]
  • IDS-VGS temperature coefficient of VGS dependence of IDS
  • Vth1 straddling VGS
  • Vztc [V] Vztc
  • a technique for expanding the condition that the temperature coefficient of IDS-VGS is negative to a range in which VGS is small is disclosed by creating ⁇ a region that becomes Vztc and a region that becomes Vth2> Vztc).
  • positive feedback does not occur under the condition of driving with VGS larger than Vth2 because the temperature coefficient of IDS-VGS is negative, and the withstand capacity at the time of turning on can be improved.
  • the object of the present disclosure is to provide a semiconductor device that can achieve both reduction of on-resistance and improvement of resistance to fracture due to positive feedback at on-time.
  • the semiconductor device is a chip size package type semiconductor device capable of face-down mounting, which is a semiconductor substrate made of silicon and containing a first conductive type impurity, and the above-mentioned. Formed in contact with the semiconductor substrate and formed on the surface of the low-concentration impurity layer containing the first conductive type impurities having a concentration lower than the concentration of the first conductive type impurities of the semiconductor substrate and the surface of the low-concentration impurity layer. A second conductive type body region different from the first conductive type, a source region of the first conductive type formed on the surface of the body region, and a source electrode electrically connected to the source region.
  • the semiconductor substrate extends from the upper surface of the low-concentration impurity layer to the body region at equal intervals in the second direction orthogonal to the first direction and extends in the first direction parallel to the upper surface of the semiconductor substrate.
  • a plurality of trenches formed to a depth up to a part of the low-concentration impurity layer, a gate insulating film formed so as to cover at least a part of the surface of the trench, and a gate formed on the gate insulating film.
  • a vertical electric field effect transistor including a conductor and a connection portion for electrically connecting the body region and the source electrode is provided, and a part of the semiconductor substrate and the low concentration impurity layer is the vertical electric field effect transistor.
  • the vertical electric field effect transistor functions as a drain region of the above, and the source region and the connection portion are alternately and periodically installed in the first direction in the first direction.
  • the ratio of LS to LB (LS / LB) is 1/7 or more 1 LB ⁇ ⁇ 0.024 ⁇ (VGS) 2 +0 with respect to the voltage VGS [V] which is 3/3 or less and is applied to the gate conductor with reference to the potential of the source electrode and is the value of the specification of the semiconductor device. It is characterized in that .633 ⁇ VGS-0.721 holds.
  • the present disclosure provides a semiconductor device capable of both reducing on-resistance and improving the resistance to fracture due to positive feedback when on.
  • it is possible to achieve both an expansion of the safe operation range at the time of turn-on and a low on-resistance during normal operation in a circuit that requires a soft start.
  • FIG. 1 is a schematic cross-sectional view showing an example of the structure of the semiconductor device according to the embodiment.
  • FIG. 2A is a schematic plan view showing an example of the structure of the semiconductor device according to the embodiment.
  • FIG. 2B is a schematic cross-sectional view showing the main current flowing through the semiconductor device according to the embodiment.
  • FIG. 3A is a schematic plan view of a substantially unit configuration of the first transistor according to the embodiment.
  • FIG. 3B is a schematic perspective view of a substantially unit configuration of the first transistor according to the embodiment.
  • FIG. 4A is a schematic plan view of a substantially unit configuration of the first transistor according to Comparative Example 1.
  • FIG. 4B is a schematic perspective view of a substantially unit configuration of the first transistor according to Comparative Example 1.
  • FIG. 4A is a schematic plan view of a substantially unit configuration of the first transistor according to Comparative Example 1.
  • FIG. 5 is a graph showing the relationship between the thickness of the semiconductor device and the thermal resistance according to the embodiment.
  • FIG. 6A is a schematic cross-sectional view showing an example of the structure of the first transistor according to the embodiment.
  • FIG. 6B is a schematic plan view showing an example of the structure of the first transistor according to the embodiment.
  • FIG. 6C is a schematic cross-sectional view showing an example of the structure of the first transistor according to the embodiment.
  • FIG. 6D is a schematic plan view showing an example of the structure of the first transistor according to the embodiment.
  • FIG. 6E is a schematic cross-sectional view showing an example of the structure of the first transistor according to the embodiment.
  • FIG. 6F is a schematic plan view showing an example of the structure of the first transistor according to the embodiment.
  • FIG. 7A-1 is a diagram showing a structure used for simulating the current density at the time of driving the first transistor according to the embodiment.
  • FIG. 7A-2 is a diagram showing a result of simulating the current density at the time of driving the first transistor according to the embodiment.
  • FIG. 7A-3 is a superposed view of FIGS. 7A-1 and 7A-2.
  • FIG. 7B-1 is a diagram showing a structure used for simulating the current density at the time of driving the first transistor according to the embodiment.
  • FIG. 7B-2 is a diagram showing a result of simulating the current density at the time of driving the first transistor according to the embodiment.
  • FIG. 7B-3 is a superposed view of FIG. 7B-1 and FIG. 7B-2.
  • FIG. 8 is a diagram showing a graph showing the relationship between the expansion of the conduction region from the source region during driving and the voltage applied to the gate conductor.
  • FIG. 9 is a diagram showing a graph showing the relationship between the length of the source region and the length of the connection portion in the first direction, which is preferable for obtaining the effect of the semiconductor device according to the embodiment.
  • FIG. 10 is a diagram showing an example of the on-resistance shown in the specifications of the first transistor according to the embodiment.
  • FIG. 11 is a diagram showing an example according to an embodiment and a graph showing the VGS dependence of IDS of Comparative Example 1 and Comparative Example 2.
  • a dual configuration will be described as an example of an orthogonal structure of a vertical field effect transistor (more specifically, a vertical MOS transistor), which is an example of a semiconductor device in the present disclosure. It is not essential that the dual configuration is used, and the vertical field-effect transistor having a single configuration may be used, or the vertical field-effect transistor having a triple configuration or more may be used.
  • FIG. 1 is a cross-sectional view showing an example of the structure of a semiconductor device.
  • FIG. 2A is a plan view thereof. The size and shape of the semiconductor device and the arrangement of the electrode pads shown in these figures are examples.
  • FIG. 2B is a cross-sectional view schematically showing the main current flowing through the semiconductor device. 1 and 2B are cut planes in I-I of FIG. 2A.
  • the semiconductor device 1 includes a semiconductor layer 40, a metal layer 30, and a first vertical field effect transistor 10 (hereinafter referred to as a vertical field effect transistor 10) formed in a first region A1 in the semiconductor layer 40. , Also referred to as “transistor 10”) and a second vertical field effect transistor 20 (hereinafter, also referred to as “transistor 20”) formed in the second region A2 in the semiconductor layer 40.
  • a first vertical field effect transistor 10 hereinafter referred to as a vertical field effect transistor 10
  • transistor 20 second vertical field effect transistor 20
  • the first region A1 and the second region A2 are adjacent to each other in the plan view (that is, the top view) of the semiconductor layer 40.
  • the virtual boundary 90C between the first region A1 and the second region A2 is shown by a broken line.
  • the semiconductor layer 40 is configured by laminating a semiconductor substrate 32 and a low-concentration impurity layer 33.
  • the semiconductor substrate 32 is arranged on the back surface side of the semiconductor layer 40 and is made of silicon containing first conductive type impurities.
  • the low-concentration impurity layer 33 is arranged on the surface side of the semiconductor layer 40, is formed in contact with the semiconductor substrate 32, and has a concentration of first conductive type impurities lower than the concentration of the first conductive type impurities of the semiconductor substrate 32. include.
  • the low-concentration impurity layer 33 may be formed on the semiconductor substrate 32 by, for example, epitaxial growth.
  • the low-concentration impurity layer 33 is also a drift layer of the transistor 10 and the transistor 20, and may be referred to as a drift layer in the present specification.
  • the metal layer 30 is formed in contact with the back surface side of the semiconductor layer 40 and is made of silver (Ag) or copper (Cu).
  • the metal layer 30 may contain a trace amount of an element other than the metal mixed as an impurity in the manufacturing process of the metal material. Further, the metal layer 30 may or may not be formed on the entire surface of the back surface side of the semiconductor layer 40.
  • a first body region 18 containing impurities of a second conductive type different from the first conductive type is formed in the first region A1 of the low concentration impurity layer 33.
  • a first source region 14, a first gate conductor 15, and a first gate insulating film 16 containing first conductive type impurities are formed in the first body region 18.
  • the gate insulating film may be referred to as a gate oxide film.
  • the first gate conductor 15 and the first gate insulating film 16 extend in the first direction (Y-axis direction) parallel to the upper surface of the semiconductor substrate 32 and are orthogonal to the first direction (Y direction).
  • a plurality of first trenches formed at equal intervals in two directions (X direction) from the upper surface of the semiconductor layer 40 to a depth of a part of the low concentration impurity layer 33 penetrating the first body region 18. It is formed inside 17 respectively.
  • the first source electrode 11 is composed of a portion 12 and a portion 13, and the portion 12 is connected to the first source region 14 and the first body region 18 via the portion 13.
  • the first gate conductor 15 is an embedded gate electrode embedded inside the semiconductor layer 40 and is electrically connected to the first gate electrode pad 119.
  • the portion 12 of the first source electrode 11 is a layer bonded to the solder during reflow in face-down mounting, and is a metal material containing, as an example, not limited to, one or more of nickel, titanium, tungsten, and palladium. It may be composed of.
  • the surface of the portion 12 may be plated with gold or the like.
  • the portion 13 of the first source electrode 11 is a layer connecting the portion 12 and the semiconductor layer 40, and is not limited to a metal material containing one or more of aluminum, copper, gold, and silver. It may be configured.
  • a second body region 28 containing a second conductive type impurity is formed in the second region A2 of the low-concentration impurity layer 33.
  • a second source region 24 containing first conductive type impurities, a second gate conductor 25, and a second gate insulating film 26 are formed in the second body region 28.
  • the second gate conductor 25 and the second gate insulating film 26 are formed at a depth from the upper surface of the semiconductor layer 40 to a part of the low-concentration impurity layer 33 through the second body region 28.
  • Each is formed inside the second trench 27.
  • the second source electrode 21 is composed of a portion 22 and a portion 23, and the portion 22 is connected to the second source region 24 and the second body region 28 via the portion 23.
  • the second gate conductor 25 is an embedded gate electrode embedded inside the semiconductor layer 40 and is electrically connected to the second gate electrode pad 129.
  • the portion 22 of the second source electrode 21 is a layer that is bonded to the solder during reflow in face-down mounting and, as an example, is not limited to a metal material containing one or more of nickel, titanium, tungsten, and palladium. It may be composed of.
  • the surface of the portion 22 may be plated with gold or the like.
  • the portion 23 of the second source electrode 21 is a layer connecting the portion 22 and the semiconductor layer 40, and is not limited to a metal material containing one or more of aluminum, copper, gold, and silver. It may be configured.
  • the semiconductor substrate 32 functions as a common drain region in which the first drain region of the transistor 10 and the second drain region of the transistor 20 are shared.
  • a part of the low-concentration impurity layer 33 on the side in contact with the semiconductor substrate 32 may also function as a common drain region.
  • the metal layer 30 functions as a common drain electrode in which the drain electrode of the transistor 10 and the drain electrode of the transistor 20 are shared.
  • the first body region 18 is covered with an interlayer insulating layer 34 having an opening, and the first source electrode 11 is connected to the first source region 14 through the opening of the interlayer insulating layer 34.
  • Part 13 is provided.
  • the interlayer insulating layer 34 and the portion 13 of the first source electrode are covered with a passivation layer 35 having an opening, and a portion 12 connected to the portion 13 of the first source electrode through the opening of the passivation layer 35 is provided. ..
  • the second body region 28 is covered with an interlayer insulating layer 34 having an opening, and a portion 23 of the second source electrode 21 connected to the second source region 24 through the opening of the interlayer insulating layer 34 is provided. There is.
  • the interlayer insulating layer 34 and the portion 23 of the second source electrode are covered with a passivation layer 35 having an opening, and a portion 22 connected to the portion 23 of the second source electrode through the opening of the passivation layer 35 is provided. ..
  • the plurality of first source electrode pads 111 and the plurality of second source electrode pads 121 are regions in which the first source electrode 11 and the second source electrode 21 are partially exposed on the surface of the semiconductor device 1, respectively. Refers to the so-called terminal part.
  • one or more first gate electrode pads 119 and one or more second gate electrode pads 129 are the first gate electrode 19 (not shown in FIGS. 1, 2A, 2B) and 1, respectively.
  • the second gate electrode 29 (not shown in FIGS. 1, 2A, 2B) refers to a region partially exposed on the surface of the semiconductor device 1, a so-called terminal portion.
  • the first conductive type is N-type and the second conductive type is P-type
  • the first source region 14, the second source region 24, the semiconductor substrate 32, and the low-concentration impurity layer 33 are It is an N-type semiconductor
  • the first body region 18 and the second body region 28 may be P-type semiconductors.
  • the first conductive type is P-type and the second conductive type is N-type
  • the first source region 14, the second source region 24, the semiconductor substrate 32, and the low-concentration impurity layer are used.
  • 33 is a P-type semiconductor
  • the first body region 18 and the second body region 28 may be an N-type semiconductor.
  • the conduction operation of the semiconductor device 1 will be described as a case where the transistor 10 and the transistor 20 are so-called N-channel type transistors in which the first conductive type is N type and the second conductive type is P type.
  • the transistor 10 and the transistor 20 are described on the premise that they have symmetry with no difference in function, characteristics, structure, etc.
  • FIGS. 1, 2A, and 2B are also drawn on the premise of symmetry, symmetry is not always a necessary condition in the chip size package type, dual configuration vertical field effect transistor in the present disclosure.
  • Orthogonal configuration 3A and 3B are a plan view and a perspective view of a substantially unit configuration of a transistor 10 (or a transistor 20) repeatedly formed in the X direction and the Y direction of the semiconductor device 1, respectively.
  • the semiconductor substrate 32 and the first source electrode 11 (or the second source electrode 21) are not shown for the sake of clarity.
  • the Y direction is a direction (first direction) in which the first trench 17 and the second trench 27 extend in parallel with the upper surface of the semiconductor layer 40.
  • the X direction means a direction (second direction) parallel to the upper surface of the semiconductor layer 40 and orthogonal to the Y direction.
  • the transistor 10 is provided with a first connection portion 18A that electrically connects the first body region 18 and the first source electrode 11.
  • the first connection portion 18A is a region of the first body region 18 in which the first source region 14 is not formed, and contains the same second conductive type impurities as the first body region 18.
  • the first source region 14 and the first connecting portion 18A are alternately and periodically and repeatedly arranged along the Y direction. The same applies to the transistor 20.
  • a high voltage is applied to the first source electrode 11 and a low voltage is applied to the second source electrode 21, and the second gate electrode 29 (second gate conductor 25) is applied with reference to the second source electrode 21.
  • a conduction channel is formed in the vicinity of the second gate insulating film 26 in the second body region 28.
  • the main current flows through the path of the conduction channel formed in the body region 28 of the semiconductor device, the second source region 24, and the second source electrode 21, and the semiconductor device 1 is brought into a conduction state.
  • the contact surface between the second body region 28 and the low-concentration impurity layer 33 has a PN junction and functions as a body diode. Further, since this main current flows through the metal layer 30, by making the metal layer 30 thicker, the cross-sectional area of the main current path can be expanded and the on-resistance of the semiconductor device 1 can be reduced.
  • a high voltage is applied to the second source electrode 21 and a low voltage is applied to the first source electrode 11, and the first gate electrode 19 (first gate electrode 19) with the first source electrode 11 as a reference.
  • a voltage equal to or higher than the threshold value is applied to the gate conductor 15
  • a conduction channel is formed in the vicinity of the first gate insulating film 16 in the first body region 18.
  • the main current flows through the path of the conduction channel formed in the body region 18 of the above, the first source region 14, and the first source electrode 11, and the semiconductor device 1 is brought into a conduction state.
  • the contact surface between the first body region 18 and the low-concentration impurity layer 33 has a PN junction and functions as a body diode.
  • the length of the first source region 14 in the Y direction is referred to as LS1
  • the length of the second source region 24 in the Y direction is referred to as LS2.
  • the length of the source area when the first source area 14 and the second source area 24 cannot be distinguished, they are referred to as LS.
  • the length of the first connecting portion 18A in the Y direction is referred to as LB1
  • the length of the second connecting portion 28A in the Y direction is referred to as LB2.
  • the length of the connection portion when the first connection portion 18A and the second connection portion 28A cannot be distinguished, they are referred to as LB.
  • the single-structured vertical field-effect transistor is formed by only one side (transistor 10) of the dual-structured vertical field-effect transistor.
  • the voltage expressed as the source-source voltage (VSS) when the semiconductor device 1 is a dual configuration N-channel vertical field effect transistor is a drain-source voltage when the semiconductor device 1 is a single configuration vertical field effect transistor. It becomes the inter-voltage (VDS). Further, when the semiconductor device 1 is a dual configuration P-channel type vertical field effect transistor, it may have a drain-drain voltage (ldap).
  • the drive is a state in which a voltage is applied to the gate conductor to conduct a current between the source and the source (or between the drain and the source, or between the drain and the drain), and unless otherwise specified, it is linear. It is meant to be conducted under the conditions of the region.
  • the soft start method is to first charge the capacitors provided in the circuit in stages and then shift to the normal operating state. May be required. Normally, the capacitor is charged instantaneously on the order of msec.
  • a large VDS is applied between the drain and the source of the transistor 10
  • a small VGS is applied to the first gate conductor 15, which is specified. It is required to control the energization so that it becomes an electric current.
  • the temperature of the transistor 10 rises due to heat generated by energization, but when the VGS is small, the temperature coefficient of IDS-VGS of the transistor 10 is positive, so the threshold value decreases and the current increases even if the VGS does not change. The state changes to do. Then, the heat generated by the transistor 10 may cause the transistor 10 to become hot again, and positive feedback may occur in which the current further increases.
  • the gm of the transistor 10 is large, the current value at which the temperature coefficient of IDS-VGS changes from positive to negative becomes large, and the temperature of the transistor 10 exceeds the specified temperature and is destroyed before reaching the specified time. There is a high risk of reaching.
  • the total gate width of the conduction channel is Wg [cm]
  • the conduction channel length in the Z direction is Lch [cm]
  • the carrier mobility in the conduction channel is ⁇ [cm 2 / V / sec]
  • the condition that needs to increase the withstand power at the time of turning on is the driving condition of the soft start carried out in the place where the VGS is small although it is above the threshold value, and in this case, the reduction of the on-resistance is not always emphasized.
  • the driving condition of the normal operation in which the reduction of the on-resistance is emphasized is that the VGS is large, and it is not always necessary to improve the withstand capacity at this time. That is, by realizing gm reduction in a place where VGS is small and RDS (on) reduction in a place where VGS is large, a semiconductor device 1 capable of achieving both gm reduction and RDS (on) reduction has been realized.
  • the total gate width Wg is adjusted.
  • the Wg in the transistor 10 having an orthogonal structure is approximately proportional to the number of the plurality of first trenches 17 provided in the effective region in which the conduction channel is formed. Further, in one first trench 17, it is proportional to the total length of the first source region 14 in contact with the trench 17 in the Y direction. However, it should be noted that the first source region 14 touches on both sides of one first trench 17. Since the first source region 14 and the first connection portion 18A are installed alternately and periodically along the Y direction, the total length of the first source region 14 in the Y direction is LS1 /. It is determined by the size of (LS1 + LB1).
  • LS1 / (LS1 + LB1) is increased, Wg can be increased and RDS (on) can be reduced, but in the present disclosure, LS1 / (LS1 + LB1) is decreased to reduce Wg and gm. do.
  • LS1 / (LS1 + LB1) is in the range of 1/8 or more and 1/4 or less. I got the result of.
  • LS1 / LB1 LS1 / LB1 is equivalent to the range of 1/7 or more and 1/3 or less.
  • the contact plug is in contact with the first source region 14 and the first body region 18, and at the time of turn-off of the transistor 10, carriers accumulated in the vicinity of the first gate insulating film 16 are passed through the contact plug. It can be dissipated to the source electrode 11 of No. 1 by the shortest path. That is, the first source electrode 11 has a contact plug that extends to a depth that reaches the first body region 18. Therefore, in the parallel type structure in which the contact plugs are installed at all the intermediate positions sandwiched between the adjacent first trenches 17, it is possible to show an excellent feature of improving the load resistance at the time of turn-off.
  • the examination levels 2, 3 and 4 in Table 1 include the first groove portion 110 for filling the contact plug as in the parallel type structure, while the first source region 14 and the first source region 14 and the first as in the orthogonal type structure.
  • the connecting portion 18A has a structure in which the connecting portions 18A are alternately and periodically installed along the Y direction. This is expressed as parallel type + orthogonal type. According to the study by the present inventors, if LS1 / LB1 is 1/7 (level 2), Wg is about 1/8 and gm is halved from 20S to 10S as compared with the parallel type (level 1) structure.
  • This disclosure is a technique for reducing the condition that the transistor 10 is destroyed by positive feedback by optimizing Wg and reducing gm. Although it does not prevent positive feedback itself, it is possible to moderate the positive feedback by appropriately adjusting gm according to the desired conditions for which safe operation is required.
  • Vth the threshold value in the present disclosure. In this disclosure, it refers to the value described as the threshold value (Vth) in the product specifications of the transistor. There are various measurement conditions when defining Vth depending on the product specifications, but the conditions are not limited. Unless otherwise specified in the present disclosure, Vth may be regarded as described in the product specifications of the transistor.
  • the present inventors have determined that the size (also referred to as chip area) and shape of the semiconductor device 1 in a plan view are a square having a size of 3.05 mm ⁇ 3.05 mm. If the power input to the circuit on which the semiconductor device 1 is mounted is large, the power controlled by the semiconductor device 1 (power loss) also increases, so that the area of the semiconductor device 1 must also be increased. However, in the present disclosure, it is emphasized that the area occupied by the semiconductor device 1 in the circuit is not excessively increased even if the electric power input to the circuit becomes large.
  • the shape of the semiconductor device 1 does not necessarily have to be square, but it is preferably rectangular. This is because of the ease of arrangement when the semiconductor device 1 is mounted on the circuit.
  • the semiconductor device 1 has a rectangular shape in a plan view, the ratio of LS1 to LB1 (LS1 / LB1) is 1/7 or more and 1/3 or less, and a specified current is instantaneously applied to the vertical field effect transistor.
  • the power loss area ratio obtained by dividing the power loss [W] by the chip area [mm 2 ] of the semiconductor device 1 may be 6.40 [W / mm 2 ] or more.
  • 6.40 W / mm 2 is a value obtained by dividing 60.0 W by an area of 3.05 mm ⁇ 3.05 mm.
  • the semiconductor device 1 may have a square shape, and when the semiconductor device 1 has a square shape, the effect of suppressing the warp of the semiconductor device 1 can be enjoyed.
  • FIG. 5 shows the results of the thermal resistance Rth when the thickness of the semiconductor device 1 is changed with the level 1 in Table 1 as the basic structure.
  • the semiconductor device 1 should be thicker in order to reduce Rth. Since Rth ⁇ 2.08 ° C./W is the thickness of the semiconductor device 1 of 343 ⁇ m, it is desirable that the thickness of the semiconductor device 1 is approximately 345 ⁇ m or more.
  • FIG. 6A, 6C, and 6E are schematic views of a cross section in which the vicinity of the first trench 17 is cut along the Y direction when the transistor 10 is driven.
  • 6B, 6D, and 6F are transistors 10 and are plan views showing the first source electrode 11, the interlayer insulating layer 34, and the passivation layer 35 omitted.
  • VGS voltage applied to the first gate conductor 15
  • FIG. 6A shows energization when VGS is small. The state is schematically represented. However, since it is in a conductive state, the VGS exceeds the threshold value.
  • the broken line arrow in the figure schematically represents the flow of current passing through the inverted layer generated in the first body region 18 as a conduction channel.
  • this is represented in a plan view of the semiconductor layer 40, it becomes as shown by the thick line portion in FIG. 6B. Only the inversion layer formed just below the first source region 14 along the first trench 17 contributes to conduction as a conduction channel.
  • An inversion layer is also formed in the vicinity of the first trench 17 in the first body region 18 directly below the first connection portion 18A, but this portion is directly above the first connection portion 18A and is the first. Since it is not the source region 14 of the above, the inversion layer does not connect the drain region (low concentration impurity layer 33) and the first source region 14 in the Z direction, and does not become a conduction channel. However, only in the portion very close to the first source region 14 in the Y direction, the inversion layer can diagonally connect the drain region (low concentration impurity layer 33) and the first source region 14 to contribute to conduction. The region contributing to continuity expands along the Y direction as the VGS increases.
  • FIG. 6C and 6D are schematic views when the VGS is large, and the dashed arrow in FIG. 6C represents an enlarged portion of this conduction region.
  • This expansion of the conduction region is captured as shown in FIG. 6D in a plan view. That is, the conduction region expands on both sides along the Y direction slightly more than the length of the first source region 14.
  • FIGS. 7A-1 to 7A-3 show a cross section in which the vicinity of the first trench 17 of the transistor 10 is cut along the Y direction, as in FIGS. 6A, 6C, and 6E.
  • the upper part shows the structure used in the simulation.
  • the first body region 18 is not divided into directly under the first source region 14 and directly under the first connecting portion 18A, but a boundary line is provided here for convenience.
  • the middle row (Fig. 7A-2, Fig. 7B-2) shows the current density when conducting under the condition that VGS is large
  • the lower row (Fig. 7A-3, Fig. 7B-3) shows the upper and middle rows. It is shown by superimposing.
  • the length LB1 of the first connection portion 18A is long (horizontal arrow in the figure), so that the first connection portion 18A It can hardly be seen that the first body region 18 immediately below the above contributes to the continuity. However, a portion where the current density becomes finite can be seen slightly in the vicinity of the first source region 14. Further, as shown by the round frame A in the figure, since it can be confirmed that there are portions where the current density is high at both ends of the first source region 14 in the Y direction, the first connection portion 18A is directly below the first connection portion 18A. It can be seen that there is a current that has passed through the body region 18 of 1.
  • FIG. 8 shows an example of calculating the VGS dependence of the length in the Y direction of the conduction region extending from the first source region 14 to the first body region 18 directly below the first connection portion 18A. The calculation was performed by the present inventors using a calculation model of an N-channel single-structured vertical field-effect transistor adjusted to the measured value.
  • the structure is an orthogonal type shown in FIGS. 3A to 3B, the internal width of the trench is 0.20 ⁇ m, the distance between the trenches is 0.90 ⁇ m, and the other parameters are the values shown in Table 1. ..
  • the maximum voltage specified between the drain and the source is 40.0V.
  • the length of the conduction region extending from both sides of one first source region 14 in the Y direction is plotted.
  • the length of the expanding conduction region increases as the VGS increases.
  • first connection portion 18A sandwiched between the first source regions 14 from both sides in the Y direction, when the length LB1 is 3.20 ⁇ m or less, it is directly below the first connection portion 18A.
  • the entire length of the first body region 18 in the Y direction can contribute to conduction.
  • VGS ⁇ 12.0V the relationship shown in FIG. 8 is established when VGS ⁇ 12.0V. This is because the approximate expression of the plot shown in FIG. 8 is a quadratic function, and VGS becomes maximum around 12.0V or 13.0V. Although it depends on other parameters such as VDS, it can be considered that VGS ⁇ 12.0V can be expected to significantly expand the conduction region. Further, regarding the expansion of the conduction region, since the increase range of VGS is large between 3.0V and 4.0V, the effect of expansion of the conduction region can be effectively used when VGS ⁇ 4.0V. Therefore, it can be said that it is effective to utilize the effect of the present disclosure in the range of 4.0 V ⁇ VGS ⁇ 12.0 V. Corresponding to this range, LB1 is preferably 1.50 ⁇ m ⁇ LB1 ⁇ 3.50 ⁇ m.
  • FIG. 9 shows a desirable installation range of LB1 and LS1 with the horizontal axis as LB1 and the vertical axis as LS1. 1/7 ⁇ LS1 / LB1 ⁇ 1/3 is required to improve the withstand capacity when on (soft start), and 1.50 ⁇ m ⁇ to reduce RDS (on) during normal operation.
  • LB1 ⁇ 3.50 ⁇ m is desirable, and more preferably 2.50 ⁇ m ⁇ LB1 ⁇ 3.20 ⁇ m.
  • the VGS in this relational expression may be regarded as a voltage having a value described in the specifications of the semiconductor device 1. The specifications are the product specifications of the transistor, and FIG.
  • VGS on-resistance
  • the specified value of the voltage VGS applied to the first gate conductor 15 is 2.5V, 3.1V, 3.8V, 4.5V, or in this range. It is an arbitrary value. Therefore, in the example of FIG. 10, it suffices if there is a VGS in which LB1 ⁇ ⁇ 0.024 ⁇ (VGS) 2 +0.633 ⁇ VGS ⁇ 0.721 is established in the range of 2.5V ⁇ VGS ⁇ 4.5V. ..
  • the fact that the VGS is small means that it is driven by a VGS that is lower than the minimum VGS shown in the specifications.
  • VGS the minimum VGS shown in the specifications.
  • it although it is higher than the threshold value, it means a condition of driving with VGS ⁇ 2.5V.
  • a large VGS means that the vehicle is driven by a VGS equal to or higher than the minimum VGS specified in the specifications.
  • it refers to the condition of driving with VGS ⁇ 2.5V.
  • the condition in which the transistor 10 is actually used is considered to be the condition in which the VGS is large.
  • the specifications in the above description are based on the characteristics at room temperature (mainly 25 ° C.).
  • the effect of contributing the total length in the Y direction to continuity is obtained by setting the length LB1 of the first connection portion 18A to a certain length or less, but at this time, the on-resistance is the first. It is characteristic that the dependency of the length LS1 of the source region 14 is lost. This is because the entire length along the first trench is an effective conduction channel, so that the driving state is the same regardless of whether the length LS1 of the first source region 14 is long or short. In the semiconductor device 1 that uses a certain finite area, the length LB1 of the first connection portion 18A cannot be changed independently, and if the LB1 is shortened, in most cases, the first one is used.
  • the on-resistance of the transistor 10 is no longer significantly reduced regardless of the length LS1 of the first source region 14 even if the length LB1 of the first connection portion 18A is further shortened. It is characterized by being in a convergent region that does not occur.
  • the length LS1 of the first source region 14 can be shortened without deteriorating the on-resistance. As will be described later, for this reason, even if 1/7 ⁇ LS1 / LB1 ⁇ 1/3, it is possible to reduce the on-resistance at the same time.
  • the parameters are shown in Table 1.
  • Comparative Example 1 (circle) is the same as Level 1 in Table 1
  • Comparative Example 2 (diamond) is the same as Level 3 in Table 1.
  • VDS is 0.1V and Vth is about 2.0V.
  • Each point is a calculation result, and the line connecting each point is an approximation.
  • VGS Vth
  • VGS Vth
  • VGS Vth
  • VGS the relationship between IDS and VGS is roughly divided into three sections and changes.
  • the first section includes a range in which the VGS is small, and the IDS has a downwardly convex non-linear relationship with the VGS.
  • VGS> Vth since VDS is as small as 0.1 V in FIG. 11, the transistor 10 operates in the linear region, and in principle, IDS increases with respect to VGS as a linear function.
  • this embodiment triangle
  • the first body region 18 directly below the first connection portion 18A gradually continues to expand as a conduction region, and the second section is up to the point where the entire length in the Y direction finally becomes the conduction region.
  • the second section is 2.5V to 3.0V ⁇ VGS ⁇ 9.0V. You can see it.
  • Wg is increased by the quadratic function of VGS in the second section.
  • the transistor 10 in the second section operates in the linear region, and considering that gm is IDS / VGS and gm is proportional to Wg, in principle.
  • IDS in the second section is likely to increase due to the cubic function of VGS, but in FIG. 11, due to the limitation of the area of the semiconductor device 1, the current that can be physically energized also tends to be limited. Therefore, the relationship of IDS with respect to VGS in the second interval is regarded as an upwardly convex nonlinear relationship.
  • the third section is a section in which the entire length in the Y direction is the conduction region.
  • the VGS dependence of the IDS is dominated by the limitation by the area of the semiconductor device 1 and shows a convergence tendency, and the IDS has a linear relationship with a small slope with respect to the VGS (in FIG. 11 in this embodiment (triangle)).
  • the RDS (on) is in the most reduced operating state, and it is desirable that the normal operation of the semiconductor device 1 is driven under the conditions corresponding to the third section.
  • this embodiment intentionally separates the small range of VGS that requires improvement of the withstand capacity at the time of on (soft start) from the large range of VGS that requires reduction of RDS (on).
  • the first section and the second section are widened, and the VGS at which the third section starts is made as large as possible.
  • VGS 9.0V
  • VGS ⁇ 9.0V it may be more important to reduce gm than to reduce RDS (on). This is especially useful when the emphasis is on improving the withstand capacity when on.
  • the third section has a driving condition separated from Vth by 2.0V or more via the first section and the second section. It is preferable that the threshold value is adjusted so as to be. That is, it is desirable that VGSy-Vth ⁇ 2.0V. Further, since the condition typically used is 7.0V ⁇ VGS ⁇ 10.0V, the third section is driven at a distance of 5.0V or more from the threshold value (Vth) via the first section and the second section. It may be adjusted so that the condition (that is, VGSy-Vth ⁇ 5.0V) is satisfied.
  • the IDS finally shows a convergence tendency with respect to the VGS in the third section.
  • RDS on
  • there is no tendency of IDS to converge on VGS until just before VGSy and finally there is a tendency of convergence (linear relationship with a small slope) near VGSy.
  • the convergence tendency or the linear relationship with a small slope means that the differential value of IDS with respect to VGS is less than 0.1 A / V (dotted line dIDS / dVGS ⁇ 0.1 in FIG. 11).
  • the differential value of IDS with respect to VGS does not fall below 0.1 A / V up to the vicinity of VGSy (at least VGSy-1.0 V), and when VGS ⁇ VGSy, the differential value of IDS with respect to VGS is 0. It will be less than 1 A / V.
  • Comparative Example 1 (circle) and Comparative Example 2 (diamond) the drive voltage corresponding to VGSy cannot be defined, but the convergence tendency of IDS with respect to VGS begins to appear relatively faster than in this embodiment (triangle).
  • Comparative Example 2 (diamond) the convergence tendency that the differential value of IDS with respect to VGS is less than 0.1 A / V cannot be obtained.
  • the difference in the behavior of IDS-VGS between this example (triangle) and Comparative Example 1 (circle) and Comparative Example 2 (diamond) is due to the difference in the effective VGS dependence of Wg.
  • the first source region 14 and the first connecting portion 18A in which the first body region 18 is connected to the first source electrode 11 are first.
  • the length of one source region 14 in the first direction is LS. [ ⁇ m], where the length of the first connecting portion 18A in the first direction is LB [ ⁇ m], the ratio of LS to LB is 1/7 or more and 1/3 or less, and the ratio of the first source electrode 11 is 1.
  • VGS voltage
  • the Wg when the VGS is small, the Wg is limited to improve the withstand voltage at the time of turning on, and when the VGS is large, the effective Wg is expanded to reduce the on-resistance. Can be done.
  • Patent Document 2 there is no need to create separate regions for Vth1 and Vth2 so that Vztc is inserted between Vth1 and Vth2, and further expand the space between the Vth1 value and the Vth2 value to a certain extent.
  • the transistor 10 in the present disclosure does not have to have different regions in the plane of the semiconductor device 1 for the threshold value of the voltage applied to the first gate conductor 15 when the transistor 10 is energized.
  • the semiconductor device of the present disclosure has been described above based on the embodiment, the present disclosure is not limited to this embodiment. As long as the gist of the present disclosure is not deviated, various modifications that can be conceived by those skilled in the art are applied to the present embodiment, and other forms constructed by combining some components in the embodiment are also within the scope of the present disclosure. Included in.
  • the semiconductor device provided with the vertical field effect transistor according to the present disclosure can be widely used as a device for controlling the conduction state of the current path.

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Abstract

第１のソース領域（１４）と、第１のボディ領域（１８）が第１のソース電極（１１）に接続する第１の接続部（１８Ａ）とが、第１のトレンチ（１７）が延在する第１の方向（Ｙ方向）に交互かつ周期的に設置される第１の縦型電界効果トランジスタ（１０）において、第１の方向における第１のソース領域（１４）の長さをＬＳ［μｍ］、第１の方向における第１の接続部（１８Ａ）の長さをＬＢ［μｍ］とすると、ＬＳのＬＢに対する比は１／７以上１／３以下であり、第１のソース電極（１１）の電位を基準として第１のゲート導体（１５）へ印加する、半導体装置（１）の仕様の値の電圧ＶＧＳ［Ｖ］に対して、ＬＢ≦－０．０２４×（ＶＧＳ）２＋０．６３３×ＶＧＳ－０．７２１が成り立つ。

Description

半導体装置
　本開示は、半導体装置に関し、特には、チップサイズパッケージ型の半導体装置に関する。
　縦型電界効果トランジスタではオン抵抗を低減すると共に、オン時に熱暴走（正帰還）を生じて破壊に至らないよう、オン時の耐量を向上することが求められ、様々な縦型電界効果トランジスタが提案されている（特許文献２参照）。
特許第３９９９２２５号公報 米国特許第１０６５１２７６号明細書
　縦型電界効果トランジスタではオン抵抗を低減すると共に、オン時の熱暴走による破壊への耐量を向上することが求められている。特許文献１に開示される直交型の縦型電界効果トランジスタの構造は、平行型の構造に比べれば、オン抵抗の低減に有効であると共に、オン時の耐量を向上することに有利である。しかしオン抵抗の低減と、オン時の耐量の向上をどちらも満足するように成立させることは一般的に困難である。
　Ｎチャネル型シングル構成の縦型電界効果トランジスタを例として説明する。線形領域で駆動する条件においては、ソース電極の電位を基準として、ドレイン電極に電圧ＶＤＳ［Ｖ］（ドレイン－ソース間電圧）を印加し、同じくソース電極の電位を基準としてゲート導体にしきい値（Ｖｔｈ［Ｖ］とする、定義については後述する）以上で電圧ＶＧＳ［Ｖ］（ゲート－ソース間電圧）を印加するとき、ドレインからソースに流れるドレイン－ソース間電流ＩＤＳ［Ａ］はＩＤＳ＝ｇｍ×ＶＧＳと表される。ｇｍ［Ｓ］は相互コンダクタンスである。縦型電界効果トランジスタで、導通チャネルの総ゲート幅をＷｇ［ｃｍ］、深さ方向の導通チャネル長をＬｃｈ［ｃｍ］、導通チャネルにおけるキャリアの移動度をμ［ｃｍ２／Ｖ／ｓｅｃ］、ゲート酸化膜容量をＣｏｘ［Ｆ／ｃｍ２］とすると、線形領域で駆動する時（ＶＤＳ＜＜ＶＧＳ－Ｖｔｈ）のｇｍは、ｇｍ＝Ｗｇ／Ｌｃｈ×μ×Ｃｏｘ×ＶＤＳと表される。
　一方で、線形領域で駆動する時のオン抵抗ＲＤＳ（ｏｎ）［Ω］には、１／ＲＤＳ（ｏｎ）＝Ｗｇ／Ｌｃｈ×μ×Ｃｏｘ×（ＶＧＳ－Ｖｔｈ）の関係がある。このため、例えばＷｇを大きくすると、ｇｍは増大し、ＲＤＳ（ｏｎ）は低減する。逆にＷｇを小さくすればｇｍは減少し、ＲＤＳ（ｏｎ）は増大する。したがってｇｍとＲＤＳ（ｏｎ）にはおよそトレードオフの関係がある。
　ＩＤＳのＶＧＳ依存性（以降、ＩＤＳ－ＶＧＳという場合がある）の温度係数は、ＶＧＳが小さい範囲で正となり、ＶＧＳが大きい範囲では負となることが知られている。したがって縦型電界効果トランジスタをＶＧＳが小さい条件でオンすると、通電で生じる発熱によって自らが高温となり、正の温度係数によってさらに縦型電界効果トランジスタには電流が流れるようになる。そして電流の増大によってさらに高温化し、そのために電流はまた流れやすくなる、という熱暴走（以降、正帰還あるいはポジティブフィードバックともいう）が発現することがある。正帰還が発現するオン条件では、何らかの理由で局所的に放熱しにくい部分がある場合、その部分の高温化と電流集中が加速して縦型電界効果トランジスタが破壊に至りやすい。ＩＤＳ－ＶＧＳの温度係数が正である条件でオンする際に、正帰還による破壊を抑える、つまり縦型電界効果トランジスタのオン時の耐量を向上するには、ｇｍを低減して、ＩＤＳ－ＶＧＳの温度係数が正となる条件範囲を狭くすることが必要となる。しかしｇｍを減少するためにＷｇ、Ｌｃｈ、μ、Ｃｏｘ等のパラメータを調整すると、ほとんどの場合ＲＤＳ（ｏｎ）が増大することとなる。したがってＲＤＳ（ｏｎ）を低減しつつｇｍを減少することは極めて困難である。
　特許文献２には、１つの縦型電界効果トランジスタの面内で、ＩＤＳ－ＶＧＳの温度係数が正から負となるＶＧＳ（＝Ｖｚｔｃ［Ｖ］）をまたいだ、しきい値の異なる領域（Ｖｔｈ１＜Ｖｚｔｃとなる領域とＶｔｈ２＞Ｖｚｔｃとなる領域）を作り分け、ＩＤＳ－ＶＧＳの温度係数が負となる条件を、ＶＧＳが小さい範囲へ拡大する技術が開示されている。特許文献２の技術を用いれば、Ｖｔｈ２よりも大きいＶＧＳで駆動する条件では、ＩＤＳ－ＶＧＳの温度係数が負であるため正帰還が発現せず、オン時の耐量を向上することができ、さらにＶｔｈ１の領域もＶｔｈ２の領域も導通できるのでＲＤＳ（ｏｎ）を低減することができる。しかしながら特許文献２の技術が成立するためには、Ｖｔｈ１［Ｖ］とＶｔｈ２［Ｖ］の間にＶｚｔｃが入るように、Ｖｔｈ１とＶｔｈ２の間を一定程度拡げて設けねばならず、特にしきい値（Ｖｔｈ）が低い設定で駆動することが求められる場合など、所望の駆動条件に広く対応できるものとはいえない。
　本開示は、オン抵抗の低減とオン時の正帰還による破壊に対する耐量向上とを両立できる半導体装置を提供することを目的とする。
　上記の課題を解決するために、本開示に係る半導体装置は、フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、シリコンからなり第１導電型の不純物を含む半導体基板と、前記半導体基板上に接して形成され、前記半導体基板の前記第１導電型の不純物の濃度より低い濃度の前記第１導電型の不純物を含む低濃度不純物層と、前記低濃度不純物層の表面に形成された前記第１導電型と異なる第２導電型のボディ領域と、前記ボディ領域の表面に形成された前記第１導電型のソース領域と、前記ソース領域と電気的に接続されたソース電極と、前記半導体基板上面と平行な第１の方向に延在し、かつ前記第１の方向と直交する第２の方向において等間隔に、前記低濃度不純物層上面から前記ボディ領域を貫通して前記低濃度不純物層の一部までの深さに形成された複数のトレンチと、前記トレンチの表面の少なくとも一部を覆うように形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート導体と、前記ボディ領域と前記ソース電極とを電気的に接続する接続部と、を有する縦型電界効果トランジスタを備え、前記半導体基板と前記低濃度不純物層の一部は前記縦型電界効果トランジスタのドレイン領域として機能し、前記縦型電界効果トランジスタには、前記第１の方向において、前記ソース領域と前記接続部とが交互かつ周期的に設置されており、前記第１の方向における１の前記ソース領域の長さをＬＳ［μｍ］、前記第１の方向における１の前記接続部の長さをＬＢ［μｍ］とすると、ＬＳのＬＢに対する比（ＬＳ／ＬＢ）は１／７以上１／３以下であり、前記ソース電極の電位を基準として前記ゲート導体へ印加する、前記半導体装置の仕様の値の電圧ＶＧＳ［Ｖ］に対して、ＬＢ≦－０．０２４×（ＶＧＳ）２＋０．６３３×ＶＧＳ－０．７２１が成り立つことを特徴とする。
　この構成によれば、オン抵抗の低減とオン時の耐量の向上を両立させることができるため、特にソフトスタートが求められる回路におけるターンオン時の安全動作領域の拡大と、通常動作時の低オン抵抗を両立することができる。
　本開示により、オン抵抗の低減とオン時の正帰還による破壊に対する耐量向上とを両立できる半導体装置が提供される。特に、ソフトスタートが求められる回路におけるターンオン時の安全動作領域の拡大と、通常動作時の低オン抵抗を両立することができる。
図１は、実施形態に係る半導体装置の構造の一例を示す断面模式図である。 図２Ａは、実施形態に係る半導体装置の構造の一例を示す平面模式図である。 図２Ｂは、実施形態に係る半導体装置に流れる主電流を示す断面模式図である。 図３Ａは、実施形態に係る第１のトランジスタの略単位構成の平面模式図である。 図３Ｂは、実施形態に係る第１のトランジスタの略単位構成の斜視模式図である。 図４Ａは、比較例１に係る第１のトランジスタの略単位構成の平面模式図である。 図４Ｂは、比較例１に係る第１のトランジスタの略単位構成の斜視模式図である。 図５は、実施形態に係る半導体装置の厚さと熱抵抗との関係を示すグラフである。 図６Ａは、実施形態に係る第１のトランジスタの構造の一例を示す断面模式図である。 図６Ｂは、実施形態に係る第１のトランジスタの構造の一例を示す平面模式図である。 図６Ｃは、実施形態に係る第１のトランジスタの構造の一例を示す断面模式図である。 図６Ｄは、実施形態に係る第１のトランジスタの構造の一例を示す平面模式図である。 図６Ｅは、実施形態に係る第１のトランジスタの構造の一例を示す断面模式図である。 図６Ｆは、実施形態に係る第１のトランジスタの構造の一例を示す平面模式図である。 図７Ａ－１は、実施形態に係る第１のトランジスタの駆動時の電流密度のシミュレーションに用いた構造を示す図である。 図７Ａ－２は、実施形態に係る第１のトランジスタの駆動時の電流密度をシミュレーションした結果を示す図である。 図７Ａ－３は、図７Ａ－１と図７Ａ－２を重ね合わせた図である。 図７Ｂ－１は、実施形態に係る第１のトランジスタの駆動時の電流密度のシミュレーションに用いた構造を示す図である。 図７Ｂ－２は、実施形態に係る第１のトランジスタの駆動時の電流密度をシミュレーションした結果を示す図である。 図７Ｂ－３は、図７Ｂ－１と図７Ｂ－２を重ね合わせた図である。 図８は、駆動時におけるソース領域からの導通領域の拡大と、ゲート導体への印加電圧との関係を示すグラフを示す図である。 図９は、実施形態に係る、本半導体装置の効果を得るのに好ましい、第１の方向におけるソース領域の長さと、接続部の長さの関係を示すグラフを示す図である。 図１０は、実施形態に係る第１のトランジスタの仕様に示されるオン抵抗の一例を示した図である。 図１１は、実施形態に係る実施例と、比較例１および比較例２のＩＤＳのＶＧＳ依存性を示すグラフを示す図である。
　以下、本開示の実施の形態について、図面を用いて詳細に説明する。なお、以下で説明する実施の形態は、いずれも本開示の一具体例を示す。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、工程、工程の順序等は、一例であり、本開示を限定する主旨ではない。また、各図は、必ずしも厳密に図示したものではない。各図において、実質的に同一の構成については同一の符号を付し、重複する説明は省略又は簡略化する。
　（実施形態）
　［１．半導体装置の構造］
　以下では、本開示における半導体装置の一例である縦型電界効果トランジスタ（より具体的には、縦型ＭＯＳトランジスタ）の直交型構造についてデュアル構成を例にとって説明する。デュアル構成であることは必須ではなく、シングル構成の縦型電界効果トランジスタであってもよく、トリプル以上の構成の縦型電界効果トランジスタであってもよい。
　図１は半導体装置の構造の一例を示す断面図である。図２Ａはその平面図である。これらの図に示される半導体装置の大きさや形状、電極パッドの配置は一例である。図２Ｂは、半導体装置に流れる主電流を模式的に示す断面図である。図１および図２Ｂは、図２ＡのＩ－Ｉにおける切断面である。
　図１および図２Ａに示すように、半導体装置１は、半導体層４０と、金属層３０と、半導体層４０内の第１の領域Ａ１に形成された第１の縦型電界効果トランジスタ１０（以下、「トランジスタ１０」とも称する。）と、半導体層４０内の第２の領域Ａ２に形成された第２の縦型電界効果トランジスタ２０（以下、「トランジスタ２０」とも称する。）と、を有する。ここで、図２Ａに示すように、第１の領域Ａ１と第２の領域Ａ２とは、半導体層４０の平面視（つまり、上面視）において互いに隣接する。図２Ａでは第１の領域Ａ１と第２の領域Ａ２の仮想的な境界９０Ｃを破線で示している。
　半導体層４０は、半導体基板３２と低濃度不純物層３３とが積層されて構成される。半導体基板３２は、半導体層４０の裏面側に配置され、第１導電型の不純物を含むシリコンからなる。低濃度不純物層３３は、半導体層４０の表面側に配置され、半導体基板３２に接触して形成され、半導体基板３２の第１導電型の不純物の濃度より低い濃度の第１導電型の不純物を含む。低濃度不純物層３３は、例えば、エピタキシャル成長により半導体基板３２上に形成されてもよい。なお、低濃度不純物層３３はトランジスタ１０およびトランジスタ２０のドリフト層でもあり、本明細書中ではドリフト層とよぶこともある。
　金属層３０は、半導体層４０の裏面側に接触して形成され、銀（Ａｇ）もしくは銅（Ｃｕ）からなる。なお、金属層３０には、金属材料の製造工程において不純物として混入する金属以外の元素が微量に含まれていてもよい。また、金属層３０は半導体層４０の裏面側の全面に形成されていてもいなくてもどちらでもよい。
　図１および図２Ａに示すように、低濃度不純物層３３の第１の領域Ａ１には、第１導電型と異なる第２導電型の不純物を含む第１のボディ領域１８が形成されている。第１のボディ領域１８には、第１導電型の不純物を含む第１のソース領域１４、第１のゲート導体１５、および第１のゲート絶縁膜１６が形成されている。尚、ゲート絶縁膜はゲート酸化膜という場合もある。第１のゲート導体１５、第１のゲート絶縁膜１６は、半導体基板３２上面と平行な第１の方向（Ｙ軸方向）に延在し、かつ第１の方向（Ｙ方向）と直交する第２の方向（Ｘ方向）において等間隔に、半導体層４０の上面から第１のボディ領域１８を貫通して低濃度不純物層３３の一部までの深さに形成された複数の第１のトレンチ１７の内部に、それぞれ形成されている。第１のソース電極１１は部分１２と部分１３とからなり、部分１２は、部分１３を介して第１のソース領域１４および第１のボディ領域１８に接続されている。第１のゲート導体１５は半導体層４０の内部に埋め込まれた、埋め込みゲート電極であり、第１のゲート電極パッド１１９に電気的に接続される。
　第１のソース電極１１の部分１２は、フェイスダウン実装におけるリフロー時にはんだと接合される層であり、限定されない一例として、ニッケル、チタン、タングステン、パラジウムのうちのいずれか１つ以上を含む金属材料で構成されてもよい。部分１２の表面には、金などのめっきが施されてもよい。
　第１のソース電極１１の部分１３は、部分１２と半導体層４０とを接続する層であり、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成されてもよい。
　低濃度不純物層３３の第２の領域Ａ２には、第２導電型の不純物を含む第２のボディ領域２８が形成されている。第２のボディ領域２８には、第１導電型の不純物を含む第２のソース領域２４、第２のゲート導体２５、および第２のゲート絶縁膜２６が形成されている。第２のゲート導体２５、第２のゲート絶縁膜２６は、半導体層４０の上面から第２のボディ領域２８を貫通して低濃度不純物層３３の一部までの深さに形成された複数の第２のトレンチ２７の内部に、それぞれ形成されている。第２のソース電極２１は部分２２と部分２３とからなり、部分２２は、部分２３を介して第２のソース領域２４および第２のボディ領域２８に接続されている。第２のゲート導体２５は半導体層４０の内部に埋め込まれた、埋め込みゲート電極であり、第２のゲート電極パッド１２９に電気的に接続される。
　第２のソース電極２１の部分２２は、フェイスダウン実装におけるリフロー時にはんだと接合される層であり、限定されない一例として、ニッケル、チタン、タングステン、パラジウムのうちのいずれか１つ以上を含む金属材料で構成されてもよい。部分２２の表面には、金などのめっきが施されてもよい。
　第２のソース電極２１の部分２３は、部分２２と半導体層４０とを接続する層であり、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成されてもよい。
　トランジスタ１０およびトランジスタ２０の上記構成により、半導体基板３２は、トランジスタ１０の第１のドレイン領域およびトランジスタ２０の第２のドレイン領域が共通化された、共通ドレイン領域として機能する。低濃度不純物層３３の、半導体基板３２に接する側の一部も、共通ドレイン領域として機能する場合がある。また金属層３０はトランジスタ１０のドレイン電極およびトランジスタ２０のドレイン電極が共通化された、共通ドレイン電極として機能する。
　図１に示すように、第１のボディ領域１８は、開口を有する層間絶縁層３４で覆われ、層間絶縁層３４の開口を通して、第１のソース領域１４に接続される第１のソース電極１１の部分１３が設けられている。層間絶縁層３４および第１のソース電極の部分１３は、開口を有するパッシベーション層３５で覆われ、パッシベーション層３５の開口を通して第１のソース電極の部分１３に接続される部分１２が設けられている。
　第２のボディ領域２８は、開口を有する層間絶縁層３４で覆われ、層間絶縁層３４の開口を通して、第２のソース領域２４に接続される第２のソース電極２１の部分２３が設けられている。層間絶縁層３４および第２のソース電極の部分２３は、開口を有するパッシベーション層３５で覆われ、パッシベーション層３５の開口を通して第２のソース電極の部分２３に接続される部分２２が設けられている。
　したがって複数の第１のソース電極パッド１１１および複数の第２のソース電極パッド１２１は、それぞれ第１のソース電極１１および第２のソース電極２１が半導体装置１の表面に部分的に露出した領域、いわゆる端子の部分を指す。同様に、１以上の第１のゲート電極パッド１１９および１以上の第２のゲート電極パッド１２９は、それぞれ第１のゲート電極１９（図１、図２Ａ、図２Ｂには図示せず。）および第２のゲート電極２９（図１、図２Ａ、図２Ｂには図示せず。）が半導体装置１の表面に部分的に露出した領域、いわゆる端子の部分を指す。
　半導体装置１において、例えば、第１導電型をＮ型、第２導電型をＰ型として、第１のソース領域１４、第２のソース領域２４、半導体基板３２、および、低濃度不純物層３３はＮ型半導体であり、かつ、第１のボディ領域１８および第２のボディ領域２８はＰ型半導体であってもよい。
　また、半導体装置１において、例えば、第１導電型をＰ型、第２導電型をＮ型として、第１のソース領域１４、第２のソース領域２４、半導体基板３２、および、低濃度不純物層３３はＰ型半導体であり、かつ、第１のボディ領域１８および第２のボディ領域２８はＮ型半導体であってもよい。
　以下の説明では、トランジスタ１０とトランジスタ２０とが、第１導電型をＮ型、第２導電型をＰ型とした、いわゆるＮチャネル型トランジスタの場合として、半導体装置１の導通動作について説明する。
　なお、ここではトランジスタ１０とトランジスタ２０については、機能、特性、構造等に何ら差異のない、対称性が備わることを前提に説明した。図１、図２Ａ、図２Ｂも対称性を前提に描画しているが、本開示におけるチップサイズパッケージ型の、デュアル構成の縦型電界効果トランジスタにおいては、対称性は必ずしも必要な条件ではない。
　［２．直交型の構成］
　　図３Ａおよび図３Ｂは、それぞれ、半導体装置１のＸ方向およびＹ方向に繰り返し形成される、トランジスタ１０（またはトランジスタ２０）の略単位構成の、平面図および斜視図である。図３Ａおよび図３Ｂでは、分かりやすくするために半導体基板３２、第１のソース電極１１（または第２のソース電極２１）は図示していない。なおＹ方向とは、半導体層４０の上面と平行し、第１のトレンチ１７および第２のトレンチ２７が延在する方向（第１の方向）である。またＸ方向とは、半導体層４０の上面と平行し、Ｙ方向に直交する方向（第２の方向）のことをいう。
　図３Ａおよび図３Ｂに示すように、トランジスタ１０には、第１のボディ領域１８と第１のソース電極１１とを電気的に接続する第１の接続部１８Ａが備わる。第１の接続部１８Ａは、第１のボディ領域１８のうち、第１のソース領域１４が形成されていない領域であり、第１のボディ領域１８と同じ第２導電型の不純物を含む。第１のソース領域１４と第１の接続部１８Ａとは、Ｙ方向に沿って交互に、かつ周期的に繰り返し配置される。トランジスタ２０についても同様である。
　半導体装置１において、第１のソース電極１１に高電圧および第２のソース電極２１に低電圧を印加し、第２のソース電極２１を基準として第２のゲート電極２９（第２のゲート導体２５）にしきい値以上の電圧を印加すると、第２のボディ領域２８中の第２のゲート絶縁膜２６の近傍に導通チャネルが形成される。その結果、第１のソース電極１１－第１の接続部１８Ａ－第１のボディ領域１８－低濃度不純物層３３－半導体基板３２－金属層３０－半導体基板３２－低濃度不純物層３３－第２のボディ領域２８に形成された導通チャネル－第２のソース領域２４－第２のソース電極２１という経路で主電流が流れて半導体装置１が導通状態となる。なお、この導通経路における、第２のボディ領域２８と低濃度不純物層３３との接触面にはＰＮ接合があり、ボディダイオードとして機能している。また、この主電流は金属層３０を流れるため、金属層３０を厚くすることで、主電流経路の断面積が拡大し、半導体装置１のオン抵抗は低減できる。
　同様に、半導体装置１において、第２のソース電極２１に高電圧および第１のソース電極１１に低電圧を印加し、第１のソース電極１１を基準として第１のゲート電極１９（第１のゲート導体１５）にしきい値以上の電圧を印加すると、第１のボディ領域１８中の第１のゲート絶縁膜１６の近傍に導通チャネルが形成される。その結果、第２のソース電極２１－第２の接続部２８Ａ－第２のボディ領域２８－低濃度不純物層３３－半導体基板３２－金属層３０－半導体基板３２－低濃度不純物層３３－第１のボディ領域１８に形成された導通チャネル－第１のソース領域１４－第１のソース電極１１という経路で主電流が流れて半導体装置１が導通状態となる。なお、この導通経路における、第１のボディ領域１８と低濃度不純物層３３との接触面にはＰＮ接合があり、ボディダイオードとして機能している。
　以降ではＹ方向における第１のソース領域１４の長さをＬＳ１と記し、Ｙ方向における第２のソース領域２４の長さをＬＳ２と記す。ソース領域の長さについて、第１のソース領域１４と第２のソース領域２４を言い分けないときは、ＬＳと記す。またＹ方向における第１の接続部１８Ａの長さをＬＢ１と記し、Ｙ方向における第２の接続部２８Ａの長さをＬＢ２と記す。接続部の長さについて、第１の接続部１８Ａと第２の接続部２８Ａを言い分けないときは、ＬＢと記す。
　シングル構成の縦型電界効果トランジスタについては、概ねデュアル構成の縦型電界効果トランジスタの片側（トランジスタ１０）のみで形成されるものと認識してよい。ただしチップサイズパッケージ型では、第１のソース電極パッド１１１、第１のゲート電極パッド１１９を備える半導体層４０の表面側に、さらにドレイン電極パッドを設ける必要がある。この場合、半導体層４０の裏面側に備わるドレイン層と電気的に接続するドレイン引き出し構造を、半導体層４０の表面側から形成しておく必要がある。
　なお、半導体装置１がデュアル構成のＮチャネル型の縦型電界効果トランジスタである場合にソース－ソース間電圧（ＶＳＳ）と表わす電圧は、シングル構成の縦型電界効果トランジスタである場合、ドレイン－ソース間電圧（ＶＤＳ）となる。また半導体装置１がデュアル構成のＰチャネル型の縦型電界効果トランジスタである場合はドレイン－ドレイン間電圧（ＶＤＤ）となる場合もある。また駆動とは、ゲート導体に電圧を印加してソース－ソース間（もしくはドレイン－ソース間、あるいはドレイン－ドレイン間）に電流を導通している状態のことをいい、特にことわらない限り、線形領域の条件で導通させることをいうものとする。
　［３．小さいＶＧＳで駆動する時のオン時の耐量向上］
　半導体装置１を搭載する回路においては、起動時に突入電流が発生することを防ぐ目的で、まず回路に備わるコンデンサへの充電を段階的におこなってから通常の動作状態に移行する、ソフトスタートの方式が求められることがある。通常、コンデンサへの充電はｍｓｅｃオーダーで瞬時的におこなわれる。充電電流の段階的な制御のためには、トランジスタ１０のドレイン－ソース間には大きいＶＤＳが印加されると共に、第１のゲート導体１５には小さいＶＧＳ（＞Ｖｔｈ）が印加されて、規定の電流となるように通電を制御することが求められる。
　通電による発熱でトランジスタ１０は高温化するが、ＶＧＳが小さいときはトランジスタ１０のＩＤＳ－ＶＧＳの温度係数が正であるため、しきい値が低減し、たとえＶＧＳが不変であっても電流が増大するように状態が変化する。そしてそれによる発熱でトランジスタ１０はまた高温化し、さらに電流が増大するという正帰還が発現することがある。特にトランジスタ１０のｇｍが大きいと、ＩＤＳ－ＶＧＳの温度係数が正から負へ変化する電流値は大きくなり、規定の時間に到達する前に、トランジスタ１０の温度が規定の温度を上回って破壊に至るおそれが高い。
　したがってオン時の正帰還による破壊に対する耐量を向上するためには、ｇｍを低減する必要がある。半導体装置１において、導通チャネルの総ゲート幅をＷｇ［ｃｍ］、Ｚ方向の導通チャネル長をＬｃｈ［ｃｍ］、導通チャネルにおけるキャリアの移動度をμ［ｃｍ２／Ｖ／ｓｅｃ］、ゲート酸化膜容量をＣｏｘ［Ｆ／ｃｍ２］とすると、ｇｍは、ｇｍ＝Ｗｇ／Ｌｃｈ×μ×Ｃｏｘ×ＶＤＳと表される。したがってｇｍを低減するには、Ｗｇを減少する、Ｌｃｈを増大する、μやＣｏｘを減少する等の手段がある。いずれも単独で調整して効果を得られるが、いずれの調整もＲＤＳ（ｏｎ）を増大する方向に変化させることとなるため、ｇｍ低減とＲＤＳ（ｏｎ）低減を両立することは難しい。
　そこで本開示では、オン時の耐量を高める必要のある条件というのは、しきい値以上ではあるがＶＧＳが小さいところで実施するソフトスタートの駆動条件であり、このときは必ずしもオン抵抗の低減は重視されず、逆にオン抵抗の低減が重視される通常動作の駆動条件はＶＧＳが大きいところであり、このときは必ずしも耐量を向上させる必要はないことに注目した。すなわち、ＶＧＳが小さいところではｇｍ低減を実現し、ＶＧＳが大きいところではＲＤＳ（ｏｎ）低減を実現することで、ｇｍ低減とＲＤＳ（ｏｎ）低減を両立できる半導体装置１を実現した。
　ここではまず、オン時の耐量向上のためにｇｍを低減することを述べる。ｇｍ低減では総ゲート幅Ｗｇを調節する。直交型の構造であるトランジスタ１０におけるＷｇは、導通チャネルが形成される有効領域に備わる複数の第１のトレンチ１７の本数におよそ比例する。また１つの第１のトレンチ１７において、これに接する第１のソース領域１４のＹ方向の長さの合計に比例する。ただし第１のソース領域１４は１つの第１のトレンチ１７の両側で接する点には留意すべきである。Ｙ方向に沿っては、第１のソース領域１４と第１の接続部１８Ａが、交互かつ周期的に設置されるため、第１のソース領域１４のＹ方向の長さの合計は、ＬＳ１／（ＬＳ１＋ＬＢ１）の大きさで決まる。
　ＬＳ１／（ＬＳ１＋ＬＢ１）を大きくすればＷｇが増大し、ＲＤＳ（ｏｎ）を低減することができるが、本開示ではＬＳ１／（ＬＳ１＋ＬＢ１）を小さくしてＷｇを減少させ、ｇｍを減じることを主意とする。一例として、ターンオン（ソフトスタート）時に破壊を回避し、安全動作を保証する条件の上限として、ＶＤＳ＝２０．０Ｖ、ＩＤＳ＝３．００Ａの駆動条件を１０．０ｍｓｅｃまで継続してもジャンクション温度Ｔｊが１５０℃以下（後述する表１では室温Ｔａ＝２５℃として、ΔＴｊ＝１２５℃と表示している）になることが求められる場合を考える。本発明者らはＬｃｈ、μ、Ｃｏｘ等の値を慣例的な範囲で加味して検討をおこなった結果、ＬＳ１／（ＬＳ１＋ＬＢ１）は１／８以上１／４以下の範囲にあることが好ましいとの結果を得た。これをＬＳ１／ＬＢ１で表わせば、ＬＳ１／ＬＢ１は１／７以上１／３以下の範囲と同等である。
　表１に本発明者らが半導体装置１を試作して評価した結果を示す。水準１にある平行型の構造は図４Ａ、図４Ｂに示すように、直交型の構造とは異なり、第１の接続部１８Ａに相当する部分は存在せず、Ｙ方向の全長にわたって第１のソース領域１４が設置されている。さらに隣り合う第１のトレンチ１７同士に挟まれた中間位置に、第１のトレンチ１７と同じＹ方向に沿って、第１のトレンチ１７と平行に延在し、第１のソース領域１４を貫通して第１のボディ領域１８の途中まで至る第１の溝部１１０が設けられ、この第１の溝部１１０に第１のソース電極１１と接続するコンタクトプラグが充填されている。コンタクトプラグは第１のソース領域１４および第１のボディ領域１８に接触しており、トランジスタ１０のターンオフ時には、第１のゲート絶縁膜１６の近傍に貯まったキャリアを、コンタクトプラグを経由して第１のソース電極１１へ最短経路で放散することができる。つまり、第１のソース電極１１は、第１のボディ領域１８に到達する深さまで伸びるコンタクトプラグを有する。したがってコンタクトプラグを隣り合う第１のトレンチ１７同士に挟まれた中間位置の全てに設置する平行型の構造では、ターンオフ時の耐量向上に優れた特色を示すことができる。
Figure JPOXMLDOC01-appb-T000001
　さて表１の検討水準２、３、４は平行型の構造と同様にコンタクトプラグを充填する第１の溝部１１０を備えながら、直交型の構造のように第１のソース領域１４と第１の接続部１８Ａが、Ｙ方向に沿って交互かつ周期的に設置される構造である。これを平行型＋直交型と表現している。本発明者らによる検討では、ＬＳ１／ＬＢ１が１／７（水準２）であれば、平行型（水準１）の構造に比べてＷｇは約１／８となりｇｍは２０Ｓから１０Ｓへ半減する。上記条件（ＶＤＳ＝２０．０Ｖ、ＩＤＳ＝３．００Ａ、１０．０ｍｓｅｃ）でも正帰還による破壊に至ることなく安全動作が可能であり、Ｔｊ＝１５０℃（ΔＴｊ＝１２５℃）に高温化する電流は３．００Ａを超えて３．９０Ａまで通電することが可能になる。またＬＳ１／ＬＢ１が１／３（水準４）では、平行型（水準１）の構造と比べてＷｇが約１／４となり、ｇｍは２０Ｓから１２Ｓへ低減する。Ｔｊ＝１５０℃（ΔＴｊ＝１２５℃）に高温化する電流は３．７０Ａとなり、やや他の水準より低下する傾向が見えているが、上記と同じ条件での安全動作を確保できることが確認できる。ＬＳ１／ＬＢ１は典型的には１／５（水準３）の付近であることが好ましく、１／７≦ＬＳ１／ＬＢ１≦１／３であればよい。
　本開示はＷｇを適正化してｇｍを減じることで、正帰還によってトランジスタ１０が破壊に至る条件を縮小する技術である。正帰還そのものを防止するものではないが、安全動作が求められる所望の条件に応じて、適切にｇｍを調整して正帰還を緩和することができる。
　ここで、本開示におけるしきい値（Ｖｔｈ）の定義について述べておく。本開示ではトランジスタの製品仕様にしきい値（Ｖｔｈ）として記載される値を指すものとする。製品仕様によってはＶｔｈを定義する際の測定条件は様々であるが、その条件については問わない。本開示においては特にことわらない限り、Ｖｔｈはトランジスタの製品仕様に記載されるものであると捉えて差し支えない。
　ところで本発明者らは表１の評価にて、半導体装置１の平面視での大きさ（チップ面積ともいう）および形状を３．０５ｍｍ×３．０５ｍｍの正方形であるとした。半導体装置１が搭載される回路に投入される電力が大きいと半導体装置１が制御する電力（損失電力）も大きくなるため、半導体装置１の面積も伴って大きくせざるを得ない。しかし本開示では回路に投入される電力が大きくなっても、半導体装置１が回路の中で占有する面積を過度に大きくしないことを重視している。一例として、瞬時的に電流を導通する際の最小の損失電力を６０．０Ｗ（ＶＤＳ＝２０．０Ｖ、ＩＤＳ＝３．００Ａ、１０．０ｍｓｅｃ）とし、半導体装置１の面積の最大は３．０５ｍｍ×３．０５ｍｍとする。この面積は、上記条件（ＶＤＳ＝２０．０Ｖ、ＩＤＳ＝３．００Ａ、１０．０ｍｓｅｃ）の通電で使用される典型的な従来製品と比べておよそ半分の面積である。このため本開示の実施形態によれば、従来よりも、回路の中で限られた空間を有効に利用することができる。半導体装置１の形状は必ずしも正方形である必要はないが、矩形状であることが望ましい。これは回路に半導体装置１を搭載するときの配置のしやすさのためである。したがって半導体装置１は平面視において矩形状であり、ＬＳ１のＬＢ１に対する比（ＬＳ１／ＬＢ１）が１／７以上１／３以下であり、縦型電界効果トランジスタに瞬時的に規定の電流を通電する際の損失電力［Ｗ］を半導体装置１のチップ面積［ｍｍ２］で除した損失電力面積比が６．４０［Ｗ／ｍｍ２］以上であってもよい。６．４０Ｗ／ｍｍ２とは６０．０Ｗを３．０５ｍｍ×３．０５ｍｍの面積で除した値である。このような実施形態であれば、従来製品よりもおよそ半分の面積でありながら、オン時の耐量が向上した半導体装置１を得ることができる。尚、半導体装置１は正方形状であってもよく、正方形状である場合は、半導体装置１の反りを抑制する効果も享受できる。
　上述したように従来製品よりも半導体装置１の面積を低減するためには、半導体装置１の熱抵抗Ｒｔｈ［℃／Ｗ］を低減することが重要である。一例として示したＶＤＳ＝２０．０Ｖ、ＩＤＳ＝３．００Ａの条件でトランジスタ１０のジャンクション温度Ｔｊを１５０℃以下に抑制するには、Ｔａ＝２５℃とすると、Ｒｔｈ≦１２５℃／（２０．０Ｖ×３．００Ａ）＝２．０８℃／Ｗであることが求められる。表１の水準１を基本構造として、半導体装置１の厚さを変更したときの熱抵抗Ｒｔｈの結果を図５に示す。Ｒｔｈ低減のためには半導体装置１は厚い方がよい。Ｒｔｈ≦２．０８℃／Ｗとなるのは半導体装置１の厚さ３４３μｍとなるため、およそ半導体装置１の厚さは３４５μｍ以上であることが望ましい。
　［４．大きいＶＧＳで駆動する時のボディ領域の導通寄与］
　Ｗｇを制限することで、ＶＧＳが小さいときのオン時の耐量を向上することはできるが、ＲＤＳ（ｏｎ）が増大することになる。特にソフトスタートを経て移行する通常の動作状態ではＲＤＳ（ｏｎ）を低減したい。このためＶＧＳが大きいときにＷｇを増大できれば都合がよい。そこで本発明者らはトランジスタ１０を大きいＶＧＳで駆動するときに、第１の接続部１８Ａの直下にある第１のボディ領域１８を効率的に導通に寄与させることで、ＬＳ１／ＬＢ１が小さい場合でも、ＲＤＳ（ｏｎ）を低減できることを見出した。図６Ａ～図６Ｆおよび図７Ａ－１～図７Ｂ－３を用いて説明する。
　図６Ａ、図６Ｃ、図６Ｅはトランジスタ１０の駆動時において、第１のトレンチ１７の近傍を、Ｙ方向に沿って切断した断面の模式図である。図６Ｂ、図６Ｄ、図６Ｆはトランジスタ１０で、第１のソース電極１１や層間絶縁層３４やパッシベーション層３５を省略して示した平面図である。第１のソース電極１１の電位を基準としたときの、第１のゲート導体１５への印加電圧（ゲート－ソース間電圧）をＶＧＳ［Ｖ］とすると、図６Ａは、ＶＧＳが小さいときの通電状態を模式的に表わしている。ただし導通状態であるのでＶＧＳはしきい値を上回っている。図中の破線矢印は第１のボディ領域１８に生じた反転層を導通チャネルとして通過する電流の流れを模式的に表わしたものである。これを半導体層４０の平面視で表わすと図６Ｂの太線の部分のようになる。第１のトレンチ１７に沿って、第１のソース領域１４の直下に生じた反転層だけが導通チャネルとして導通に寄与している。
　第１の接続部１８Ａの直下にある第１のボディ領域１８においても第１のトレンチ１７の近傍に反転層が形成されるが、この部分は直上が第１の接続部１８Ａであって第１のソース領域１４ではないために、反転層がドレイン領域（低濃度不純物層３３）と第１のソース領域１４をＺ方向に接続せず、導通チャネルにならない。しかしＹ方向において第１のソース領域１４のごく近い部分だけは、反転層がドレイン領域（低濃度不純物層３３）と第１のソース領域１４を斜めに接続して導通に寄与することができる。導通に寄与する領域はＶＧＳが大きいほどＹ方向に沿って拡大する。図６Ｃ、図６Ｄは、ＶＧＳが大きいときの模式図であり、図６Ｃで斜めになっている破線矢印はこの導通領域の拡大部分を表わしている。この導通領域の拡大は、平面視では図６Ｄのように捉えられる。すなわち第１のソース領域１４の長さよりも若干、Ｙ方向に沿って両側に導通領域が拡大する。
　さてＶＧＳが大きい場合に、第１の接続部１８ＡのＹ方向における長さＬＢ１を短くしていくと、両側の第１のソース領域１４が接近するために、第１の接続部１８Ａの直下にある第１のボディ領域１８に生じる反転層では、両側から徐々に導通に寄与できる領域の割合が増大していき、あるところから繋がって、全長が実効的に導通チャネルとして寄与できるようになる。図６Ｅ、図６Ｆはそのときの様子を模式的に表わしている。第１の接続部１８Ａの直下にある第１のボディ領域１８も含めて、第１のトレンチ１７に沿う全長を導通に寄与させることができれば、オン抵抗を低減するには極めて有用な状態となる。これは第１の接続部１８Ａの長さを短縮することで得られる効果であり、第１のソース領域１４の長さが相対的に増大するための効果ではない。
　第１の接続部１８Ａの直下にある第１のボディ領域１８が導通に寄与する様子をシミュレーションした結果を図７Ａ－１～図７Ａ－３（以下、単に「図７Ａ」という）、図７Ｂ－１～図７Ｂ－３（以下、単に「図７Ｂ」という）に示す。図７Ａ、図７Ｂは共に、図６Ａ、図６Ｃ、図６Ｅと同じように、トランジスタ１０の第１のトレンチ１７の近傍を、Ｙ方向に沿って切断した断面を示している。上段（図７Ａ－１、図７Ｂ－１）はシミュレーションに用いた構造を示している。第１のボディ領域１８は、第１のソース領域１４の直下と第１の接続部１８Ａの直下とで区分されるものではないが、ここでは便宜的に境界線を設けている。中段（図７Ａ－２、図７Ｂ－２）はＶＧＳが大きい条件で導通させたときの電流密度を濃淡で示したものであり、下段（図７Ａ－３、図７Ｂ－３）は上段と中段を重ね合わせて示したものである。
　図７Ａ、図７Ｂ共にＶＧＳには同じ値を用いているが、図７Ａに示す構造では第１の接続部１８Ａの長さＬＢ１が長い（図中の横矢印）ため、第１の接続部１８Ａの直下にある第１のボディ領域１８が導通に寄与する様子はほとんど見られない。ただわずかに第１のソース領域１４の近傍に電流密度が有限になる部分が見られる。さらに図中に丸枠Ａで示すように、第１のソース領域１４のＹ方向における両端には電流密度が高くなる部分があることが確認できるため、第１の接続部１８Ａの直下にある第１のボディ領域１８を通過してきた電流が存在することは分かる。
　これに対して図７Ｂに示す構造では第１の接続部１８Ａの長さＬＢ１が短い（図中の横矢印）ため、第１の接続部１８Ａの直下にある第１のボディ領域１８が、ほとんどの部分で、第１のソース領域１４の直下と変わりない程度に電流密度が高い状態になっていることが分かる。これは第１の接続部１８Ａの長さＬＢ１が短いため、すなわち両側の第１のソース領域１４が接近しているため、離れていた導通チャネルが繋がって、第１のトレンチ１７に沿った全長が導通に寄与できるようになるためである。尚、図７Ｂにおいても、丸枠Ｂで示す第１のソース領域１４のＹ方向における両端は、この第１の接続部１８Ａの直下にある第１のボディ領域１８を通過してきた電流が集中するので、電流密度が非常に高くなることが確認できる。
　本開示では既に述べた通り、オン時の耐量を向上するために１／７≦ＬＳ１／ＬＢ１≦１／３として、第１の接続部１８Ａの長さの方が長い構造を検討対象としている。しかし上記の導通チャネルの実効的拡大を利用すれば、ＬＢ１が長かろうとも、大きいＶＧＳでの駆動条件でＲＤＳ（ｏｎ）を低減することが可能になる。第１のソース領域１４から第１の接続部１８Ａの直下にある第１のボディ領域１８へ拡大する導通領域の、Ｙ方向の長さのＶＧＳ依存性の計算例を図８に示す。計算は、実測値への合わせ込みを施したＮチャネル型シングル構成の縦型電界効果トランジスタの計算モデルを用いて、本発明者らがおこなった。構造は図３Ａ～図３Ｂに示した直交型であり、トレンチ内部幅は０．２０μｍ、トレンチとトレンチとの間の距離は０．９０μｍ、その他のパラメータは表１に示した値を用いている。またドレイン－ソース間仕様最大電圧は４０．０Ｖである。縦軸には１つの第１のソース領域１４の両側から拡大する導通領域のＹ方向の長さをプロットしている。
　図８より、ＶＧＳが大きくなるほど、拡大する導通領域の長さが増大することが分かる。図８によれば、ＶＧＳ＝４．５Ｖのときの導通領域の拡大は１．７０μｍである。したがってＹ方向において第１のソース領域１４に両側から挟まれる１つの第１の接続部１８Ａでは、その長さＬＢ１が１．７０μｍ以下であるときに、第１の接続部１８Ａの直下にある第１のボディ領域１８のＹ方向の全体を導通に寄与させることができる。またＶＧＳ＝１０．０Ｖのときの導通領域の拡大は３．２０μｍである。したがってＹ方向において第１のソース領域１４に両側から挟まれる１つの第１の接続部１８Ａでは、その長さＬＢ１が、３．２０μｍ以下であるときに、第１の接続部１８Ａの直下にある第１のボディ領域１８のＹ方向の全長を導通に寄与させることができる。
　ＶＧＳの大きさと、第１の接続部１８Ａの長さＬＢ１を適切に選択すれば、所望の駆動条件において、第１のトレンチ１７に沿う全長を実効的に導通チャネルとし、オン抵抗を低減することができる。つまりオン抵抗の低減が重視される駆動条件を確定し、そのときのＶＧＳに応じて、Ｙ方向の全長が実効的に導通チャネルとなるように、ＬＢ１を設計すればよい。ソフトスタートを経て移行する、オン抵抗低減が求められる動作状態がＶＧＳ＝１０．０Ｖの駆動条件ならば、ＬＢ１≦３．２０μｍとすればよい。
　ただし図８に示す関係性が成立するのはＶＧＳ≦１２．０Ｖであることは留意すべきである。図８に示すプロットの近似式は２次関数であり、ＶＧＳは１２．０Ｖあるいは１３．０Ｖ周辺で極大となるためである。ＶＤＳなど他のパラメータにも依存するが、有意な導通領域の拡大を見込めるのはＶＧＳ≦１２．０Ｖとみてよい。また導通領域の拡大についてはＶＧＳが３．０Ｖから４．０Ｖの間で増大幅が大きいため、ＶＧＳ≧４．０Ｖにて導通領域拡大の効果を有効に利用できる。したがって４．０Ｖ≦ＶＧＳ≦１２．０Ｖの範囲で本開示の効果を利用することが有効であるといえる。この範囲に対応してＬＢ１は１．５０μｍ≦ＬＢ１＜３．５０μｍとすることが好ましい。
　またソフトスタートが求められる用途において、ソフトスタートを経て移行する、低オン抵抗が必要とされる動作状態を想定すると、典型的には７．０Ｖ≦ＶＧＳ≦１０．０Ｖの駆動電圧で使用されることが多い。このため、ＬＢ１を２．５０μｍ≦ＬＢ１≦３．２０μｍとしておけば、半導体装置１の汎用性の高さを維持することができる。図９に横軸をＬＢ１とし、縦軸をＬＳ１として、望ましいＬＢ１とＬＳ１の設置範囲を図示した。オン時（ソフトスタート時）の耐量向上のためには１／７≦ＬＳ１／ＬＢ１≦１／３であることが求められ、また通常動作時のＲＤＳ（ｏｎ）低減のためには１．５０μｍ≦ＬＢ１＜３．５０μｍが望ましく、さらには２．５０μｍ≦ＬＢ１≦３．２０μｍが望ましい。図９のＬＢ１＝３．５０μｍにおける点線は、ＬＢ１＝３．５０μｍは範囲外であることを示している。
　図８によれば、Ｙ方向における導通領域の拡大長さ（これをΔ［μｍ］とする）のＶＧＳ依存性は２次関数で近似でき、Δ＝－０．０２４×（ＶＧＳ）２＋０．６３３×ＶＧＳ－０．７２１と表せる。ＲＤＳ（ｏｎ）低減のためにはＬＢ１≦Δであればよいので、ＬＢ１≦－０．０２４×（ＶＧＳ）２＋０．６３３×ＶＧＳ－０．７２１が成立すればよい。この関係式におけるＶＧＳは、半導体装置１の仕様に掲載された値の電圧と捉えて差し支えない。仕様とはトランジスタの製品仕様のことであり、図１０にＮ導電型のデュアル構成の縦型電界効果トランジスタの仕様に記載される、オン抵抗（ＲＳＳ（ｏｎ）［ｍΩ］）の一例を示した。図１０の例であれば、第１のゲート導体１５に印加される電圧ＶＧＳの仕様の値とは２．５Ｖ、３．１Ｖ、３．８Ｖ、４．５Ｖのいずれか、あるいはこの範囲にある任意の値のことである。したがって、図１０の例でいえば２．５Ｖ≦ＶＧＳ≦４．５Ｖの範囲において、ＬＢ１≦－０．０２４×（ＶＧＳ）２＋０．６３３×ＶＧＳ－０．７２１が成立するＶＧＳがあればよい。そのＶＧＳを上回る大きさの駆動電圧では本開示の効果を享受でき、ＲＤＳ（ｏｎ）を低減することができる。したがって、オン時（ソフトスタート時）の耐量向上のためには１／７≦ＬＳ１／ＬＢ１≦１／３であることが求められ、また通常動作時のＲＤＳ（ｏｎ）低減のためには、ＬＢ１≦－０．０２４×（ＶＧＳ）２＋０．６３３×ＶＧＳ－０．７２１が求められる。
　またＶＧＳが小さいというのは、仕様に示される最小のＶＧＳよりも低いＶＧＳで駆動することをいう。図１０の例では、しきい値よりは高いものの、ＶＧＳ＜２．５Ｖで駆動する条件をいう。ＶＧＳが大きいとは、仕様に示される最小のＶＧＳ以上のＶＧＳで駆動することをいう。図１０の例では、ＶＧＳ≧２．５Ｖで駆動する条件をいう。トランジスタ１０が実際に使用される条件は、ほとんどの場合、ＶＧＳが大きい条件であると考えられる。尚、上記説明においての仕様は室温（主として２５℃）での特性に基づいている。
　ところで、Ｙ方向の全長を導通に寄与させる効果は第１の接続部１８Ａの長さＬＢ１を、一定の長さ以下にすることで得られるものだが、このとき、オン抵抗には、第１のソース領域１４の長さＬＳ１の依存性が失われることは特徴的である。なぜなら第１のトレンチに沿う全長が実効的な導通チャネルとなるため、第１のソース領域１４の長さＬＳ１が長くても短くても、駆動時の状態は同じになるからである。尚、一定の有限の面積を使用する半導体装置１においては、第１の接続部１８Ａの長さＬＢ１だけを単独で変更することはできず、ＬＢ１を短くすると、大抵の場合には第１のソース領域１４の長さＬＳ１か、あるいは第１のソース領域１４の長さＬＳ１の合計が増えることとなる。当業者にとってはＬＳ１が増大する場合にはオン抵抗が低減すると考えるのが通常であるが、本開示の範囲では、ＬＳ１が増大する影響を加味しても、オン抵抗が著しく低減することはない。したがって本開示に係るトランジスタ１０は、トランジスタ１０のオン抵抗が、第１の接続部１８Ａの長さＬＢ１をさらに短くしても、第１のソース領域１４の長さＬＳ１に依らず、もはや著しく低減することのない収束域にあることを特徴としている。したがってオン抵抗を悪化させずに第１のソース領域１４の長さＬＳ１を短くすることができる。後述するが、このために１／７≦ＬＳ１／ＬＢ１≦１／３であってもオン抵抗の低減を両立できるのである。
　［５．ＩＤＳのＶＧＳ依存性］
　図１１の三角で示す各点は、ＶＧＳが小さい範囲でオン時の耐量を得るためＬＳ１／ＬＢ１＝１／５とし、ＶＧＳが大きい範囲でオン抵抗を低減するためＬＢ１＝３．００μｍ（したがってＬＳ１＝０．６０μｍ）とした本実施例によるトランジスタ１０で、ＩＤＳのＶＧＳ依存性をプロットしたものである。また丸で示す各点はトランジスタ１０が図４Ａ、図４Ｂに示す平行型の構造である比較例１の結果である。また菱形で示す各点は、三角と同様にしてＬＳ１／ＬＢ１＝１／５だが、ＬＢ１＝１０．０μｍ（したがってＬＳ１＝２．００μｍ）である比較例２の結果である。パラメータは表１に示しており、比較例１（丸）は表１の水準１と同じであり、比較例２（菱形）は表１の水準３と同じである。本実施例（三角）は表１の水準３とはＬＳ１、ＬＢ１の値が異なるだけである。本実施例、比較例いずれもＶＤＳは０．１Ｖであり、Ｖｔｈはおよそ２．０Ｖである。各点は計算結果であり、各点を結ぶ線は近似的なものである。
　本実施例、比較例いずれも微小なリーク電流はあるものの、ＶＧＳ≦ＶｔｈではＩＤＳ≒０である。Ｖｔｈ＜ＶＧＳとなると、ＩＤＳ－ＶＧＳの関係は概ね３区間に区分されて変化する。第１区間はＶＧＳが小さい範囲を含み、ＩＤＳがＶＧＳに対して下に凸の非線形関係となる区間である。ＶＧＳ＞Ｖｔｈとなると、図１１においてはＶＤＳが０．１Ｖと小さいため、トランジスタ１０は線形領域で動作することとなり、原理的にはＩＤＳはＶＧＳに対して１次関数で増加する。しかし本実施例（三角）では、第１区間の始め（ＶＧＳがＶｔｈ近傍にある場合）は図６Ａ、図６Ｂに示すように、第１のソース領域１４の長さＬＳ１の部分だけが導通チャネルとして機能するが、ＶＧＳが増大するにつれて、図６Ｃ、図６Ｄに示すように、徐々に第１の接続部１８Ａの直下にある第１のボディ領域１８へ導通領域が拡大していく。このため、本実施例（三角）で第１区間におけるＩＤＳのＶＧＳに対する増加傾向を明確に論じることは難しい。しかし概ね下に凸の非線形関係が現れるとみて差し支えない。図１１における本実施例（三角）では、第１区間はおよそ２．０Ｖ（＝Ｖｔｈ）＜ＶＧＳ≦２．５Ｖ～３．０Ｖである。
　第１の接続部１８Ａの直下にある第１のボディ領域１８が徐々に導通領域として拡大し続け、最終的にＹ方向の全長が導通領域となるところまでが第２区間である。図８によればＬＢ１＝３．００μｍのときにＹ方向の全長が導通領域となるのはＶＧＳ＝９．０Ｖであり、第２区間は２．５Ｖ～３．０Ｖ＜ＶＧＳ≦９．０Ｖとみてよい。図８にあるように導通領域の拡大幅はおよそＶＧＳの２次関数で増大するため、第２区間ではＷｇがＶＧＳの２次関数で増大する。図１１においてはＶＤＳ＝０．１Ｖのため、第２区間におけるトランジスタ１０は線形領域での動作となり、さらにｇｍはＩＤＳ／ＶＧＳであって、ｇｍはＷｇに比例することを考慮すると、原理的には第２区間におけるＩＤＳはＶＧＳの３次関数で増大しそうだが、図１１では半導体装置１の面積に制限があることで、物理的に通電できる電流も制限を受ける傾向が現れている。したがって第２区間におけるＩＤＳのＶＧＳに対する関係は、上に凸の非線形関係として捉えられる。
　第３区間はＹ方向の全長が導通領域となる区間である。このときＩＤＳのＶＧＳ依存性は半導体装置１の面積による制限が支配的となって収束傾向を示し、ＩＤＳはＶＧＳに対して傾きの小さい線形関係となる（本実施例（三角）では図１１中の点線ｄＩＤＳ／ｄＶＧＳ＜０．１）。ＲＤＳ（ｏｎ）は最も低減された動作状態になっており、半導体装置１の通常動作は第３区間に相当する条件で駆動されることが望ましい。
　図１１において本実施例（三角）を、比較例１（丸）（平行型）と、比較例２（菱形）（平行型＋直交型でＬＳ１＝２．００μｍ、ＬＢ１＝１０．０μｍ）と比較する。まずＶＧＳが小さい範囲において、比較例１（丸）では図４Ａ、図４Ｂに示すように、ＶＧＳの大きさに依らずＹ方向の全長が導通領域として用いられるため、他の水準（三角、菱形））と同じＶｔｈであってもｇｍが大きく、ＩＤＳの立ち上がりが相対的に早いことが分かる（図１１中の第１区間における破線ｇｍ大）。このためソフトスタートが求められるオン時の耐量には不足があることは、既に表１の水準１で示したとおりである。これに対して本実施例（三角）と比較例２（菱形）では、ともにＬＳ１／ＬＢ１が１／５であるためにｇｍが小さく、ＩＤＳの立ち上がりも相対的に遅い（図１１中の第１区間における破線ｇｍ小）。このためソフトスタートが求められるオン時の耐量が相対的に向上しており、安全動作領域を拡大できる。比較例２（菱形）については既に表１の水準３で示したとおりである。
　次にＶＧＳが大きい範囲では、比較例１（丸）はもともとＹ方向の全長が導通領域であるため、半導体装置１の面積制限を受けるところまでＩＤＳを増大することができる。その一方で比較例２（菱形）はＬＢ１＝１０．０μｍであるためにＶＧＳを大きくしてもＹ方向の全長を導通領域とすることができず、ＩＤＳを増大させられない。比較例２（菱形）において、第２区間でＩＤＳがＶＧＳに対して上に凸の非線形関係になるのは、他の水準（丸、三角））と要因が異なり、半導体装置１の面積制限を受けるのでなく、実効的なＷｇの制限を受けての結果である。つまり比較例２（菱形）と他の水準（丸、三角）では、半導体装置１の面積を拡大したときに第３区間において収束するＩＤＳの増大幅に違いがあり、比較例２（菱形）は他の水準（丸、三角）と同じだけＩＤＳを増大できない。これに対して本実施例（三角）は、比較例２（菱形）と同じＬＳ１／ＬＢ１＝１／５でありながら、ＬＢ１を３．００μｍへ短縮していることで、ＶＧＳが大きい範囲でＹ方向の全長を導通領域とすることができ、比較例１（丸）と一致する傾向を示すことができる。
　すなわち本実施例（三角）は、オン時の耐量には不足するがＲＤＳ（ｏｎ）を低減できる比較例１（丸）と、逆にオン時の耐量は向上できるがＲＤＳ（ｏｎ）が増大してしまう比較例２（菱形）の、それぞれの長所だけを取り入れ、ＶＧＳの大小で利点を使い分ける形で、本来トレードオフの関係にあるオン時の耐量向上とＲＤＳ（ｏｎ）低減を両立する技術であるといえる。
　さらに本実施例で特徴的なことは、オン（ソフトスタート）時の耐量向上が必要となるＶＧＳの小さい範囲と、ＲＤＳ（ｏｎ）の低減が求められるＶＧＳの大きい範囲を離れさせるため、意図的に第１区間と第２区間を広くし、第３区間が始まるＶＧＳをなるべく大きくすることである。例えばＲＤＳ（ｏｎ）の低減が求められる通常動作の駆動条件がＶＧＳ＝９．０Ｖであるならば、極論すればＶＧＳ＝９．０ＶでＲＤＳ（ｏｎ）低減が実現できればよく、ＶＧＳ＜９．０ＶではＲＤＳ（ｏｎ）を低減するよりも、ｇｍを低減することの方が重視されてよい。これはオン時の耐量向上の方を重視する場合には特に有用である。この意味では第１区間と第２区間を区別することは重要ではない。第３区間ではＹ方向の全長を導通領域として利用できるようになるため、第３区間における最小の駆動電圧をＶＧＳｙ［Ｖ］とすると、ＶＧＳｙはＬＢ１が分かれば、ＬＢ１＝－０．０２４×（ＶＧＳｙ）２＋０．６３３×ＶＧＳｙ－０．７２１の関係が成り立つように一意に求められる。本開示技術の効果を享受するのに適した駆動電圧は４．０Ｖ≦ＶＧＳ≦１２．０Ｖが有効であることは既に述べた。最小のＶＧＳは４．０Ｖであるため、しきい値（Ｖｔｈ）を２．０Ｖ程度と想定すると、第３区間はＶｔｈから第１区間と第２区間を経て２．０Ｖ以上離れた駆動条件となるように調整されていることが好ましい。すなわちＶＧＳｙ－Ｖｔｈ≧２．０Ｖとなることが望ましい。また典型的に使用される条件は７．０Ｖ≦ＶＧＳ≦１０．０Ｖであるため、第３区間は、しきい値（Ｖｔｈ）から第１区間と第２区間を経て５．０Ｖ以上離れた駆動条件（すなわちＶＧＳｙ－Ｖｔｈ≧５．０Ｖ）となるように調整されていてもよい。
　図１１に現れている本実施例の特徴をさらに述べれば、本実施例（三角）では第３区間になってようやくＩＤＳがＶＧＳに対して収束傾向を示すことが挙げられる。本実施例ではＶＧＳｙの直前までは十分にＲＤＳ（ｏｎ）を低減できる状態にないため、ＶＧＳｙの直前までＩＤＳのＶＧＳに対する収束傾向はなく、ＶＧＳｙ付近でようやく収束傾向（傾きの小さい線形関係）に至る。収束傾向、あるいは傾きの小さい線形関係とは、ＩＤＳのＶＧＳに対する微分値が０．１Ａ／Ｖ未満にあることをいうものとする（図１１中の点線ｄＩＤＳ／ｄＶＧＳ＜０．１）。本実施例ではＶＧＳｙ付近（最小でもＶＧＳｙ－１．０Ｖ）に至るまで、ＩＤＳのＶＧＳに対する微分値が０．１Ａ／Ｖを下回ることがなく、またＶＧＳ≧ＶＧＳｙではＩＤＳのＶＧＳに対する微分値が０．１Ａ／Ｖ未満になる。このような特徴は比較例１（丸）および比較例２（菱形）には見られない。比較例１（丸）ではＶＧＳｙに相当する駆動電圧は定義できないが、本実施例（三角）よりも相対的に速くＩＤＳのＶＧＳに対する収束傾向が現れ始める。比較例２（菱形）では逆にＩＤＳのＶＧＳに対する微分値が０．１Ａ／Ｖ未満になるほどの収束傾向は得られない。本実施例（三角）と比較例１（丸）および比較例２（菱形）のＩＤＳ－ＶＧＳの振る舞いの差は、実効的なＷｇのＶＧＳ依存性の違いに起因するものである。
　したがってＬＢ１＝－０．０２４×（ＶＧＳｙ）２＋０．６３３×ＶＧＳｙ－０．７２１の関係が成り立つＶＧＳｙで、ＶＧＳｙ－Ｖｔｈ≧２．０Ｖの関係が成り立ち、さらに少なくともＶＧＳ≧ＶＧＳｙにおいては、ＩＤＳのＶＧＳに対する微分値が０．１Ａ／Ｖよりも小さいことが望ましい。さらに望ましくはＶＧＳｙ－Ｖｔｈ≧５．０Ｖが成り立つことである。ただし、ＶＧＳ≧ＶＧＳｙの範囲であっても、ＶＧＳが過剰に大きくなってトランジスタ１０が破壊に至ることのない範囲にあることが条件である。
　以上のように、本実施形態に係る半導体装置１は、第１のソース領域１４と、第１のボディ領域１８が第１のソース電極１１に接続する第１の接続部１８Ａとが、第１のトレンチ１７が延在する第１の方向（Ｙ方向）に交互かつ周期的に設置される第１の縦型電界効果トランジスタ１０において、第１の方向における１のソース領域１４の長さをＬＳ［μｍ］、第１の方向における第１の接続部１８Ａの長さをＬＢ［μｍ］とすると、ＬＳのＬＢに対する比は１／７以上１／３以下であり、第１のソース電極１１の電位を基準として第１のゲート導体１５へ印加する、半導体装置１の仕様の値の電圧ＶＧＳ［Ｖ］に対して、ＬＢ≦－０．０２４×（ＶＧＳ）２＋０．６３３×ＶＧＳ－０．７２１が成り立つ。
　本実施形態で述べた縦型電界効果トランジスタは、ＶＧＳが小さいときはＷｇを制限してオン時の耐量を向上し、ＶＧＳが大きいときは実効的なＷｇを拡大してオン抵抗を低減することができる。特許文献２にあるようにＶｔｈ１とＶｔｈ２の間にＶｚｔｃが入るように、Ｖｔｈ１とＶｔｈ２の領域を作り分け、さらにＶｔｈ１の値とＶｔｈ２の値の間を一定程度拡げて設けねばならない事情がないため、特にしきい値（Ｖｔｈ）を低い設定で駆動することが求められる場合など、所望の駆動条件に広く対応できるものである。したがって本開示におけるトランジスタ１０は、トランジスタ１０に通電する際に第１のゲート導体１５に印加する電圧のしきい値が、半導体装置１の面内で異なる領域を持たなくてもよい。
　以上、本開示の半導体装置について、実施の形態に基づいて説明したが、本開示は、この実施の形態に限定されるものではない。本開示の主旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、実施の形態における一部の構成要素を組み合わせて構築される別の形態も、本開示の範囲内に含まれる。
　本開示に係る縦型電界効果トランジスタを備える半導体装置は、電流経路の導通状態を制御する装置として広く利用できる。
　１　半導体装置
　１０　トランジスタ（第１の縦型電界効果トランジスタ）
　１１　第１のソース電極
　１２、１３　部分
　１４　第１のソース領域
　１５　第１のゲート導体
　１６　第１のゲート絶縁膜
　１７　第１のトレンチ
　１８　第１のボディ領域
　１８Ａ　第１の接続部
　１９　第１のゲート電極
　２０　トランジスタ（第２の縦型電界効果トランジスタ）
　２１　第２のソース電極
　２２、２３　部分
　２４　第２のソース領域
　２５　第２のゲート導体
　２６　第２のゲート絶縁膜
　２７　第２のトレンチ
　２８　第２のボディ領域
　２８Ａ　第２の接続部
　２９　第２のゲート電極
　３０　金属層
　３２　半導体基板
　３３　低濃度不純物層またはドリフト層
　３４　層間絶縁層
　３５　パッシベーション層
　４０　半導体層
　９０Ｃ　境界
　１１０　第１の溝部
　１１１　第１のソース電極パッド
　１１９　第１のゲート電極パッド
　１２１　第２のソース電極パッド
　１２９　第２のゲート電極パッド
　２１０　第２の溝部

Claims (10)

  1. 　フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、
    　シリコンからなり第１導電型の不純物を含む半導体基板と、
    　前記半導体基板上に接して形成され、前記半導体基板の前記第１導電型の不純物の濃度より低い濃度の前記第１導電型の不純物を含む低濃度不純物層と、
    　前記低濃度不純物層の表面に形成された前記第１導電型と異なる第２導電型のボディ領域と、
    　前記ボディ領域の表面に形成された前記第１導電型のソース領域と、
    　前記ソース領域と電気的に接続されたソース電極と、
    　前記半導体基板上面と平行な第１の方向に延在し、かつ前記第１の方向と直交する第２の方向において等間隔に、前記低濃度不純物層上面から前記ボディ領域を貫通して前記低濃度不純物層の一部までの深さに形成された複数のトレンチと、
    　前記複数のトレンチの表面の少なくとも一部を覆うように形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜上に形成されたゲート導体と、
    　前記ボディ領域と前記ソース電極とを電気的に接続する接続部と、を有する縦型電界効果トランジスタを備え、
    　前記半導体基板と前記低濃度不純物層の一部は前記縦型電界効果トランジスタのドレイン領域として機能し、
    　前記縦型電界効果トランジスタには、前記第１の方向において、前記ソース領域と前記接続部とが交互かつ周期的に設置されており、
    　前記第１の方向における１の前記ソース領域の長さをＬＳ［μｍ］、前記第１の方向における１の前記接続部の長さをＬＢ［μｍ］とすると、
    　ＬＳのＬＢに対する比は１／７以上１／３以下であり、
    　前記ソース電極の電位を基準として前記ゲート導体へ印加する、前記半導体装置の仕様の値の電圧ＶＧＳ［Ｖ］に対して、
    　ＬＢ≦－０．０２４×（ＶＧＳ）２＋０．６３３×ＶＧＳ－０．７２１が成り立つ
    　半導体装置。
  2. 　フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、
    　シリコンからなり第１導電型の不純物を含む半導体基板と、
    　前記半導体基板上に接して形成され、前記半導体基板の前記第１導電型の不純物の濃度より低い濃度の前記第１導電型の不純物を含む低濃度不純物層と、
    　前記低濃度不純物層の表面に形成された前記第１導電型と異なる第２導電型のボディ領域と、
    　前記ボディ領域の表面に形成された前記第１導電型のソース領域と、
    　前記ソース領域と電気的に接続されたソース電極と、
    　前記半導体基板上面と平行な第１の方向に延在し、かつ前記第１の方向と直交する第２の方向において等間隔に、前記低濃度不純物層上面から前記ボディ領域を貫通して前記低濃度不純物層の一部までの深さに形成された複数のトレンチと、
    　前記複数のトレンチの表面の少なくとも一部を覆うように形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜上に形成されたゲート導体と、
    　前記ボディ領域と前記ソース電極とを電気的に接続する接続部と、を有する縦型電界効果トランジスタを備え、
    　前記半導体基板と前記低濃度不純物層の一部は前記縦型電界効果トランジスタのドレイン領域として機能し、
    　前記縦型電界効果トランジスタには、前記第１の方向において、前記ソース領域と前記接続部とが交互かつ周期的に設置されており、
    　前記第１の方向における１の前記ソース領域の長さをＬＳ［μｍ］、前記第１の方向における１の前記接続部の長さをＬＢ［μｍ］とすると、
    　ＬＳのＬＢに対する比（ＬＳ／ＬＢ）は１／７以上１／３以下であり、
    　前記半導体装置は平面視において、矩形状であり、
    　前記縦型電界効果トランジスタに瞬時的に規定の電流を通電する際の損失電力［Ｗ］を前記半導体装置のチップ面積［ｍｍ２］で除した損失電力面積比は６．４０［Ｗ／ｍｍ２］以上である
    　半導体装置。
  3. 　１．５０μｍ≦ＬＢ＜３．５０μｍが成り立つ
    　請求項１または２に記載の半導体装置。
  4. 　２．５０μｍ≦ＬＢ≦３．２０μｍが成り立つ
    　請求項３に記載の半導体装置。
  5. 　前記半導体装置は平面視において、１辺が３．０５ｍｍ以下の正方形状である
    　請求項１または２に記載の半導体装置。
  6. 　前記半導体装置の厚さは３４５μｍ以上である
    　請求項５に記載の半導体装置。
  7. 　前記縦型電界効果トランジスタに通電する際に前記ゲート導体に印加する電圧のしきい値は、前記縦型電界効果トランジスタの面内で異なる領域を持たない
    　請求項１または２に記載の半導体装置。
  8. 　前記ソース電極は、前記ボディ領域に到達する深さまで伸びるコンタクトプラグを有し、
    　前記コンタクトプラグは、前記第１の方向に沿って延在し、前記第２の方向における前記トレンチとトレンチとの間の位置に設置され、
    　前記コンタクトプラグの側面が前記ソース領域と前記接続部に接触する
    　請求項１または２に記載の半導体装置。
  9. 　前記ソース電極の電位を基準として前記ゲート導体へ電圧ＶＧＳ［Ｖ］を印加したときに前記ドレイン領域から前記ソース領域へ流れる電流をＩＤＳ［Ａ］とし、
    　前記縦型電界効果トランジスタのしきい値をＶｔｈ［Ｖ］、ＬＢ＝－０．０２４×（ＶＧＳ）２＋０．６３３×ＶＧＳ－０．７２１の関係が成り立つＶＧＳをＶＧＳｙ［Ｖ］とすると、ＶＧＳｙ－Ｖｔｈ≧２．０Ｖの関係が成り立ち、
    　ＶＧＳ≧ＶＧＳｙにおけるＩＤＳのＶＧＳによる微分値は、前記縦型電界効果トランジスタが破壊に至らない範囲で、０．１Ａ／Ｖよりも小さい
    　請求項１に記載の半導体装置。
  10. 　ＶＧＳｙ－Ｖｔｈ≧５．０Ｖの関係が成り立つ
    　請求項９に記載の半導体装置。
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Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06104441A (ja) * 1991-02-27 1994-04-15 Nec Corp 絶縁ゲート電界効果トランジスタの製造方法
JP2007266505A (ja) * 2006-03-29 2007-10-11 Toshiba Corp 電力用半導体素子
JP3999225B2 (ja) 2004-01-27 2007-10-31 松下電器産業株式会社 半導体装置およびその製造方法
WO2017099095A1 (ja) * 2015-12-11 2017-06-15 富士電機株式会社 半導体装置および製造方法
WO2018123799A1 (ja) * 2016-12-27 2018-07-05 パナソニックＩｐマネジメント株式会社 半導体装置
JP2018152504A (ja) * 2017-03-14 2018-09-27 エイブリック株式会社 半導体装置
JP2019201217A (ja) * 2014-04-15 2019-11-21 ローム株式会社 半導体装置および半導体装置の製造方法
WO2019244387A1 (ja) * 2018-06-19 2019-12-26 パナソニックＩｐマネジメント株式会社 半導体装置
US10651276B2 (en) 2018-03-15 2020-05-12 Kabushiki Kaisha Toshiba Semiconductor device
JP2020167337A (ja) * 2019-03-29 2020-10-08 ローム株式会社 半導体装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5288653A (en) * 1991-02-27 1994-02-22 Nec Corporation Process of fabricating an insulated-gate field effect transistor
JPH11345969A (ja) * 1998-06-01 1999-12-14 Toshiba Corp 電力用半導体装置
JP2002100770A (ja) * 2000-09-22 2002-04-05 Toshiba Corp 絶縁ゲート型半導体装置
GB0327791D0 (en) * 2003-11-29 2003-12-31 Koninkl Philips Electronics Nv Trench insulated gate field effect transistor
US7372088B2 (en) 2004-01-27 2008-05-13 Matsushita Electric Industrial Co., Ltd. Vertical gate semiconductor device and method for fabricating the same
JP2007311771A (ja) * 2006-04-21 2007-11-29 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP5013436B2 (ja) * 2009-06-04 2012-08-29 三菱電機株式会社 電力用半導体装置
CN105409006B (zh) * 2013-07-16 2019-02-19 松下知识产权经营株式会社 半导体装置
JP2015162578A (ja) * 2014-02-27 2015-09-07 住友電気工業株式会社 ワイドバンドギャップ半導体装置およびその製造方法
JP6566512B2 (ja) 2014-04-15 2019-08-28 ローム株式会社 半導体装置および半導体装置の製造方法
CN106024609B (zh) * 2016-07-12 2019-03-08 杭州士兰集成电路有限公司 沟槽功率器件及制作方法
JP6104441B1 (ja) 2016-08-22 2017-03-29 日本シーム株式会社 食品入り包装容器の分離機
WO2018052098A1 (ja) * 2016-09-14 2018-03-22 富士電機株式会社 半導体装置およびその製造方法
US10340372B1 (en) * 2017-12-20 2019-07-02 Semiconductor Components Industries, Llc Transistor device having a pillar structure
JP7326725B2 (ja) * 2018-11-08 2023-08-16 富士電機株式会社 半導体装置

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06104441A (ja) * 1991-02-27 1994-04-15 Nec Corp 絶縁ゲート電界効果トランジスタの製造方法
JP3999225B2 (ja) 2004-01-27 2007-10-31 松下電器産業株式会社 半導体装置およびその製造方法
JP2007266505A (ja) * 2006-03-29 2007-10-11 Toshiba Corp 電力用半導体素子
JP2019201217A (ja) * 2014-04-15 2019-11-21 ローム株式会社 半導体装置および半導体装置の製造方法
WO2017099095A1 (ja) * 2015-12-11 2017-06-15 富士電機株式会社 半導体装置および製造方法
WO2018123799A1 (ja) * 2016-12-27 2018-07-05 パナソニックＩｐマネジメント株式会社 半導体装置
JP2018152504A (ja) * 2017-03-14 2018-09-27 エイブリック株式会社 半導体装置
US10651276B2 (en) 2018-03-15 2020-05-12 Kabushiki Kaisha Toshiba Semiconductor device
WO2019244387A1 (ja) * 2018-06-19 2019-12-26 パナソニックＩｐマネジメント株式会社 半導体装置
JP2020167337A (ja) * 2019-03-29 2020-10-08 ローム株式会社 半導体装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
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JP7179236B2 (ja) 2022-11-28
US11735655B2 (en) 2023-08-22

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