CN105409006B - 半导体装置 - Google Patents

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Abstract

半导体装置具有：硅基板，具有包含第一导电型杂质的高浓度层；低浓度成，形成在高浓度层之上，包含第一导电型杂质；第一电极以及第二电极，形成在低浓度层之上；纵型半导体元件，在第二电极与高浓度层之间流过电流；以及第一沟槽部，使第一电极与高浓度层之间电导通。第一沟槽部具有包含第一导电型的杂质的第一多晶硅、和在平面视图中包围第一多晶硅的含有第一导电型杂质的扩散层。第一多晶硅形成为将低浓度层贯通并到达高浓度层，第一多晶硅和扩散层的第一导电型杂质浓度在从低浓度层至高浓度层的方向上是一定的。

Description

半导体装置
技术领域
本公开涉及具备纵型半导体元件的半导体装置。
背景技术
近年来，随着电子设备的小型化、低耗电化的要求，随附于其的半导体装置也要求小型化、低耗电化。为了应对该要求，电子设备的DC－DC变换器等中使用的功率MOS(MetalOxide Semiconductor)晶体管等半导体装置中，也需要使用倒装片的小型化和导通电阻的降低。
这种半导体装置中，在硅基板的背面设置电极的构造是一般的，但在倒装片构造中需要将背面电极设置在硅基板的表面。因此，需要将硅基板的高浓度层和表面电极导通，但由于附加该导通部的电阻，从而追求减小该导通部的电阻。
作为对策，例如，在专利文献1中，具有以下工序：在隔着绝缘膜而形成在基板的表面的SOI(Silicon on Insulator)层中形成元件分离用沟槽和基板接触用沟槽的工序、在该元件分离用沟槽内形成绝缘膜的工序、在该基板接触用沟槽内的底部使该基板露出的工序、通过选择气相成长将钨向该基板接触用沟槽内的一部分埋入的工序、在该基板接触用沟槽内的剩余部分以及该元件分离用沟槽内将非掺杂的多晶硅同时埋入的工序、在该基板接触用沟槽内多晶硅上形成掺杂了的多晶硅膜的工序、对该基板进行热处理的工序、以及在该掺杂了的多晶硅膜上形成基板电极的工序。通过这些工序，利用基板接触用沟槽内的钨、通过热处理而扩散了杂质的非掺杂的多晶硅、以及通过热处理而扩散了杂质的SOI层，使支承基板和基板电极导通。
现有技术文献
专利文献
专利文献1：特开平5－29603号公报
发明内容
但是，专利文献1公开的半导体装置中，为了将支承基板和基板电极导通，将基板接触用沟槽通过非掺杂的多晶硅埋入，通过热处理从形成在表面的掺杂了的多晶硅膜向非掺杂的多晶硅和SOI层扩散杂质，因此具有在深度方向上浓度下降而电阻变高的课题。
本公开是鉴于上述以往的情况提出的，能够提供低电阻的半导体装置，其中，沟槽内形成的含有杂质的多晶硅和包围多晶硅而形成的杂质扩散层的组合构造从表面到达基板，在表面到基板之间使多晶硅和扩散层的各自的杂质浓度一定，从而能够将表面电极和硅基板以低电阻进行导通。
即，本公开的半导体装置，具有：硅基板，具有包含第一导电型杂质的高浓度层；低浓度层，形成在高浓度层之上，包含与高浓度层相比浓度低的第一导电型杂质；第一电极以及第二电极，形成在低浓度层之上；纵型半导体元件，在第二电极与高浓度层之间流过电流；以及第一沟槽部，使第一电极与高浓度层之间电导通。第一沟槽部具有第一多晶硅和扩散层，该第一多晶硅包含第一导电型的杂质，该扩散层在平面视图中将第一多晶硅包围而形成并含有第一导电型杂质。第一多晶硅形成为从低浓度层上表面贯通该低浓度层并到达高浓度层。第一多晶硅和扩散层的各自的第一导电型杂质浓度在从低浓度层至高浓度层的方向上是一定的。
由此，第一电极和高浓度层以低电阻导通。
根据本公开的半导体装置，能够实现低电阻的构造，从而实现电子设备的小型化、低耗电化。
附图说明
图1是表示第一实施方式的半导体装置的结构的平面图。
图2是图1的II－II’线的剖面图。
图3(a)～(d)是表示第一实施方式的半导体装置的制造方法的剖面图。
图4(a)～(d)是表示第一实施方式的半导体装置的制造过程的剖面图。
图5是表示图2(V)的垂直方向的浓度分布的图。
图6是表示图2(Vi)的水平方向的浓度分布的图。
图7是表示第二实施方式的纵半导体装置的结构的剖面图。
图8是表示第三实施方式的半导体装置的结构的剖面图。
图9是表示第四实施方式的半导体装置的结构的剖面图。
图10(a)～(d)是表示第四实施方式的半导体装置的制造方法的剖面图。
图11是表示第五实施方式的半导体装置的结构的剖面图。
图12(a)～(d)是表示第五实施方式的半导体装置的制造方法的剖面图。
图13(a)～(d)是表示第五实施方式的半导体装置的制造方法的剖面图。
图14是表示第六实施方式的半导体装置的结构的剖面图。
图15是表示第七实施方式的半导体装置的结构的剖面图。
图16是表示第八实施方式的半导体装置的结构的平面图。
具体实施方式
以下，关于本公开的半导体装置，参照附图进行说明。但是，有详细的说明省略的情况。例如，有省略已经广为公知的事项的详细说明和对实质上相同的结构的重复说明的情况。这是为了避免以下的说明不必要地冗长而使本领域技术人员容易理解。
另外，附图及以下的说明用于使本领域技术人员充分理解本公开，并不意欲由它们限定权利要求所记载的主题。
(第一实施方式)
以下，关于第一实施方式的半导体装置，参照图1～图6来说明。本实施方式中，通过N沟道型的纵型栅极半导体装置将本公开具体化。本实施方式中，第一导电型是N型，第二导电型是P型。另外，对于P沟道型的纵型栅极半导体装置，也能够通过使元件内的各杂质区域的导电型颠倒而同样地应用以下的说明。
图1是表示本公开的纵型栅极半导体装置的平面图。图2是表示本公开的纵型栅极半导体装置的平面图即图1的II－II’线的剖面图。
如图1及图2所示，本实施方式的纵型栅极半导体装置中，在硅基板2的表面设有作为第一电极34的漏极电极、作为第二电极36的源极电极、作为第三电极38的栅极电极。各电极可以连接有电极焊盘。在第一电极34的下部，形成N型的第一导电型杂质的扩散层14、和掺杂为N型的第一多晶硅16。
本实施方式的纵型栅极半导体装置中，硅基板2中，在N型的第一导电型杂质的高浓度层4上具备N型的第一导电型杂质的低浓度层6。在作为第一电极34的漏极电极的下部，形成从N型的第一导电型杂质的低浓度层6的表面到达N型的第一导电型杂质的高浓度层4的第一沟槽12。在第一沟槽12内形成掺杂为N型的第一多晶硅16，形成以将第一多晶硅16包围的方式形成的第一导电型杂质的扩散层14，构成第一沟槽部10。
N型的第一导电型杂质的低浓度层6中，由比N型的第一导电型杂质的低浓度层6高浓度的P型杂质区域构成的体(body)区域28比N型的第一导电型杂质的低浓度层6浅地设置。体区域28中，由比体区域28高浓度的N型杂质区域构成的源极区域30比体区域28浅地设置。从由N型的第一导电型杂质的高浓度层4、N型的第一导电型杂质的低浓度层6、体区域28、源极区域30构成的硅基板2的表面，形成将体区域28贯通并到达N型的第一导电型杂质的低浓度层6的第二沟槽22。在第二沟槽22的内部表面形成栅极绝缘膜24，并埋入被掺杂为N型的第二多晶硅26。
在硅基板2的表面形成层间绝缘膜32，在第一沟槽部10上形成接触部而与作为第一电极34的漏极电极连接，在源极区域30上形成接触部而与作为第二电极36的源极电极连接，将第二多晶硅和作为第三电极38的栅极电极连接，构成纵型栅极半导体装置。
本实施方式中，在硅基板2的外周连接的第二多晶硅与作为第三电极38的栅极电极之间的连接省略。此外，本实施方式中，在源极区域30以外的区域连接的体区域28与作为第二电极36的源极电极之间的连接省略。
若对作为第一电极34的漏极电极相对于作为第二电极36的源极电极施加正电压、并对作为第三电极38的栅极电极相对于作为第二电极36的源极电极施加正电压，则电流从作为第一电极34的漏极电极，穿过第一沟槽部10、第一导电型杂质的高浓度层4、第一导电型杂质的低浓度层6、体区域28和源极区域30，流向作为第二电极36的源极电极。
作为第一电极34的漏极电极和N型的第一导电型杂质的高浓度层4，利用由掺杂为N型的第一多晶硅16和包围第一多晶硅16而形成的第一导电型杂质的扩散层14构成的第一沟槽部10实现导通，从而以低电阻导通。
上述纵型栅极半导体装置中，将第一沟槽部10形成在作为第一电极34的漏极电极的下部是为了半导体装置的小型化，即使形成在作为第一电极34的漏极电极的下部以外，也能够提供低电阻的半导体装置。
(第一实施方式的制造方法)
以下，关于第一实施方式的半导体装置的制造方法，参照图3、图4来说明。这里，图3、图4是表示具有上述构造的纵型栅极半导体装置的形成过程的工序剖面图。与图2同样地，图3、图4是概略图，各部的尺寸比不一定表示实际的尺寸比。
如图3(a)所示，首先，在N型的第一导电型杂质的高浓度层4上，通过外延生长法形成N型的第一导电型杂质的低浓度层6。接着，在N型的第一导电型杂质的低浓度层6的表面，通过热氧化法形成具有200～1000nm的膜厚的硅氧化膜8。在硅氧化膜8上，通过光刻技术，形成在通过以后的工序形成第一沟槽12的区域具有开口的抗蚀剂图案，通过以抗蚀剂图案为掩模的蚀刻，将形成第一沟槽12的区域上的硅氧化膜8去除。去除抗蚀剂图案后，通过以图案化的硅氧化膜8为掩模的蚀刻，形成到达N型的第一导电型杂质的高浓度层4的第一沟槽12。
上述制造方法中，关于第一沟槽12，为了通过以后的工序形成第一导电型杂质的扩散层14的倾斜离子注入，优选使第一沟槽12的宽度相对于第一沟槽12的深度为0.1倍以上。此外，关于第一沟槽12，为了削减通过以后的工序埋入第一沟槽12的第一多晶硅的堆积次数，第一沟槽12的宽度优选设为1μm以下。
接着，如图3(b)所示，在形成的第一沟槽12的内部表面，以硅氧化膜8为掩模，离子注入3.0×1015cm－2～5.0×1016cm－2的磷，形成N型的第一导电型杂质的扩散层14。另外，本实施方式中，在N型的第一导电型杂质的扩散层14的形成中利用磷注入，但也可以利用砷注入或锑注入。此外，本实施方式中，在N型的第一导电型杂质的扩散层14的形成中利用离子注入，但也可以是，在形成第一沟槽12后蚀刻去除在第一沟槽12的内部表面形成的自然氧化膜，通过POCl3(三氯氧磷)的气相扩散，形成N型的第一导电型杂质的扩散层14。
接着，如图3(c)所示，使被N型掺杂为5.0×1020cm－3左右的多晶硅膜堆积在硅基板2的表面以及第一沟槽12内，通过多晶硅的蚀刻，将在第一沟槽12内堆积的第一多晶硅16以外的多晶硅去除。这里，最优选在硅基板的表面到第一导电型杂质的高浓度层之间使第一多晶硅和扩散层的各自的杂质浓度一定，但如果第一多晶硅的杂质浓度是5.0×1019cm－3至5.0×1021cm－3的杂质高浓度、并且扩散层的杂质浓度是1.0×1019cm－3至1.0×1021cm－3的杂质高浓度，则即使杂质浓度有波动，也能够将表面电极和硅基板以低电阻导通，能够提供低电阻的半导体装置。
接着，如图3(d)所示，通过热氧化法在硅基板2的表面形成具有50～500nm的膜厚的硅氧化膜18。此时，注入到第一沟槽12的内部表面的第一导电型杂质的扩散层14的磷热扩散，注入到邻接的第一沟槽12的内部表面的第一导电型杂质的扩散层14相互连接，第一沟槽12之间的第一导电型杂质的低浓度层6全部成为第一导电型杂质的扩散层14。在将通过上述热氧化形成的硅氧化膜18用氢和氧的混合气体以1000℃、40分的条件形成的情况下，上述注入的磷杂质热扩散1μm左右，因此多个第一沟槽12的间隔优选设为2.0μm以下。
本实施方式中，N型的第一导电型杂质的扩散层14具有5.0×1019cm－3左右的杂质浓度，第一多晶硅16具有5.0×1020cm－3左右的杂质浓度，从硅基板2的表面直到第一导电型杂质的高浓度层4被以一定的浓度形成，将作为第一电极34的漏极电极和第一导电型杂质的高浓度层4以低电阻导通。另外，上述第一导电型杂质的扩散层14也可以通过来自于埋入到上述第一沟槽12内的掺杂为N型的第一多晶硅16的热扩散来形成。
接着，如图4(a)所示，在硅氧化膜18上，通过光刻技术，形成在通过以后的工序形成第二沟槽22的区域具有开口的抗蚀剂图案，通过以抗蚀剂图案为掩模的蚀刻，将形成第二沟槽22的区域上的硅氧化膜18去除。去除抗蚀剂图案后，通过以图案化的硅氧化膜18为掩模的干法蚀刻，形成第二沟槽22。
接着，如图4(b)所示，在第二沟槽22的内部表面，形成具有8～100nm的膜厚的栅极绝缘膜24。然后，将成为栅极电极材料的200～800nm的具有导电性的多晶硅膜堆积到硅基板2表面和第二沟槽22的内部，形成将栅极引出布线等的栅极多晶硅布线形成区域覆盖的抗蚀剂图案，通过以该抗蚀剂图案为掩模的栅极多晶硅膜的蚀刻，去除硅氧化膜18上的多晶硅膜，形成成为栅极电极材料的第二多晶硅26。
接着，如图4(c)所示，形成将体区域28以外覆盖的抗蚀剂图案，将硼离子注入而形成体区域28。接着，形成将源极区域30以外覆盖的抗蚀剂图案，将磷离子注入而形成源极区域30。接着，通过CVD(Chemical Vapor Deposition)技术形成层间绝缘膜32。
接着，如图4(d)所示，在层间绝缘膜32形成抗蚀剂图案，该抗蚀剂图案在作为漏极电极的第一电极34和作为源极电极的第二电极36和作为栅极电极的第三电极38的形成接触部的区域具有开口。然后，通过蚀刻形成漏极、源极和栅极的接触部。接着，形成进行电连接的导电膜，在形成作为漏极电极的第一电极34、作为源极电极的第二电极36和作为栅极电极的第三电极38的区域形成抗蚀剂图案。然后，通过蚀刻形成作为漏极电极的第一电极34、作为源极电极的第二电极36和作为栅极电极的第三电极38。
图5是表示图2的垂直方向(V)的浓度分布的图。图6是表示图2的水平方向(Vi)的浓度分布的图。
如图2、图5所示，形成在第一沟槽12的内部表面的N型的第一导电型杂质的扩散层14，在第一沟槽12的内部表面通过离子注入均匀地形成杂质，因此对于深度方向形成为一定的浓度。本实施方式中，N型的第一导电型杂质的扩散层14具有5.0×1019cm－3左右的杂质浓度。
如图2、图6所示，形成在第一沟槽12的内部表面的N型的第一导电型杂质的扩散层14，通过后工序的热处理而扩散，第一沟槽12之间的第一导电型杂质的低浓度层6被第一导电型杂质的扩散层14充满。此外，第一沟槽12的内部被掺杂为N型的第一多晶硅16(DopedPS)填埋，所以表示图6所示那样的横向上高浓度的分布。本实施方式中，第一多晶硅16具有5.0×1020cm－3左右的杂质浓度。
如以上那样，本公开的纵型栅极半导体装置中，作为第一电极34的漏极电极和N型的第一导电型杂质的高浓度层4利用由掺杂为N型的第一多晶硅16和包围第一多晶硅16而形成的第一导电型杂质的扩散层14构成的第一沟槽部10而导通，从而以低电阻导通。
(第二实施方式)
以下，关于第二实施方式的半导体装置，参照图7来说明。本实施方式中，通过NPN型的纵型双极型半导体装置将本公开具体化。本实施方式中，第一导电型是N型，第二导电型是P型。另外，对于PNP型的纵型晶体管半导体装置，也能够通过将元件内的各杂质区域的导电型颠倒而同样地应用以下的说明。
图7是表示本公开的纵型晶体管半导体装置的剖面图。
如图7所示，本实施方式的纵型晶体管半导体装置中，在硅基板2的表面设置作为第一电极34的集电极电极、作为第二电极36的发射极电极、作为第三电极38的基极电极。与上述纵型栅极半导体装置同样，在作为第一电极34的集电极电极的下部，形成由N型的第一导电型杂质的扩散层14和掺杂为N型的第一多晶硅16构成的第一沟槽部10。N型的第一导电型杂质的低浓度层6中，由比N型的第一导电型杂质的低浓度层6高浓度的P型杂质区域构成的基极区域40比N型的第一导电型杂质的低浓度层6浅地设置。基极区域40中，由比基极区域40高浓度的N型杂质区域构成的发射极区域42比基极区域40浅地设置。
若对作为第一电极34的集电极电极相对于作为第二电极36的发射极电极施加正电压、对作为第三电极38的基极电极相对于作为第二电极36的发射极电极施加正电压，则电流从作为第一电极34的集电极电极，穿过第一沟槽部10、第一导电型杂质的高浓度层4、第一导电型杂质的低浓度层6、基极区域40和发射极区域42，流向作为第二电极36的发射极电极。作为第一电极34的集电极电极和N型的第一导电型杂质的高浓度层4利用由掺杂为N型的第一多晶硅16和包围第一多晶硅16而形成的第一导电型杂质的扩散层14构成的第一沟槽部10进行导通，从而能够以低电阻导通。
(第三实施方式)
以下，关于第三实施方式的半导体装置，参照图8来说明。本实施方式中，通过PN型的纵型二极管半导体装置将本公开具体化。本实施方式中，第一导电型是N型，第二导电型是P型。另外，对于NP型的纵型二极管半导体装置，也能够通过将元件内的各杂质区域的导电型颠倒而同样地应用以下的说明。
图8是表示本公开的纵型二极管半导体装置的剖面图。
如图8所示，本实施方式的纵型二极管半导体装置中，在硅基板2的表面设置作为第一电极34的阴极电极、作为第二电极36的阳极电极。与上述纵型栅极半导体装置同样地，在作为第一电极34的阴极电极的下部，形成由N型的第一导电型杂质的扩散层14和掺杂为N型的第一多晶硅16构成的第一沟槽部10。N型的第一导电型杂质的低浓度层6中，由比N型的第一导电型杂质的低浓度层6高浓度的P型杂质区域构成的阳极区域44比N型的第一导电型杂质的低浓度层6浅地设置。
若对作为第一电极34的阴极电极相对于作为第二电极36的阳极电极施加负电压，则电流从作为第二电极36的阳极电极，穿过阳极区域44、第一导电型杂质的低浓度层6、第一导电型杂质的高浓度层4和第一沟槽部10，流向作为第一电极34的阴极电极。作为第一电极34的阴极电极和N型的第一导电型杂质的高浓度层4利用由掺杂为N型的第一多晶硅16和包围第一多晶硅16而形成的第一导电型杂质的扩散层14构成的第一沟槽部10进行导通，从而以低电阻导通。
(第四实施方式)
以下，关于第四实施方式的半导体装置，参照图9、图10来说明。图9是表示本实施方式的纵型栅极半导体装置的剖面图。
如图9所示，本实施方式的纵型栅极半导体装置中，在将第一多晶硅16包围而形成的第一导电型杂质的扩散层14中，形成第三沟槽46，在第三沟槽46内形成掺杂为N型的第三多晶硅48。通过该掺杂为N型的第三多晶硅48，作为第一电极34的漏极电极和N型的第一导电型杂质的高浓度层4中，第三多晶硅的杂质浓度比第一导电型杂质的扩散层14的杂质浓度高，因此相比于实施方式1的纵型栅极半导体装置以低电阻导通。
接着，说明图9所示的纵型栅极半导体装置的制造方法。图9所示的纵型栅极半导体装置的制造方法和图2所示的纵型栅极半导体装置的制造方法的差异是第二沟槽22形成以后，因此对第二沟槽22形成以后进行说明。图10是表示具有上述构造的纵型栅极半导体装置的形成过程的工序剖面图。与图9同样地，图10是概略图，各部的尺寸比不一定表示实际的尺寸比。
如图3(d)所示那样形成第一沟槽部后，进行图10(a)的工序。如图10(a)所示，在硅氧化膜18上，通过光刻技术，形成抗蚀剂图案，该抗蚀剂图案具有通过以后的工序形成第二沟槽22的区域、和形成第一导电型杂质的扩散层14中形成的第三沟槽46的区域的开口。然后，通过以抗蚀剂图案为掩模的蚀刻，将形成第二沟槽22和第三沟槽46的区域的硅氧化膜18去除。去除抗蚀剂图案后，通过以图案化的硅氧化膜18为掩模的蚀刻，形成第二沟槽22和第三沟槽46。
接着，如图10(b)所示，在第二沟槽22和第三沟槽46的内部表面，形成具有8～100nm的膜厚的栅极绝缘膜24。接着，通过光刻技术，形成在第三沟槽46具有开口的抗蚀剂图案，通过蚀刻，蚀刻第三沟槽46内的栅极绝缘膜24。在去除抗蚀剂图案后，将成为栅极电极材料的200～800nm的具有导电性的多晶硅膜堆积到整个面上。接着，形成将栅极引出布线等的多晶硅布线形成区域覆盖的抗蚀剂图案，通过以该抗蚀剂图案为掩模的多晶硅膜的蚀刻，去除硅氧化膜18上的多晶硅膜，在第二沟槽22内形成第二多晶硅26，在第三沟槽46内形成第三多晶硅48。
接着，如图10(c)所示，形成将体区域28以外覆盖的抗蚀剂图案，离子注入硼而形成体区域28。接着，形成将源极区域30以外覆盖的抗蚀剂图案，离子注入磷而形成源极区域30。接着，通过CVD技术形成层间绝缘膜32。
接着，如图10(d)所示，在层间绝缘膜32形成抗蚀剂图案，该抗蚀剂图案在作为漏极电极的第一电极34和作为源极电极的第二电极36和作为栅极电极的第三电极38的形成接触部的区域具有开口，通过蚀刻形成漏极和源极和栅极的接触部。接着，形成进行电连接的导电膜，在形成作为漏极电极的第一电极34、作为源极电极的第二电极36和作为栅极电极的第三电极38的区域形成抗蚀剂图案。然后，通过蚀刻形成作为漏极电极的第一电极34、作为源极电极的第二电极36、和作为栅极电极的第三电极38。
如以上那样，本公开的纵型栅极半导体装置中，作为第一电极34的漏极电极和N型的第一导电型杂质的高浓度层4利用由掺杂为N型的第一多晶硅16、将第一多晶硅16包围而形成的第一导电型杂质的扩散层14、以及形成在第一导电型杂质的扩散层14内的第三多晶硅48构成的第三沟槽部50进行导通，从而与实施方式1的纵型栅极半导体装置相比以低电阻导通。
(第五实施方式)
以下，关于第五实施方式的半导体装置，参照图11～13来说明。图11是表示本公开的纵型栅极半导体装置的剖面图。
如图11所示，本实施方式的纵型栅极半导体装置中，第一沟槽12和第二沟槽22大致为相同深度，第一沟槽12和第二沟槽22被同时形成。第二沟槽中，形成与源极电极为相同电位的第五多晶硅58、第五多晶硅58周边的源极绝缘膜54、栅极绝缘膜24、以及成为栅极电极的第四多晶硅56。
本实施方式的纵型栅极半导体装置，通过将第一沟槽12和第二沟槽22同时形成，能够以较少的掩模数量将作为第一电极34的漏极电极和N型的第一导电型杂质的高浓度层4以与实施方式1的纵型栅极半导体装置同等的低电阻导通。进而，与实施方式1的纵型栅极半导体装置相比，能够得到良好的开关特性、击穿电压特性、以及更低的导通电阻特性。
(第五实施方式的制造方法)
接着，关于第五实施方式的半导体装置的制造方法，参照图12～图13来说明。
图12、图13是表示如图11那样构成的纵型栅极半导体装置的形成过程的工序剖面图。与图11同样地，图12、图13是概略图，各部的尺寸比不一定表示实际的尺寸比。
如图12(a)所示，首先，在N型的第一导电型杂质的高浓度层4上，通过外延生长法形成N型的第一导电型杂质的低浓度层6。并且，在N型的第一导电型杂质的低浓度层6的表面，通过热氧化法，形成具有200～1000nm的膜厚的硅氧化膜8。在硅氧化膜8上，通过光刻技术，形成在通过以后的工序形成第一沟槽12和第二沟槽22的区域具有开口的抗蚀剂图案。然后，通过以抗蚀剂图案为掩模的蚀刻，将形成第一沟槽12和第二沟槽22的区域上的硅氧化膜8去除。去除抗蚀剂图案后，通过以图案化的硅氧化膜8为掩模的蚀刻，如图12(a)所示，形成达到N型的第一导电型杂质的高浓度层4的第一沟槽12和第二沟槽22。
接着，如图12(b)所示，通过光刻技术，形成在第一沟槽12具有开口的抗蚀剂图案52。以抗蚀剂图案52为掩模，在第一沟槽12的内部表面，离子注入3.0×1015cm－2～5.0×1016cm－2的磷，形成N型的第一导电型杂质的扩散层14。
接着，如图12(c)所示，将抗蚀剂图案52去除，在通过蚀刻将硅氧化膜8去除后，通过热氧化或CVD技术，形成源极绝缘膜54。通过形成该源极绝缘膜54时的热扩散，向邻接的第一沟槽12的内部表面注入的第一导电型杂质的扩散层14相互连接，第一沟槽12之间的第一导电型杂质的低浓度层6全部成为第一导电型杂质的扩散层14。接着，通过光刻技术，形成在第一沟槽12区域具有开口的抗蚀剂图案，以抗蚀剂图案为掩模，通过蚀刻将第一沟槽12的内部表面的源极绝缘膜54蚀刻。
接着，如图12(d)所示，使被N型掺杂为5.0×1020cm－3左右的多晶硅膜堆积到硅基板2的表面以及第一沟槽12内和第二沟槽22内。然后，通过多晶硅的蚀刻，将第一沟槽12内的第一多晶硅16和第二沟槽22内的第五多晶硅58以外的多晶硅去除。
接着，如图13(a)所示，将形成在硅基板2的表面的源极绝缘膜54蚀刻，向硅基板2的表面通过热氧化法形成具有50～500nm的膜厚的硅氧化膜18。在硅氧化膜18上，通过光刻技术，形成在第二沟槽22具有开口的抗蚀剂图案，通过以抗蚀剂图案为掩模的蚀刻，将第二沟槽22上的硅氧化膜18去除。抗蚀剂图案被去除后，通过以图案化的硅氧化膜18为掩模的蚀刻，将形成在第二沟槽22内的第五多晶硅58的上部蚀刻。接着，通过蚀刻将形成在第二沟槽22的内部表面的源极绝缘膜54蚀刻，接着，在第二沟槽22的内部表面，形成具有8～100nm的膜厚的栅极绝缘膜24。
接着，如图13(b)所示，将成为栅极电极材料的200～800nm的具有导电性的多晶硅膜堆积到硅基板2表面和第二沟槽22内。接着，形成将栅极引出布线等的栅极多晶硅布线形成区域覆盖的抗蚀剂图案，通过以该抗蚀剂图案为掩模的栅极多晶硅膜的蚀刻，将硅氧化膜18上的多晶硅膜去除，形成成为栅极电极的第四多晶硅56。
接着，如图13(c)所示，形成将体区域28以外覆盖的抗蚀剂图案，离子注入硼而形成体区域28。接着，形成将源极区域30以外覆盖的抗蚀剂图案，离子注入磷而形成源极区域30。接着，通过CVD技术形成层间绝缘膜32。
接着，如图13(d)所示，在层间绝缘膜32形成抗蚀剂图案，该抗蚀剂图案在作为漏极电极的第一电极34和作为源极电极的第二电极36和作为栅极电极的第三电极38的形成接触部的区域具有开口，通过蚀刻形成漏极和源极和栅极的接触部。接着，形成进行电连接的导电膜，在形成作为漏极电极的第一电极34、作为源极电极的第二电极36、以及作为栅极电极的第三电极38的区域形成抗蚀剂图案。然后，通过蚀刻形成作为漏极电极的第一电极34、作为源极电极的第二电极36以及作为栅极电极的第三电极38。
如以上那样，本实施方式的纵型栅极半导体装置中，通过将第一沟槽12和第二沟槽22同时形成，能够以较少的掩模数量将作为第一电极34的漏极电极和N型的第一导电型杂质的高浓度层4以与实施方式1的纵型栅极半导体装置同等的低电阻进行导通。
(第六实施方式)
以下，关于第六实施方式的半导体装置，参照图14来说明。图14是表示本公开的纵型双极型半导体装置的剖面图。
如图14所示，在硅基板2的表面设置作为第一电极34的集电极电极、作为第二电极36的发射极电极、作为第三电极38的基极电极。在作为第一电极34的集电极电极的下部，形成由N型的第一导电型杂质的扩散层14和掺杂为N型的第一多晶硅16构成的第一沟槽部10、和由掺杂为N型的第三多晶硅48构成的第三沟槽部50。N型的第一导电型杂质的低浓度层6中，由比N型的第一导电型杂质的低浓度层6高浓度的P型杂质区域构成的基极区域40比N型的第一导电型杂质的低浓度层6浅地设置。基极区域40中，由比基极区域40高浓度的N型杂质区域构成的发射极区域42比基极区域40浅地设置。发射极区域42中，掺杂为N型的第二多晶硅26比发射极区域42浅地设置。
图14所示的纵型双极型半导体装置和图7所示的纵型双极型半导体装置中，发射极区域42的制造方法不同。图14所示的纵型双极型半导体装置中，在形成基极区域40后形成硅氧化膜。然后，在基极区域40和N型的第一导电型杂质的扩散层14，蚀刻通过以后的工序形成第二沟槽22的区域和形成第三沟槽46的区域的硅氧化膜，通过以图案化的硅氧化膜为掩模的蚀刻，形成第二沟槽22和第三沟槽46。接着，在蚀刻自然氧化膜后，将成为发射极电极材料的200～800nm的具有N型的导电性的多晶硅膜堆积到整个面上。接着，通过多晶硅膜的蚀刻，将硅氧化膜上的多晶硅膜去除，在第二沟槽22内形成第二多晶硅26，在第三沟槽46内形成第三多晶硅48。接着，通过热处理从第二多晶硅26将N型的杂质扩散，形成发射极区域42。接着，通过CVD技术形成层间绝缘膜32，形成电极。
若对作为第一电极34的集电极电极相对于作为第二电极36的发射极电极施加正电压、对作为第三电极38的基极电极相对于作为第二电极36的发射极电极施加正电压，则电流从作为第一电极34的集电极电极，穿过第一沟槽部10和第三沟槽部50、第一导电型杂质的高浓度层4、第一导电型杂质的低浓度层6、基极区域40、发射极区域42、以及掺杂为N型的第二多晶硅26，流向作为第二电极36的发射极电极。作为第一电极34的集电极电极和N型的第一导电型杂质的高浓度层4，通过由掺杂为N型的第一多晶硅16和将第一多晶硅16包围形成的第一导电型杂质的扩散层14构成的第一沟槽部10、以及由掺杂为N型的第三多晶硅48构成的第三沟槽部50进行导通，从而以低电阻导通。
(第七实施方式)
以下，关于第七实施方式的半导体装置，参照图15来说明。图15是表示本公开的纵型二极管半导体装置的剖面图。
如图15所示，本实施方式的纵型二极管半导体装置中，在硅基板2的表面设置作为第一电极34的阴极电极、作为第二电极36的阳极电极。在作为第一电极34的阴极电极的下部，形成由N型的第一导电型杂质的扩散层14和掺杂为N型的第一多晶硅16构成的第一沟槽部10、以及由掺杂为N型的第三多晶硅48构成的第三沟槽部50。N型的第一导电型杂质的低浓度层6中，形成比N型的第一导电型杂质的低浓度层6浅的第二沟槽22，在第二沟槽22的内部表面设有阳极绝缘膜60和掺杂为N型的第二多晶硅26。在包括第二多晶硅26上在内的N型的第一导电型杂质的低浓度层6的表面形成肖特基金属62，在肖特基金属62上设有作为第二电极36的阳极电极，由N型的第一导电型杂质的低浓度层6和肖特基金属62形成肖特基二极管。
图15所示的纵型二极管半导体装置和图8所示的纵型二极管半导体装置中，阳极的制造方法不同。图15所示的纵型二极管半导体装置中，在形成第一沟槽部10后将硅氧化膜去除，通过热氧化形成硅氧化膜。然后，在N型的第一导电型杂质的低浓度层6和N型的第一导电型杂质的扩散层14中，蚀刻通过以后的工序形成第二沟槽22的区域和形成第三沟槽46的区域的硅氧化膜，通过以图案化的硅氧化膜为掩模的蚀刻，形成第二沟槽22和第三沟槽46。接着，通过热氧化在硅基板2表面、第二沟槽22和第三沟槽46的内部表面形成氧化膜，通过光刻技术形成抗蚀剂图案，通过蚀刻去除通过以后的工序形成肖特基金属62的区域的硅氧化膜。接着，形成肖特基金属62，通过CVD技术形成层间绝缘膜32，形成电极。
若对作为第一电极34的阴极电极相对于作为第二电极36的阳极电极施加负电压，则电流从作为第二电极36的阳极电极，穿过肖特基金属62、第一导电型杂质的低浓度层6、第一导电型杂质的高浓度层4、第一沟槽部10和第三沟槽部50，流向作为第一电极34的阴极电极。作为第一电极34的阴极电极和N型的第一导电型杂质的高浓度层4通过由掺杂为N型的第一多晶硅16和将第一多晶硅16包围而形成的第一导电型杂质的扩散层14构成的第一沟槽部10、以及由掺杂为N型的第三多晶硅48构成的第三沟槽部50进行导通，从而以低电阻导通。另外，通过将阳极用肖特基金属62和第一导电型杂质的低浓度层6形成，能够降低阳极与阴极间的漏电流。
进而，由于在第二沟槽22的内部表面设有阳极绝缘膜60和与作为第二电极36的阳极电极为相同电位的第二多晶硅26，因此在作为第二电极36的阳极电极和作为第一电极34的阴极电极之间，作为第一电极34的阴极电极被施加了作为高电压的电压时，在低浓度层6的第二沟槽22附近，耗尽层扩展。因此，与没有第二沟槽22、阳极绝缘膜60以及第二多晶硅26的情况相比，容易确保耐压。另外，在本构造中，第二沟槽22、阳极绝缘膜60、第二多晶硅26以及第三沟槽部50对于肖特基二极管动作不是不可缺少的。即，在不存在这些构造的情况下在作为第二电极36的阳极电极和作为第一电极34的阴极电极之间也能实现肖特基二极管动作，通过第一沟槽部10的存在能够实现低电阻的导通。
(第八实施方式)
以下，关于第八实施方式的半导体装置，参照图16来说明。图16是表示本公开的纵型栅极半导体装置的平面图。
如图16所示，本实施方式的纵型栅极半导体装置中，埋入到第一沟槽12中的第一多晶硅16和将第一多晶硅包围而形成的第一导电型杂质的扩散层14的配置不同于图1所示的纵型栅极半导体装置。本实施方式中，如图16所示，每单位面积的第一多晶硅16的面积大于图1所示的纵型栅极半导体装置的每单位面积的第一多晶硅16的面积，第一多晶硅16的浓度高于第一导电型杂质的扩散层14的浓度。因此，每单位面积的杂质浓度变高，作为第一电极34的漏极电极和N型的第一导电型杂质的高浓度层4相比于实施方式1的纵型栅极半导体装置以低电阻导通。
如以上那样，作为本申请中公开的技术的例示，说明了第一～第八实施方式。但是，本公开的技术不限定于此，还能够应用于适当地进行了变更、替换、附加、省略等的实施方式。
因而，附图以及详细的说明中记载的构成要素之中，不仅包含为了课题解决而必须的构成要素，为了例示上述技术，还包含不是为了课题解决而必须的构成要素。因此，不应因为这些非必须的构成要素记载在附图和详细的说明中而直接认定这些非必须的构成要素是必须的。
此外，上述的实施方式是用于例示本公开的技术的实施方式，在权利要求或其等同范围中能够进行各种变更、替换、附加、省略等。
工业实用性
本公开能够应用于在电子设备中搭载的半导体装置，特别用于低耗电的纵型的半导体装置。
标号说明
2 硅基板
4 第一导电型杂质的高浓度层
6 第一导电型杂质的低浓度层
8 硅氧化膜
10 第一沟槽部
12 第一沟槽
14 第一导电型杂质的扩散层
16 第一多晶硅
18 硅氧化膜
20 第二沟槽部
22 第二沟槽
24 栅极绝缘膜
26 第二多晶硅
28 体区域
30 源极区域
32 层间绝缘膜
34 第一电极
36 第二电极
38 第三电极
40 基极区域
42 发射极区域
44 阳极区域
46 第三沟槽
48 第三多晶硅
50 第三沟槽部
52 抗蚀剂图案
54 源极绝缘膜
56 第四多晶硅
58 第五多晶硅
60 阳极绝缘膜
62 肖特基金属

Claims (11)

1.一种半导体装置，其特征在于，
具有：
硅基板，具有包含第一导电型杂质的高浓度层；
低浓度层，形成在上述高浓度层之上，含有与上述高浓度层相比浓度低的第一导电型杂质；
第一电极以及第二电极，形成在上述低浓度层之上；
纵型半导体元件，在上述第二电极与上述高浓度层之间流过电流；以及
第一沟槽部，使上述第一电极与上述高浓度层之间电导通，
上述第一沟槽部由第一多晶硅和扩散层构成，该第一多晶硅包含第一导电型的杂质，该扩散层形成为在平面视图中与上述第一多晶硅相接且将上述第一多晶硅包围并含有第一导电型杂质，
上述第一多晶硅形成为从上述低浓度层上表面贯通该低浓度层并到达上述高浓度层，上述第一多晶硅和上述扩散层的各自的第一导电型杂质浓度在从上述低浓度层至上述高浓度层的方向上是一定的，
在上述第一多晶硅与上述扩散层的接合界面附近，上述第一多晶硅的第一导电型杂质浓度大于上述扩散层的第一导电型杂质浓度。
2.如权利要求1所述的半导体装置，其特征在于，
上述第一沟槽部形成在第一电极的下方。
3.如权利要求2所述的半导体装置，其特征在于，
上述纵型半导体元件具有第二沟槽部，该第二沟槽部被埋入有包含第一导电型杂质的第二多晶硅。
4.如权利要求3所述的半导体装置，其特征在于，
在上述扩散层内具有被埋入到与上述第二多晶硅相同深度的、包含第一导电型杂质的第三多晶硅。
5.如权利要求3或4所述的半导体装置，其特征在于，
上述纵型半导体元件具有：
体层，形成在上述低浓度层的上表面部，包含第二导电型杂质；
源极层，形成在上述体层之上，包含第一导电型杂质；以及
第三电极，形成在上述低浓度层之上，
上述源极层与上述第二电极电连接，
上述第二多晶硅与上述第三电极电连接，
上述半导体装置是上述第一电极、第二电极、第三电极分别作为漏极电极、源极电极、栅极电极进行动作的场效应晶体管。
6.如权利要求5所述的半导体装置，其特征在于，
上述第二多晶硅具有：
第五多晶硅；
绝缘层，形成在上述第五多晶硅之上；以及
第四多晶硅，形成在上述绝缘层的上方，
上述第五多晶硅与上述第二电极连接，
上述第四多晶硅与上述第三电极连接。
7.如权利要求2所述的半导体装置，其特征在于，
上述纵型半导体元件具有：
基极层，形成在上述低浓度层的上表面部，含有第二导电型杂质；
发射极层，形成在上述基极层之上，含有第一导电型杂质；以及
第三电极，形成在上述低浓度层之上，
上述发射极层与第二电极电连接，
上述基极层与上述第三电极电连接，
上述半导体装置是上述第一电极、第二电极、第三电极分别作为集电极电极、发射极电极、基极电极进行动作的双极型晶体管。
8.如权利要求3或4所述的半导体装置，其特征在于，
上述纵型半导体元件具有：
基极层，形成在上述低浓度层的上表面部，含有第二导电型杂质；
发射极层，形成在上述基极层之上，含有第一导电型杂质；以及
第三电极，形成在上述低浓度层之上，
上述第二多晶硅被埋入到上述发射极层中而形成，并且与上述第二电极电连接，
上述基极层与上述第三电极电连接，
上述半导体装置是上述第一电极、第二电极、第三电极分别作为集电极电极、发射极电极、基极电极进行动作的双极型晶体管。
9.如权利要求2所述的半导体装置，其特征在于，
上述纵型半导体元件具有含有第二导电型杂质的阳极层，该阳极层与上述第二电极电连接并且形成在上述低浓度层的上表面部，
上述半导体装置是上述第一电极、第二电极分别作为阴极电极、阳极电极进行动作的结型二极管。
10.如权利要求2所述的半导体装置，其特征在于，
上述纵型半导体元件具有金属层，该金属层与上述第二电极电连接并且形成在上述低浓度层之上，
上述半导体装置是上述第一电极、第二电极分别作为阴极电极、阳极电极进行动作的肖特基势垒二极管。
11.如权利要求3或4所述的半导体装置，其特征在于，
上述纵型半导体元件具有金属层，该金属层与上述第二电极电连接并且形成在上述低浓度层之上，
上述第二多晶硅形成在上述低浓度层的上表面部且与该低浓度层绝缘，并且与上述第二电极电连接，
上述半导体装置是上述第一电极、第二电极分别作为阴极电极、阳极电极进行动作的肖特基势垒二极管。
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