JPH02244634A

JPH02244634A - 半導体装置の製造方法

Info

Publication number: JPH02244634A
Application number: JP6220989A
Authority: JP
Inventors: Takao Kato; 貴雄加藤
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1989-03-16
Filing date: 1989-03-16
Publication date: 1990-09-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）この発明は半導体装置、特にラテラルＰＮＰ　トランジ
スタの製造方法に関するものである。

（従来の技術）従来の半導体装置の製造方法としては例えば特開昭５９
−１５９５６６号公報に示すものがあり、第２図はこの
ような製造方法を示す工程断面図である。

第２図はラテラルＰＮＰ　トランジスタの製造方法を示
し、その製造工程は、先ず第２図（ａｌに示すように、
Ｐ型Ｓｔ基板１に厚さ１ｎ程度の５ｉＯ１膜２０を形成
した後、公知のホトリソグラフィ技術を用いて５ｉＯｚ
膜２０の一部を除去し、この除去した部分に１２００°
Ｃ程度で熱拡散し、深さ５ｕｔａ程度のＮ゛埋込層３を
形成する。

次に５ｉＯ１膜２０を除去し、第２図ら）に示すように
公知のエピタキシャル技術により厚さ５ｎ程度のリンド
ープの第１のＮエピタキシャルｌ１４１を形成し、更に
厚さ５０００人程度変形ｉＯオ膜２１を形成する。

その後第２図（ｃ）に示すように、Ｎ゛埋込層３を包囲
する形にＳｉＯ□膜２１を除去して１２００’ｃ程度の
温度でボロンを熱拡散し、第１のＰ゛分離Ｎ５１を形成
する。この時、熱拡散は酸素を含んだ雰囲気で行われる
ため、第１のＰ゛分離層５１上にはＳｉＯ！膜２１膜形
１される。

次いで、第２図（ｄ）に示すように、Ｎ゛埋込層３上部
のエミッタとコレクタになる部分のＳｔｏ！膜２１を公
知のホトリソグラフィ技術により除去した後、１０００
°Ｃの熱拡散によりボロンを拡散し、深さ１ｎのエミッ
タＰ４埋込層６１およびコｔ／クタＰ″′埋込層７１を
形成する。

その後、ＳｉＯ□膜２１を除去し５、公知のエピタキシ
ャル技術により第２図（ｅ）に示すように厚さ３μｍ程
度のリンドープの第２のＮエピタキシャル層４２を形成
し、更に厚さ５０００人程度変形ｉＪ膜２２を形成する
。ここで第２のＮエピタキシャル層４２は第１のＮエピ
タキシャル１１４１と連続し、Ｎエピタキシャル層４と
なる。

次に第２図（ｆ）に示すように第１のＰ゛分離層５１上
部のｓｉｏ、ｌｌｉ　２２を公知のホトリソグラフィ技
術により除去した後、１０００”Ｃの熱拡散によりボロ
ンを拡散し、深さ０．５μ程度の第２の１）゛分離層、
５２を形成する。

続いて第２図（ｇ）に示すように、エミッタＰ′浬込層
６１上部およびコレクタＰ°埋込層７１上部の５ｉ０２
膜２２を公知のホトリソグラフィ技術により除去して１
０００℃の熱拡散でボロンを拡散し、深さ０．５屑程度
のエミッタ層６上６２およびコレクタ層７上７２を形成
する。

その後、１０００’Ｃの酸素を含む雰囲気で熱処理を行
い、第２図（ロ）に示すようにエミッタＰ″１！６２と
エミッタＰ゛埋込Ｎ６１、コレクタＰ’１ｉ７２とコレ
クタＰ゛埋込層７１、第２のＰ゛分離層５２と第１のＰ
゛分離層５１を連続させ、エミッタ層６、コレクタ層７
、Ｐ°分離ｌ１Ｉ５を形成する。この時、これらエミッ
タ層６、コレクタ層７およびＰ゛分離層５上には５ｆ０
２膜２２が形成される。

次に第２図（ｉ）に示すように、Ｐ°分離層５内側のＮ
エピタキシャル層４上の５ｉ０１膜２２の一部を公知の
ホトリソグラフィ技術により除去して１０００°Ｃ程度
の温度でリンを熱拡散し、ベースＮ８上８を形成する。

この時、酸素を含む雰囲気で熱処理を行い、ベースＮ８
上にＳｉＯ□膜２２膜形２する。その後、エミッタ層６
上、コレクタ層７上およびベース層８上のＳｉＯ□膜２
２膜形２のホトリソグラフィ技術により除去し、次いで
Ｍを蒸着し、公知のホトリソグラフィ技術によりエミッ
タ電極９．コレクタ電掘１０およびベース電極１１を形
成し、ラテラルＰＮＰ　トランジスタを得る。

（発明が解決しようとする課題）従来の半導体装置の製造方法は上記のように構成されて
おり、ラテラルＰＮＰ　トランジスタのエミッタから注
入されたキャリアが、基板表面部だけでなく基板内部に
おいても伝導するように、エミッタ領域およびコレクタ
領域にそれぞれ埋込層を形成している。このため、Ｓｉ
Ｊ膜形成に３工程、拡散工程に６エ程、ホトリソグラフ
ィ工程に８］゛、程、またエピタキシャル層およびＭの
形成のＣＶＤ工程が３工程と合計２０工程もの工程数が
必要であった。従って、このように工程数が多いことに
起因してバタン欠陥等による半導体集積回路の歩留低下
を招き、また生産コストも増大するという問題点を有し
ていた。

また、ラテラルＰＮＰ　トランジスタの構造として、コ
レクタ層７とエミッタ層６との間隔およびコレクタ１ｉ
７とベースＮ８上層８との間隔は短いほどキャリアの伝
達効率が良く小型化されるため、可能な限り短くするの
が一般的であるが、ラテラルＰＮＰ　トランジスタの使
用電圧（例えば５Ｖ、１２■等）に合わせ、全拡散層の
間隔をその使用電圧が高いほど広くとる必要がある。従
って使用電圧が変更される場合、上記製造方法ごは全拡
散層の間隔を変更するために、第１および第２のエピタ
キシャル層４１．４２の厚さ、第１および第２のＰ゛分
離層５１．５２の拡散深さ、コレクタ層７およびエミッ
タＩＷ６の拡散深さの５工程もの変更を必要とし、製造
される半導体装置の使用電圧に対する工程の汎用性が乏
しいという問題点もあった。

この発明は、以上述べた工程数が多いことによる半導体
装での歩留低下や生産コストの増大および使用電圧に対
する汎用性の乏しさ等の問題点を除去し、歩留向上と生
産コスト低下が図れ、かつ使用電圧に対する汎用性に富
んだ半導体装置の製造方法を提供することを目的とする
。

（課題を解決するための手段）この発明は、半導体装置の製造方法において、先ずＰ型
半導体基板上にＮ型埋込層とこのＮ型埋込層を包囲Ｖる
ようＰ型埋込層を形成し、その後半導体基板」−にＮ型
エピタキシャル層を形成し、このＮ型エピタキシャル層
の、Ｐ型埋込層上の分ＩＡ　Ｓｌｆ域およびエミッタ５
コレクタ領域に溝を形成して多結晶半導体を充填し、次
いで分離頭載およびエミッタ、コレクタ領域にＰ型不純
物を拡散して分ａｍおよびエミッタ、コレクタ層を形成
するようにしたものごある。

（作　用）この発明によれば、エピタキシャル層を単層としてこの
エピタキシャル層に溝を形成し、この溝を多結晶半導体
で埋めた後分離層およびエミッタ。

コレクタ層を形成するようにしたので、従来の製造方法
におけるエピタキシャル層形成の繰り返しやエミッタ５
コレクタ領域の埋込層の形成が不要となり、従来に比べ
て工程数が削減される。また、異なる使用電圧の半導体
装置に対する工程の変更は、Ｐ型埋込層の濃度の変更と
溝の深さまたはエピタキシャル層の厚さの変更の２工程
だけで済み、従来に比べて工程の汎用性が高い。

（実施例）第１図はこの発明の一実施例による半導体Ｗｌｉの製造
方法としてラテラルＰＮＰトランジスタの製造方法を示
している。

この製造方法は、先ず第１図（ａｌに示すように、ｌ〕
型Ｓ１基板１０１に厚さ１ｎ程度の５ｉＯｚ＃　ｌ　Ｏ
２を形成し、公知のホトリソグラフィ技術を用いてＳｉ
Ｏ□膜１０２の一部を除去し、その後ｓｂを１２００°
Ｃ程度の温度で熱拡散し、深さ５−程度のＮ″埋込層１
０３を形成する。

次に上記５ｉｆｔ膜１０２を除去して第１図（ｂ）に示
すようにＳｉｎ、膜１０４を形成し、公知のホトリソグ
ラフィ技術を用いてＮ°埋込層１０３の周囲を取り囲む
形にこの５ｉｆｔ膜１０４を除去した後、１．０００゛
Ｃ程度の温度でボロンを熱拡散し、深さ１−程度のＰ゛
埋込層１０５を形成する。

その後、第１図（ｃ）に示すようにＳｉＯ□膜１０４を
除去して公知のエピタキシャル技術により厚さ８−程度
のリンドープのＮエピタキシャル層１０６を形成し、更
に５０００人程度０厚さのＳｉＯオ膜１０７を形成する
。

次いで第１図（ｄ）に示ｔように、公知のホトリソグラ
フィ技術により、Ｐ゛埋込層１０５上の１）゛分離領域
１０８とエミッタ領域１０９およびコレクタ領域１１０
に開孔部を有するレジスト１１１を形成し、これら領域
上の５ｉｙｘ膜１０７を除去して更にＮエピタキシャル
層１０６を３〜５ｎの深さまでエツチングする。

その後レジスト１１１を除去し、第１Ｌｌ’１（ｅ）に
示すように公知のＣＶＤ技術によりポリシリコン層１１
２を、Ｐ゛分Ｍ領域１０８．エミッタ領域１０９コレク
タ領域１１０の溝が埋まる厚さに形成する。

次いでｌ０００’Ｃ程度の温度でボロンを熱拡散し、Ｐ
゛分離頭域１０８．エミッタ領域１０９コレクタ領域１
１０にそれぞれＰ゛分離領域層１１３　エミッタ領域Ｐ
＋層１１４．コレクタ頭域Ｐ゛層１１５を１ｎ程度の深
さに形成する。この時、ボロンの拡散係数はＳｉ中で１
．５ＸＩＱ口Ｃ＋ａ　／　Ｓ程度、ポリシリコン中テ４
×１０−目ｃ４　／　ｓ程度と、ポリシリコン中のボロ
ンの拡散速度が２５０倍以−ト速いため、分離領域層１
１３゜エミンタ頒域層１１４．コレクタ頭域層１１５は
溝の内部で均一な深さにボロンが拡散される。

次に、第１図（ｆ）に示すように公知のエッチバック技
術を用いてポリシリコン層１１２をＳｉＪ膜１０７が露
出するまでエッチバックし、分離ポリシリコン層１１６
゜エミッタポリシリコン層１１７．コレクタポリシリコ
ン層１１８に分割し、溝を埋めた形状とする。

その後、１０００″Ｃ程度の酸素を含む雰囲気で熱処理
を行い、第１図（（至）に示すように分離領域層１１３
゜エミッタ領域層１１４．コレクタ領域層１１５および
Ｐ゛埋込層１０５を更に拡散し、分離領域層１１３とＰ
゛埋込ＦＪ１０５を連続させてＰ゛分離層２００を形成
すると共に、エミッタ層３００．コレクタ層４００を形
成する。この時、分離ポリシリコン層１１６　エミッタ
、ポリシリコンＮ１１７およびコレクタポリシリコン１
１１１１８の表面が酸化され、ＳｉＯ□膜１０７が形成
される。

次いでＰ゛分離層２００内側のＮエピタキシャル層１０
６上の５ｉｎｔ膜１０７の一部を公知のホトリソグラフ
ィ技術により除去し、１０００’Ｃ程度の温度でリンを
熱拡散して第１図（５）に示すようにベースＮ′層５０
０を形成する。この時、酸素を含む雰囲気で熱処理を行
い、ベースＮ′層５００上に５ｉＯｚｔｌＱ１０７を形
成する。

その後、第１図（１）に示すように、エミンタポリシリ
コン層１１７上、コレクタポリシリコン層１１８上およ
びベースＮ″１５５００上の５ｉｆｔ膜１０７を公知の
ホトリソグラフィ技術で除去し、次いでＭを蒸着して公
知のホトリソグラフィ技術によりエミッタ電極ＩＩ９．
コレクタ電極１２０およびベースｔｌｉｔ２１を形成し
、ラテラルＰＮＰ　トランジスタが完成する。

このように」二記実施例では、エピタキシャル層１０６
を単層とし、Ｐ゛分離領域１０８とエミッタコレクタ領
域１０９，１１０に溝を形成することでエミッタ　コレ
クタ層３００，４００を得るようにしたため、従来の製
造方法におけるエピタキシャル層形成の繰り返しやエミ
ッタ、コレクタ領域のＰ゛埋込層の形成が不要となる。

このため製造工程としては５ｉＯｔ膜形成に３工稈１拡
散工程に５工程、ＣＶＤ工程に３工程１ホトリソグラフ
イエ程に６エ程、エッチバンクに１工程で合計１８工程
になっており、従来の２０工程に比べて２工程少なく１
割の工程数削減となっている。

また形成されるラテラルＰＮＰ　トランジスタに対する
工程の汎用性としては、Ｐ゛埋込層１０５の濃度の変更
と、エミッタ、コレクタ領域１０９゜１１０およびＰ゛
分ＨＳＲ域１０８のエツチング深さの変更またはＮエピ
タキシャル層１０６の厚さの変更との２工程の変更で可
能であり、５工程もの変更を要する従来に比べ３工程の
削減を図ることができる。

（発明の効果）以上詳細に説明したようにこの発明によれば、エピタキ
シャル層を重層としてこのエピタキシャル層の分離領域
と工、ミッタ１　コレクタ領域に溝を形成し、この溝を
多結晶半導体で埋めた後、Ｐ型不純物を導入して分離層
とエミッタ、コレクタ層を形成するようにしたので、従
来のエピタキシャル層形成の繰り返しやエミッタ。コレ
クタ領域のＰ型埋込層の形成が不要となり、Ｌ程数を削
減することができ、従って半導体装置の歩留向」や生産
コストの低減を図ることができる。また、異なる使用電
圧の半導体装置の製造に関しても、従来に比べて変更す
る工程数が少なくて済み、工程の汎用性が高いという効
果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体装置の製造方
法を示す工程断面図、第２図は従来の半導体装ｒの製造
方法を示す工程断面図である。１０１・・・Ｐ型Ｓｉ基板、］、　０３・・・Ｎ“埋込
層、１０５・・・Ｐ“埋込層、１０６・・・Ｎエピタキ
シャル層、１０８・・・Ｐ°分離領域、１０９・・・エ
ミッタ領域、１１０・・コレクタ領域、１１２・・・ポ
リシリコン層、１１３・・・分離領域層、１１４・・・
エミッタ領域層、１１５・・コレクタ領域層、１１６・
・・分離ポリシリコン層、１１７・・・エミッタポリシ
リコン層、１１．８・・・コレクタポリシリコン層、１
１９・・・エミッタ電極、１２０・・・コレクタ電極、
１２１・・・ベース電極、２００・・・Ｐ“分離層、３
００・・・エミッタ層、４００・・・コレク夕層、・・・ベースＮ”層。本絶帽の≦シし二程断面９第１図方、偉た９月のるｂ責、エネ呈ＹかｄＤ図第１図第！図

Claims

【特許請求の範囲】　（ａ）Ｐ型半導体基板上にＮ型の第１の埋込層を形成
した後、この第１の埋込層を包囲する形にＰ型の第２の
埋込層を形成する工程と、　（ｂ）前記半導体基板上にＮ型のエピタキシャル層を
形成し、このエピタキシャル層の、前記第２の埋込層上
の分離領域およびエミッタ領域、コレクタ領域に所定深
さの溝を形成する工程と、　（ｃ）全面に多結晶半導体層を形成して前記溝内に該
多結晶半導体を充填した後、Ｐ型不純物を前記多結晶半
導体層を通して前記エピタキシャル層内に導入し、この
エピタキシャル層の分離領域、エミッタ領域およびコレ
クタ領域にそれぞれ分離領域層、エミッタ領域層および
コレクタ領域層を形成する工程と、　（ｄ）前記多結晶半導体層を前記溝内のみを残して除
去し、その後、Ｐ型不純物を前記分離領域層、エミッタ
領域層およびコレクタ領域層に拡散すると共に、前記第
２の埋込層を拡散して前記分離領域層と連続させ、分離
層、エミッタ層およびコレクタ層を形成する工程と、　（ｅ）ベース電極取出し用のＮ型拡散層を前記分離層
の内側に形成し、このＮ型拡散層と前記エミッタ層およ
びコレクタ層にそれぞれ接続される金属配線を形成する
工程と、を順次施すことを特徴とする半導体装置の製造方法。