JPS594073A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS594073A JPS594073A JP11312382A JP11312382A JPS594073A JP S594073 A JPS594073 A JP S594073A JP 11312382 A JP11312382 A JP 11312382A JP 11312382 A JP11312382 A JP 11312382A JP S594073 A JPS594073 A JP S594073A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
（１）
本発明は半導体装置、詳しくは外部ベースと内部ベース
の厚さを同一に保ち、かつ、ベース電極メタルをエミッ
タからサブミクロン以下の距離をおいて形成するバイポ
ーラジャンクショントランジスタ（ＢＪＴ）の製造方法
に関する。
の厚さを同一に保ち、かつ、ベース電極メタルをエミッ
タからサブミクロン以下の距離をおいて形成するバイポ
ーラジャンクショントランジスタ（ＢＪＴ）の製造方法
に関する。
（２）技術の背景
第１図の断面図に示される構造のアイソプレーナー（１
ｓｏ−ｐｌａｎａｒ） ＢＪＴは知られている。同図に
おいて、１はＰ−形基板、２はＮ＋形埋没層、３は約３
０００人の深さのベース、４は約２０００人の深さのエ
ミッタ、５は二酸化シリコン（５ｉＯ２）のフィールド
酸化膜、６は５ｉＯｚのパッシベーション膜（絶縁膜）
、７はアイソレーション領域、８はコレクタコンタクト
層、Ｃ，Ｅ、Ｂは壱れぞれコレクタ電極、エミッタ電極
、ベース電極の窓を示す。
ｓｏ−ｐｌａｎａｒ） ＢＪＴは知られている。同図に
おいて、１はＰ−形基板、２はＮ＋形埋没層、３は約３
０００人の深さのベース、４は約２０００人の深さのエ
ミッタ、５は二酸化シリコン（５ｉＯ２）のフィールド
酸化膜、６は５ｉＯｚのパッシベーション膜（絶縁膜）
、７はアイソレーション領域、８はコレクタコンタクト
層、Ｃ，Ｅ、Ｂは壱れぞれコレクタ電極、エミッタ電極
、ベース電極の窓を示す。
かかるＢＪＴの作成においては、二重拡散によってベー
ス３領域内にエミッタ４を形成する。最近の技術ではベ
ースおよびエミッタ領域の深さをそれぞれ３０００人、
２０００人程度と浅く形成するが、（２） そのための不純物拡散において不純物濃度ピークを制御
性よく再現することは難しく、形成されるベースとエミ
ッタの深さにバラツキが生じ、またベース電極とエミッ
タ電極の取出しが二次元的になるためベース面積を大に
しなければならない。
ス３領域内にエミッタ４を形成する。最近の技術ではベ
ースおよびエミッタ領域の深さをそれぞれ３０００人、
２０００人程度と浅く形成するが、（２） そのための不純物拡散において不純物濃度ピークを制御
性よく再現することは難しく、形成されるベースとエミ
ッタの深さにバラツキが生じ、またベース電極とエミッ
タ電極の取出しが二次元的になるためベース面積を大に
しなければならない。
かくして、コレクタとベース間の寄生容量（Ｃｃｂ）と
ベース抵抗（Ｒｂｂ’）とがいずれも大になり、ＢＪＴ
のスイッチング速度が遅くなることが確認されている。
ベース抵抗（Ｒｂｂ’）とがいずれも大になり、ＢＪＴ
のスイッチング速度が遅くなることが確認されている。
ＢＪＴのスイッチング速度を高める目的からは、ベース
面積とエミッタ面積とが等しいことが理想的であり、そ
のための技術が開発されている。
面積とエミッタ面積とが等しいことが理想的であり、そ
のための技術が開発されている。
第２図には最近の技術によるＢＪＴが断面で示され、同
図において、１１はＰ−形基板、１２はＮ＋形埋没層、
１５は５ｉ０２のフィールド酸化膜を示す。
図において、１１はＰ−形基板、１２はＮ＋形埋没層、
１５は５ｉ０２のフィールド酸化膜を示す。
１３は分子線エピタキシャル法（ＭＢＥ法）で形成され
たシリジン層で、シリコン層１３のＮ−形エピタキシャ
ル層１９の真上の部分がＮ−形単結晶シリコンのベース
１３ａ、またフィールド酸化膜１５の上の砂地で示す部
分はベースコンタクトとなる多結晶（３） シリコン（ポリシリコン）層１３ｂで、Ｎ−形単結晶シ
リコンのベース１３ａ上にＮ＋形のエミッタ１４が形成
されている。
たシリジン層で、シリコン層１３のＮ−形エピタキシャ
ル層１９の真上の部分がＮ−形単結晶シリコンのベース
１３ａ、またフィールド酸化膜１５の上の砂地で示す部
分はベースコンタクトとなる多結晶（３） シリコン（ポリシリコン）層１３ｂで、Ｎ−形単結晶シ
リコンのベース１３ａ上にＮ＋形のエミッタ１４が形成
されている。
なお第２図において、１８はＮ 形のコレクタコンタク
ト層、１６は５ｉ０２のパッシベーション（絶縁）膜、
Ｃ，Ｅ、Ｂはそれぞれコレクタ、エミッタ、ベース電極
窓を示す。図示のＢＪＴにおいて、ベース１３ａの面積
は小に形成し得るため、前記した寄生容量（Ｃｃｂ）は
小になった。
ト層、１６は５ｉ０２のパッシベーション（絶縁）膜、
Ｃ，Ｅ、Ｂはそれぞれコレクタ、エミッタ、ベース電極
窓を示す。図示のＢＪＴにおいて、ベース１３ａの面積
は小に形成し得るため、前記した寄生容量（Ｃｃｂ）は
小になった。
（３）従来技術と問題点
しかし、ベース１３ａとポリシリコン層１３ｂはシリコ
ン層１３が５００〜１０００人程度に薄く形成されてい
るので、ベース電極メタルの抵抗が高（なり、前記した
Ｒｂｂ ′を小にすることができない。すなわち、第２
図に示すＢＪＴは、従来の技術によるＢＪＴの寄生容量
は改善するがベース抵抗（Ｒｂｂ’）を小にすることは
できず、ＢＪＴのスイッチング速度向上の面からなお問
題が残されている。
ン層１３が５００〜１０００人程度に薄く形成されてい
るので、ベース電極メタルの抵抗が高（なり、前記した
Ｒｂｂ ′を小にすることができない。すなわち、第２
図に示すＢＪＴは、従来の技術によるＢＪＴの寄生容量
は改善するがベース抵抗（Ｒｂｂ’）を小にすることは
できず、ＢＪＴのスイッチング速度向上の面からなお問
題が残されている。
（４）発明の目的
本発明は上記従来の問題点に鑑み、外部ベー（４）
ス抵抗をコンタクト抵抗の寄与のみにまで減少する構造
ｆもったスイッチング速度の向上せしめられたＢＪＴを
提供することを目的とする。
ｆもったスイッチング速度の向上せしめられたＢＪＴを
提供することを目的とする。
（５）発明の構成
そしてこの目的は本発明によれば、通常の工程に従い埋
没拡散の終了した基板上に基板と逆導電型および同導電
型に順次エピタキシャル成長を行う工程、活性領域以外
に絶縁膜を形成する工程、前記エピタキシャル層上から
前記絶縁膜上に延在する高融点金属層と第２の絶縁膜と
を引続き形成する工程、前記第２絶縁膜をベース電極状
にパターニングしバターニングされた第２絶縁膜をマス
クにして高融点金属層をサイドエツチングを伴う如くエ
ツチングする工程、分子線エピタキシャル法でＮ＋形に
ドープされたシリコン層を成長し、次いでこのシリコン
層のエミッタとコレクタ以外を除去する工程、およびコ
レクタ、エミッタ、ベース電極を形成する工程から成る
半導体装置の製造方法を提供することによって達成され
る。
没拡散の終了した基板上に基板と逆導電型および同導電
型に順次エピタキシャル成長を行う工程、活性領域以外
に絶縁膜を形成する工程、前記エピタキシャル層上から
前記絶縁膜上に延在する高融点金属層と第２の絶縁膜と
を引続き形成する工程、前記第２絶縁膜をベース電極状
にパターニングしバターニングされた第２絶縁膜をマス
クにして高融点金属層をサイドエツチングを伴う如くエ
ツチングする工程、分子線エピタキシャル法でＮ＋形に
ドープされたシリコン層を成長し、次いでこのシリコン
層のエミッタとコレクタ以外を除去する工程、およびコ
レクタ、エミッタ、ベース電極を形成する工程から成る
半導体装置の製造方法を提供することによって達成され
る。
（６）発明の実施例
（５）
以下本発明の実施例を図面によって詳述する。
第３図にアイソプレーナー構造に関して本発明の方法を
実施する場合のＢＪＴの要部が断面図で示される。先ず
同図（ａｌに示されるように、Ｐ−形シリコン基板２１
に通常の技術でＮ＋形埋没層２２を形成した後に、数千
人から１μｍの厚さにＮ−形エピタキシャル層２３、数
百から千人程度のきわめて薄いＰ−形エピタキシャル層
２４を成長させる。
実施する場合のＢＪＴの要部が断面図で示される。先ず
同図（ａｌに示されるように、Ｐ−形シリコン基板２１
に通常の技術でＮ＋形埋没層２２を形成した後に、数千
人から１μｍの厚さにＮ−形エピタキシャル層２３、数
百から千人程度のきわめて薄いＰ−形エピタキシャル層
２４を成長させる。
、：、（７）Ｎ−Ｐ−形構造は、分子線エピタキシャル
成長法（ＭＢＥ法）の変問ドーピング（ＭＤ）を利用し
て容易に形成される。またはそれに代えて、Ｎ−形エピ
タキシャル層２３は通常の化学気相成長法（ＣＶＤ法）
で成長し、Ｐ−形エピタキシャル層２４のみをＭＢＥ法
で形成してもよい。なお、Ｐ−形エピタキシャル層２４
はイオン注入法等によって形成することも可能であるが
、それが適当でないときＭＢＥ法は効果的である。なお
問においては、Ｐ一層の濃度プロファイルの制御が任意
になしうるという利点もある。
成長法（ＭＢＥ法）の変問ドーピング（ＭＤ）を利用し
て容易に形成される。またはそれに代えて、Ｎ−形エピ
タキシャル層２３は通常の化学気相成長法（ＣＶＤ法）
で成長し、Ｐ−形エピタキシャル層２４のみをＭＢＥ法
で形成してもよい。なお、Ｐ−形エピタキシャル層２４
はイオン注入法等によって形成することも可能であるが
、それが適当でないときＭＢＥ法は効果的である。なお
問においては、Ｐ一層の濃度プロファイルの制御が任意
になしうるという利点もある。
次に同図（ｂｌに示される如く、通常の選択酸化（６）
法により活性領域以外を選択酸化して酸化膜２５を形成
する。なお図において２６はアイソレーション領域を示
す。引続きイオン注入法によってＮ 形のコレクタコン
タクト層２７を形成する。。
する。なお図において２６はアイソレーション領域を示
す。引続きイオン注入法によってＮ 形のコレクタコン
タクト層２７を形成する。。
次に同図（１１，１に示される如く、全面に数百から千
人程度の厚さに金（Ａｕ）の如き高融点金属ＪＷ２Ｂを
形成する。それの形成は通常の蒸着またはスパッタによ
ってもよいが、これらの方法によると基板に損傷が与え
られることがあり、またアニールが必要であるので、低
温プロセスに適したＭＢＥを利用する。ＭＢＥで高融点
金属層２８を形成すると、アロイ工程を必要とすること
なく、良好なオーミックコンタクトが得られる利点もあ
る。引続き例えばＣＶＤ法で二酸化シリコン（５ｔＯ２
）の絶縁膜２９を形成する。
人程度の厚さに金（Ａｕ）の如き高融点金属ＪＷ２Ｂを
形成する。それの形成は通常の蒸着またはスパッタによ
ってもよいが、これらの方法によると基板に損傷が与え
られることがあり、またアニールが必要であるので、低
温プロセスに適したＭＢＥを利用する。ＭＢＥで高融点
金属層２８を形成すると、アロイ工程を必要とすること
なく、良好なオーミックコンタクトが得られる利点もあ
る。引続き例えばＣＶＤ法で二酸化シリコン（５ｔＯ２
）の絶縁膜２９を形成する。
次に同図（ｄ）に示される如く、絶縁膜２９をベース電
極状にパターニングし、絶縁膜をマスクに高融点金属層
２８をエツチングする。このとき図示の空洞３０が形成
されるサイドエツチングが進むように例えば高融点金属
層２日が金で形成されているときは王水を用いる。
極状にパターニングし、絶縁膜をマスクに高融点金属層
２８をエツチングする。このとき図示の空洞３０が形成
されるサイドエツチングが進むように例えば高融点金属
層２日が金で形成されているときは王水を用いる。
空洞３０の部分を５ｔＯ２層で埋めたい場合は、上記し
たサイドエツチングを伴うエツチングに代えて、異方性
エツチングで絶縁膜２９と高融点金属層２８とを真直ぐ
に（基板に対し垂直方向に）エツチングし、次いで全面
に再び５ｔ（ｈ膜を成長し、この５ｉ０２膜を異方性エ
ツチングで除去してもよい。
たサイドエツチングを伴うエツチングに代えて、異方性
エツチングで絶縁膜２９と高融点金属層２８とを真直ぐ
に（基板に対し垂直方向に）エツチングし、次いで全面
に再び５ｔ（ｈ膜を成長し、この５ｉ０２膜を異方性エ
ツチングで除去してもよい。
いずれのエツチングを用いるにせよ、Ｐ−形エピタキシ
ャル層２４のエツチングによって露出された部分２４ａ
が内部ベース、その他の部分が外部ベース２４ｂとなる
。内部ベース２４ａ 、 外ｔａベース２４ｂ共に数百
から千人程度に薄くかつ均一に形成され、外部ベース２
４ｂはベース電極メタルとなる高融点金属層２８と前記
した如く良好なオーミックコンタクトをとっている。
ャル層２４のエツチングによって露出された部分２４ａ
が内部ベース、その他の部分が外部ベース２４ｂとなる
。内部ベース２４ａ 、 外ｔａベース２４ｂ共に数百
から千人程度に薄くかつ均一に形成され、外部ベース２
４ｂはベース電極メタルとなる高融点金属層２８と前記
した如く良好なオーミックコンタクトをとっている。
次に同図（ｅ）に示される如く、Ｎ 形にドープされた
シリコン層をＭＢＥ法で形成し、エミッタ３１、コレク
タ３２以外を除去する。エミッタ３１とベース電極とな
る高融点金属層２日との間の距離ｄはサイドエツチング
された部分のｌ】で、このシリコン層の基板２１の露出
した部分上の部分は単結晶シリコン層、酸化膜２５の上
の砂地部分で示す部分は多結晶シリコン（ポリシリコン
）層となる。引続きベース電極窓を窓開きする。
シリコン層をＭＢＥ法で形成し、エミッタ３１、コレク
タ３２以外を除去する。エミッタ３１とベース電極とな
る高融点金属層２日との間の距離ｄはサイドエツチング
された部分のｌ】で、このシリコン層の基板２１の露出
した部分上の部分は単結晶シリコン層、酸化膜２５の上
の砂地部分で示す部分は多結晶シリコン（ポリシリコン
）層となる。引続きベース電極窓を窓開きする。
最後に同図（ｆｌに示される如くコレクタ電極３３、エ
ミッタ電極３４、ベース電極３５を形成する。
ミッタ電極３４、ベース電極３５を形成する。
以上はアイソプレーナによる実施例であったが、ＬＯＣ
Ｏ３法により酸化膜を形成する代りに、素子分離領域の
エピタキシャル層ないし半導体基板をエツチング除去し
、形成された溝を酸化、気相成長法、蒸着法、スパッタ
ー法等により、あるいはそれらの組合せによる絶縁膜で
充填する方法を利用してよいことは明らかである。また
、その方が不純物再分布を防ぐことができるので好まし
い。
Ｏ３法により酸化膜を形成する代りに、素子分離領域の
エピタキシャル層ないし半導体基板をエツチング除去し
、形成された溝を酸化、気相成長法、蒸着法、スパッタ
ー法等により、あるいはそれらの組合せによる絶縁膜で
充填する方法を利用してよいことは明らかである。また
、その方が不純物再分布を防ぐことができるので好まし
い。
（７）発明の効果
以上、詳細に説明したように、本発明の方法によるとき
は、ＭＢＥを利用することにより、外部ベースと内部ベ
ースの厚さが均一に薄く保たれ、かつ、外部ベースとオ
ーミックコンタクトをとっ（９） たベース電極メタルはエミッタからサブミクロン以下の
距離のところに設けられ、かつ、エミ・ツタは内部ベー
ス上に形成されるから、寄生容量とベース抵抗を小に抑
え、スイッチング速度の改善されたＢＪＴを製造するに
効果大である。
は、ＭＢＥを利用することにより、外部ベースと内部ベ
ースの厚さが均一に薄く保たれ、かつ、外部ベースとオ
ーミックコンタクトをとっ（９） たベース電極メタルはエミッタからサブミクロン以下の
距離のところに設けられ、かつ、エミ・ツタは内部ベー
ス上に形成されるから、寄生容量とベース抵抗を小に抑
え、スイッチング速度の改善されたＢＪＴを製造するに
効果大である。
第１図と第２図は従来技術によるアイソプレーナーＢＪ
Ｔの断面図、第３図は本発明の半導体製造方法を実施す
る工程における当該装置の要部の断面図である。 ２ｌ−Ｐ−形シリコン基板、２２−Ｎ 形埋没層、２
３・−・Ｎ−形エピタキシャル層、２４・−・Ｐ−形エ
ピタキシャル層、２４ａ −内部ベース、２４ｂ−外部
ベース、２５−Ｍ化膜、２６−アイソレーション領域、
２７− コレクタコンタクト層、２８−高融点金属層、
２９−・絶縁膜、３〇−空洞、３Ｌ−エミッタ、３２−
コレクタ、３３− コレクタ電極、３４−・−エミ
ッタ電極、３５−ベース電極（１０） 第 １ 図 第２図 ４ 第・３ 第３図 （ａ） 図
Ｔの断面図、第３図は本発明の半導体製造方法を実施す
る工程における当該装置の要部の断面図である。 ２ｌ−Ｐ−形シリコン基板、２２−Ｎ 形埋没層、２
３・−・Ｎ−形エピタキシャル層、２４・−・Ｐ−形エ
ピタキシャル層、２４ａ −内部ベース、２４ｂ−外部
ベース、２５−Ｍ化膜、２６−アイソレーション領域、
２７− コレクタコンタクト層、２８−高融点金属層、
２９−・絶縁膜、３〇−空洞、３Ｌ−エミッタ、３２−
コレクタ、３３− コレクタ電極、３４−・−エミ
ッタ電極、３５−ベース電極（１０） 第 １ 図 第２図 ４ 第・３ 第３図 （ａ） 図
Claims (1)
- 埋没層形成のための拡散の終了した基板上に前記基板と
は逆導電型および同導電型にエピタキシャル層を順次成
長させる工程、活性領域以外は絶縁膜を形成する工程、
前記エピタキシャル層上から前記絶縁膜上に延在する高
融点金属層を形成する工程、前記高融点金属層上に第２
の絶縁膜を形成する工程、前記第２絶縁膜をベース電極
状にバターニングし、パターニングされた第２絶縁膜を
マスクに前記高融点金属層をサイドエツチングが進行す
る如くにエツチングする工程、基板とは逆導電型の半導
体層を成長し、少なくともエミッタ領域を該半導体層で
形成する工程、コレクタ、エミッタおよびベース電極を
形成する工程を含む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11312382A JPS594073A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11312382A JPS594073A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS594073A true JPS594073A (ja) | 1984-01-10 |
Family
ID=14604103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11312382A Pending JPS594073A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS594073A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0366132A (ja) * | 1989-08-03 | 1991-03-20 | Mitsubishi Electric Corp | バイポーラ・トランジスタ及びその製造方法 |
| US5262336A (en) * | 1986-03-21 | 1993-11-16 | Advanced Power Technology, Inc. | IGBT process to produce platinum lifetime control |
| JPH0612811U (ja) * | 1990-12-27 | 1994-02-18 | ミップス株式会社 | 伸縮パイプの構造 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4839174A (ja) * | 1971-09-22 | 1973-06-08 | ||
| JPS504433A (ja) * | 1973-05-18 | 1975-01-17 |
-
1982
- 1982-06-30 JP JP11312382A patent/JPS594073A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4839174A (ja) * | 1971-09-22 | 1973-06-08 | ||
| JPS504433A (ja) * | 1973-05-18 | 1975-01-17 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5262336A (en) * | 1986-03-21 | 1993-11-16 | Advanced Power Technology, Inc. | IGBT process to produce platinum lifetime control |
| JPH0366132A (ja) * | 1989-08-03 | 1991-03-20 | Mitsubishi Electric Corp | バイポーラ・トランジスタ及びその製造方法 |
| JPH0612811U (ja) * | 1990-12-27 | 1994-02-18 | ミップス株式会社 | 伸縮パイプの構造 |
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