JPS60253267A - ヘテロ接合バイポ−ラトランジスタおよびその製造方法 - Google Patents
ヘテロ接合バイポ−ラトランジスタおよびその製造方法Info
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- JPS60253267A JPS60253267A JP10879484A JP10879484A JPS60253267A JP S60253267 A JPS60253267 A JP S60253267A JP 10879484 A JP10879484 A JP 10879484A JP 10879484 A JP10879484 A JP 10879484A JP S60253267 A JPS60253267 A JP S60253267A
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Classifications
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/6631—Bipolar junction transistors [BJT] with an active layer made of a group 13/15 material
- H01L29/66318—Heterojunction transistors
-
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
- H01L21/743—Making of internal connections, substrate contacts
-
- H—ELECTRICITY
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、化合物半導体を用いたヘテロ接合バイポーラ
トランジスタおよびそのＩｆ造右方法関する。
トランジスタおよびそのＩｆ造右方法関する。
（発明の技術的背景とその問題点〕
ＧａＡＳ等の化合物半導体を用いたヘテロ接合バイポー
ラトランジスタは、次代の高速デバイスとして注目され
ている。縦方向寸法を制御した良質なヘテロ接合の形成
は、現在、分子線エピタキシー（ＭＢＥ）法、有機金属
を用いた気相成長（ＭＯＣＶＤ）法等のエピタキシャル
成長技術が不可欠と考えられている。
ラトランジスタは、次代の高速デバイスとして注目され
ている。縦方向寸法を制御した良質なヘテロ接合の形成
は、現在、分子線エピタキシー（ＭＢＥ）法、有機金属
を用いた気相成長（ＭＯＣＶＤ）法等のエピタキシャル
成長技術が不可欠と考えられている。
第１図は、半絶縁性ＧａＡＳ基板を用いた従来のへテロ
接合バイポーラトランジスタの一例を示している。この
構造は次のようにしてつくられる。
接合バイポーラトランジスタの一例を示している。この
構造は次のようにしてつくられる。
半絶縁性ＧａＡＳ基板１１に、ＭＢＥ法またはＭＯＣＶ
Ｄ法により、コレクタとなるｎ型ＧａＡＳ層１２．ベー
スとなるｐ型ＧａＡｓ）１１３．エミッタとなるｎ型Ａ
ｌＧａＡｓ層１４．エミッタのオーミックコンタクトを
取り易くするためのｎ＋型ＧａＡＳ層１５を順次エピタ
キシャル成長させる。この後ｎ＋型ＧａＡｓ層１５をエ
ミッタ領域にのみ残してエツチングし、例えば３ｅをイ
オン注入してｐ＋型外部ベース層１６を形成する。そし
てメサエッチングによりコレクタ層を露出させ、全体を
絶縁膜１７で覆った後エミッタ、コレクタ。
Ｄ法により、コレクタとなるｎ型ＧａＡＳ層１２．ベー
スとなるｐ型ＧａＡｓ）１１３．エミッタとなるｎ型Ａ
ｌＧａＡｓ層１４．エミッタのオーミックコンタクトを
取り易くするためのｎ＋型ＧａＡＳ層１５を順次エピタ
キシャル成長させる。この後ｎ＋型ＧａＡｓ層１５をエ
ミッタ領域にのみ残してエツチングし、例えば３ｅをイ
オン注入してｐ＋型外部ベース層１６を形成する。そし
てメサエッチングによりコレクタ層を露出させ、全体を
絶縁膜１７で覆った後エミッタ、コレクタ。
ベースの各電極１８．１９．２０を形成する。
単体のへテロ接合バイポーラトランジスタとしては、上
記構造、製法で基本的に問題はない。しかしながら、ヘ
テロ接合バイポーラトランジスタを集積化する場合には
、いくつかの解決すべき問題がある。即ち第１図のよう
なメサ構造では、集積化した場合に表面の凹凸が素子間
配線の段切れの原因となり、また微細加工を困難にする
。また、メサ構造は一素子を小さくしに＜＜、本質的に
集積化に馴染まない。従ってＧａＡＳヘテロ接合バイポ
ーラトランジスタを集積化するには、これをプレーナ構
造とすることが必要となる。３ｉを用いたバイポーラト
ランジスタ集積回路ではプレーナ構造とすることが周知
である。しかしその技術をそのままＧａＡＳ集積回路と
して応用することはできない。即ちヘテロ接合バイポー
ラトランジスタでは通常ベース領域の不純物濃度が５×
１０１８〜１０１９と最も高く、これをｎ型に反転する
ことは困難である。従って、コレクタ取りだしのために
ｎ型不純物を拡散してｐ型ベース層を反転させてｎ＋型
層を得ることができない。ＧａＡＳの場合、ｎ型不純物
としてＢｅ、Ｍｏ、Ｚｎなどが用いられ、ｎ型不純物と
して３，３ｅ、３ ｉなどが用いられるが、例えばＢｅ
をイオン注入して高濃度ｐ＋型層を得ることはできるの
に対して、５− ｎ型不純物をイオン注入して高濃度ｎ＋型層を得ること
は困難だからである。またこのような高濃度ｎ型層がた
とえできるとしても、不純物の活性化のためには高温熱
処理が不可欠であり、これは既にエピタキシャル成長に
より形成されているヘテロ接合の特性に悪影響を与える
。
記構造、製法で基本的に問題はない。しかしながら、ヘ
テロ接合バイポーラトランジスタを集積化する場合には
、いくつかの解決すべき問題がある。即ち第１図のよう
なメサ構造では、集積化した場合に表面の凹凸が素子間
配線の段切れの原因となり、また微細加工を困難にする
。また、メサ構造は一素子を小さくしに＜＜、本質的に
集積化に馴染まない。従ってＧａＡＳヘテロ接合バイポ
ーラトランジスタを集積化するには、これをプレーナ構
造とすることが必要となる。３ｉを用いたバイポーラト
ランジスタ集積回路ではプレーナ構造とすることが周知
である。しかしその技術をそのままＧａＡＳ集積回路と
して応用することはできない。即ちヘテロ接合バイポー
ラトランジスタでは通常ベース領域の不純物濃度が５×
１０１８〜１０１９と最も高く、これをｎ型に反転する
ことは困難である。従って、コレクタ取りだしのために
ｎ型不純物を拡散してｐ型ベース層を反転させてｎ＋型
層を得ることができない。ＧａＡＳの場合、ｎ型不純物
としてＢｅ、Ｍｏ、Ｚｎなどが用いられ、ｎ型不純物と
して３，３ｅ、３ ｉなどが用いられるが、例えばＢｅ
をイオン注入して高濃度ｐ＋型層を得ることはできるの
に対して、５− ｎ型不純物をイオン注入して高濃度ｎ＋型層を得ること
は困難だからである。またこのような高濃度ｎ型層がた
とえできるとしても、不純物の活性化のためには高温熱
処理が不可欠であり、これは既にエピタキシャル成長に
より形成されているヘテロ接合の特性に悪影響を与える
。
本発明の目的は、集積化に適したプレーナ構造のへテロ
接合バイポーラトランジスタを提供することにある。
接合バイポーラトランジスタを提供することにある。
本発明の他の目的は、プレーナ構造のへテロ接合バイポ
ーラトランジスタを得るための好ましい製造方法を提供
することにある。
ーラトランジスタを得るための好ましい製造方法を提供
することにある。
本発明にがかるヘテロ接合バイポーラトランジスタは、
化合物半導体基板に、エミッタ接合、コレクタ接合の少
なくとも一方がヘテロ接合となるようにコレクタ、ベー
ス、エミッタとなる半導体層を順次エピタキシャル成長
させたウェーハを用いて構成されるものであって、コレ
クタ電極を、６− 側面が絶縁膜によりベース層から分離された埋込み金属
により構成してブレーナ構造としたことを特徴とする。
化合物半導体基板に、エミッタ接合、コレクタ接合の少
なくとも一方がヘテロ接合となるようにコレクタ、ベー
ス、エミッタとなる半導体層を順次エピタキシャル成長
させたウェーハを用いて構成されるものであって、コレ
クタ電極を、６− 側面が絶縁膜によりベース層から分離された埋込み金属
により構成してブレーナ構造としたことを特徴とする。
本発明の方法は、化合物半導体基板に、エミッタ接合、
コレクタ接合の少なくとも一方がヘテロ接合となるよう
にコレクタ、ベース、エミッタとなる半導体層を順次エ
ピタキシャル成長させ、イオン注入により外部ベース層
を形成した後、コレクタ電極取り出し領域に絶縁膜を埋
込み、この埋込み絶縁膜に孔を開けてコレクタ電極とな
る金属を埋め込んでブレーナ構造のへテロ接合バイポー
ラトランジスタを得ることを特徴とする。
コレクタ接合の少なくとも一方がヘテロ接合となるよう
にコレクタ、ベース、エミッタとなる半導体層を順次エ
ピタキシャル成長させ、イオン注入により外部ベース層
を形成した後、コレクタ電極取り出し領域に絶縁膜を埋
込み、この埋込み絶縁膜に孔を開けてコレクタ電極とな
る金属を埋め込んでブレーナ構造のへテロ接合バイポー
ラトランジスタを得ることを特徴とする。
本発明によるヘテロ接合バイポーラトランジスタはブレ
ーナ構造であるため、集積化した場合に素子間接続の配
線の段切れが防止され、また微細加工も容易になる。ま
たメサ構造に比べて一素子の占有面積を小さくすること
ができるため、高集積化が可能となる。
ーナ構造であるため、集積化した場合に素子間接続の配
線の段切れが防止され、また微細加工も容易になる。ま
たメサ構造に比べて一素子の占有面積を小さくすること
ができるため、高集積化が可能となる。
また本発明の方法によれば、絶縁膜の埋込みと金属の埋
込みを利用することにより、ブレーナ構造に必須の深い
コレクタ電極取りだしを、簡単に、しかも既に形成され
ているヘテロ接合に悪影響を与えることなく行なうこと
ができる。
込みを利用することにより、ブレーナ構造に必須の深い
コレクタ電極取りだしを、簡単に、しかも既に形成され
ているヘテロ接合に悪影響を与えることなく行なうこと
ができる。
第２図はエミッタ接合にＡ Ｉ ＧａＡｓ／ＧａＡＳヘ
テロ接合を用いた一実施例の集積化バイポーラトランジ
スタの構造を示す。第３図（ａ）〜（ｆ）はその製造工
程を示す。以下その構造と製造工程を第３図（ａ）〜（
ｆ）を参照して説明する。
テロ接合を用いた一実施例の集積化バイポーラトランジ
スタの構造を示す。第３図（ａ）〜（ｆ）はその製造工
程を示す。以下その構造と製造工程を第３図（ａ）〜（
ｆ）を参照して説明する。
半絶縁性ＧａＡＳ基板２１に、コレクタ層となるｎ＋型
Ｇ、ａＡｓ層２２およびｎ型ＧａＡＳ１２３、ベース層
となるｐ型ＧａＡＳ層２４、エミツタ層となるｎ型Ａｌ
ＧａＡｓ！２５、エミッタのオーミックコンタクトを取
り易くするためのキャップ層となるｎ＋型ＧａＡＳ層２
６を順次ＭＢＥ法によりエピタキシャル成長させる（ａ
）。例えば、ｎ＋型ＧａＡＳ層２２はＳｌを２Ｘ１０１
”／ｒ、ｍ３ドープした３０００人のｎ＋型層、ｎ型層
２３は同じ＜Ｓｔを５ Ｘ １０１６／ｃｍ３ ドープ
した５０００人のｎ型層どし、ｎ型層２４はＢｅを１×
１０１８／ｃｍ３ドープした１ ０００人（７）ｌ）型
層とし、ｎ型層２５はＳｉをＩ Ｘ １０” ／ｃｔｎ
３ドープしたｎ型層（ＡＩのモル比は０．３）とし、ｎ
１型層２６はＳｉを２ Ｘ １０１８／ｃｍ３ドープし
た１ ０００人のｎ型層とする。次に素子領域をマスク
（図示せず）で覆い、素子分離領域に反応性イオンエツ
チング（ＲＩＥ）法により基板に達する深さの溝を形成
し、この溝に素子分離用絶縁膜２７を埋込む（ｂ）。こ
の絶縁膜２７の埋込み工程は例えば、プラズマＣＶＤ法
により薄い５１０２膜を形成した後、液状５ｉ０２（ス
ピンオンシリカ）を、１１０００ｒｐ、１５ｍ１ｎで２
度コーティングし、４００℃で熱処理して埋め込んで表
面が平坦になるようにする。この後、エミッタ領域にマ
スク（図示せず）を形成し、不要なｎ１型層２６をエツ
チング除去した後、Ｂｅを１×１０” ／ｃｄ、１５０
ＫｅＶでイオン注入し、７００℃、２秒の赤外線による
フラッシュアニール９− を施してｐ＋梨型外ベース層２８を形成する（Ｃ）。こ
のとき外部ベース層２８は表面から５０００人の深さま
で略１×１０１８／ｃＩＲ３のｐ＋型となる。次いでコ
レクタ電極取出し領域に開口を持つマスク（図示せず）
を形成し、ＲＩＥ法によりｎ１型ＧａＡＳ層２２に達す
る深さに孔を開け、ここに素子分離用絶縁膜２７と同じ
手法で絶縁膜２９を埋込む（ｄ）。この後全面にＣＶＤ
５ ｉ ０２膜のような絶縁膜３０を形成し、再度コレ
クタ電極取り出し領域に開口（先の開口より小さい）を
持つマスクを形成して、ＲＩＥ法により絶縁膜２９にこ
れを貫通する孔を開け、この孔にＡｕＧｅ／Ａｕを埋め
込んでコレクタ電極３１とする（ｅ）。この金属埋込み
は例えば、その前のＲＩＥに用いたマスクをリフトオフ
材としたリフトオフ加工により容易に行われる。次にエ
ミッタ領域にコンタクト孔を開けてＡｕＧｅ／Ａｕから
なるエミッタ電極３２を、外部ベース領域にコンタクト
孔を開けてＡＵ／ＡｕＺｎからなるベース電極３３を、
それぞれリフトオフ加工により形成し、最後に素１０− 子間の内部配線３４をＴｉ／Ｐｔ／Ａｕにより形成して
完成する（ｆ）。
Ｇ、ａＡｓ層２２およびｎ型ＧａＡＳ１２３、ベース層
となるｐ型ＧａＡＳ層２４、エミツタ層となるｎ型Ａｌ
ＧａＡｓ！２５、エミッタのオーミックコンタクトを取
り易くするためのキャップ層となるｎ＋型ＧａＡＳ層２
６を順次ＭＢＥ法によりエピタキシャル成長させる（ａ
）。例えば、ｎ＋型ＧａＡＳ層２２はＳｌを２Ｘ１０１
”／ｒ、ｍ３ドープした３０００人のｎ＋型層、ｎ型層
２３は同じ＜Ｓｔを５ Ｘ １０１６／ｃｍ３ ドープ
した５０００人のｎ型層どし、ｎ型層２４はＢｅを１×
１０１８／ｃｍ３ドープした１ ０００人（７）ｌ）型
層とし、ｎ型層２５はＳｉをＩ Ｘ １０” ／ｃｔｎ
３ドープしたｎ型層（ＡＩのモル比は０．３）とし、ｎ
１型層２６はＳｉを２ Ｘ １０１８／ｃｍ３ドープし
た１ ０００人のｎ型層とする。次に素子領域をマスク
（図示せず）で覆い、素子分離領域に反応性イオンエツ
チング（ＲＩＥ）法により基板に達する深さの溝を形成
し、この溝に素子分離用絶縁膜２７を埋込む（ｂ）。こ
の絶縁膜２７の埋込み工程は例えば、プラズマＣＶＤ法
により薄い５１０２膜を形成した後、液状５ｉ０２（ス
ピンオンシリカ）を、１１０００ｒｐ、１５ｍ１ｎで２
度コーティングし、４００℃で熱処理して埋め込んで表
面が平坦になるようにする。この後、エミッタ領域にマ
スク（図示せず）を形成し、不要なｎ１型層２６をエツ
チング除去した後、Ｂｅを１×１０” ／ｃｄ、１５０
ＫｅＶでイオン注入し、７００℃、２秒の赤外線による
フラッシュアニール９− を施してｐ＋梨型外ベース層２８を形成する（Ｃ）。こ
のとき外部ベース層２８は表面から５０００人の深さま
で略１×１０１８／ｃＩＲ３のｐ＋型となる。次いでコ
レクタ電極取出し領域に開口を持つマスク（図示せず）
を形成し、ＲＩＥ法によりｎ１型ＧａＡＳ層２２に達す
る深さに孔を開け、ここに素子分離用絶縁膜２７と同じ
手法で絶縁膜２９を埋込む（ｄ）。この後全面にＣＶＤ
５ ｉ ０２膜のような絶縁膜３０を形成し、再度コレ
クタ電極取り出し領域に開口（先の開口より小さい）を
持つマスクを形成して、ＲＩＥ法により絶縁膜２９にこ
れを貫通する孔を開け、この孔にＡｕＧｅ／Ａｕを埋め
込んでコレクタ電極３１とする（ｅ）。この金属埋込み
は例えば、その前のＲＩＥに用いたマスクをリフトオフ
材としたリフトオフ加工により容易に行われる。次にエ
ミッタ領域にコンタクト孔を開けてＡｕＧｅ／Ａｕから
なるエミッタ電極３２を、外部ベース領域にコンタクト
孔を開けてＡＵ／ＡｕＺｎからなるベース電極３３を、
それぞれリフトオフ加工により形成し、最後に素１０− 子間の内部配線３４をＴｉ／Ｐｔ／Ａｕにより形成して
完成する（ｆ）。
こうして得られたＡ Ｉ ＧａＡｓ／ＧａＡｓヘテロ接
合バイポーラ１〜ランジスタは、ｆ Ｔ 弁１０ ＧＨ
ｚ、ｈｐＥ＃３００と優れた性能を示した。このバイポ
ーラトランジスタはプレーナ構造となっているから、内
部配線の段切れがなく、またメサ構造に比べて素子占有
面積が小さいため高集積化が可能である。またブレーナ
構造を得るための方法として、ＲＩＥによるエツチング
、絶縁膜埋込み。
合バイポーラ１〜ランジスタは、ｆ Ｔ 弁１０ ＧＨ
ｚ、ｈｐＥ＃３００と優れた性能を示した。このバイポ
ーラトランジスタはプレーナ構造となっているから、内
部配線の段切れがなく、またメサ構造に比べて素子占有
面積が小さいため高集積化が可能である。またブレーナ
構造を得るための方法として、ＲＩＥによるエツチング
、絶縁膜埋込み。
金属埋込みを利用してコレクタ電極を埋込む手法を採っ
ており、外部ベース形成にフラッシュアニールを施す他
、高温長時間の熱工程を要しないため既に形成されてい
るヘテロ接合に悪影響を与えることがなく、信頼性の高
いヘテロ接合バイポーラトランジスタを容易につくるこ
とができる。
ており、外部ベース形成にフラッシュアニールを施す他
、高温長時間の熱工程を要しないため既に形成されてい
るヘテロ接合に悪影響を与えることがなく、信頼性の高
いヘテロ接合バイポーラトランジスタを容易につくるこ
とができる。
次に素子分離を外部ベース形成後に、且つ素子分離領域
とコレクタ電極取出し領域の絶縁膜埋込みをプラズマＣ
ＶＤのみにより行なうようにした実施例を第４図（ａ）
〜（ｊ）を参照して説明する。半絶縁性ＱａＡｓ基板４
１に、７００℃のＭＢＥ法により、３０００人のｎ＋型
ＧａＡ３層４２．５０００人のｎ型ＧａＡＳ層４３．１
０００人のｐ型ＧａＡＳ層４４．３０００人のｎ型Ａｌ
ＧａＡｓ層４５．１０００人のｎ＋＋ＧａＡｓ層４６を
順次エピタキシャル成長させる（ａ）。ここまでは先の
実施例と基本的に同じである。この後、１μｍのＣＶＤ
５ ｉ ０２膜４７によりマスクを形成し、不要なｎ＋
型ＧａＡＳ層４６をエツチングしてから、ＭＯをイオン
注入してｐ＋型郊外部ベース層４８形成する（ｂ）。Ｍ
Ｏイオン注入条件は例えば、２００ＫｅＶ、Ｉ Ｘｌ
０” ／ｃｄとし、その後Ｎ２中で９００℃、１５ｓｅ
ｃの熱処理を行なう。この後８１０２膜４７を除去し、
改めて全面に５１０２膜４９を堆積して、フォトレジス
トによるマスク５０を形成し、ＲＩＥによリコレクタの
電極取り出し領域および素子分ｌＩｌ領域をエツチング
する（Ｃ）。このＲＩＥは、ＯｏＱ ５ ｔｏｒｒのＣ
ｊ２２ガスを用いて行ないｎ＋型（３ａＡｓ層４２に達
する深さに溝を掘る。この後マスク５０を除去し、形成
された溝の内コレクタ電極取出し領域に再度フォトレジ
ストによるマスク５１を形成し、再度ＲＩＥを行なって
素子分離領域の溝を基板４１に達するまで深くする（ｄ
）。次にマスク５１を除去し、基板に溝を埋める深さに
プラズマＣＶＤ５ ｉ ０２膜５２を堆積し、その表面
を７オトレジスト５３により平坦化する（ｅ）。
とコレクタ電極取出し領域の絶縁膜埋込みをプラズマＣ
ＶＤのみにより行なうようにした実施例を第４図（ａ）
〜（ｊ）を参照して説明する。半絶縁性ＱａＡｓ基板４
１に、７００℃のＭＢＥ法により、３０００人のｎ＋型
ＧａＡ３層４２．５０００人のｎ型ＧａＡＳ層４３．１
０００人のｐ型ＧａＡＳ層４４．３０００人のｎ型Ａｌ
ＧａＡｓ層４５．１０００人のｎ＋＋ＧａＡｓ層４６を
順次エピタキシャル成長させる（ａ）。ここまでは先の
実施例と基本的に同じである。この後、１μｍのＣＶＤ
５ ｉ ０２膜４７によりマスクを形成し、不要なｎ＋
型ＧａＡＳ層４６をエツチングしてから、ＭＯをイオン
注入してｐ＋型郊外部ベース層４８形成する（ｂ）。Ｍ
Ｏイオン注入条件は例えば、２００ＫｅＶ、Ｉ Ｘｌ
０” ／ｃｄとし、その後Ｎ２中で９００℃、１５ｓｅ
ｃの熱処理を行なう。この後８１０２膜４７を除去し、
改めて全面に５１０２膜４９を堆積して、フォトレジス
トによるマスク５０を形成し、ＲＩＥによリコレクタの
電極取り出し領域および素子分ｌＩｌ領域をエツチング
する（Ｃ）。このＲＩＥは、ＯｏＱ ５ ｔｏｒｒのＣ
ｊ２２ガスを用いて行ないｎ＋型（３ａＡｓ層４２に達
する深さに溝を掘る。この後マスク５０を除去し、形成
された溝の内コレクタ電極取出し領域に再度フォトレジ
ストによるマスク５１を形成し、再度ＲＩＥを行なって
素子分離領域の溝を基板４１に達するまで深くする（ｄ
）。次にマスク５１を除去し、基板に溝を埋める深さに
プラズマＣＶＤ５ ｉ ０２膜５２を堆積し、その表面
を７オトレジスト５３により平坦化する（ｅ）。
そしてＣＦ４を用いたＲＩＥによりエッチバックしてＳ
ｉＯ２膜５２が平坦に埋め込まれた状態を得る（ｆ）。
ｉＯ２膜５２が平坦に埋め込まれた状態を得る（ｆ）。
この後フォトレジストを塗布し、コレクタ電極部に開口
を有するマスク５４を形成して、ＣＦ４を用いたＲＩＥ
により５１０２ｍ１５２を貫通する孔を開け、コレクタ
電極５５となるＡｕＧｅ／Ａｕを約０．９μｍ被看１る
（Ｑ）、そしてマスク５４を除去することにより、不要
なＡｕＧｅ／Ａｕをリフトオフ加工して埋込みコレクタ
電極５５のみを残す。次いで再びフォトレジストにより
エミッタ電極部に開口を持つマスク５６を形成し、ＲＩ
Ｅによる孔開けを行ない、ＡｕＧｅ／Ａｕを約０．２μ
ｍ被着してエミッタ電極５１３− ７を形成する（ｈ）、そしてマスク５６によりリフトオ
フ加工する。この後再度フォトレジストによりベース電
極部に開口を持つマスク５８を形成し、ＲＩＥにより孔
開けを行ない、ＡＵ／ＡｕＺｎを約０．２μｍ被着して
ベース電極５９を形成する（ｉ）。そしてマスク５８を
除去してリフトオフ加工する。こうしてコレクタ、エミ
ッタ、ベースの各電極５５．５７．５９を形成した後、
オーミックコンタクトを良好にするためＮ２中で４００
℃、２ｍ＋ｎの熱処理を行ない、５０００人のＴｉ／Ｐ
ｔ／Ａｕを被着して内部配線６０を形成する（Ｊ）。
を有するマスク５４を形成して、ＣＦ４を用いたＲＩＥ
により５１０２ｍ１５２を貫通する孔を開け、コレクタ
電極５５となるＡｕＧｅ／Ａｕを約０．９μｍ被看１る
（Ｑ）、そしてマスク５４を除去することにより、不要
なＡｕＧｅ／Ａｕをリフトオフ加工して埋込みコレクタ
電極５５のみを残す。次いで再びフォトレジストにより
エミッタ電極部に開口を持つマスク５６を形成し、ＲＩ
Ｅによる孔開けを行ない、ＡｕＧｅ／Ａｕを約０．２μ
ｍ被着してエミッタ電極５１３− ７を形成する（ｈ）、そしてマスク５６によりリフトオ
フ加工する。この後再度フォトレジストによりベース電
極部に開口を持つマスク５８を形成し、ＲＩＥにより孔
開けを行ない、ＡＵ／ＡｕＺｎを約０．２μｍ被着して
ベース電極５９を形成する（ｉ）。そしてマスク５８を
除去してリフトオフ加工する。こうしてコレクタ、エミ
ッタ、ベースの各電極５５．５７．５９を形成した後、
オーミックコンタクトを良好にするためＮ２中で４００
℃、２ｍ＋ｎの熱処理を行ない、５０００人のＴｉ／Ｐ
ｔ／Ａｕを被着して内部配線６０を形成する（Ｊ）。
この実施例によっても先の実施例と同様の効果が得られ
る。
る。
次にコレクタ電極取出し領域と素子分離領域の絶縁膜埋
込みをイオン注入により行なうようにした実施例を第５
図（ａ）〜（ｆ）を参照して説明する。半絶縁性ＧａＡ
Ｓ基板６１にＭＢＥ法により、ｎ＋型ＧａＡＳ層６２．
ｎ型ＧａＡＳ層６３゜ｐ型ＧａＡＳ層６４．ｎ型Ａ Ｉ
ＧａＡＳ層６５゜１４− ｎ＋型ＧａＡＳ層６６をエピタキシャル成長させ（ａ）
、ＣＶＤ５１ｏ２１１１６７をマスクにしてＭＱのイ
オン注入により外部ベース層６８を形成する（ｂ）。こ
こまでは先の実施例と同じである。
込みをイオン注入により行なうようにした実施例を第５
図（ａ）〜（ｆ）を参照して説明する。半絶縁性ＧａＡ
Ｓ基板６１にＭＢＥ法により、ｎ＋型ＧａＡＳ層６２．
ｎ型ＧａＡＳ層６３゜ｐ型ＧａＡＳ層６４．ｎ型Ａ Ｉ
ＧａＡＳ層６５゜１４− ｎ＋型ＧａＡＳ層６６をエピタキシャル成長させ（ａ）
、ＣＶＤ５１ｏ２１１１６７をマスクにしてＭＱのイ
オン注入により外部ベース層６８を形成する（ｂ）。こ
こまでは先の実施例と同じである。
この後、全面にＣＶＤＳｉＯ２膜６９を形成し、１００
０人のＣａＦ２膜７０と１．５μｍのＡｕＩ！！７１に
よりマスクを形成して、素子分離領域およびコレクタ電
極取出し領域にＨ＋をイオン注入しｎ＋型ＧａＡｓ１６
２に達する深さのイオン注入層７２を形成する（Ｃ）。
０人のＣａＦ２膜７０と１．５μｍのＡｕＩ！！７１に
よりマスクを形成して、素子分離領域およびコレクタ電
極取出し領域にＨ＋をイオン注入しｎ＋型ＧａＡｓ１６
２に達する深さのイオン注入層７２を形成する（Ｃ）。
このとき、イオン注入条件は、１５０ＫｅＶ、１ ｘｌ
０ｆ Ｂ／ｃｄとする。そしてマスクを除去し、改め
て素子分離領域に開口を持つマスクを１０００人のＣａ
Ｆ２膜７３．１．５μｍのＡＵ膜７４により形成し、再
度Ｈ＋をイオン注入して基板６１に達する深さにイオン
注入層７２′を形成する（Ｃ）。このイオン注入条件は
、２００ＫｅＶ、Ｉ Ｘｌ ０” ／ｃｔｉとする。こ
うしてＨ＋イオン注入層７２．７２′を絶縁膜として素
子分離領域およびコレクタ電極取出し領域に埋め込んだ
状態が得られる。この後は先の実施例と同様に、ＲＩＥ
とリフトオフを利用した金属埋込みを繰返す事によって
、コレクタ。
０ｆ Ｂ／ｃｄとする。そしてマスクを除去し、改め
て素子分離領域に開口を持つマスクを１０００人のＣａ
Ｆ２膜７３．１．５μｍのＡＵ膜７４により形成し、再
度Ｈ＋をイオン注入して基板６１に達する深さにイオン
注入層７２′を形成する（Ｃ）。このイオン注入条件は
、２００ＫｅＶ、Ｉ Ｘｌ ０” ／ｃｔｉとする。こ
うしてＨ＋イオン注入層７２．７２′を絶縁膜として素
子分離領域およびコレクタ電極取出し領域に埋め込んだ
状態が得られる。この後は先の実施例と同様に、ＲＩＥ
とリフトオフを利用した金属埋込みを繰返す事によって
、コレクタ。
エミッタ、ベースの各電極７５，７６．７７を形成し、
内部配線７Ｂを形成して完成する（ｆ）。
内部配線７Ｂを形成して完成する（ｆ）。
この実施例によっても先の実施例と同様の効果が得られ
る。
る。
本発明は更に種々変形して実施することができる。例え
ば、イオン注入により絶縁層を形成するには、Ｈイオン
の他、Ｂイオン、Ｏイオンなどを用いることができる。
ば、イオン注入により絶縁層を形成するには、Ｈイオン
の他、Ｂイオン、Ｏイオンなどを用いることができる。
また、素子分離領域の絶縁膜埋込みとコレクタ電極取出
し領域の絶縁膜埋込みを、上記各実施例で示したいくつ
かの方法を組み合わせて別の方法とすることもできる。
し領域の絶縁膜埋込みを、上記各実施例で示したいくつ
かの方法を組み合わせて別の方法とすることもできる。
更に上記各実施例は、エミッタ側をヘテロ接合としたが
、本発明はコレクタ側をヘテロ接合とした場合にも有用
である。また本発明は、ＧａＡＳを用いた場合に限らず
、ＭＢＥやＭＯＣＶＤによるエピタキシャル成長を利用
してヘテロ接合を持つバイポーラトランジスタを形成す
る場合に同様に適用することができる。
、本発明はコレクタ側をヘテロ接合とした場合にも有用
である。また本発明は、ＧａＡＳを用いた場合に限らず
、ＭＢＥやＭＯＣＶＤによるエピタキシャル成長を利用
してヘテロ接合を持つバイポーラトランジスタを形成す
る場合に同様に適用することができる。
第１図は従来のＧａＡＳへテロ接合バイポーラトランジ
スタを示す図、第２図は本発明の一実施例のＧａＡＳヘ
テロ接合バイポーラトランジスタを示す図、第３図（ａ
）〜（ｆ）はその製造工程を示す図、第４図（ａ）〜＜
Ｊ）は他の実施例のＧａＡＳヘテロ接合バイポーラトラ
ンジスタの製造工程を示す図、第５図（ａ）〜（ｆ）は
更に他の実施例のＧａＡＳヘテロ接合バイポーラトラン
ジスタの製造工程を示す図である。 ２１．４１．６１−・・半絶縁性ＧａＡＳ基板、２２．
４２．６２・ ｎ＋型ＧａＡＳ層（コレクタ）、２３．
４３．６３−ｎ型ＧａＡＳ層（コレクタ）、２４．４４
．６４−ｏ型ＧａＡＳ層（ベース）、２８．４８．６８
・・・ｐ＋型外部ベース層、２５゜４５．６５・ｎ型Ａ
ＩＧａＡＳ層（エミッタ）、２６．４６．６６・ｎ４″
型ＧａＡＳ層（キャップ層）、３１．５５．７５・・・
コレクタ電極、３２゜５７．７６・・・エミッタ電極、
３３．５９．７７・・・ベース電極、２７．２９・・・
埋込み絶縁Ｍ（スピン１７− オンシリカ）、５２・・・ＣＶＤ５ Ｉ ０２膜（埋込
み絶縁膜）、７２．７２−・・・Ｈイオン注入１ｉｉ（
埋込み絶縁膜）、３４．６０．７８・・・内部配線。 出願人代理人 弁理士 鈴江武彦 １８−
スタを示す図、第２図は本発明の一実施例のＧａＡＳヘ
テロ接合バイポーラトランジスタを示す図、第３図（ａ
）〜（ｆ）はその製造工程を示す図、第４図（ａ）〜＜
Ｊ）は他の実施例のＧａＡＳヘテロ接合バイポーラトラ
ンジスタの製造工程を示す図、第５図（ａ）〜（ｆ）は
更に他の実施例のＧａＡＳヘテロ接合バイポーラトラン
ジスタの製造工程を示す図である。 ２１．４１．６１−・・半絶縁性ＧａＡＳ基板、２２．
４２．６２・ ｎ＋型ＧａＡＳ層（コレクタ）、２３．
４３．６３−ｎ型ＧａＡＳ層（コレクタ）、２４．４４
．６４−ｏ型ＧａＡＳ層（ベース）、２８．４８．６８
・・・ｐ＋型外部ベース層、２５゜４５．６５・ｎ型Ａ
ＩＧａＡＳ層（エミッタ）、２６．４６．６６・ｎ４″
型ＧａＡＳ層（キャップ層）、３１．５５．７５・・・
コレクタ電極、３２゜５７．７６・・・エミッタ電極、
３３．５９．７７・・・ベース電極、２７．２９・・・
埋込み絶縁Ｍ（スピン１７− オンシリカ）、５２・・・ＣＶＤ５ Ｉ ０２膜（埋込
み絶縁膜）、７２．７２−・・・Ｈイオン注入１ｉｉ（
埋込み絶縁膜）、３４．６０．７８・・・内部配線。 出願人代理人 弁理士 鈴江武彦 １８−
Claims (6)
- （１）化合物半導体基板に、エミッタ接合、コレクタ接
合の少なくとも一方がヘテロ接合となるようにコレクタ
、ベース、エミッタとなる半導体層を順次エピタキシャ
ル成長させて構成されるヘテロ接合バイポーラトランジ
スタにおいて、側面が絶縁膜によりベース層から分離さ
れた埋込み金属によりコレクタ電極を構成してプレーナ
構造としたことを特徴とするヘテロ接合バイポーラトラ
ンジスタ。 - （２）化合物半導体基板に、エミッタ接合、コレクタ接
合の少なくとも一方かへテロ接合となるようにコレクタ
、ベース、エミッタとなる半導体層を順次エピタキシャ
ル成長させる工程と、この後イオン注入により外部ベー
スを形成する工程と、この後コレクタ電極取出し領域に
絶縁膜を埋込む工程と、その埋込み絶縁膜に孔を開はコ
レクタ電極となる金属を埋込む工程と、この後ベース、
エミッタの各電極を形成する工程とを備えたことを特徴
とするヘテロ接合バイポーラトランジスタの製造方法。 - （３）前記絶縁膜を埋込む工程は、反応性イオンエツチ
ングにより基板に溝を形成する工程と、形成された溝に
液状ＳｉＯ２を埋込む工程とからなる特許請求の範囲第
２項記載のへテロ接合バイポーラトランジスタの製造方
法。 - （４）前記絶縁膜を埋込む工程は、反応性イオンエツチ
ングにより基板に溝を形成する工程と、この後全面にＣ
ｖＤ絶縁膜を堆積する工程と、堆積された絶縁膜の表面
を平用化膜により平坦化する工程と、この後前記平坦化
膜と絶縁膜を反応性イオンエツチングによりエツチング
する工程とからなる特許請求の範囲第２項記載のへテロ
接合バイポーラトランジスタの製造方法。 - （５）前記絶縁膜を埋込む工程は、）−１，８またはＯ
のイオン注入による特許請求の範囲第２項記載のヘテロ
接合バイポーラトランジスタの製造方法。 - （６）前記コレクタ電極となる金属を埋込む工程は、マ
スクを形成して前記埋込み絶縁膜に反応性イオンエツチ
ングにより孔を開け、金属を被着してこれを前記マスク
を除去することによりリフトオフ加工するものである特
許請求の範囲第２項記載のへテロ接合バイポーラトラン
ジスタの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10879484A JPS60253267A (ja) | 1984-05-29 | 1984-05-29 | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 |
| DE19853512841 DE3512841A1 (de) | 1984-05-29 | 1985-04-10 | Heterouebergang-bipolartransistor mit planarstruktur und verfahren zu seiner herstellung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10879484A JPS60253267A (ja) | 1984-05-29 | 1984-05-29 | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60253267A true JPS60253267A (ja) | 1985-12-13 |
Family
ID=14493646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10879484A Pending JPS60253267A (ja) | 1984-05-29 | 1984-05-29 | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS60253267A (ja) |
| DE (1) | DE3512841A1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6159774A (ja) * | 1984-08-30 | 1986-03-27 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6276555A (ja) * | 1985-06-28 | 1987-04-08 | テキサス インスツルメンツ インコ−ポレイテツド | プレ−ナ型ヘテロ接合バイポ−ラデバイスおよびその製作方法 |
| JPS62159464A (ja) * | 1986-01-07 | 1987-07-15 | Fujitsu Ltd | 化合物半導体装置の製造方法 |
| JPS6442859A (en) * | 1987-08-11 | 1989-02-15 | Sony Corp | Bipolar transistor and manufacture thereof |
| JPH0210734A (ja) * | 1988-06-29 | 1990-01-16 | Sony Corp | 半導体装置およびその製造方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2590842B2 (ja) * | 1986-10-29 | 1997-03-12 | ソニー株式会社 | ヘテロ接合型バイポーラトランジスタ |
| DE3715232A1 (de) * | 1987-05-07 | 1988-11-17 | Siemens Ag | Verfahren zur substratkontaktierung bei der herstellung von durch isolationsgraeben getrennten bipolartransistorschaltungen |
| JP2585662B2 (ja) * | 1987-12-23 | 1997-02-26 | 株式会社日立製作所 | ヘテロ接合バイポーラトランジスタの製造方法 |
| DE58909577D1 (de) * | 1989-09-08 | 1996-02-29 | Siemens Ag | Verfahren zur Herstellung eines Heterobipolartransistors mit Separation des Kollektoranschlusses |
| DE59010471D1 (de) * | 1990-06-07 | 1996-10-02 | Siemens Ag | Verfahren zur Herstellung von Bipolartransistoren mit extrem reduzierter Basis-Kollektor-Kapazität |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5185677A (ja) * | 1975-01-27 | 1976-07-27 | Hitachi Ltd | Waidogyatsupuemitsutatoranjisuta |
| JPS5658258A (en) * | 1979-10-16 | 1981-05-21 | Mitsubishi Electric Corp | Semiconductor integrated circuit |
| JPS57197862A (en) * | 1981-05-29 | 1982-12-04 | Fujitsu Ltd | Active semiconductor device and manufacture thereof |
| JPS59208873A (ja) * | 1983-05-13 | 1984-11-27 | Agency Of Ind Science & Technol | 半導体装置 |
| JPS60177671A (ja) * | 1984-02-24 | 1985-09-11 | Fujitsu Ltd | ヘテロ接合バイポ−ラ半導体装置の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1534896A (en) * | 1975-05-19 | 1978-12-06 | Itt | Direct metal contact to buried layer |
| US4044452A (en) * | 1976-10-06 | 1977-08-30 | International Business Machines Corporation | Process for making field effect and bipolar transistors on the same semiconductor chip |
-
1984
- 1984-05-29 JP JP10879484A patent/JPS60253267A/ja active Pending
-
1985
- 1985-04-10 DE DE19853512841 patent/DE3512841A1/de active Granted
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5185677A (ja) * | 1975-01-27 | 1976-07-27 | Hitachi Ltd | Waidogyatsupuemitsutatoranjisuta |
| JPS5658258A (en) * | 1979-10-16 | 1981-05-21 | Mitsubishi Electric Corp | Semiconductor integrated circuit |
| JPS57197862A (en) * | 1981-05-29 | 1982-12-04 | Fujitsu Ltd | Active semiconductor device and manufacture thereof |
| JPS59208873A (ja) * | 1983-05-13 | 1984-11-27 | Agency Of Ind Science & Technol | 半導体装置 |
| JPS60177671A (ja) * | 1984-02-24 | 1985-09-11 | Fujitsu Ltd | ヘテロ接合バイポ−ラ半導体装置の製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6159774A (ja) * | 1984-08-30 | 1986-03-27 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0473618B2 (ja) * | 1984-08-30 | 1992-11-24 | ||
| JPS6276555A (ja) * | 1985-06-28 | 1987-04-08 | テキサス インスツルメンツ インコ−ポレイテツド | プレ−ナ型ヘテロ接合バイポ−ラデバイスおよびその製作方法 |
| JPS62159464A (ja) * | 1986-01-07 | 1987-07-15 | Fujitsu Ltd | 化合物半導体装置の製造方法 |
| JPS6442859A (en) * | 1987-08-11 | 1989-02-15 | Sony Corp | Bipolar transistor and manufacture thereof |
| JPH0210734A (ja) * | 1988-06-29 | 1990-01-16 | Sony Corp | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3512841C2 (ja) | 1989-12-28 |
| DE3512841A1 (de) | 1985-12-05 |
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