JP2585662B2 - ヘテロ接合バイポーラトランジスタの製造方法 - Google Patents
ヘテロ接合バイポーラトランジスタの製造方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はヘテロ接合バイポーラトランジスタの製造方
法に係り、特にプレーナ化に好適なヘテロ接合バイポー
ラトランジスタの製造方法に関する。
法に係り、特にプレーナ化に好適なヘテロ接合バイポー
ラトランジスタの製造方法に関する。
化合物半導体を用いたヘテロ接合バイポーラトランジ
スタ（HBT）は次世代高速デバイスとして注目されてい
る。第２図に従来のメサ型HBTの模式的断面図を示す。
通常、このような素子は以下のようにして作られる。半
絶縁性GaAs基板21上に、n+型GaAsサブコレクタ層22,n型
GaAsコレクタ層23,p+型GaAsベース層24,n型AlGaAsエミ
ツタ層25及びn+型GaAsキヤツプ層26をMBE法などにより
順次積層成長した後、メサエツチングにより、ベース層
24,サブコレクタ層22の面出しを行い、エミツタ，ベー
ス，コレクタに対応した電極27,28,29を形成して完成す
る。
スタ（HBT）は次世代高速デバイスとして注目されてい
る。第２図に従来のメサ型HBTの模式的断面図を示す。
通常、このような素子は以下のようにして作られる。半
絶縁性GaAs基板21上に、n+型GaAsサブコレクタ層22,n型
GaAsコレクタ層23,p+型GaAsベース層24,n型AlGaAsエミ
ツタ層25及びn+型GaAsキヤツプ層26をMBE法などにより
順次積層成長した後、メサエツチングにより、ベース層
24,サブコレクタ層22の面出しを行い、エミツタ，ベー
ス，コレクタに対応した電極27,28,29を形成して完成す
る。
以上のようにして作製したメサ型HBTは、その優れた
電流駆動力を活かすべく集積化した場合に、素子の凹凸
による配線の段切れを生じる。素子をプレーナ化する場
合、イオン注入技術が用いられるが、ｎ型不純物のイオ
ン注入により、ｎ型AlGaAsエミツタ層25表面からn+型Ga
Asサブコレクタ層22に達するまでの深い領域を中間にあ
るp+型ベース層24も含めて高濃度n+型化するのは非常に
困難である。また、たとえn+型化できるにしても、イオ
ン注入後の高温熱処理により、エピタキシヤル成長によ
り形成したヘテロ接合界面の特性に悪影響を与える。
電流駆動力を活かすべく集積化した場合に、素子の凹凸
による配線の段切れを生じる。素子をプレーナ化する場
合、イオン注入技術が用いられるが、ｎ型不純物のイオ
ン注入により、ｎ型AlGaAsエミツタ層25表面からn+型Ga
Asサブコレクタ層22に達するまでの深い領域を中間にあ
るp+型ベース層24も含めて高濃度n+型化するのは非常に
困難である。また、たとえn+型化できるにしても、イオ
ン注入後の高温熱処理により、エピタキシヤル成長によ
り形成したヘテロ接合界面の特性に悪影響を与える。
イオン注入技術を用いないでコレクタ電極を素子表面
まで取り出す方法として、例えば電子通信学会技術報告
ED84−67第39頁から第46頁において論じられているよう
に、エツチングでn+型GaAsサブコレクタ層まで達するコ
ンタクト孔を形成し、この孔に金属を埋め込んで平坦化
するという技術がある。
まで取り出す方法として、例えば電子通信学会技術報告
ED84−67第39頁から第46頁において論じられているよう
に、エツチングでn+型GaAsサブコレクタ層まで達するコ
ンタクト孔を形成し、この孔に金属を埋め込んで平坦化
するという技術がある。
上述した金属埋め込みにより平坦化技術において、金
属の蒸着によりウエハ面全体にわたつてアスペクト比
（孔の深さ／孔の底面積）の高いコンタクト孔を埋め込
むことは困難である。その為コレクタ電極面積を縮小す
ることができず、素子の微細化及び高集積化には適さな
い。
属の蒸着によりウエハ面全体にわたつてアスペクト比
（孔の深さ／孔の底面積）の高いコンタクト孔を埋め込
むことは困難である。その為コレクタ電極面積を縮小す
ることができず、素子の微細化及び高集積化には適さな
い。
本発明の目的は、素子の微細化及び高集積化に適した
プレーナ構造のヘテロ接合バイポーラトランジスタの製
造方法を提供することにある。
プレーナ構造のヘテロ接合バイポーラトランジスタの製
造方法を提供することにある。
上記目的は、前述した従来技術における金属埋め込
み、金属の選択的化学気相堆積法（CVD法）により行う
ことにより、達成される。
み、金属の選択的化学気相堆積法（CVD法）により行う
ことにより、達成される。
金属の選択的化学気相堆積法（CVD法）を用いれば、
高アスペクト比の孔を容易に金属埋め込みできるので、
コレクタ電極面積を縮小することが可能となる。従つ
て、本技術により高集積化に適したHBT構造を提供する
ことが可能になる。
高アスペクト比の孔を容易に金属埋め込みできるので、
コレクタ電極面積を縮小することが可能となる。従つ
て、本技術により高集積化に適したHBT構造を提供する
ことが可能になる。
実施例１ 以下本発明の実施例１を第１図に示す工程断面図を参
照して具体的に説明する。
照して具体的に説明する。
半絶縁性GaAs基板11上に例えばMBE法によりn+型GaAs
サブコレクタ層12（厚さ5000Å）、ｎ型GaAsコレクタ層
13（厚さ6000Å）、p+型GaAsベース層14（厚さ1000
Å）、ｎ型AlGaAs層15（厚さ1000Å）、n+型GaAsキヤツ
プ層16（厚さ1000Å）、を順次積層成長する。然る後、
通常のCVD技術及びリソグラフイ技術を用いてエミツタ
パターン形状に対応するSiN膜マスク17を形成し（第１
図（ａ））、不要なn+GaAsキヤツプ層16をエツチング除
去した後、Mg,Be等のｐ型不純物をイオン注入し、赤外
線を用いてフラツシユアニールを施こしp+型外部ベース
層18を形成する（第１図（ｂ））。
サブコレクタ層12（厚さ5000Å）、ｎ型GaAsコレクタ層
13（厚さ6000Å）、p+型GaAsベース層14（厚さ1000
Å）、ｎ型AlGaAs層15（厚さ1000Å）、n+型GaAsキヤツ
プ層16（厚さ1000Å）、を順次積層成長する。然る後、
通常のCVD技術及びリソグラフイ技術を用いてエミツタ
パターン形状に対応するSiN膜マスク17を形成し（第１
図（ａ））、不要なn+GaAsキヤツプ層16をエツチング除
去した後、Mg,Be等のｐ型不純物をイオン注入し、赤外
線を用いてフラツシユアニールを施こしp+型外部ベース
層18を形成する（第１図（ｂ））。
次いで、H+及びB+のイオン注入により素子分離領域19
及びベース・コレクタ分離領域110を形成する（第１図
（ｃ））。次に、SiO2膜111を被着してマスクパターン
を形成した後、塩素系ガスを用いてRIE法によりコレク
タコンタクト孔112を形成する（第１図（ｄ））。次に
コレクト孔112の底面にAuGe113を蒸着してアロイするこ
とでn+型GaAsサブコレクタ層12にオーミツクコンタクト
を取る。引き続き、WF6を用いてＷの選択CVD法（堆積中
温度400℃，ガル流量WF620sccm H22000sccmガス圧0.75t
on）によりコレクタコンタクト孔112の表面までW114を
埋め込んだ（第１図（ｅ））。
及びベース・コレクタ分離領域110を形成する（第１図
（ｃ））。次に、SiO2膜111を被着してマスクパターン
を形成した後、塩素系ガスを用いてRIE法によりコレク
タコンタクト孔112を形成する（第１図（ｄ））。次に
コレクト孔112の底面にAuGe113を蒸着してアロイするこ
とでn+型GaAsサブコレクタ層12にオーミツクコンタクト
を取る。引き続き、WF6を用いてＷの選択CVD法（堆積中
温度400℃，ガル流量WF620sccm H22000sccmガス圧0.75t
on）によりコレクタコンタクト孔112の表面までW114を
埋め込んだ（第１図（ｅ））。
然る後、通常のリソグラフイ技術とリフトオフ法によ
り、AuGeからなるエミツタ電極115とAuZnからなるベー
ス電極116を各々形成した（第１図（ｆ））。
り、AuGeからなるエミツタ電極115とAuZnからなるベー
ス電極116を各々形成した（第１図（ｆ））。
本実施例によれば、コンタクト孔112への金属埋め込
みを選択CVD法により行つている為、アスペクト比の高
いコンタクト孔112にW114をウエハ面内均一に埋め込む
ことができ、高集積化が可能になるとともに歩留り及び
信頼性が著しく向上した。ここでは埋め込みに用いる金
属とコンタクトをとる半導体層の間にAuGeを介在させて
いるが、半導体層に応じて他の金属（例えばTiN,Mo,TiS
i,MoSi）を介在させても構わない。
みを選択CVD法により行つている為、アスペクト比の高
いコンタクト孔112にW114をウエハ面内均一に埋め込む
ことができ、高集積化が可能になるとともに歩留り及び
信頼性が著しく向上した。ここでは埋め込みに用いる金
属とコンタクトをとる半導体層の間にAuGeを介在させて
いるが、半導体層に応じて他の金属（例えばTiN,Mo,TiS
i,MoSi）を介在させても構わない。
実施例２ 実施例１ではコンタクト孔112にＷを埋め込んでいる
が、Ｗの代りに有機アルミニウムを用いてAlを埋め込ん
だ。Ｗに比べ、Alの方が低抵抗となり素子性能が向上す
る。
が、Ｗの代りに有機アルミニウムを用いてAlを埋め込ん
だ。Ｗに比べ、Alの方が低抵抗となり素子性能が向上す
る。
実施例３ 実施例１ではコンタクト孔112にＷを埋め込んでいる
が、Ｗの代わりに硝酸銅を用いてCuを選択的に埋め込ん
だ。硝酸銅Cu（NO3）２蒸気と一酸化炭素（或いは水
素）（流量比1:10,ガス圧0.1torr）を用いた。また基板
は300℃以上に加熱した。Cuは低抵抗であると同時に、
高耐エレクトロマイグレーシヨン性を有しており、素子
の性能及び信頼性が向上する。
が、Ｗの代わりに硝酸銅を用いてCuを選択的に埋め込ん
だ。硝酸銅Cu（NO3）２蒸気と一酸化炭素（或いは水
素）（流量比1:10,ガス圧0.1torr）を用いた。また基板
は300℃以上に加熱した。Cuは低抵抗であると同時に、
高耐エレクトロマイグレーシヨン性を有しており、素子
の性能及び信頼性が向上する。
実施例４ 実施例１で用いたn+型GaAsサブコレクタ層12の代り
に、少くとも５×1018cm-3の不純物をドープしたn+型In
GaAsサブコレクタ層を用いた。InGaAs層はGaAs層より高
濃度にドープできる為、Ｗ等でノンアロイオーミツクが
形成できる。従つて、本実施例では実施例１で、オーミ
ツク用に蒸着したAuGe113は不要となる。
に、少くとも５×1018cm-3の不純物をドープしたn+型In
GaAsサブコレクタ層を用いた。InGaAs層はGaAs層より高
濃度にドープできる為、Ｗ等でノンアロイオーミツクが
形成できる。従つて、本実施例では実施例１で、オーミ
ツク用に蒸着したAuGe113は不要となる。
実施例５ 実施例４では、基板測からコレクタ層，ベース層，エ
ミツタ層の順に形成されているが、本実施例では逆に第
３図（ａ）〜第３図（ｆ）に示すように、半絶縁性GaAs
基板30上にn+型InGaAsサブエミツタ層31,n+型グレデイ
ドInGaAsサブエミツタ層32,n型AlGaAsエミツタ層33,p+
型GaAsベース層34,n型GaAsコレクタ層35、n+型GaAsキヤ
ツプ層36の順に形成した。然る後、通常のCVD技術及び
リソグラフイ技術を用いてエミツタ形状に対応するSiN
膜マスク37を形成し（第３図（ａ））、不要なn+型GaAs
キヤツプ層36をエツチング除去した後、Mg,Be等のｐ型
不純物をイオン注入し、赤外線を用いてフラツシユアニ
ールを施こしp+型外部ベース層38を形成する（第３図
（ｂ））。次いでH+及びB+のイオン注入により素子分離
領域39及びベース・エミツタ分離領域310を形成する
（第３図（ｃ））。次にSiO2膜311を被着してマスクパ
ターンを形成した後、塩素系ガスを用いて、n+型サブエ
ミツタ層31まで到達するコンタクト孔312を形成する
（第３図（ｄ））、次いで該コンタクト孔312にW313を
選択CVD法により表面まで埋め込んだ（第３図
（ｅ））。而る後、通常のリソグラフイ技術とリフトオ
フ法によりコレクタ電極314とベース電極315を形成し
た。本実施例では、n+型InGaAsサブエミツタ層31を用い
ており、Ｗ等の埋め込み金属によりノンアロイオーミツ
クコンタクトがとれる。また、この構造のHBTでは、エ
ミツタ直列抵抗が小さく、ベース・コレクタ間の寄生容
量も小さいので高速動作が可能である。
ミツタ層の順に形成されているが、本実施例では逆に第
３図（ａ）〜第３図（ｆ）に示すように、半絶縁性GaAs
基板30上にn+型InGaAsサブエミツタ層31,n+型グレデイ
ドInGaAsサブエミツタ層32,n型AlGaAsエミツタ層33,p+
型GaAsベース層34,n型GaAsコレクタ層35、n+型GaAsキヤ
ツプ層36の順に形成した。然る後、通常のCVD技術及び
リソグラフイ技術を用いてエミツタ形状に対応するSiN
膜マスク37を形成し（第３図（ａ））、不要なn+型GaAs
キヤツプ層36をエツチング除去した後、Mg,Be等のｐ型
不純物をイオン注入し、赤外線を用いてフラツシユアニ
ールを施こしp+型外部ベース層38を形成する（第３図
（ｂ））。次いでH+及びB+のイオン注入により素子分離
領域39及びベース・エミツタ分離領域310を形成する
（第３図（ｃ））。次にSiO2膜311を被着してマスクパ
ターンを形成した後、塩素系ガスを用いて、n+型サブエ
ミツタ層31まで到達するコンタクト孔312を形成する
（第３図（ｄ））、次いで該コンタクト孔312にW313を
選択CVD法により表面まで埋め込んだ（第３図
（ｅ））。而る後、通常のリソグラフイ技術とリフトオ
フ法によりコレクタ電極314とベース電極315を形成し
た。本実施例では、n+型InGaAsサブエミツタ層31を用い
ており、Ｗ等の埋め込み金属によりノンアロイオーミツ
クコンタクトがとれる。また、この構造のHBTでは、エ
ミツタ直列抵抗が小さく、ベース・コレクタ間の寄生容
量も小さいので高速動作が可能である。
実施例６ 実施例１ではB+のイオン注入によりベース・コレクタ
分離領域を形成しているが、本実施例では、コンタクト
孔の側壁を絶縁膜で覆うことによりベース・コレクタの
分離を行つた。以下、第４図を用いて詳しく説明する。
実施例１と同様のHBT構造をMBE法により成長した。然る
後に、通常のCVD技術とリソグラフイ技術を用いてエミ
ツタパターン形状に対応するSiN膜マスク47を形成し
（第４図（ａ））、不要なn+GaAsキヤツプ層46をエツチ
ング除去した後、Mg,Be等のｐ型不純物をイオン注入
し、フラツシユアニールを施し、p+型外部ベース層48を
形成し、次いでH+のイオン注入により素子分離領域49を
形成した。（第４図（ｂ）） 次に塩素系ガスを用いたRIE法により、n+型GaAsサブ
コレクタ層42に達する深さに孔を開け、該孔にSOG或い
はpIQ410を埋め込んだ（第４図（ｃ））。次に全面にSi
O2膜411を披着しレジストをマスクにして、RIEにより前
期SOG膜410に、これを貫通するコンタクト孔412を開け
た。（第４図（ｄ））。然る後、選択CVD法によりコン
タクト孔412にW413を埋め込む。以下は実施例１と同様
に、エミツタ電極414、ベース電極415を形成した。本実
施例では、コンタクト孔412の側壁が絶縁膜410で覆われ
ており、制御性良く金属の埋め込みが行える。この実施
例では、埋め込む孔の側壁への絶縁膜の被着は、一旦埋
め込んだ絶縁膜をくり返しことにより行つているが、第
５図に示すように孔を開けたGaAs層51にLpCVD法によりS
iO2膜52を被着した後、RIE法によりSiO2をエツチングす
ることにより第４図（ｄ）中に示したものと同様の側壁
SiO2膜53が形成できる。即ち、第５図（ａ）〜（ｃ）は
側壁SiO2膜の形成方法を示す。GaAs層（或いは基板）50
上にSiO2膜51を全面に被着し（第５図（ｂ））エツチン
グを施こすことにより、第５図（ｃ）に示す構成が実現
出来る。
分離領域を形成しているが、本実施例では、コンタクト
孔の側壁を絶縁膜で覆うことによりベース・コレクタの
分離を行つた。以下、第４図を用いて詳しく説明する。
実施例１と同様のHBT構造をMBE法により成長した。然る
後に、通常のCVD技術とリソグラフイ技術を用いてエミ
ツタパターン形状に対応するSiN膜マスク47を形成し
（第４図（ａ））、不要なn+GaAsキヤツプ層46をエツチ
ング除去した後、Mg,Be等のｐ型不純物をイオン注入
し、フラツシユアニールを施し、p+型外部ベース層48を
形成し、次いでH+のイオン注入により素子分離領域49を
形成した。（第４図（ｂ）） 次に塩素系ガスを用いたRIE法により、n+型GaAsサブ
コレクタ層42に達する深さに孔を開け、該孔にSOG或い
はpIQ410を埋め込んだ（第４図（ｃ））。次に全面にSi
O2膜411を披着しレジストをマスクにして、RIEにより前
期SOG膜410に、これを貫通するコンタクト孔412を開け
た。（第４図（ｄ））。然る後、選択CVD法によりコン
タクト孔412にW413を埋め込む。以下は実施例１と同様
に、エミツタ電極414、ベース電極415を形成した。本実
施例では、コンタクト孔412の側壁が絶縁膜410で覆われ
ており、制御性良く金属の埋め込みが行える。この実施
例では、埋め込む孔の側壁への絶縁膜の被着は、一旦埋
め込んだ絶縁膜をくり返しことにより行つているが、第
５図に示すように孔を開けたGaAs層51にLpCVD法によりS
iO2膜52を被着した後、RIE法によりSiO2をエツチングす
ることにより第４図（ｄ）中に示したものと同様の側壁
SiO2膜53が形成できる。即ち、第５図（ａ）〜（ｃ）は
側壁SiO2膜の形成方法を示す。GaAs層（或いは基板）50
上にSiO2膜51を全面に被着し（第５図（ｂ））エツチン
グを施こすことにより、第５図（ｃ）に示す構成が実現
出来る。
以上述べた本実施例を前述の実施例１〜５にも適用で
きることは言うまでもない。
きることは言うまでもない。
本発明によれば、電極面積の小さいコレクタコンタク
ト孔を金属埋め込みできるため、素子面積の小さい、且
つプレーナ化されたHBTを歩留り良く提供することがで
きる。
ト孔を金属埋め込みできるため、素子面積の小さい、且
つプレーナ化されたHBTを歩留り良く提供することがで
きる。
第１図は実施例１の工程概略図、第２図は従来のメサ型
HBT構造、第３図は実施例５の工程概略図、第４図は実
施例６の工程概略図、第５図は実施例６で用いる工程の
一部の説明図。 11,21,30,41……半絶縁性GaAs基板、12,22,42……n+型G
aAsサブコレクタ層、13,23,35,43……ｎ型GaAsコレクタ
層、14,24,34,44……p+型GaAsベース層、15,25,33,45…
…ｎ型AlGaAsエミツタ層、16,26,36,46……n+型GaAsキ
ヤツプ層、17,37,47……SiNマスク、18,38,48……p+型
外部ベース、19,39,49……素子分離領域、27,115,414…
…エミツタ電極、28,116,315,415……ベース電極、29,3
14……コレクタ電極、31……n+型GaAsサブエミツタ層、
32……n+型グレーデイドInGaAs層、50……GaAs層、51…
…SiO2膜、52……側壁SiO2膜、110……ベース・コレク
タ分離領域、111,311,411……SiO2膜、112,312,412……
コンタクト孔、113……AuGe電極、114,313,413……Ｗ、
310……ベース・エミツタ分離領域、410……SOG膜。
HBT構造、第３図は実施例５の工程概略図、第４図は実
施例６の工程概略図、第５図は実施例６で用いる工程の
一部の説明図。 11,21,30,41……半絶縁性GaAs基板、12,22,42……n+型G
aAsサブコレクタ層、13,23,35,43……ｎ型GaAsコレクタ
層、14,24,34,44……p+型GaAsベース層、15,25,33,45…
…ｎ型AlGaAsエミツタ層、16,26,36,46……n+型GaAsキ
ヤツプ層、17,37,47……SiNマスク、18,38,48……p+型
外部ベース、19,39,49……素子分離領域、27,115,414…
…エミツタ電極、28,116,315,415……ベース電極、29,3
14……コレクタ電極、31……n+型GaAsサブエミツタ層、
32……n+型グレーデイドInGaAs層、50……GaAs層、51…
…SiO2膜、52……側壁SiO2膜、110……ベース・コレク
タ分離領域、111,311,411……SiO2膜、112,312,412……
コンタクト孔、113……AuGe電極、114,313,413……Ｗ、
310……ベース・エミツタ分離領域、410……SOG膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高橋 進 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 斉藤 政良 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 宮崎 博史 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 村井 二三夫 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (5)
- 【請求項１】半導体基板にエミツタ接合，コレクタ接合
の少くとも一方がヘテロ接合となるようにサブコレク
タ，コレクタ，ベース，エミツタの各層をエピタキシヤ
ル成長する工程と、イオン注入によりベースコンタクト
を取る工程と、コレクタ取り出し領域をイオン注入によ
り絶縁化する工程と、該絶縁化領域の一部をエツチング
してサブコレクタ表面まで開孔する工程と、露出したサ
ブコレクタ表面に第１の電極を形成する工程と、然る後
に前記開孔部に、化学気相堆積法（CVD法）により選択
的に金属を埋め込む工程を含むことを特徴とするヘテロ
接合バイポーラトランジスタの製造方法。 - 【請求項２】前記第１の電極がAuGeを含んでいることを
特徴とする特許請求の範囲第１項記載のヘテロ接合バイ
ポーラトランジスタの製造方法。 - 【請求項３】半導体基板にエミツタ接合，コレクタ接合
の少くとも一方がヘテロ接合となるようにサブコレク
タ，コレクタ，ベース，エミツタの各層をエピタキシヤ
ル成長する工程と、イオン注入によりベースコンタクト
を取る工程と、コレクタ取出し領域をエツチングしてサ
ブコレクタ表面まで開孔する工程と、該コンタクト孔の
側壁に絶縁膜を被着する工程と、露出したサブコレクタ
表面に第１の電極を形成する工程と、然る後に、前記開
孔部に化学気相堆積法（CVD法）により選択的に金属を
埋め込む工程を含むことを特徴とするヘテロ接合バイポ
ーラトランジスタの製造方法。 - 【請求項４】前記第１の電極がAuGeを含んでいることを
特徴とする請求の範囲第３項に記載のヘテロ接合バイポ
ーラトランジスタの製造方法。 - 【請求項５】前記サブコレクタ層に高濃度にドープした
InGaAs層を用いて、第１の電極を不要としたことを特徴
とする請求の範囲第１項又は第２項に記載したヘテロ接
合バイポーラトランジスタの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62324108A JP2585662B2 (ja) | 1987-12-23 | 1987-12-23 | ヘテロ接合バイポーラトランジスタの製造方法 |
| US07/286,710 US4983532A (en) | 1987-12-23 | 1988-12-20 | Process for fabricating heterojunction bipolar transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62324108A JP2585662B2 (ja) | 1987-12-23 | 1987-12-23 | ヘテロ接合バイポーラトランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01166558A JPH01166558A (ja) | 1989-06-30 |
| JP2585662B2 true JP2585662B2 (ja) | 1997-02-26 |
Family
ID=18162248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62324108A Expired - Lifetime JP2585662B2 (ja) | 1987-12-23 | 1987-12-23 | ヘテロ接合バイポーラトランジスタの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4983532A (ja) |
| JP (1) | JP2585662B2 (ja) |
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| US5340755A (en) * | 1989-09-08 | 1994-08-23 | Siemens Aktiegensellschaft | Method of making planar heterobipolar transistor having trenched isolation of the collector terminal |
| DE4102888A1 (de) * | 1990-01-31 | 1991-08-01 | Toshiba Kawasaki Kk | Verfahren zur herstellung eines miniaturisierten heterouebergang-bipolartransistors |
| US5166083A (en) * | 1991-03-28 | 1992-11-24 | Texas Instruments Incorporated | Method of integrating heterojunction bipolar transistors with heterojunction FETs and PIN diodes |
| US5213987A (en) * | 1991-03-28 | 1993-05-25 | Texas Instruments Incorporated | Method of integrating heterojunction bipolar transistors with PIN diodes |
| JP3118785B2 (ja) * | 1991-05-23 | 2000-12-18 | ソニー株式会社 | バリヤメタル構造の形成方法 |
| JP2595490B2 (ja) * | 1993-11-22 | 1997-04-02 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US5420052A (en) * | 1994-04-19 | 1995-05-30 | Texas Instruments Incorporated | Method of fabricating a semiplanar heterojunction bipolar transistor |
| US5939738A (en) * | 1995-10-25 | 1999-08-17 | Texas Instruments Incorporated | Low base-resistance bipolar transistor |
| JP2868083B2 (ja) * | 1996-12-02 | 1999-03-10 | 日本電気株式会社 | 半導体デバイスの製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60253267A (ja) * | 1984-05-29 | 1985-12-13 | Toshiba Corp | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 |
| US4720908A (en) * | 1984-07-11 | 1988-01-26 | Texas Instruments Incorporated | Process for making contacts and interconnects for holes having vertical sidewalls |
| US4641420A (en) * | 1984-08-30 | 1987-02-10 | At&T Bell Laboratories | Metalization process for headless contact using deposited smoothing material |
| DE3564518D1 (en) * | 1984-09-29 | 1988-09-22 | Toshiba Kk | Heterojunction bipolar transistor and method of manufacturing the same |
| JPS6286818A (ja) * | 1985-10-14 | 1987-04-21 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1987
- 1987-12-23 JP JP62324108A patent/JP2585662B2/ja not_active Expired - Lifetime
-
1988
- 1988-12-20 US US07/286,710 patent/US4983532A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01166558A (ja) | 1989-06-30 |
| US4983532A (en) | 1991-01-08 |
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