JP2595490B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に関し、特にバイポーラトランジスタおよびその
製造方法に関する。
造方法に関し、特にバイポーラトランジスタおよびその
製造方法に関する。
【０００２】
【従来の技術】図１３は第１の従来例のバイポーラトラ
ンジスタの断面図である。
ンジスタの断面図である。
【０００３】図１３において、１はｐ型半導体基板、２
はｎ型埋込層、３はｐ型埋込層、４はｎ型エピタキシャ
ル層、５はｐ型ウェル、６はフィールド酸化膜、７はｐ
型拡散領域、８はｐ型ベース引き出し領域、９は層間絶
縁膜、１０はｎ型コレクタ拡散領域、１１はエミッタ電
極層、１２はｎ型エミッタ領域、１３は層間絶縁膜、１
４は層間絶縁膜、１７ｂはベース配線層、１７ｃはコレ
クタ配線層、１７ｅはエミッタ配線層、１０１はエミッ
タ電極層接続孔、１０２ｂはベース接続孔、１０２ｃは
コレクタ接続孔、１０２ｅはエミッタ接続孔、そして２
０１は酸化膜である。
はｎ型埋込層、３はｐ型埋込層、４はｎ型エピタキシャ
ル層、５はｐ型ウェル、６はフィールド酸化膜、７はｐ
型拡散領域、８はｐ型ベース引き出し領域、９は層間絶
縁膜、１０はｎ型コレクタ拡散領域、１１はエミッタ電
極層、１２はｎ型エミッタ領域、１３は層間絶縁膜、１
４は層間絶縁膜、１７ｂはベース配線層、１７ｃはコレ
クタ配線層、１７ｅはエミッタ配線層、１０１はエミッ
タ電極層接続孔、１０２ｂはベース接続孔、１０２ｃは
コレクタ接続孔、１０２ｅはエミッタ接続孔、そして２
０１は酸化膜である。
【０００４】バイポーラトランジスタは、ｐ型半導体基
板１の主面上に構成され、ｐ型埋込層３およびｐ型ウェ
ル５によって他の素子から分離される。このバイポーラ
トランジスタはｐ型半導体基板１の主面から上層に向か
ってｎ型コレクタ領域、ｐ型ベース領域およびｎ型エミ
ッタ領域のそれぞれの動作領域を順次縦方向に配列した
縦型構造のｎｐｎ型で構成される。
板１の主面上に構成され、ｐ型埋込層３およびｐ型ウェ
ル５によって他の素子から分離される。このバイポーラ
トランジスタはｐ型半導体基板１の主面から上層に向か
ってｎ型コレクタ領域、ｐ型ベース領域およびｎ型エミ
ッタ領域のそれぞれの動作領域を順次縦方向に配列した
縦型構造のｎｐｎ型で構成される。
【０００５】ｎ型コレクタ領域は、ｎ型コレクタ拡散領
域１０、ｎ型エピタキシャル層４、ｎ型埋込層２から構
成される。また、ｐ型ベース領域は、真性ベース領域と
してのｐ型拡散領域７と外部へのｐ型ベース引き出し領
域８から構成される。さらに、ｎ型エミッタ領域１２
は、真性ベース領域であるｐ型拡散領域７の主面部にｎ
型不純物を拡散することによって形成される。このｎ型
エミッタ領域１２上の層間絶縁膜９を除去することによ
りエミッタ電極層接続孔１０１が形成され、このエミッ
タ電極層接続孔１０１にエミッタ電極層１１が形成され
る。エミッタ電極層１１は、たとえば多結晶シリコン層
で形成され、ｎ型不純物が導入される。
域１０、ｎ型エピタキシャル層４、ｎ型埋込層２から構
成される。また、ｐ型ベース領域は、真性ベース領域と
してのｐ型拡散領域７と外部へのｐ型ベース引き出し領
域８から構成される。さらに、ｎ型エミッタ領域１２
は、真性ベース領域であるｐ型拡散領域７の主面部にｎ
型不純物を拡散することによって形成される。このｎ型
エミッタ領域１２上の層間絶縁膜９を除去することによ
りエミッタ電極層接続孔１０１が形成され、このエミッ
タ電極層接続孔１０１にエミッタ電極層１１が形成され
る。エミッタ電極層１１は、たとえば多結晶シリコン層
で形成され、ｎ型不純物が導入される。
【０００６】ｐ型ベース引き出し領域８上の酸化膜２０
１、層間絶縁膜９、１３、１４を除去することによりベ
ース接続孔１０２ｂが形成され、このベース接続孔１０
２ｂにベース配線層１７ｂが形成される。また、エミッ
タ電極層１１上の層間絶縁膜１３、１４を除去すること
によりエミッタ接続孔１０２ｅが形成され、このエミッ
タ接続孔１０２ｅにエミッタ配線層１７ｅが形成され
る。さらに、ｎ型コレクタ拡散領域１０上の酸化膜２０
１、層間絶縁膜９、１３、１４を除去することによりコ
レクタ接続孔１０２ｃが形成され、このコレクタ接続孔
１０２ｃにコレクタ配線層１７ｃが形成される。ベース
配線層１７ｂ、エミッタ配線層１７ｅ、コレクタ配線層
１７ｃは、たとえばアルミニウム合金で形成される。
１、層間絶縁膜９、１３、１４を除去することによりベ
ース接続孔１０２ｂが形成され、このベース接続孔１０
２ｂにベース配線層１７ｂが形成される。また、エミッ
タ電極層１１上の層間絶縁膜１３、１４を除去すること
によりエミッタ接続孔１０２ｅが形成され、このエミッ
タ接続孔１０２ｅにエミッタ配線層１７ｅが形成され
る。さらに、ｎ型コレクタ拡散領域１０上の酸化膜２０
１、層間絶縁膜９、１３、１４を除去することによりコ
レクタ接続孔１０２ｃが形成され、このコレクタ接続孔
１０２ｃにコレクタ配線層１７ｃが形成される。ベース
配線層１７ｂ、エミッタ配線層１７ｅ、コレクタ配線層
１７ｃは、たとえばアルミニウム合金で形成される。
【０００７】次に、図１４〜図１７を参照して図１３に
示したバイポーラトランジスタの製造工程を説明する。
示したバイポーラトランジスタの製造工程を説明する。
【０００８】まず、図１４に示すように、ｐ型半導体基
板１の主面部のバイポーラトランジスタ形成領域にｎ型
不純物を導入し、ｐ型半導体基板１の主面部の素子分離
領域にｐ型不純物を導入する。次にｐ型半導体基板１の
主面上の全面にｎ型エピタキシャル層４を成長させる。
この成長と同一工程によって、ｐ型半導体基板１の主面
部のバイポーラトランジスタ形成領域に導入したｎ型不
純物でｎ型埋込層２が形成され、ｐ型半導体基板１の主
面部の素子分離領域に導入したｐ型不純物でｐ型埋込層
３が形成される。
板１の主面部のバイポーラトランジスタ形成領域にｎ型
不純物を導入し、ｐ型半導体基板１の主面部の素子分離
領域にｐ型不純物を導入する。次にｐ型半導体基板１の
主面上の全面にｎ型エピタキシャル層４を成長させる。
この成長と同一工程によって、ｐ型半導体基板１の主面
部のバイポーラトランジスタ形成領域に導入したｎ型不
純物でｎ型埋込層２が形成され、ｐ型半導体基板１の主
面部の素子分離領域に導入したｐ型不純物でｐ型埋込層
３が形成される。
【０００９】次に、ｎ型エピタキシャル層４のうちｐ型
埋込層３の上の部分に、イオン注入法等によりｐ型不純
物たとえばボロンを導入してｐ型ウェル５を形成する。
そして、ｎ型エピタキシャル層４およびｐ型ウェル５の
主面上の全面に酸化膜２０１を形成し、さらにその上に
窒化膜２０２を形成する。次に、ホトリソグラフィ技術
によって、窒化膜２０２をバイポーラトランジスタのベ
ース、コレクタ、エミッタの形成領域にのみ選択的に残
す。
埋込層３の上の部分に、イオン注入法等によりｐ型不純
物たとえばボロンを導入してｐ型ウェル５を形成する。
そして、ｎ型エピタキシャル層４およびｐ型ウェル５の
主面上の全面に酸化膜２０１を形成し、さらにその上に
窒化膜２０２を形成する。次に、ホトリソグラフィ技術
によって、窒化膜２０２をバイポーラトランジスタのベ
ース、コレクタ、エミッタの形成領域にのみ選択的に残
す。
【００１０】図１５は、図１４に続く工程を示す。
【００１１】続いて、窒化膜２０２を耐酸化マスクとし
てｎ型エピタキシャル層４の主面を熱酸化することによ
ってフィールド酸化膜６を形成し、その後窒化膜２０２
を除去する。
てｎ型エピタキシャル層４の主面を熱酸化することによ
ってフィールド酸化膜６を形成し、その後窒化膜２０２
を除去する。
【００１２】次に、たとえば、ホトレジスト膜をマスク
として、リンを用い、加速エネルギー７０ＫｅＶ、注入
量１×１０16ｃｍ-2の条件でイオン注入法を施すことに
よって、ｎ型エピタキシャル層４中のバイポーラトラン
ジスタのコレクタ形成領域にｎ型不純物を導入してコレ
クタ電位引き出し用のｎ型コレクタ拡散領域１０を形成
する。この後、たとえば、窒素雰囲気中で９５０℃、３
０分間の熱処理を施し、ｎ型コレクタ拡散領域１０を活
性化するとともに、ｎ型コレクタ拡散領域１０がｎ型埋
込層２にまで達するようにｎ型不純物を拡散する。
として、リンを用い、加速エネルギー７０ＫｅＶ、注入
量１×１０16ｃｍ-2の条件でイオン注入法を施すことに
よって、ｎ型エピタキシャル層４中のバイポーラトラン
ジスタのコレクタ形成領域にｎ型不純物を導入してコレ
クタ電位引き出し用のｎ型コレクタ拡散領域１０を形成
する。この後、たとえば、窒素雰囲気中で９５０℃、３
０分間の熱処理を施し、ｎ型コレクタ拡散領域１０を活
性化するとともに、ｎ型コレクタ拡散領域１０がｎ型埋
込層２にまで達するようにｎ型不純物を拡散する。
【００１３】図１６は、図１５に続く工程を示す。
【００１４】続いて、たとえば、ホトレジスト膜をマス
クとして、ボロンを用い、加速エネルギー２０ＫｅＶ、
注入量５×１０13ｃｍ-2の条件でイオン注入法を施すこ
とによって、ｎ型エピタキシャル層４中のバイポーラト
ランジスタのエミッタ形成領域にｐ型不純物を導入して
真性ベース領域としてのｐ型拡散領域７を形成する。こ
のｐ型拡散領域７の接合深さは、たとえば１５０〜２０
０ｎｍ程度に形成する。
クとして、ボロンを用い、加速エネルギー２０ＫｅＶ、
注入量５×１０13ｃｍ-2の条件でイオン注入法を施すこ
とによって、ｎ型エピタキシャル層４中のバイポーラト
ランジスタのエミッタ形成領域にｐ型不純物を導入して
真性ベース領域としてのｐ型拡散領域７を形成する。こ
のｐ型拡散領域７の接合深さは、たとえば１５０〜２０
０ｎｍ程度に形成する。
【００１５】次に、たとえば、ホトレジスト膜をマスク
として、ＢＦ2 を用い、加速エネルギー７０ＫｅＶ、注
入量５×１０15ｃｍ-2の条件でイオン注入法を施すこと
によって、ｎ型エピタキシャル層４中のバイポーラトラ
ンジスタのベース形成領域にｐ型不純物を導入してｐ型
ベース引き出し領域８を形成する。次に、たとえば、９
００℃の温度で２０分間の熱処理を施し、イオン打ち込
み時のダメージを回復するとともに導入したｐ型不純物
を活性化する。
として、ＢＦ2 を用い、加速エネルギー７０ＫｅＶ、注
入量５×１０15ｃｍ-2の条件でイオン注入法を施すこと
によって、ｎ型エピタキシャル層４中のバイポーラトラ
ンジスタのベース形成領域にｐ型不純物を導入してｐ型
ベース引き出し領域８を形成する。次に、たとえば、９
００℃の温度で２０分間の熱処理を施し、イオン打ち込
み時のダメージを回復するとともに導入したｐ型不純物
を活性化する。
【００１６】図１７は、図１６に続く工程を示す。
【００１７】続いて、酸化膜２０１およびフィールド酸
化膜６上の全面にわたって層間絶縁膜９を形成する。こ
の層間絶縁膜９はたとえばＣＶＤ法で堆積した酸化膜で
形成する。次に、バイポーラトランジスタのエミッタ形
成領域の層間絶縁膜９および酸化膜２０１をホトリソグ
ラフィ技術によってエッチングし、エミッタ電極層接続
孔１０１を形成する。このエッチングはたとえばＲＩＥ
といった異方性エッチングで行う。
化膜６上の全面にわたって層間絶縁膜９を形成する。こ
の層間絶縁膜９はたとえばＣＶＤ法で堆積した酸化膜で
形成する。次に、バイポーラトランジスタのエミッタ形
成領域の層間絶縁膜９および酸化膜２０１をホトリソグ
ラフィ技術によってエッチングし、エミッタ電極層接続
孔１０１を形成する。このエッチングはたとえばＲＩＥ
といった異方性エッチングで行う。
【００１８】次に、層間絶縁膜９の上およびエミッタ電
極接続孔１０１の中に、たとえばＣＶＤ法で２００ｎｍ
程度の厚さに多結晶シリコン膜を堆積させ、ホトリソグ
ラフィ技術を用いて、堆積させた多結晶シリコン膜をパ
ターニングし、残した多結晶シリコン膜をエミッタ電極
層１１とする。
極接続孔１０１の中に、たとえばＣＶＤ法で２００ｎｍ
程度の厚さに多結晶シリコン膜を堆積させ、ホトリソグ
ラフィ技術を用いて、堆積させた多結晶シリコン膜をパ
ターニングし、残した多結晶シリコン膜をエミッタ電極
層１１とする。
【００１９】次に、たとえば、ヒ素を用い、加速エネル
ギー７０ＫｅＶ、注入量１×１０16ｃｍ-2の条件でイオ
ン注入法を施すことによって、エミッタ電極層１１にｎ
型不純物を導入し、この後、たとえば窒素雰囲気中で９
００℃、２０分間の熱処理を施し、エミッタ電極層１１
中に導入されたｎ型不純物をｐ型拡散領域７の主面部に
拡散しｎ型エミッタ領域１２を形成する。
ギー７０ＫｅＶ、注入量１×１０16ｃｍ-2の条件でイオ
ン注入法を施すことによって、エミッタ電極層１１にｎ
型不純物を導入し、この後、たとえば窒素雰囲気中で９
００℃、２０分間の熱処理を施し、エミッタ電極層１１
中に導入されたｎ型不純物をｐ型拡散領域７の主面部に
拡散しｎ型エミッタ領域１２を形成する。
【００２０】続いて、図１３に示したように、層間絶縁
膜９およびエミッタ電極層１１の上に全面にわたり層間
絶縁膜１３および１４を形成する。この層間絶縁膜１
３、１４は、たとえば酸化膜、ＢＰＳＧ（ボロン・リン
・シリケート・ガラス）膜のそれぞれを順次積層した２
層構造の積層膜で形成する。
膜９およびエミッタ電極層１１の上に全面にわたり層間
絶縁膜１３および１４を形成する。この層間絶縁膜１
３、１４は、たとえば酸化膜、ＢＰＳＧ（ボロン・リン
・シリケート・ガラス）膜のそれぞれを順次積層した２
層構造の積層膜で形成する。
【００２１】次に、バイポーラトランジスタのベース形
成領域の層間絶縁膜１４、層間絶縁膜１３、層間絶縁膜
９、酸化膜２０１をホトリソグラフィ技術を用いてエッ
チングしてベース接続孔１０２ｂを形成する。また、バ
イポーラトランジスタのエミッタ形成領域の層間絶縁膜
１４、層間絶縁膜１３をホトリソグラフィ技術を用いて
エッチングしてエミッタ接続孔１０２ｅを形成する。さ
らに、バイポーラトランジスタのコレクタ形成領域の層
間絶縁膜１４、層間絶縁膜１３、層間絶縁膜９、酸化膜
２０１をホトリソグラフィ技術を用いてエッチングして
コレクタ接続孔１０２ｃを形成する。
成領域の層間絶縁膜１４、層間絶縁膜１３、層間絶縁膜
９、酸化膜２０１をホトリソグラフィ技術を用いてエッ
チングしてベース接続孔１０２ｂを形成する。また、バ
イポーラトランジスタのエミッタ形成領域の層間絶縁膜
１４、層間絶縁膜１３をホトリソグラフィ技術を用いて
エッチングしてエミッタ接続孔１０２ｅを形成する。さ
らに、バイポーラトランジスタのコレクタ形成領域の層
間絶縁膜１４、層間絶縁膜１３、層間絶縁膜９、酸化膜
２０１をホトリソグラフィ技術を用いてエッチングして
コレクタ接続孔１０２ｃを形成する。
【００２２】そして、ベース接続孔１０２ｂ、エミッタ
接続孔１０２ｅ、コレクタ接続孔１０２ｃのそれぞれ
に、たとえばスパッタリング法でアルミニウム合金を堆
積させて、ベース配線層１７ｂ、エミッタ配線層１７
ｅ、コレクタ配線層１７ｃを形成する。
接続孔１０２ｅ、コレクタ接続孔１０２ｃのそれぞれ
に、たとえばスパッタリング法でアルミニウム合金を堆
積させて、ベース配線層１７ｂ、エミッタ配線層１７
ｅ、コレクタ配線層１７ｃを形成する。
【００２３】以上説明した第１の従来例の製造方法によ
って得られたバイポーラトランジスタのコレクタ抵抗
は、コレクタ電位引き出し用のｎ型コレクタ拡散領域１
０があるため、通常１００Ω以下にすることができる。
って得られたバイポーラトランジスタのコレクタ抵抗
は、コレクタ電位引き出し用のｎ型コレクタ拡散領域１
０があるため、通常１００Ω以下にすることができる。
【００２４】また、積極的にコレクタ抵抗を低減する方
法として、特開平３−４９２５６号、特開平４−２６９
８３５号等に開示されるように、バイポーラトランジス
タのコレクタ形成領域に溝を形成し多結晶シリコン層で
埋設する方法が提案されている。
法として、特開平３−４９２５６号、特開平４−２６９
８３５号等に開示されるように、バイポーラトランジス
タのコレクタ形成領域に溝を形成し多結晶シリコン層で
埋設する方法が提案されている。
【００２５】特開平３−４９２５６号に開示された半導
体装置は、同一チップ上にバイポーラトランジスタとＣ
ＭＯＳとを搭載したＢｉＣＭＯＳ装置において、このＢ
ｉＣＭＯＳ装置を小型化しながらもバイポーラトランジ
スタのコレクタ抵抗を低減した装置である。ここで、第
２の従来例としてこの装置について説明する。
体装置は、同一チップ上にバイポーラトランジスタとＣ
ＭＯＳとを搭載したＢｉＣＭＯＳ装置において、このＢ
ｉＣＭＯＳ装置を小型化しながらもバイポーラトランジ
スタのコレクタ抵抗を低減した装置である。ここで、第
２の従来例としてこの装置について説明する。
【００２６】図１８は、特開平３−４９２５６号に開示
された半導体装置の製造工程を説明する断面図である。
された半導体装置の製造工程を説明する断面図である。
【００２７】図１８において、９１はｐ型シリコン基
板、９２ａおよび９２ｂはｎ型不純物拡散層、９３はｐ
型エピタキシャル層、９４はｎ型ウェル、９５はＣＭＯ
Ｓ部のゲート電極、９６はＣＭＯＳ部のＰチャネルトラ
ンジスタのソース／ドレイン、９７はＣＭＯＳ部のＮチ
ャネルトランジスタのソース／ドレイン、９８はバイポ
ーラトランジスタのエミッタ部、９９はバイポーラトラ
ンジスタのベース部、９１０はバイポーラトランジスタ
のコレクタ部、９１５は層間絶縁膜、９２１はトレンチ
溝、９２２はｎ型不純物拡散層である。
板、９２ａおよび９２ｂはｎ型不純物拡散層、９３はｐ
型エピタキシャル層、９４はｎ型ウェル、９５はＣＭＯ
Ｓ部のゲート電極、９６はＣＭＯＳ部のＰチャネルトラ
ンジスタのソース／ドレイン、９７はＣＭＯＳ部のＮチ
ャネルトランジスタのソース／ドレイン、９８はバイポ
ーラトランジスタのエミッタ部、９９はバイポーラトラ
ンジスタのベース部、９１０はバイポーラトランジスタ
のコレクタ部、９１５は層間絶縁膜、９２１はトレンチ
溝、９２２はｎ型不純物拡散層である。
【００２８】また、図１９は、図１８に続く工程を示
す。
す。
【００２９】図１９において、図１８と同じ構成部分に
は同じ参照番号を付してあり、９１１はポリシリコン層
である。
は同じ参照番号を付してあり、９１１はポリシリコン層
である。
【００３０】さらに、図２０は、図１９に続く工程を示
す。
す。
【００３１】図２０において、図１８と同じ構成部分に
は同じ参照番号を付してあり、９６ａ、９７ａ、９８
ａ、９９ａ、９１０ａはコンタクトホールである。
は同じ参照番号を付してあり、９６ａ、９７ａ、９８
ａ、９９ａ、９１０ａはコンタクトホールである。
【００３２】図１８、図１９、図２０を参照して、特開
平３−４９２５６号に開示された半導体装置の製造方法
を略述する。
平３−４９２５６号に開示された半導体装置の製造方法
を略述する。
【００３３】バイポーラトランジスタのコレクタ部９１
０に、ｎ型不純物拡散層９２ａに到達するトレンチ溝９
２１を周知のホトエッチ法により加工し、このトレンチ
溝９２１の側面部および底面部にｎ型不純物（たとえば
リン）を熱拡散法により拡散してｎ型不純物拡散層９２
２を形成する。その後、９００〜１０００℃の温度で熱
処理し、ＰＳＧ（リン・シリケート・ガラス）から成る
層間絶縁膜９１５のアニールおよびｎ型不純物拡散層９
２２の活性化を行う。
０に、ｎ型不純物拡散層９２ａに到達するトレンチ溝９
２１を周知のホトエッチ法により加工し、このトレンチ
溝９２１の側面部および底面部にｎ型不純物（たとえば
リン）を熱拡散法により拡散してｎ型不純物拡散層９２
２を形成する。その後、９００〜１０００℃の温度で熱
処理し、ＰＳＧ（リン・シリケート・ガラス）から成る
層間絶縁膜９１５のアニールおよびｎ型不純物拡散層９
２２の活性化を行う。
【００３４】次に、多結晶シリコンをＣＶＤ法により堆
積させてポリシリコン層９１１を形成する。そして、こ
のポリシリコン層９１１の全面をエッチングすることに
よってトレンチ溝９２１に堆積したポリシリコン層９１
１のみを残す。
積させてポリシリコン層９１１を形成する。そして、こ
のポリシリコン層９１１の全面をエッチングすることに
よってトレンチ溝９２１に堆積したポリシリコン層９１
１のみを残す。
【００３５】第２の従来例では、上述した製造方法によ
り、バイポーラトランジスタのコレクタ部９１０が、ｐ
型エピタキシャル層９３の表面からｎ型不純物拡散層９
２ａに至るトレンチ溝９２１と、このトレンチ溝９２１
の側面部および底面部に沿って配設されたｎ型不純物拡
散層９２２と、トレンチ溝９２１内に埋設されたポリシ
リコン層９１１とから成る。
り、バイポーラトランジスタのコレクタ部９１０が、ｐ
型エピタキシャル層９３の表面からｎ型不純物拡散層９
２ａに至るトレンチ溝９２１と、このトレンチ溝９２１
の側面部および底面部に沿って配設されたｎ型不純物拡
散層９２２と、トレンチ溝９２１内に埋設されたポリシ
リコン層９１１とから成る。
【００３６】
【発明が解決しようとする課題】上述したように、第１
の従来例によれば、バイポーラトランジスタのコレクタ
抵抗は、コレクタ電位引き出し用のｎ型コレクタ拡散領
域１０があるため、通常１００Ω以下にすることができ
る。しかしながら、前述の製造工程で明らかなように、
ｎ型コレクタ拡散領域１０を形成するためにはホトマス
ク工程およびイオン注入工程が必要となってしまう。
の従来例によれば、バイポーラトランジスタのコレクタ
抵抗は、コレクタ電位引き出し用のｎ型コレクタ拡散領
域１０があるため、通常１００Ω以下にすることができ
る。しかしながら、前述の製造工程で明らかなように、
ｎ型コレクタ拡散領域１０を形成するためにはホトマス
ク工程およびイオン注入工程が必要となってしまう。
【００３７】図２１は、図１３に示した第１の従来例に
おいて、ｎ型コレクタ拡散領域１０を形成する工程を省
いた場合のバイポーラトランジスタの断面図である。図
２１において、図１３と同じ構成部分には同じ参照番号
を付してある。
おいて、ｎ型コレクタ拡散領域１０を形成する工程を省
いた場合のバイポーラトランジスタの断面図である。図
２１において、図１３と同じ構成部分には同じ参照番号
を付してある。
【００３８】図２１に示すように、バイポーラトランジ
スタの製造工程を短縮するためにｎ型コレクタ拡散領域
１０を形成する工程を省き、ｎ型コレクタ拡散領域１０
のないコレクタ構造にすると、コレクタ抵抗が１００Ω
以上になり飽和しやすくなったり、その他のトランジス
タ特性を悪化させることになってしまう。
スタの製造工程を短縮するためにｎ型コレクタ拡散領域
１０を形成する工程を省き、ｎ型コレクタ拡散領域１０
のないコレクタ構造にすると、コレクタ抵抗が１００Ω
以上になり飽和しやすくなったり、その他のトランジス
タ特性を悪化させることになってしまう。
【００３９】また、上述した第２の従来例にしても、ト
レンチ溝９２１を形成するためのホトマスク工程やトレ
ンチ溝９２１内にポリシリコン層９１１を埋設する工程
などが必要となり、製造工程の増加を招いてしまう。
レンチ溝９２１を形成するためのホトマスク工程やトレ
ンチ溝９２１内にポリシリコン層９１１を埋設する工程
などが必要となり、製造工程の増加を招いてしまう。
【００４０】本発明は上記の点にかんがみてなされたも
ので、バイポーラトランジスタのコレクタ抵抗を増加さ
せることなく、製造工程を短縮することを目的とする。
ので、バイポーラトランジスタのコレクタ抵抗を増加さ
せることなく、製造工程を短縮することを目的とする。
【００４１】
【課題を解決するための手段】本発明は上記の目的を達
成するために、半導体基板上に一方導電型のコレクタ
と、反対導電型のベースと、一導電型のエミッタとを有
するバイポーラトランジスタの製造方法において、前記
半導体基板の主面部に一導電型不純物を導入して一導電
型埋込層を形成するとともに前記半導体基板の主面上の
全面にエピタキシャル層を成長させる工程と、前記半導
体基板の主面上のエミッタ形成領域に反対導電型拡散領
域を形成し、ベース形成領域に前記反対導電型拡散領域
と接するようにベース引き出し領域を形成する工程と、
前記反対導電型拡散領域およびベース引き出し領域を含
む前記半導体基板の主面上に層間絶縁膜を形成する工程
と、前記反対導電型拡散領域に達するエミッタ電極層接
続孔を前記層間絶縁膜のエミッタ形成領域に形成し、前
記エピタキシャル層に達するコレクタ領域孔を前記層間
絶縁膜のコレクタ形成領域に形成する工程と、前記層間
絶縁膜上、前記エミッタ電極層接続孔内および前記コレ
クタ領域孔内に多結晶シリコン膜を堆積する工程と、エ
ミッタ形成領域の前記多結晶シリコン膜上にパターニン
グマスクを形成し、パターニングを施してエミッタ電極
層としての多結晶シリコン膜を残すと同時にコレクタ形
成領域の前記エピタキシャル層をエッチングにより除去
してコレクタ溝を形成する工程と、前記エミッタ電極層
に一導電型不純物を導入しこの一導電型不純物を前記反
対導電型拡散領域の主面部に拡散してエミッタ領域を形
成するとともに、前記コレクタ溝の少なくとも底面部に
一導電型不純物を導入しこの一導電型不純物を前記エピ
タキシャル層に拡散してコレクタ拡散領域を形成する工
程とを有する。
成するために、半導体基板上に一方導電型のコレクタ
と、反対導電型のベースと、一導電型のエミッタとを有
するバイポーラトランジスタの製造方法において、前記
半導体基板の主面部に一導電型不純物を導入して一導電
型埋込層を形成するとともに前記半導体基板の主面上の
全面にエピタキシャル層を成長させる工程と、前記半導
体基板の主面上のエミッタ形成領域に反対導電型拡散領
域を形成し、ベース形成領域に前記反対導電型拡散領域
と接するようにベース引き出し領域を形成する工程と、
前記反対導電型拡散領域およびベース引き出し領域を含
む前記半導体基板の主面上に層間絶縁膜を形成する工程
と、前記反対導電型拡散領域に達するエミッタ電極層接
続孔を前記層間絶縁膜のエミッタ形成領域に形成し、前
記エピタキシャル層に達するコレクタ領域孔を前記層間
絶縁膜のコレクタ形成領域に形成する工程と、前記層間
絶縁膜上、前記エミッタ電極層接続孔内および前記コレ
クタ領域孔内に多結晶シリコン膜を堆積する工程と、エ
ミッタ形成領域の前記多結晶シリコン膜上にパターニン
グマスクを形成し、パターニングを施してエミッタ電極
層としての多結晶シリコン膜を残すと同時にコレクタ形
成領域の前記エピタキシャル層をエッチングにより除去
してコレクタ溝を形成する工程と、前記エミッタ電極層
に一導電型不純物を導入しこの一導電型不純物を前記反
対導電型拡散領域の主面部に拡散してエミッタ領域を形
成するとともに、前記コレクタ溝の少なくとも底面部に
一導電型不純物を導入しこの一導電型不純物を前記エピ
タキシャル層に拡散してコレクタ拡散領域を形成する工
程とを有する。
【００４２】
【作用】本発明は以上の方法によって、エミッタ電極層
のパターニングと同時にコレクタ溝を形成するので、コ
レクタ抵抗の増加を招くことなく製造工程を短縮するこ
とができる。
のパターニングと同時にコレクタ溝を形成するので、コ
レクタ抵抗の増加を招くことなく製造工程を短縮するこ
とができる。
【００４３】
【実施例】以下本発明を図面に基づいて説明する。
【００４４】図１は本発明の第１の実施例のバイポーラ
トランジスタの断面図である。
トランジスタの断面図である。
【００４５】図１において、１はｐ型半導体基板、２は
ｎ型埋込層、３はｐ型埋込層、４はｎ型エピタキシャル
層、５はｐ型ウェル、６はフィールド酸化膜、７はｐ型
拡散領域、８はｐ型ベース引き出し領域、９は層間絶縁
膜、１０はｎ型コレクタ拡散領域、１１はエミッタ電極
層、１２はｎ型エミッタ領域、１３は層間絶縁膜、１４
は層間絶縁膜、１５ｂはベース密着層、１５ｃはコレク
タ密着層、１５ｅはエミッタ密着層、１６ｂはベース埋
設タングステン、１６ｃはコレクタ埋設タングステン、
１６ｅはエミッタ埋設タングステン、１７ｂはベース配
線層、１７ｃはコレクタ配線層、１７ｅはエミッタ配線
層、１００はコレクタ溝、１０１はエミッタ電極層接続
孔、１０２ｂはベース接続孔、１０２ｃはコレクタ接続
孔、１０２ｅはエミッタ接続孔、２０１は酸化膜であ
る。
ｎ型埋込層、３はｐ型埋込層、４はｎ型エピタキシャル
層、５はｐ型ウェル、６はフィールド酸化膜、７はｐ型
拡散領域、８はｐ型ベース引き出し領域、９は層間絶縁
膜、１０はｎ型コレクタ拡散領域、１１はエミッタ電極
層、１２はｎ型エミッタ領域、１３は層間絶縁膜、１４
は層間絶縁膜、１５ｂはベース密着層、１５ｃはコレク
タ密着層、１５ｅはエミッタ密着層、１６ｂはベース埋
設タングステン、１６ｃはコレクタ埋設タングステン、
１６ｅはエミッタ埋設タングステン、１７ｂはベース配
線層、１７ｃはコレクタ配線層、１７ｅはエミッタ配線
層、１００はコレクタ溝、１０１はエミッタ電極層接続
孔、１０２ｂはベース接続孔、１０２ｃはコレクタ接続
孔、１０２ｅはエミッタ接続孔、２０１は酸化膜であ
る。
【００４６】バイポーラトランジスタは、ｐ型半導体基
板１の主面上に構成され、ｐ型埋込層３およびｐ型ウェ
ル５によって他の素子から分離される。このバイポーラ
トランジスタはｐ型半導体基板１の主面から上層に向か
ってｎ型コレクタ領域、ｐ型ベース領域およびｎ型エミ
ッタ領域のそれぞれの動作領域を順次縦方向に配列した
縦型構造のｎｐｎ型で構成される。
板１の主面上に構成され、ｐ型埋込層３およびｐ型ウェ
ル５によって他の素子から分離される。このバイポーラ
トランジスタはｐ型半導体基板１の主面から上層に向か
ってｎ型コレクタ領域、ｐ型ベース領域およびｎ型エミ
ッタ領域のそれぞれの動作領域を順次縦方向に配列した
縦型構造のｎｐｎ型で構成される。
【００４７】ｎ型コレクタ領域は、ｎ型エピタキシャル
層４の主面に設けられたコレクタ溝１００の底面部に形
成されたｎ型コレクタ拡散領域１０と、ｎ型エピタキシ
ャル層４と、ｎ型埋込層２とから構成される。また、ｐ
型ベース領域は、真性ベース領域としてのｐ型拡散領域
７と外部へのｐ型ベース引き出し領域８から構成され
る。さらに、ｎ型エミッタ領域１２は、真性ベース領域
であるｐ型拡散領域７の主面部にｎ型不純物を拡散する
ことによって形成される。このｎ型エミッタ領域１２上
の層間絶縁膜９を除去することによりエミッタ電極層接
続孔１０１が形成され、このエミッタ電極層接続孔１０
１にエミッタ電極層１１が形成される。エミッタ電極層
１１は、たとえば多結晶シリコン層で形成され、ｎ型不
純物が導入される。
層４の主面に設けられたコレクタ溝１００の底面部に形
成されたｎ型コレクタ拡散領域１０と、ｎ型エピタキシ
ャル層４と、ｎ型埋込層２とから構成される。また、ｐ
型ベース領域は、真性ベース領域としてのｐ型拡散領域
７と外部へのｐ型ベース引き出し領域８から構成され
る。さらに、ｎ型エミッタ領域１２は、真性ベース領域
であるｐ型拡散領域７の主面部にｎ型不純物を拡散する
ことによって形成される。このｎ型エミッタ領域１２上
の層間絶縁膜９を除去することによりエミッタ電極層接
続孔１０１が形成され、このエミッタ電極層接続孔１０
１にエミッタ電極層１１が形成される。エミッタ電極層
１１は、たとえば多結晶シリコン層で形成され、ｎ型不
純物が導入される。
【００４８】ｐ型ベース引き出し領域８上の酸化膜２０
１、層間絶縁膜９、１３、１４を除去することによりベ
ース接続孔１０２ｂが形成され、このベース接続孔１０
２ｂにベース密着層１５ｂ、ベース埋設タングステン１
６ｂが埋設され、さらにベース配線層１７ｂが形成され
る。
１、層間絶縁膜９、１３、１４を除去することによりベ
ース接続孔１０２ｂが形成され、このベース接続孔１０
２ｂにベース密着層１５ｂ、ベース埋設タングステン１
６ｂが埋設され、さらにベース配線層１７ｂが形成され
る。
【００４９】また、エミッタ電極層１１上の層間絶縁膜
１３、１４を除去することによりエミッタ接続孔１０２
ｅが形成され、このエミッタ接続孔１０２ｅにエミッタ
密着層１５ｅ、エミッタ埋設タングステン１６ｅが埋設
され、さらにエミッタ配線層１７ｅが形成される。
１３、１４を除去することによりエミッタ接続孔１０２
ｅが形成され、このエミッタ接続孔１０２ｅにエミッタ
密着層１５ｅ、エミッタ埋設タングステン１６ｅが埋設
され、さらにエミッタ配線層１７ｅが形成される。
【００５０】さらに、ｎ型コレクタ拡散領域１０上の層
間絶縁膜１３、１４を除去することによりコレクタ接続
孔１０２ｃが形成され、このコレクタ接続孔１０２ｃに
コレクタ密着層１５ｃ、コレクタ埋設タングステン１６
ｃが埋設され、さらにコレクタ配線層１７ｃが形成され
る。
間絶縁膜１３、１４を除去することによりコレクタ接続
孔１０２ｃが形成され、このコレクタ接続孔１０２ｃに
コレクタ密着層１５ｃ、コレクタ埋設タングステン１６
ｃが埋設され、さらにコレクタ配線層１７ｃが形成され
る。
【００５１】ベース密着層１５ｂ、エミッタ密着層１５
ｅ、コレクタ密着層１５ｃは、Ｔｉ、ＴｉＷ、Ｗ等の金
属で形成され、ベース配線層１７ｂ、エミッタ配線層１
７ｅ、コレクタ配線層１７ｃは、たとえばアルミニウム
合金で形成される。
ｅ、コレクタ密着層１５ｃは、Ｔｉ、ＴｉＷ、Ｗ等の金
属で形成され、ベース配線層１７ｂ、エミッタ配線層１
７ｅ、コレクタ配線層１７ｃは、たとえばアルミニウム
合金で形成される。
【００５２】次に、図１に示したバイポーラトランジス
タの製造工程を説明する。
タの製造工程を説明する。
【００５３】図２は、図１に示したバイポーラトランジ
スタの製造工程を説明する断面図である。
スタの製造工程を説明する断面図である。
【００５４】まず、ｐ型半導体基板１の主面部のバイポ
ーラトランジスタ形成領域にｎ型不純物を導入し、ｐ型
半導体基板１の主面部の素子分離領域にｐ型不純物を導
入する。次にｐ型半導体基板１の主面上の全面にｎ型エ
ピタキシャル層４を成長させる。この成長と同一工程に
よって、ｐ型半導体基板１の主面部のバイポーラトラン
ジスタ形成領域に導入したｎ型不純物でｎ型埋込層２が
形成され、ｐ型半導体基板１の主面部の素子分離領域に
導入したｐ型不純物でｐ型埋込層３が形成される。
ーラトランジスタ形成領域にｎ型不純物を導入し、ｐ型
半導体基板１の主面部の素子分離領域にｐ型不純物を導
入する。次にｐ型半導体基板１の主面上の全面にｎ型エ
ピタキシャル層４を成長させる。この成長と同一工程に
よって、ｐ型半導体基板１の主面部のバイポーラトラン
ジスタ形成領域に導入したｎ型不純物でｎ型埋込層２が
形成され、ｐ型半導体基板１の主面部の素子分離領域に
導入したｐ型不純物でｐ型埋込層３が形成される。
【００５５】次に、ｎ型エピタキシャル層４のうちｐ型
埋込層３の上の部分に、たとえばホトレジスト膜をマス
クとしてイオン注入法等によりｐ型不純物たとえばボロ
ンを導入してｐ型ウェル５を形成する。そして、ｎ型エ
ピタキシャル層４およびｐ型ウェル５の主面上の全面に
酸化膜２０１を形成し、さらにその上に窒化膜２０２を
形成する。次に、ホトリソグラフィ技術によって、窒化
膜２０２をバイポーラトランジスタのベース、コレク
タ、エミッタの形成領域にのみ選択的に残す。
埋込層３の上の部分に、たとえばホトレジスト膜をマス
クとしてイオン注入法等によりｐ型不純物たとえばボロ
ンを導入してｐ型ウェル５を形成する。そして、ｎ型エ
ピタキシャル層４およびｐ型ウェル５の主面上の全面に
酸化膜２０１を形成し、さらにその上に窒化膜２０２を
形成する。次に、ホトリソグラフィ技術によって、窒化
膜２０２をバイポーラトランジスタのベース、コレク
タ、エミッタの形成領域にのみ選択的に残す。
【００５６】図３は、図２に続く工程を示す。
【００５７】続いて、窒化膜２０２を耐酸化マスクとし
てｎ型エピタキシャル層４の主面を熱酸化することによ
ってフィールド酸化膜６を形成し、その後窒化膜２０２
を除去する。
てｎ型エピタキシャル層４の主面を熱酸化することによ
ってフィールド酸化膜６を形成し、その後窒化膜２０２
を除去する。
【００５８】次に、たとえば、ホトレジスト膜をマスク
として、ボロンを用い、加速エネルギー２０ＫｅＶ、注
入量５×１０13ｃｍ-2の条件でイオン注入法を施すこと
によって、ｎ型エピタキシャル層４中のバイポーラトラ
ンジスタのエミッタ形成領域にｐ型不純物を導入して真
性ベース領域としてのｐ型拡散領域７を形成する。この
ｐ型拡散領域７の接合深さはたとえば１５０〜２００ｎ
ｍ程度に形成する。
として、ボロンを用い、加速エネルギー２０ＫｅＶ、注
入量５×１０13ｃｍ-2の条件でイオン注入法を施すこと
によって、ｎ型エピタキシャル層４中のバイポーラトラ
ンジスタのエミッタ形成領域にｐ型不純物を導入して真
性ベース領域としてのｐ型拡散領域７を形成する。この
ｐ型拡散領域７の接合深さはたとえば１５０〜２００ｎ
ｍ程度に形成する。
【００５９】次に、たとえば、ホトレジスト膜をマスク
として、ＢＦ2 を用い、加速エネルギー７０ＫｅＶ、注
入量５×１０15ｃｍ-2の条件でイオン注入法を施すこと
によって、ｎ型エピタキシャル層４中のバイポーラトラ
ンジスタのベース形成領域にｐ型不純物を導入してｐ型
ベース引き出し領域８を形成する。このｐ型ベース引き
出し領域８の接合深さはたとえば５００ｎｍ程度に形成
する。
として、ＢＦ2 を用い、加速エネルギー７０ＫｅＶ、注
入量５×１０15ｃｍ-2の条件でイオン注入法を施すこと
によって、ｎ型エピタキシャル層４中のバイポーラトラ
ンジスタのベース形成領域にｐ型不純物を導入してｐ型
ベース引き出し領域８を形成する。このｐ型ベース引き
出し領域８の接合深さはたとえば５００ｎｍ程度に形成
する。
【００６０】この後ホトレジスト膜を除去し、次に、た
とえば、９００℃の温度で２０分間の熱処理を施し、イ
オン打ち込み時のダメージを回復するとともに導入した
ｐ型不純物を活性化する。
とえば、９００℃の温度で２０分間の熱処理を施し、イ
オン打ち込み時のダメージを回復するとともに導入した
ｐ型不純物を活性化する。
【００６１】図４は、図３に続く工程を示す。
【００６２】続いて、酸化膜２０１およびフィールド酸
化膜６上の全面にわたって層間絶縁膜９を形成する。こ
の層間絶縁膜９はたとえばＣＶＤ法で堆積した酸化膜で
形成する。次に、バイポーラトランジスタのエミッタ形
成領域およびコレクタ形成領域の層間絶縁膜９および酸
化膜２０１をホトリソグラフィ技術によってエッチング
し、エミッタ電極層接続孔１０１およびコレクタ領域孔
１０１´を形成する。このエッチングはたとえばＲＩＥ
といった異方性エッチングで行う。
化膜６上の全面にわたって層間絶縁膜９を形成する。こ
の層間絶縁膜９はたとえばＣＶＤ法で堆積した酸化膜で
形成する。次に、バイポーラトランジスタのエミッタ形
成領域およびコレクタ形成領域の層間絶縁膜９および酸
化膜２０１をホトリソグラフィ技術によってエッチング
し、エミッタ電極層接続孔１０１およびコレクタ領域孔
１０１´を形成する。このエッチングはたとえばＲＩＥ
といった異方性エッチングで行う。
【００６３】次に、層間絶縁膜９の上およびエミッタ電
極接続孔１０１、コレクタ領域孔１０１´の中に、たと
えばＣＶＤ法で２００ｎｍ程度の厚さに多結晶シリコン
膜１１１を堆積させる。
極接続孔１０１、コレクタ領域孔１０１´の中に、たと
えばＣＶＤ法で２００ｎｍ程度の厚さに多結晶シリコン
膜１１１を堆積させる。
【００６４】図５は、図４に続く工程を示す。
【００６５】続いて、ホトリソグラフィ技術を用いてエ
ミッタ形成領域にのみホトレジスト膜１０３を残し、多
結晶シリコン膜１１１をパターニングし、残した多結晶
シリコン膜をエミッタ電極層１１とする。
ミッタ形成領域にのみホトレジスト膜１０３を残し、多
結晶シリコン膜１１１をパターニングし、残した多結晶
シリコン膜をエミッタ電極層１１とする。
【００６６】このエッチングの際、コレクタ形成領域の
コレクタ領域孔１０１´の部分にはホトレジスト膜によ
るマスクをしないので、エミッタ電極層１１のパターニ
ング時にオーバーエッチングすれば、層間絶縁膜９がマ
スクの役割を果たしコレクタ形成領域のｎ型エピタキシ
ャル層４のみがエッチングにより除去されコレクタ溝１
００が形成される。なお、このときのエッチング条件
は、ＳｉＣｌ4 を１５ｓｃｃｍ、ＳＦ6 を５ｓｃｃｍ、
Ｎ2 を５ｓｃｃｍでパワー５００Ｗにすることにより、
層間絶縁膜９と十分選択比を保ってエッチングを行うこ
とができる。また、コレクタ溝１００の深さはたとえば
０．５〜１．０μｍ程度に形成する。
コレクタ領域孔１０１´の部分にはホトレジスト膜によ
るマスクをしないので、エミッタ電極層１１のパターニ
ング時にオーバーエッチングすれば、層間絶縁膜９がマ
スクの役割を果たしコレクタ形成領域のｎ型エピタキシ
ャル層４のみがエッチングにより除去されコレクタ溝１
００が形成される。なお、このときのエッチング条件
は、ＳｉＣｌ4 を１５ｓｃｃｍ、ＳＦ6 を５ｓｃｃｍ、
Ｎ2 を５ｓｃｃｍでパワー５００Ｗにすることにより、
層間絶縁膜９と十分選択比を保ってエッチングを行うこ
とができる。また、コレクタ溝１００の深さはたとえば
０．５〜１．０μｍ程度に形成する。
【００６７】図６は、図５に続く工程を示す。
【００６８】続いて、ホトレジスト膜１０３を除去した
後に、たとえば、ヒ素を用い、加速エネルギー７０Ｋｅ
Ｖ、注入量１×１０16ｃｍ-2の条件でイオン注入法を施
すことによって、エミッタ電極層１１およびコレクタ溝
１００の底面部にｎ型不純物を導入し、この後、たとえ
ば窒素雰囲気中で９００℃、２０分間の熱処理を施し、
エミッタ電極層１１中に導入されたｎ型不純物をｐ型拡
散領域７の主面部に拡散してｎ型エミッタ領域１２を形
成するとともに、コレクタ形成領域のｎ型コレクタ拡散
領域１０を形成する。
後に、たとえば、ヒ素を用い、加速エネルギー７０Ｋｅ
Ｖ、注入量１×１０16ｃｍ-2の条件でイオン注入法を施
すことによって、エミッタ電極層１１およびコレクタ溝
１００の底面部にｎ型不純物を導入し、この後、たとえ
ば窒素雰囲気中で９００℃、２０分間の熱処理を施し、
エミッタ電極層１１中に導入されたｎ型不純物をｐ型拡
散領域７の主面部に拡散してｎ型エミッタ領域１２を形
成するとともに、コレクタ形成領域のｎ型コレクタ拡散
領域１０を形成する。
【００６９】次に、層間絶縁膜９およびエミッタ電極層
１１の上に全面にわたり層間絶縁膜１３を形成する。
１１の上に全面にわたり層間絶縁膜１３を形成する。
【００７０】図７は、図６に続く工程を示す。
【００７１】続いて、層間絶縁膜１３上の全面にわたり
層間絶縁膜１４を形成する。層間絶縁膜１３、１４は、
たとえば酸化膜、ＢＰＳＧ（ボロン・リン・シリケート
・ガラス）膜のそれぞれを順次積層した２層構造の積層
膜で形成する。
層間絶縁膜１４を形成する。層間絶縁膜１３、１４は、
たとえば酸化膜、ＢＰＳＧ（ボロン・リン・シリケート
・ガラス）膜のそれぞれを順次積層した２層構造の積層
膜で形成する。
【００７２】次に、バイポーラトランジスタのベース形
成領域の層間絶縁膜１４、層間絶縁膜１３、層間絶縁膜
９、酸化膜２０１をホトリソグラフィ技術を用いてエッ
チングしてベース接続孔１０２ｂを形成する。また、バ
イポーラトランジスタのエミッタ形成領域の層間絶縁膜
１４、層間絶縁膜１３をホトリソグラフィ技術を用いて
エッチングしてエミッタ接続孔１０２ｅを形成する。さ
らに、バイポーラトランジスタのコレクタ形成領域の層
間絶縁膜１４、層間絶縁膜１３をホトリソグラフィ技術
を用いてエッチングしてコレクタ接続孔１０２ｃを形成
する。
成領域の層間絶縁膜１４、層間絶縁膜１３、層間絶縁膜
９、酸化膜２０１をホトリソグラフィ技術を用いてエッ
チングしてベース接続孔１０２ｂを形成する。また、バ
イポーラトランジスタのエミッタ形成領域の層間絶縁膜
１４、層間絶縁膜１３をホトリソグラフィ技術を用いて
エッチングしてエミッタ接続孔１０２ｅを形成する。さ
らに、バイポーラトランジスタのコレクタ形成領域の層
間絶縁膜１４、層間絶縁膜１３をホトリソグラフィ技術
を用いてエッチングしてコレクタ接続孔１０２ｃを形成
する。
【００７３】続いて、図１に示したように、ベース接続
孔１０２ｂ、エミッタ接続孔１０２ｅ、コレクタ接続孔
１０２ｃおよび層間絶縁膜１４の表面に、密着層１５と
してＴｉＮ、ＴｉＷ、Ｗ等の金属をスパッタリング等の
方法により形成し、その後ＷＦ6 のモノシラン還元法に
よってタングステンの核を生じさせる。
孔１０２ｂ、エミッタ接続孔１０２ｅ、コレクタ接続孔
１０２ｃおよび層間絶縁膜１４の表面に、密着層１５と
してＴｉＮ、ＴｉＷ、Ｗ等の金属をスパッタリング等の
方法により形成し、その後ＷＦ6 のモノシラン還元法に
よってタングステンの核を生じさせる。
【００７４】次に、温度が４００℃以上となるように加
熱し、ＷＦ6 の水素還元法によって約１Ｔｏｒｒの加圧
で密着層１５上にタングステンを堆積させる。そして、
堆積したタングステンを、公知のドライエッチング技術
を用いてベース接続孔１０２ｂ、エミッタ接続孔１０２
ｅ、コレクタ接続孔１０２ｃにのみタングステンを残し
ベース埋設タングステン１６ｂ、エミッタ埋設タングス
テン１６ｅ、コレクタ埋設タングステン１６ｃとする。
熱し、ＷＦ6 の水素還元法によって約１Ｔｏｒｒの加圧
で密着層１５上にタングステンを堆積させる。そして、
堆積したタングステンを、公知のドライエッチング技術
を用いてベース接続孔１０２ｂ、エミッタ接続孔１０２
ｅ、コレクタ接続孔１０２ｃにのみタングステンを残し
ベース埋設タングステン１６ｂ、エミッタ埋設タングス
テン１６ｅ、コレクタ埋設タングステン１６ｃとする。
【００７５】最後に、たとえばスパッタリング法でアル
ミニウム合金を堆積させて、ベース配線層１７ｂ、エミ
ッタ配線層１７ｅ、コレクタ配線層１７ｃを形成する。
ミニウム合金を堆積させて、ベース配線層１７ｂ、エミ
ッタ配線層１７ｅ、コレクタ配線層１７ｃを形成する。
【００７６】図８は第１図に示したコレクタ溝１００の
効果を説明する図であり、横軸はコレクタ溝１００の深
さ、縦軸はコレクタ抵抗を示す。
効果を説明する図であり、横軸はコレクタ溝１００の深
さ、縦軸はコレクタ抵抗を示す。
【００７７】図８に示すように、コレクタ溝１００がな
い場合にはコレクタ抵抗が３００Ω近くあったが、コレ
クタ溝１００の深さを０．４μｍ以上にすればコレクタ
抵抗を１００Ω以下にすることができる。
い場合にはコレクタ抵抗が３００Ω近くあったが、コレ
クタ溝１００の深さを０．４μｍ以上にすればコレクタ
抵抗を１００Ω以下にすることができる。
【００７８】図９は本発明の第２の実施例のバイポーラ
トランジスタの断面図である。
トランジスタの断面図である。
【００７９】図９において、図１と同じ構成部分には同
じ参照番号を付し、１１´は多結晶シリコン電極であ
る。
じ参照番号を付し、１１´は多結晶シリコン電極であ
る。
【００８０】次に、図９に示したバイポーラトランジス
タの製造工程を説明する。
タの製造工程を説明する。
【００８１】第２の実施例の場合も、図４に示した断面
図までの製造工程は第１の実施例と同じなので図４に示
した断面図から先の工程を説明する。
図までの製造工程は第１の実施例と同じなので図４に示
した断面図から先の工程を説明する。
【００８２】図１０は、図９に示したバイポーラトラン
ジスタの製造工程を説明する断面図であり、図４に続く
工程を示す。
ジスタの製造工程を説明する断面図であり、図４に続く
工程を示す。
【００８３】図４まで製造工程が進んだならば次には、
ホトリソグラフィ技術を用いてエミッタ形成領域および
コレクタ形成領域の一部にのみホトレジスト膜１０３を
残し、多結晶シリコン膜１１１をパターニングし、エミ
ッタ形成領域に残した多結晶シリコン膜をエミッタ電極
層１１、コレクタ形成領域の一部に残した多結晶シリコ
ン膜を多結晶シリコン電極１１´とする。
ホトリソグラフィ技術を用いてエミッタ形成領域および
コレクタ形成領域の一部にのみホトレジスト膜１０３を
残し、多結晶シリコン膜１１１をパターニングし、エミ
ッタ形成領域に残した多結晶シリコン膜をエミッタ電極
層１１、コレクタ形成領域の一部に残した多結晶シリコ
ン膜を多結晶シリコン電極１１´とする。
【００８４】このエッチングの際、コレクタ形成領域の
コレクタ領域孔１０１´の部分にはホトレジスト膜によ
るマスクをしないので、エミッタ電極層１１および多結
晶シリコン電極１１´のパターニング時にオーバーエッ
チングすれば、層間絶縁膜９がマスクの役割を果たしコ
レクタ形成領域のｎ型エピタキシャル層４のみがエッチ
ングにより除去されコレクタ溝１００が形成される。な
お、このときのエッチング条件は、ＳｉＣｌ4 を１５ｓ
ｃｃｍ、ＳＦ6 を５ｓｃｃｍ、Ｎ2 を５ｓｃｃｍでパワ
ー５００Ｗにすることにより、層間絶縁膜９と十分選択
比を保ってエッチングを行うことができる。また、コレ
クタ溝１００の深さはたとえば０．５〜１．０μｍ程度
に形成する。
コレクタ領域孔１０１´の部分にはホトレジスト膜によ
るマスクをしないので、エミッタ電極層１１および多結
晶シリコン電極１１´のパターニング時にオーバーエッ
チングすれば、層間絶縁膜９がマスクの役割を果たしコ
レクタ形成領域のｎ型エピタキシャル層４のみがエッチ
ングにより除去されコレクタ溝１００が形成される。な
お、このときのエッチング条件は、ＳｉＣｌ4 を１５ｓ
ｃｃｍ、ＳＦ6 を５ｓｃｃｍ、Ｎ2 を５ｓｃｃｍでパワ
ー５００Ｗにすることにより、層間絶縁膜９と十分選択
比を保ってエッチングを行うことができる。また、コレ
クタ溝１００の深さはたとえば０．５〜１．０μｍ程度
に形成する。
【００８５】図１１は、図１０に続く工程を示す。
【００８６】続いて、ホトレジスト膜１０３を除去した
後に、たとえば、ヒ素を用い、加速エネルギー７０Ｋｅ
Ｖ、注入量１×１０16ｃｍ-2の条件でイオン注入法を施
すことによって、エミッタ電極層１１およびコレクタ溝
１００の底面部にｎ型不純物を導入し、この後、たとえ
ば窒素雰囲気中で９００℃、２０分間の熱処理を施し、
エミッタ電極層１１中に導入されたｎ型不純物をｐ型拡
散領域７の主面部に拡散してｎ型エミッタ領域１２を形
成するとともに、コレクタ形成領域のｎ型コレクタ拡散
領域１０を形成する。
後に、たとえば、ヒ素を用い、加速エネルギー７０Ｋｅ
Ｖ、注入量１×１０16ｃｍ-2の条件でイオン注入法を施
すことによって、エミッタ電極層１１およびコレクタ溝
１００の底面部にｎ型不純物を導入し、この後、たとえ
ば窒素雰囲気中で９００℃、２０分間の熱処理を施し、
エミッタ電極層１１中に導入されたｎ型不純物をｐ型拡
散領域７の主面部に拡散してｎ型エミッタ領域１２を形
成するとともに、コレクタ形成領域のｎ型コレクタ拡散
領域１０を形成する。
【００８７】次に、層間絶縁膜９、エミッタ電極層１１
およびコレクタ溝１００の縁に形成した多結晶シリコン
電極１１´の上の全面にわたり層間絶縁膜１３を形成
し、さらに層間絶縁膜１３上の全面にわたり層間絶縁膜
１４を形成する。層間絶縁膜１３、１４は、たとえば酸
化膜、ＢＰＳＧ（ボロン・リン・シリケート・ガラス）
膜のそれぞれを順次積層した２層構造の積層膜で形成す
る。
およびコレクタ溝１００の縁に形成した多結晶シリコン
電極１１´の上の全面にわたり層間絶縁膜１３を形成
し、さらに層間絶縁膜１３上の全面にわたり層間絶縁膜
１４を形成する。層間絶縁膜１３、１４は、たとえば酸
化膜、ＢＰＳＧ（ボロン・リン・シリケート・ガラス）
膜のそれぞれを順次積層した２層構造の積層膜で形成す
る。
【００８８】次に、バイポーラトランジスタのベース形
成領域の層間絶縁膜１４、層間絶縁膜１３、層間絶縁膜
９、酸化膜２０１をホトリソグラフィ技術を用いてエッ
チングしてベース接続孔１０２ｂを形成する。また、バ
イポーラトランジスタのエミッタ形成領域の層間絶縁膜
１４、層間絶縁膜１３をホトリソグラフィ技術を用いて
エッチングしてエミッタ接続孔１０２ｅを形成する。さ
らに、バイポーラトランジスタのコレクタ形成領域の層
間絶縁膜１４、層間絶縁膜１３をホトリソグラフィ技術
を用いてエッチングしてコレクタ接続孔１０２ｃを形成
する。図１１に示すように、このコレクタ接続孔１０２
ｃは、縁が多結晶シリコン電極１１´上になり、コレク
タ溝１００よりも大きくなるように形成される。
成領域の層間絶縁膜１４、層間絶縁膜１３、層間絶縁膜
９、酸化膜２０１をホトリソグラフィ技術を用いてエッ
チングしてベース接続孔１０２ｂを形成する。また、バ
イポーラトランジスタのエミッタ形成領域の層間絶縁膜
１４、層間絶縁膜１３をホトリソグラフィ技術を用いて
エッチングしてエミッタ接続孔１０２ｅを形成する。さ
らに、バイポーラトランジスタのコレクタ形成領域の層
間絶縁膜１４、層間絶縁膜１３をホトリソグラフィ技術
を用いてエッチングしてコレクタ接続孔１０２ｃを形成
する。図１１に示すように、このコレクタ接続孔１０２
ｃは、縁が多結晶シリコン電極１１´上になり、コレク
タ溝１００よりも大きくなるように形成される。
【００８９】それ以後の工程は第１の実施例と同様なの
で説明は省略するが、結果として第２の実施例では図９
に示した断面図のバイポーラトランジスタが得られる。
で説明は省略するが、結果として第２の実施例では図９
に示した断面図のバイポーラトランジスタが得られる。
【００９０】図１２は、コレクタ接続孔１０２ｃの形成
時にホトマスクの目合わせずれが生じた場合の様子を示
す断面図であり、（ａ）は第１の実施例の断面図を示
し、（ｂ）は第２の実施例の断面図を示す。
時にホトマスクの目合わせずれが生じた場合の様子を示
す断面図であり、（ａ）は第１の実施例の断面図を示
し、（ｂ）は第２の実施例の断面図を示す。
【００９１】第１の実施例では、コレクタ接続孔１０２
ｃを形成するときにホトマスクの目合わせずれが生じた
場合、図１２（ａ）に示すようにコレクタ接続孔１０２
ｃと半導体基板との実効接続面積が減少してしまう。
ｃを形成するときにホトマスクの目合わせずれが生じた
場合、図１２（ａ）に示すようにコレクタ接続孔１０２
ｃと半導体基板との実効接続面積が減少してしまう。
【００９２】一方、第２の実施例では、多少ホトマスク
の目合わせずれが生じたとしても、図１２（ｂ）に示す
ように幅ｄが確保されるのでコレクタ接続孔１０２ｃと
半導体基板との実効接続面積は減少しない。
の目合わせずれが生じたとしても、図１２（ｂ）に示す
ように幅ｄが確保されるのでコレクタ接続孔１０２ｃと
半導体基板との実効接続面積は減少しない。
【００９３】なお、本発明は上述した実施例に限られる
ものでなく、たとえば、エミッタ拡散層をベース電極に
対して自己整合的に形成するセルフアライン型のバイポ
ーラトランジスタにも適用できる。
ものでなく、たとえば、エミッタ拡散層をベース電極に
対して自己整合的に形成するセルフアライン型のバイポ
ーラトランジスタにも適用できる。
【００９４】
【発明の効果】以上説明したように、本発明によれば、
従来の製造方法よりも１ホトマスク工程が削減でき、且
つトレンチコレクタ内の多結晶シリコン層の埋設工程も
不要なので、製造工程を大幅に短縮でき、同時にコレク
タ抵抗の低減を実現できる。
従来の製造方法よりも１ホトマスク工程が削減でき、且
つトレンチコレクタ内の多結晶シリコン層の埋設工程も
不要なので、製造工程を大幅に短縮でき、同時にコレク
タ抵抗の低減を実現できる。
【００９５】また、第２の実施例によれば、コレクタ接
続孔１０２ｃの形成時に多少ホトマスクの目合わせずれ
が生じたとしても、コレクタ接続孔１０２ｃと半導体基
板との実効接続面積が減少することがない。
続孔１０２ｃの形成時に多少ホトマスクの目合わせずれ
が生じたとしても、コレクタ接続孔１０２ｃと半導体基
板との実効接続面積が減少することがない。
【図１】本発明の第１の実施例のバイポーラトランジス
タの断面図である。
タの断面図である。
【図２】図１に示したバイポーラトランジスタの製造工
程を説明する断面図である。
程を説明する断面図である。
【図３】図１に示したバイポーラトランジスタの製造工
程を説明する断面図であり、図２に続く工程を示す。
程を説明する断面図であり、図２に続く工程を示す。
【図４】図１に示したバイポーラトランジスタの製造工
程を説明する断面図であり、図３に続く工程を示す。
程を説明する断面図であり、図３に続く工程を示す。
【図５】図１に示したバイポーラトランジスタの製造工
程を説明する断面図であり、図４に続く工程を示す。
程を説明する断面図であり、図４に続く工程を示す。
【図６】図１に示したバイポーラトランジスタの製造工
程を説明する断面図であり、図５に続く工程を示す。
程を説明する断面図であり、図５に続く工程を示す。
【図７】図１に示したバイポーラトランジスタの製造工
程を説明する断面図であり、図６に続く工程を示す。
程を説明する断面図であり、図６に続く工程を示す。
【図８】第１図に示したコレクタ溝の効果を説明する図
である。
である。
【図９】本発明の第２の実施例のバイポーラトランジス
タの断面図である。
タの断面図である。
【図１０】図９に示したバイポーラトランジスタの製造
工程を説明する断面図であり、図４に続く工程を示す。
工程を説明する断面図であり、図４に続く工程を示す。
【図１１】図１に示したバイポーラトランジスタの製造
工程を説明する断面図であり、図１０に続く工程を示
す。
工程を説明する断面図であり、図１０に続く工程を示
す。
【図１２】コレクタ接続孔の形成時にホトマスクの目合
わせずれが生じた場合の様子を示す断面図であり、
（ａ）は第１の実施例の断面図を示し、（ｂ）は第２の
実施例の断面図を示す。
わせずれが生じた場合の様子を示す断面図であり、
（ａ）は第１の実施例の断面図を示し、（ｂ）は第２の
実施例の断面図を示す。
【図１３】第１の従来例のバイポーラトランジスタの断
面図である。
面図である。
【図１４】図１３に示したバイポーラトランジスタの製
造工程を説明する断面図である。
造工程を説明する断面図である。
【図１５】図１３に示したバイポーラトランジスタの製
造工程を説明する断面図であり、図１４に続く工程を示
す。
造工程を説明する断面図であり、図１４に続く工程を示
す。
【図１６】図１３に示したバイポーラトランジスタの製
造工程を説明する断面図であり、図１５に続く工程を示
す。
造工程を説明する断面図であり、図１５に続く工程を示
す。
【図１７】図１３に示したバイポーラトランジスタの製
造工程を説明する断面図であり、図１６に続く工程を示
す。
造工程を説明する断面図であり、図１６に続く工程を示
す。
【図１８】特開平３−４９２５６号に開示された半導体
装置の製造工程を説明する断面図である。
装置の製造工程を説明する断面図である。
【図１９】特開平３−４９２５６号に開示された半導体
装置の製造工程を説明する断面図であり、図１８に続く
工程を示す。
装置の製造工程を説明する断面図であり、図１８に続く
工程を示す。
【図２０】特開平３−４９２５６号に開示された半導体
装置の製造工程を説明する断面図であり、図１９に続く
工程を示す。
装置の製造工程を説明する断面図であり、図１９に続く
工程を示す。
【図２１】図１３に示した第１の実施例において、ｎ型
コレクタ拡散領域を形成する工程を省いた場合のバイポ
ーラトランジスタの断面図である。
コレクタ拡散領域を形成する工程を省いた場合のバイポ
ーラトランジスタの断面図である。
１ 半導体基板 ２ ｎ型埋込層 ３ ｐ型埋込層 ４ ｎ型エピタキシャル層 ５ ｐ型ウェル ６ フィールド酸化膜 ７ ｐ型拡散領域 ８ ｐ型ベース引き出し領域 ９ 層間絶縁膜 １０ ｎ型コレクタ拡散領域 １１ エミッタ電極層 １１´ 多結晶シリコン電極 １２ ｎ型エミッタ領域 １３ 層間絶縁膜 １４ 層間絶縁膜 １５ｂ ベース密着層 １５ｃ コレクタ密着層 １５ｅ エミッタ密着層 １６ｂ ベース埋設タングステン １６ｃ コレクタ埋設タングステン １６ｅ エミッタ埋設タングステン １７ｂ ベース配線層 １７ｃ コレクタ配線層 １７ｅ エミッタ配線層 １００ コレクタ溝 １０１ エミッタ電極層接続孔 １０１´ コレクタ領域孔 １０２ｂ ベース接続孔 １０２ｃ コレクタ接続孔 １０２ｅ エミッタ接続孔 ２０１ 酸化膜
Claims (3)
- 【請求項１】 半導体基板上に、一導電型のコレクタ
と、反対導電型のベースと、一導電型のエミッタとを有
するバイボーラトランジスタにおいて、エミッタ領域に
達するエミッタ電極層接続孔にエミッタ電極層としての
多結晶シリコン膜が埋設され、コレクタ拡散領域を形成
するためのコレクタ溝に層間絶縁膜が埋設され、前記コ
レクタ拡散領域、ベース引き出し領域および前記エミッ
タ領域のそれぞれに達する接続孔に同一の金属または金
属シリサイドが埋設され、前記コレクタ拡散領域に達す
る接続孔が前記半導体基板内に形成された素子分離絶縁
領域よりも深く設けられていることを特徴とする半導体
装置。 - 【請求項２】 前記コレクタ溝の縁に、多結晶シリコン
電極としての多結晶シリコン膜が設けられていることを
特徴とする請求項１に記載の半導体装置。 - 【請求項３】 半導体基板上に、一導電型のコレクタ
と、反対導電型のベースと、一導電型のエミッタとを有
するバイポーラトランジスタの製造方法において、 前記半導体基板の主面部に一導電型不純物を導入して一
導電型埋込層を形成するとともに前記半導体基板の主面
上の全面にエピタキシャル層を成長させる工程と、 前記半導体基板の主面上のエミッタ形成領域に反対導電
型拡散領域を形成し、ベース形成領域に前記反対導電型
拡散領域と接するようにベース引き出し領域を形成する
工程と、 前記反対導電型拡散領域およびベース引き出し領域を含
む前記半導体基板の主面上に層間絶縁膜を形成する工程
と、 前記反対導電型拡散領域に達するエミッタ電極層接続孔
を前記層間絶縁膜のエミッタ形成領域に形成し、前記エ
ピタキシャル層に達するコレクタ領域孔を前記層間絶縁
膜のコレクタ形成領域に形成する工程と、 前記層間絶縁膜上、前記エミッタ電極層接続孔内および
前記コレクタ領域孔内に多結晶シリコン膜を堆積する工
程と、 エミッタ形成領域の前記多結晶シリコン膜上にパターニ
ングマスクを形成し、パターニングを施してエミッタ電
極層としての多結晶シリコン膜を残すと同時にコレクタ
形成領域の前記エピタキシャル層をエッチングにより除
去してコレクタ溝を形成する工程と、 前記エミッタ電極層に一導電型不純物を導入し該一導電
型不純物を前記反対導電型拡散領域の主面部に拡散して
エミッタ領域を形成するとともに、前記コレクタ溝の少
なくとも底面部に一導電型不純物を導入し該一導電型不
純物を前記エピタキシャル層に拡散してコレクタ拡散領
域を形成する工程とを有することを特徴とする半導体装
置の製造方法。
Priority Applications (3)
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|---|---|---|---|
| JP5315851A JP2595490B2 (ja) | 1993-11-22 | 1993-11-22 | 半導体装置およびその製造方法 |
| US08/346,163 US5516709A (en) | 1993-11-22 | 1994-11-21 | Method of manufacturing bipolar transistor with reduced numbers of steps without increasing collector resistance |
| US08/513,640 US5637911A (en) | 1993-11-22 | 1995-08-10 | Bipolar transistor having a collector groove extending below a major surface of a substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5315851A JP2595490B2 (ja) | 1993-11-22 | 1993-11-22 | 半導体装置およびその製造方法 |
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|---|---|
| JPH07142498A JPH07142498A (ja) | 1995-06-02 |
| JP2595490B2 true JP2595490B2 (ja) | 1997-04-02 |
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| JP5315851A Expired - Lifetime JP2595490B2 (ja) | 1993-11-22 | 1993-11-22 | 半導体装置およびその製造方法 |
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-
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- 1993-11-22 JP JP5315851A patent/JP2595490B2/ja not_active Expired - Lifetime
-
1994
- 1994-11-21 US US08/346,163 patent/US5516709A/en not_active Expired - Lifetime
-
1995
- 1995-08-10 US US08/513,640 patent/US5637911A/en not_active Expired - Lifetime
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|---|---|
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