JPH0349256A - 半導体装置 - Google Patents
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- JPH0349256A JPH0349256A JP18521889A JP18521889A JPH0349256A JP H0349256 A JPH0349256 A JP H0349256A JP 18521889 A JP18521889 A JP 18521889A JP 18521889 A JP18521889 A JP 18521889A JP H0349256 A JPH0349256 A JP H0349256A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(イ)産業上の利用分野
この発明は半導体装置に関し、更に詳しくは同一ヂノブ
上にバイポーラトランジスタとI’lJ Nu ”JM
O9!−ランノスタを搭・滅した共存集積回路、いわゆ
るB1CMOS装置に関するらのである。
上にバイポーラトランジスタとI’lJ Nu ”JM
O9!−ランノスタを搭・滅した共存集積回路、いわゆ
るB1CMOS装置に関するらのである。
(ロ)従来の技術
従来のこの種B1CMOS装置の一例を第2図に示す。
第2図においてP型の半導体基板上に同型の単結晶エピ
タキシアル層3を成長させ、N型不純物により、N−ウ
ェル4をP型半導体劉口上に選択的に形成された埋め込
みコレクタ層2に到達するよう形成する。このN−ウェ
ル4内に構築するN P Nバイポーラトランジスタは
コレクタ抵抗低減のため、コレクタ部として埋め込みコ
レクタ層2に到達する深いN型不純物拡散層12を必要
としてい7こ。なお、8および9はそれぞれエピタキシ
アル層3の表面に形成されたエミッタ部お上びベース部
である。また、5.6および7はそれぞれCM OSの
ケート電極、Pチャンネルトランジスタのソース/ドレ
インおよびNチオンネルトランンスタのソース/トレイ
ンである。ま1こ、13は土層配線部、30はコンタク
ト部12のコンタクトホールである。
タキシアル層3を成長させ、N型不純物により、N−ウ
ェル4をP型半導体劉口上に選択的に形成された埋め込
みコレクタ層2に到達するよう形成する。このN−ウェ
ル4内に構築するN P Nバイポーラトランジスタは
コレクタ抵抗低減のため、コレクタ部として埋め込みコ
レクタ層2に到達する深いN型不純物拡散層12を必要
としてい7こ。なお、8および9はそれぞれエピタキシ
アル層3の表面に形成されたエミッタ部お上びベース部
である。また、5.6および7はそれぞれCM OSの
ケート電極、Pチャンネルトランジスタのソース/ドレ
インおよびNチオンネルトランンスタのソース/トレイ
ンである。ま1こ、13は土層配線部、30はコンタク
ト部12のコンタクトホールである。
(ハ)発明が解決しようとする課題
このように従来の技術を用いたBiCMO9装置は、N
P N トランジスタのコレクタ抵抗低減のため、埋
め込みコレクタ層2に到達する高a変拡散領域のコレク
タ部12を形成しなければならない。
P N トランジスタのコレクタ抵抗低減のため、埋
め込みコレクタ層2に到達する高a変拡散領域のコレク
タ部12を形成しなければならない。
しかし、数μmのエピタキンアル層3を貫通するこの拡
散領域12は横方向へ広がりを考慮し、その領域を確保
せねばならず、結果としてトランジスタサイズは大きく
なる。また、コレクタ部12の上部では高濃度の部分が
エピタキンアル層3の表面に露出するため、熱処理時の
外方拡散等により同一基板1上に隣接するMOS)ラン
ジスタのトランジスタ特性への影響が懸念されるために
、酸化工程等の熱処理は注色を要し、ブaセスは曳准な
乙のになる。
散領域12は横方向へ広がりを考慮し、その領域を確保
せねばならず、結果としてトランジスタサイズは大きく
なる。また、コレクタ部12の上部では高濃度の部分が
エピタキンアル層3の表面に露出するため、熱処理時の
外方拡散等により同一基板1上に隣接するMOS)ラン
ジスタのトランジスタ特性への影響が懸念されるために
、酸化工程等の熱処理は注色を要し、ブaセスは曳准な
乙のになる。
(ニ)課題を解決するfこめの手段
この発明は、−導゛11型の半導体屑板上に同型のエビ
タキンアル層を何し、二のエピタキシアル層と上記基板
の境界に選択的に形成された反対導電型の不純物埋込層
を有し、かつ、その不純物埋込層を含む領域にベース部
、エミッタ部、コレクタ部からなるバイポーラトランジ
スタと、それ以外の領域に相捕型MoSトランジスタを
搭載した半導体装置において、バイポーラトランジスタ
のt\−ス部およびエミッタ部か上5己エピタギノアル
留の表面に形成され、バイポーラトランジスタのコレク
タ部が上記エピタキシアル層表面から上記不純物埋込層
に至るトレンチと、このトレンチの底面およびflll
I面に沿って配設され、かつ上層配線とコンタクトされ
る反対導電型の不純物拡散層と、上記トレンチ内に埋設
され、表面を平坦化するfコめのCVD膜とから構成さ
れてなる半導体装置である。
タキンアル層を何し、二のエピタキシアル層と上記基板
の境界に選択的に形成された反対導電型の不純物埋込層
を有し、かつ、その不純物埋込層を含む領域にベース部
、エミッタ部、コレクタ部からなるバイポーラトランジ
スタと、それ以外の領域に相捕型MoSトランジスタを
搭載した半導体装置において、バイポーラトランジスタ
のt\−ス部およびエミッタ部か上5己エピタギノアル
留の表面に形成され、バイポーラトランジスタのコレク
タ部が上記エピタキシアル層表面から上記不純物埋込層
に至るトレンチと、このトレンチの底面およびflll
I面に沿って配設され、かつ上層配線とコンタクトされ
る反対導電型の不純物拡散層と、上記トレンチ内に埋設
され、表面を平坦化するfコめのCVD膜とから構成さ
れてなる半導体装置である。
すなわち、この発明は、−導電型の半導体基板上に同型
の単結晶エピタキシアル層を成長し、エビタキンアル層
表面より選択的に拡散されfこ反対導電型の不純物拡散
層を有し、該不純物拡散層内にバイポーラトランジスタ
を形成し、同時に相補型〜10Sトランジスタ(以下C
MO9と弥す)を形成してなる半導体装置(以下BiC
MO9装置と作ず)において、バイポーラトランジスタ
のコレクタコンタクト部か、−導電型の半導体基板上に
選択的に形成された反対導電型の埋め込みコレクタ層に
到達するトレンチ溝の底面及び側面に形成した反対導電
型の不純物拡散層に配設されてなる乙のである。
の単結晶エピタキシアル層を成長し、エビタキンアル層
表面より選択的に拡散されfこ反対導電型の不純物拡散
層を有し、該不純物拡散層内にバイポーラトランジスタ
を形成し、同時に相補型〜10Sトランジスタ(以下C
MO9と弥す)を形成してなる半導体装置(以下BiC
MO9装置と作ず)において、バイポーラトランジスタ
のコレクタコンタクト部か、−導電型の半導体基板上に
選択的に形成された反対導電型の埋め込みコレクタ層に
到達するトレンチ溝の底面及び側面に形成した反対導電
型の不純物拡散層に配設されてなる乙のである。
この発明におけるトレンチ内に形成される不純物拡散層
は、不純物埋込層と同型の不純物、例えば、上記埋込層
がN型であれば、リン(P)などの不純物を用いて、こ
れを周知の方法によりトレンチの内壁および底壁に膜厚
02〜0.5μmの幅をaして形成される。
は、不純物埋込層と同型の不純物、例えば、上記埋込層
がN型であれば、リン(P)などの不純物を用いて、こ
れを周知の方法によりトレンチの内壁および底壁に膜厚
02〜0.5μmの幅をaして形成される。
この発明における開ロ部平坦化オ科としては、トレンチ
開口部のカバレッジか良好なしのが好ましく、例えば、
多結晶ソリコンか好ましい。さらに、1゛IW等の材料
を用いれば、直接コンタクト用l/lr−+としての@
能を行する。
開口部のカバレッジか良好なしのが好ましく、例えば、
多結晶ソリコンか好ましい。さらに、1゛IW等の材料
を用いれば、直接コンタクト用l/lr−+としての@
能を行する。
(ポ)作用
B1CMOS装置のバイポーラトランジスタのコレクタ
部を、エピタキソアル層の表面から、該エピタキシアル
層と半導体居坂の境界の不純物埋込層に至るトレンチと
、その中に内壁に沿って配設され、メタル配線とコンタ
クトされる不純物拡散層とから構成したので、コレクタ
抵抗の低減を推持しながら、コレクタコンタクト部の横
力同一・の#:散を抑制できる。
部を、エピタキソアル層の表面から、該エピタキシアル
層と半導体居坂の境界の不純物埋込層に至るトレンチと
、その中に内壁に沿って配設され、メタル配線とコンタ
クトされる不純物拡散層とから構成したので、コレクタ
抵抗の低減を推持しながら、コレクタコンタクト部の横
力同一・の#:散を抑制できる。
また、上記トレンチおよび不純物拡散層は、MOS部の
ゲートおよびソース/ドレイン形成後に加工し、ゲート
酸化工程等M OS部形成時に、エピタキソアル層表面
に高濃度不純物拡散領域か露出する従来に比して、CM
OS)ラノノスタ特性への影響を防止できる。また、上
記不純物拡散層は、層間絶縁膜(例えばP S G :
Phospho−SilicateGlass)のア
ニール工程により活性化されるため、余分な熱処理を付
加する必要らなく、CMOS部への影響ら防止できる。
ゲートおよびソース/ドレイン形成後に加工し、ゲート
酸化工程等M OS部形成時に、エピタキソアル層表面
に高濃度不純物拡散領域か露出する従来に比して、CM
OS)ラノノスタ特性への影響を防止できる。また、上
記不純物拡散層は、層間絶縁膜(例えばP S G :
Phospho−SilicateGlass)のア
ニール工程により活性化されるため、余分な熱処理を付
加する必要らなく、CMOS部への影響ら防止できる。
(へ)実施例
以下図に示す実施例に基づいてこの発明を詳述する。な
お、これによってこの発明は限定を受けるしのではない
。
お、これによってこの発明は限定を受けるしのではない
。
第1図(i)において、同一半導体基板上にNPN ト
ランジスタとCMOSトランジスタを配設したB1CM
OS装置は、P型のシリコン基板I上に同型のエピタキ
シアル層3を有し、このエピタキシアル層と基板lの境
界に選択的に形成されたN型の不純物埋込層2aおよび
N型不純物拡散層2bを有し、かつ、その不純物埋込層
2aを含む領域にベース部9、エミッタ部8、コレクタ
部10からなるバイポーラトランジスタBと、それ以外
の領域に相補型M OS トランジスタMを搭載してい
る。
ランジスタとCMOSトランジスタを配設したB1CM
OS装置は、P型のシリコン基板I上に同型のエピタキ
シアル層3を有し、このエピタキシアル層と基板lの境
界に選択的に形成されたN型の不純物埋込層2aおよび
N型不純物拡散層2bを有し、かつ、その不純物埋込層
2aを含む領域にベース部9、エミッタ部8、コレクタ
部10からなるバイポーラトランジスタBと、それ以外
の領域に相補型M OS トランジスタMを搭載してい
る。
更に、バイポーラトランジスタは、エピタキシアル層3
表面に、N−ウェル4を介してベース部9およびエミッ
タ部8を有するととらに、コレクタ部10か、エピタキ
シアル層3の表面からN型不純物拡散層である不純物埋
込層2aに至るトレンチ21と、このトレンチの底面お
よび側面に沿って配設されたN型の不純物拡散層22と
、トレンチ21内に埋設され、開口部表面を平坦化する
ボリンリコン層11とからなる。
表面に、N−ウェル4を介してベース部9およびエミッ
タ部8を有するととらに、コレクタ部10か、エピタキ
シアル層3の表面からN型不純物拡散層である不純物埋
込層2aに至るトレンチ21と、このトレンチの底面お
よび側面に沿って配設されたN型の不純物拡散層22と
、トレンチ21内に埋設され、開口部表面を平坦化する
ボリンリコン層11とからなる。
一方、CMOS)ランノスタは、エピタキシアル層3上
に酸化@32Lを介して配設されたゲート電極5と、エ
ピタキシアル層3に形1戊されl二Pヂャンネルトラン
ジスタのソース/ドレイノロおよびNチャンネルトラン
ジスタのソース/ドレイン7とから主としてなる。
に酸化@32Lを介して配設されたゲート電極5と、エ
ピタキシアル層3に形1戊されl二Pヂャンネルトラン
ジスタのソース/ドレイノロおよびNチャンネルトラン
ジスタのソース/ドレイン7とから主としてなる。
そして、これらトランジスタ上には、PSGの層間絶縁
膜15が配設されるととらに、PSG膜15には各不純
物領域6,7.8,9.10上にコンタクトホール6a
、7a、8a、9a、lOaが開口されており、これら
コンタクトホールを介して、Al−5iのメタル電極1
3が配設されている。
膜15が配設されるととらに、PSG膜15には各不純
物領域6,7.8,9.10上にコンタクトホール6a
、7a、8a、9a、lOaが開口されており、これら
コンタクトホールを介して、Al−5iのメタル電極1
3が配設されている。
23は5iftの素子分離膜である。
以下製造方法について説明する。
まず、第1図(a)に示すように、P型ノリコン基板1
上に、砒素あるいは硼素などをドープした埋込みコレク
タ層2aおよびN型不純物拡散領域2bを選択的に形成
した後、膜厚1〜4μl程度のPを結晶エピタキシアル
層3を成長させ、続いてエピタキシアル層表面よりN型
不純物(例えばリン等)により、選択的にコレクタ層2
aおよびN型不純物拡散層2bにそれぞれ到達するN−
ウェル4,4を形成する。
上に、砒素あるいは硼素などをドープした埋込みコレク
タ層2aおよびN型不純物拡散領域2bを選択的に形成
した後、膜厚1〜4μl程度のPを結晶エピタキシアル
層3を成長させ、続いてエピタキシアル層表面よりN型
不純物(例えばリン等)により、選択的にコレクタ層2
aおよびN型不純物拡散層2bにそれぞれ到達するN−
ウェル4,4を形成する。
次に、数100人の酸化Jii3aを形成した後、シリ
コン窒化膜をCVD法で堆積し、フォト・エッチ工程に
より将来素子分離領域となるべき箇所のシリコン窒化膜
!4を除去する[第1図(b)参照]。
コン窒化膜をCVD法で堆積し、フォト・エッチ工程に
より将来素子分離領域となるべき箇所のシリコン窒化膜
!4を除去する[第1図(b)参照]。
続いて、上述のシリコン窒化膜14を対酸化マスクとし
て素子分離のためLOGO9酸化(localOxid
ation or 5ilicon)を行って素子分離
膜23を形成する[第1図(c)参照]。
て素子分離のためLOGO9酸化(localOxid
ation or 5ilicon)を行って素子分離
膜23を形成する[第1図(c)参照]。
そして、CM OS部のしきい値制御のためにホウ素イ
オン24を注入するとともに、NFSトランノスタのベ
ースイオンとして、例えばホウ素イオノ25を注入した
後、例えば多結晶ノリコン等によりCMOS部のケート
電極5を形成する5 [第1図(d)参照コ。
オン24を注入するとともに、NFSトランノスタのベ
ースイオンとして、例えばホウ素イオノ25を注入した
後、例えば多結晶ノリコン等によりCMOS部のケート
電極5を形成する5 [第1図(d)参照コ。
続いて周知のフォト・イオン注入・熱処理工程によりC
MOS部にPチャンネルトランノスタのソース/ドレイ
ン6およびNチャンネルトランジスタのソース/ドレイ
ン7と、N P N トランジスタのエミッタ8および
ベース9を形成する。[第1図(e)参照]。
MOS部にPチャンネルトランノスタのソース/ドレイ
ン6およびNチャンネルトランジスタのソース/ドレイ
ン7と、N P N トランジスタのエミッタ8および
ベース9を形成する。[第1図(e)参照]。
その後、例えばP S G (Phospho 5il
icateGlass)の層間絶縁膜I5をCVD法で
堆積した後、NPN トランジスタのコレクタ部10に
埋込みコレクタ層2aに到達するトレンチ溝2!を周知
のフォト・エッチ法により加工し、その側面部及び底面
部にN・型不純物(例えば燐等)を熱拡散法により拡散
して、N型不純物拡散層22を形成する[第1図(r)
参照]。
icateGlass)の層間絶縁膜I5をCVD法で
堆積した後、NPN トランジスタのコレクタ部10に
埋込みコレクタ層2aに到達するトレンチ溝2!を周知
のフォト・エッチ法により加工し、その側面部及び底面
部にN・型不純物(例えば燐等)を熱拡散法により拡散
して、N型不純物拡散層22を形成する[第1図(r)
参照]。
その後、900〜1000℃の温度で熱処理し、PSG
の層間絶縁膜15のアニールおよびN型不純物拡散層2
2の活性化をおこなう。
の層間絶縁膜15のアニールおよびN型不純物拡散層2
2の活性化をおこなう。
次に、多結晶ノリコンをCVD法により堆積してポリノ
リコン層+1を形成する[第1[7](g)参照コ。
リコン層+1を形成する[第1[7](g)参照コ。
しかる後、多結晶シリコン層11を全面エツチングする
ことにより、トレンチ溝21に堆積した多結晶ソリコン
層11は残存するため段差が埋まり、その後コンタクト
ホールのフォト・エノチェ[呈を行ってコノタクトホー
ル6a、7a、8a9a、!Oaを形成する[第1図(
h)参照]。
ことにより、トレンチ溝21に堆積した多結晶ソリコン
層11は残存するため段差が埋まり、その後コンタクト
ホールのフォト・エノチェ[呈を行ってコノタクトホー
ル6a、7a、8a9a、!Oaを形成する[第1図(
h)参照]。
最後に、メタル電極(例えば、Al−5t等)13をス
パッタ法により堆積し、周知のフォト・ニブチエ哩によ
りパターニングを行う[第1図(i)参照]。以上のよ
うにして素子が形成される。
パッタ法により堆積し、周知のフォト・ニブチエ哩によ
りパターニングを行う[第1図(i)参照]。以上のよ
うにして素子が形成される。
このように本実施例では、N P N トランジスタの
コレクタコンタクト部10を形成する際に、エピタキシ
アル層3の表面から高濃度拡散を行わず、埋め込みフレ
フタ層2aに到達するトレンチ溝21を加工した後、そ
の底面部及び側面部にN型の不純物拡散層22を形成し
、段差部をポリノリコン層11により埋め、活性化のた
め熱処理を行っt−後エピタキシアル層3の表面でコン
タクトを取る構成にしたので、従来のようにコレクタコ
ンタクl一部lOに高濃度lI2:故をする必要が無く
、従来の方法に比べて横方向拡散が抑えられ、トランジ
スタサイズの縮小が可能になると同時に、CM O5部
のゲート膜酸化工程等の熱処理時、高濃度不純物拡散領
域かエピタキシアル層3の表面に横方向に大面積を有し
て露出しないので、MOSトラノジスタ特性への影響の
排除を可能にする。
コレクタコンタクト部10を形成する際に、エピタキシ
アル層3の表面から高濃度拡散を行わず、埋め込みフレ
フタ層2aに到達するトレンチ溝21を加工した後、そ
の底面部及び側面部にN型の不純物拡散層22を形成し
、段差部をポリノリコン層11により埋め、活性化のた
め熱処理を行っt−後エピタキシアル層3の表面でコン
タクトを取る構成にしたので、従来のようにコレクタコ
ンタクl一部lOに高濃度lI2:故をする必要が無く
、従来の方法に比べて横方向拡散が抑えられ、トランジ
スタサイズの縮小が可能になると同時に、CM O5部
のゲート膜酸化工程等の熱処理時、高濃度不純物拡散領
域かエピタキシアル層3の表面に横方向に大面積を有し
て露出しないので、MOSトラノジスタ特性への影響の
排除を可能にする。
(ト)発明の効果
以上のようにこの発明によれば、BiC〜10S装置の
バイポーラトランジスタのコレタフ部を、エピタキシア
ル層の表面から該エピタキシアル層と半導体基板の境界
の不純物埋込層に至るトレンチと、その中に内壁に沿っ
て配設され、メタル配線とコンタクトされる不純物拡散
層とから構成したので、コレクタ抵抗の低減を推持しな
がら、コレクタコンタクト部の溝方向への拡散を抑制で
き、その結果省スペース化を実現できる効果がある。
バイポーラトランジスタのコレタフ部を、エピタキシア
ル層の表面から該エピタキシアル層と半導体基板の境界
の不純物埋込層に至るトレンチと、その中に内壁に沿っ
て配設され、メタル配線とコンタクトされる不純物拡散
層とから構成したので、コレクタ抵抗の低減を推持しな
がら、コレクタコンタクト部の溝方向への拡散を抑制で
き、その結果省スペース化を実現できる効果がある。
また、上記トレンチおよび不純物拡散層は、MOS部の
ゲートおよびノース/ドレイン形成後に加工し、ゲート
酸化工程等:ll OS部形成時に、エピタキシアル層
表面に高濃度不純物拡散領域が露出する従来に比して、
C〜rosトランジスタ特性への影5を防止できる。ま
た、上記不純物拡散層は、層間絶縁@(例えば、P S
G : Phosph。
ゲートおよびノース/ドレイン形成後に加工し、ゲート
酸化工程等:ll OS部形成時に、エピタキシアル層
表面に高濃度不純物拡散領域が露出する従来に比して、
C〜rosトランジスタ特性への影5を防止できる。ま
た、上記不純物拡散層は、層間絶縁@(例えば、P S
G : Phosph。
Si l 1cate−Glass )のアニール工程
により活性化されろため、余分な熱処理を付加する必要
もなく、CM OS部への影響ら防止でき、信頼性の高
い半導体装置を提供できる利点を存する。
により活性化されろため、余分な熱処理を付加する必要
もなく、CM OS部への影響ら防止でき、信頼性の高
い半導体装置を提供できる利点を存する。
第1図はこの発明の一実施PIを説明するための製造工
程説明図、第2図は従来例を示す構成説明図である。 10・・・−・コレタフ部、11 ・・・・ポリノリコ
ン層、13・・上層配線、 21・・・トレンチ、2
2・・・・不純物拡散層。 l・・・・・P型のノリコン基板、 2a ・・不純物拡散層、
程説明図、第2図は従来例を示す構成説明図である。 10・・・−・コレタフ部、11 ・・・・ポリノリコ
ン層、13・・上層配線、 21・・・トレンチ、2
2・・・・不純物拡散層。 l・・・・・P型のノリコン基板、 2a ・・不純物拡散層、
Claims (1)
- 【特許請求の範囲】 1、一導電型の半導体基板上に同型のエピタキシアル層
を有し、このエピタキシアル層と上記基板の境界に選択
的に形成された反対導電型の不純物埋込層を有し、かつ
、その不純物埋込層を含む領域にベース部、エミッタ部
、コレクタ部からなるバイポーラトランジスタと、それ
以外の領域に相補型MOSトランジスタを搭載した半導
体装置において、 バイポーラトランジスタのベース部およびエミッタ部が
上記エピタキシアル層の表面に形成され、バイポーラト
ランジスタのコレクタ部が上記エピタキシアル層表面か
ら上記不純物埋込層に至るトレンチと、このトレンチの
底面および側面に沿って配設され、かつ上層配線とコン
タクトされる反対導電型の不純物拡散層と、上記トレン
チ内に埋設され、表面を平坦化するためのCVD膜とか
ら構成されてなる半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18521889A JPH0349256A (ja) | 1989-07-17 | 1989-07-17 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18521889A JPH0349256A (ja) | 1989-07-17 | 1989-07-17 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0349256A true JPH0349256A (ja) | 1991-03-04 |
Family
ID=16166946
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18521889A Pending JPH0349256A (ja) | 1989-07-17 | 1989-07-17 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0349256A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06224375A (ja) * | 1992-12-18 | 1994-08-12 | Kaho Denshi Kofun Yugenkoshi | BiCMOS用バイポーラトランジスタ製造法 |
US5516709A (en) * | 1993-11-22 | 1996-05-14 | Nec Corporation | Method of manufacturing bipolar transistor with reduced numbers of steps without increasing collector resistance |
-
1989
- 1989-07-17 JP JP18521889A patent/JPH0349256A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06224375A (ja) * | 1992-12-18 | 1994-08-12 | Kaho Denshi Kofun Yugenkoshi | BiCMOS用バイポーラトランジスタ製造法 |
US5516709A (en) * | 1993-11-22 | 1996-05-14 | Nec Corporation | Method of manufacturing bipolar transistor with reduced numbers of steps without increasing collector resistance |
US5637911A (en) * | 1993-11-22 | 1997-06-10 | Nec Corporation | Bipolar transistor having a collector groove extending below a major surface of a substrate |
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