JPH10154755A

JPH10154755A - 半導体装置の製造方法

Info

Publication number: JPH10154755A
Application number: JP8313196A
Authority: JP
Inventors: Yoichi Ejiri; 洋一江尻
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-11-25
Filing date: 1996-11-25
Publication date: 1998-06-09

Abstract

(57)【要約】（修正有）【課題】バイポーラトランジスタの素子形成プロセス
とトレンチ素子分離領域形成プロセスとの共通化を図
り、これにより低コストのトレンチ素子分離を可能にす
る。【解決手段】半導体基体に複数のバイポーラトランジ
スタを形成するに際して、半導体基体に形成した溝１９
に絶縁材料を埋め込むことにより、複数のバイポーラト
ランジスタ間の素子分離領域Ｔを形成する。バイポーラ
トランジスタのベース領域１３形成のためのドーピング
を行うと同時に、溝１９から形成される素子分離領域の
周辺部にもドーピングを行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、トレンチ素子分離
を用いて、半導体基体上に複数のバイポーラトランジス
タを形成する半導体装置の製造方法に関する。

【０００２】

【従来の技術】従来、半導体装置の素子間分離方法とし
ては、ジャンクション分離（JunctionIsolation）、Ｌ
ＯＣＯＳ分離、トレンチ分離（Trench Isolation）等が
知られている。この中で、特にトレンチ分離は、素子間
の分離幅を縮小して高集積度を実現し、さらに寄生容量
の低減や基板を介したクロストーク低減を図るといった
目的で採用されている。

【０００３】ところで、トレンチ分離を実現するために
は、コスト、歩留り等の問題を十分に解決したうえで採
用する必要がある。このような背景から、比較的コスト
を抑えることができるトレンチ分離技術として、素子の
拡散層領域を形成した後、トレンチによる素子分離領域
を形成する方法が提案されている。この方法によれば、
素子を形成する高温の熱処理が全て終了した後にトレン
チによる素子分離領域を形成するため、トレンチ応力に
起因する歩留り低下を招くことがなく、さらに、製造工
程の簡略化も行えることから、コスト的に比較的有利と
なるのである。

【０００４】

【発明が解決しようとする課題】しかしながら、近年で
は低コスト、高歩留りへの要求が益々強まっていること
から、このような要求に応えるべく、さらなる製造方法
の改善が求められている。本発明は前記事情に鑑みてな
されたもので、その目的とするところは、バイポーラト
ランジスタの素子形成プロセスとトレンチ素子分離領域
形成プロセスとの共通化を図り、これにより低コストの
トレンチ素子分離を可能にした、半導体装置の製造方法
を提供することにある。

【０００５】

【課題を解決するための手段】本発明における請求項１
記載の半導体装置の製造方法では、半導体基体に複数の
バイポーラトランジスタを形成するに際して、該半導体
基体に形成した溝に絶縁材料を埋め込むことによって前
記複数のバイポーラトランジスタ間の素子分離領域を形
成する半導体装置の製造方法において、前記バイポーラ
トランジスタのベース領域形成のためのドーピングを行
うと同時に、前記溝から形成される素子分離領域の周辺
部にもドーピングを行うことを前記課題の解決手段とし
た。

【０００６】この製造方法によれば、バイポーラトラン
ジスタのベース領域形成のためのドーピングを行うと同
時に、溝から形成される素子分離領域の周辺部にもドー
ピングを行うので、これらの工程が一つの工程でなされ
ることにより、バイポーラトランジスタの素子形成プロ
セスと、溝に絶縁材料を埋め込むことによって形成する
素子分離領域、すなわちトレンチ素子分離技術による素
子分離領域形成プロセスとが一部共通化され、これによ
り製造プロセスが簡略化する。

【０００７】請求項２記載の半導体装置の製造方法で
は、半導体基体に複数のバイポーラトランジスタを形成
するに際して、該半導体基体に形成した溝に絶縁材料を
埋め込むことによって前記複数のバイポーラトランジス
タ間の素子分離領域を形成する半導体装置の製造方法に
おいて、前記バイポーラトランジスタのエミッタ電極と
ベース領域との間に、絶縁材料からなるエミッタ電極用
サイドウォールを形成すると同時に、前記溝から形成さ
れる素子分離領域の開口部周辺に、前記エミッタ電極用
サイドウォールと同一の材料からなる素子分離領域用サ
イドウォールを形成することを前記課題の解決手段とし
た。

【０００８】この製造方法によれば、バイポーラトラン
ジスタのエミッタ電極とベース領域との間に、絶縁材料
からなるエミッタ電極用サイドウォールを形成すると同
時に、溝から形成される素子分離領域の開口部周辺に、
前記エミッタ電極用サイドウォールと同一の材料からな
る素子分離領域用サイドウォールを形成するので、これ
らの工程が一つの工程でなされることにより、バイポー
ラトランジスタの素子形成プロセスと、トレンチ素子分
離技術による素子分離領域形成プロセスとが一部共通化
され、これにより製造プロセスが簡略化する。

【０００９】請求項５記載の半導体装置の製造方法で
は、半導体基体に複数のバイポーラトランジスタを形成
するに際して、該半導体基体に形成した溝に絶縁材料を
埋め込むことによって前記複数のバイポーラトランジス
タ間の素子分離領域を形成する半導体装置の製造方法に
おいて、前記溝の底部に不純物を注入しさらに該溝に絶
縁材料を埋め込んだ後、熱処理を行うことにより、前記
溝の底部に注入した不純物を拡散させて該底部近傍に不
純物領域を形成すると同時に、エミッタ領域形成のため
の不純物拡散を行うことを前記課題の解決手段とした。

【００１０】この製造方法によれば、溝の底部に不純物
を注入しさらに該溝に絶縁材料を埋め込んだ後、熱処理
を行うことにより、前記溝の底部に注入した不純物を拡
散させて該底部近傍に不純物領域を形成すると同時に、
エミッタ領域形成のための不純物拡散を行うので、これ
ら不純物領域形成とエミッタ領域形成とが一つの工程で
なされることにより、バイポーラトランジスタの素子形
成プロセスと、トレンチ素子分離技術による素子分離領
域形成プロセスとが一部共通化され、これにより製造プ
ロセスが簡略化する。

【００１１】

【発明の実施の形態】以下、本発明を詳しく説明する。
図１（ａ）〜（ｃ）、図２（ａ）〜（ｃ）、図３（ａ）
〜（ｂ）、図４（ａ）〜（ｂ）は本発明の製造方法を、
ＮＰＮバイポーラトランジスタを有した半導体装置の製
造に適用した場合の一実施形態例を工程順に示す図であ
る。この例では、まず、図１（ａ）に示すようにＰ型＜
１１１＞シリコン基板１（以下、シリコン基板と略称す
る）上に複数のＮ⁺埋め込み層２を形成し、続いて、エ
ピタキシャル成長法により該シリコン基板１の全面に、
０．５〜２．５μｍ程度の厚さで０．３〜５．０Ω・ｃ
ｍ程度の抵抗率を有するＮ型エピタキシャル層３を形成
する。ここで、このＮ型エピタキシャル層３を形成した
際には、Ｎ⁺型埋め込み層２がＮ型エピタキシャル層３
の下部にも拡散される。なお、このようにして形成され
たＮ型エピタキシャル層３とシリコン基板１とから、本
発明における半導体基体が構成される。

【００１２】次いで、公知のフォトリソグラフィー技術
およびイオン注入技術を用い、Ｎ型エピタキシャル層３
の所定位置にその表面からＮ⁺埋め込み領域２に達する
コレクタ電極取り出し領域４を形成する。続いて、ＣＶ
Ｄ法等により、ＳｉＯ₂膜５を５０〜２００ｎｍ程度の
厚さに堆積形成する。

【００１３】次いで、公知のフォトリソグラフィー技術
およびエッチング技術によってＳｉＯ₂膜５を選択的に
開口し、図１（ｂ）に示すようにＮＰＮバイポーラトラ
ンジスタのアクティブ領域を作製するためのアクティブ
窓６を形成する。次に、ＣＶＤ法等によってポリシリコ
ンを８０〜２５０ｎｍ程度の厚さに堆積し、ポリシリコ
ン膜７を形成する。

【００１４】次いで、このポリシリコン膜７にＢ⁺また
はＢＦ₂ ⁺をイオン注入し、さらにフォトリソグラフィ
ー技術およびドライエッチング技術によって該ポリシリ
コン膜７をパターニングし、図１（ｃ）に示すようにベ
ース取り出し電極となり、かつグラフトベース領域形成
のためのＰ⁺型不純物の拡散源となるポリシリコンパタ
ーン８を形成する。続いて、ＣＶＤ法等によってＳｉＯ
₂等からなる絶縁膜９を、前記ポリシリコンパターン８
を覆った状態で２００〜５００ｎｍ程度の厚さに堆積形
成する。

【００１５】次いで、図２（ａ）に示すようにフォトレ
ジスト法によってレジストパターン１０を形成し、さら
にこのレジストパターン１０をマスクにして絶縁膜９と
ポリシリコンパターン８とをエッチングし、ＮＰＮバイ
ポーラトランジスタの真性ベース領域の形成箇所１１を
開口するとともに、絶縁膜９とＳｉＯ₂膜５とをエッチ
ングし、トレンチ素子分離領域の形成箇所１２を開口す
る。このようなエッチングによってポリシリコンパター
ン８は、ベース取り出し電極８ａとなる。

【００１６】次いで、Ｂ（ホウ素）やＢＦ₂などのＰ型
不純物をイオン注入法等により、図２（ｂ）に示すよう
にＮ型エピタキシャル層３の、前記真性ベース領域の形
成箇所１１内に露出する表層部にドーピングする。ま
た、これと同時に、前記トレンチ素子分離領域の形成箇
所１２内に露出する該形成箇所１２周辺部にもドーピン
グする。続いて、前記レジストパターン１０を除去し、
さらに熱拡散処理を行ってドーピングした不純物を拡散
させ、真性ベース領域の形成箇所１１内に真性ベース領
域１３を、またトレンチ素子分離領域の形成箇所１２周
辺部にＰ型不純物領域１４を形成する。このようにＰ型
不純物のドーピングを、前記真性ベース領域の形成箇所
１１内、および前記トレンチ素子分離領域の形成箇所１
２周辺部に同時に行い、さらには熱拡散処理をも同時に
行うことにより、本発明においては、ＮＰＮバイポーラ
トランジスタの素子形成プロセスとトレンチ素子分離技
術による素子分離領域形成プロセスとが一部共通化され
るのである。また、トレンチ素子分離領域の形成箇所１
２内に形成されたＰ型不純物領域１４は、ハンプ電流、
すなわち素子領域コーナー付近で発生するリーク電流を
抑制するための領域となる。

【００１７】次いで、ＣＶＤ法等によってＳｉＯ₂を厚
さ４００ｎｍ〜１μｍ程度に堆積してＳｉＯ₂膜（図示
略）を形成し、さらにこれをＲＩＥによって全面エッチ
バックすることにより、図２（ｃ）に示すように前記真
性ベース領域の形成箇所１１の側壁部にエミッタ電極用
サイドウォール１５を形成すると同時に、前記トレンチ
素子分離領域の形成箇所１２の側壁部に素子分離領域用
サイドウォール１６を形成する。これらエミッタ電極用
サイドウォール１５と素子分離領域用サイドウォール１
６とは、共に前記ＳｉＯ₂膜（図示略）から形成された
絶縁性のもので、後述するようにエミッタ電極用サイド
ウォール１５は、ＮＰＮバイポーラトランジスタのエミ
ッタ電極とベース領域との間に設けられるものとなり、
また素子分離領域用サイドウォール１６は、その開口幅
によって素子分離領域における素子領域間の分離幅を規
定するものとなる。このようにエミッタ電極用サイドウ
ォール１５と素子分離領域用サイドウォール１６との形
成を同時に行うことにより、本発明においては、ＮＰＮ
バイポーラトランジスタの素子形成プロセスとトレンチ
素子分離技術による素子分離領域形成プロセスとが一部
共通化されるのである。

【００１８】次いで、全面にＮ型不純物を含むＮ型ポリ
シリコン層１７を形成する。このＮ型ポリシリコン層１
７については、ＣＶＤ法等により、予めＮ型不純物を含
有させた状態でポリシリコンを堆積し形成してもよく、
また、ポリシリコンを堆積させた後、ヒ素（Ａｓ）、リ
ン（Ｐ）等のＮ型不純物をイオン注入することによって
形成してもよい。

【００１９】次いで、図３（ａ）に示すように、フォト
レジスト技術によって前記真性ベース領域の形成箇所１
１の直上部およびその周辺を覆うレジストパターン１
８、１８を形成し、これをマスクにして過剰なオーバー
エッチングを行う。このとき、オーバーエッチングにつ
いては、絶縁膜９および素子分離領域用サイドウォール
１６とシリコン（Ｎ型ポリシリコン層１７、Ｎ型エピタ
キシャル層３、シリコン基板１）との間で十分に高い選
択比が得られる条件で行う。そして、このような条件に
よるオーバーエッチングにより、トレンチ素子分離領域
の形成箇所１２の直下においてシリコン基板１を約４〜
５μｍ程度と十分な深さにエッチングし、トレンチ開口
を行って溝１９を形成する。

【００２０】このとき、溝１９は素子分離領域用サイド
ウォール１６によってセルフアラインで形成される。し
たがって、この溝１９の開口幅、すなわち素子分離領域
における素子領域間の分離幅は、前述したように素子分
離領域用サイドウォール１６の開口幅によって規定され
ることにより、このサイドウォール１６の開口幅とほぼ
同一となる。そして、このように素子分離領域における
素子領域間の分離幅をサイドウォール１６の開口幅とほ
ぼ同一にできることにより、この分離幅は、フォトリソ
グラフィー工程での解像度限界以下にまで縮小可能とな
るのである。

【００２１】また、このようなオーバーエッチングによ
ってＮ型ポリシリコン層１７は、エミッタ電極用サイド
ウォール１５および該サイドーウォール１５内を覆った
状態にパターニングされ、真性ベース領域１３を覆った
状態のエミッタ電極２０となる。したがって、このよう
にエミッタ電極２０と素子分離領域となる溝１９との形
成を同時に行うことにより、本発明においては、ＮＰＮ
バイポーラトランジスタの素子形成プロセスとトレンチ
素子分離技術による素子分離領域形成プロセスとが一部
共通化されるのである。

【００２２】なお、溝１９の形成については、Ｎ型ポリ
シリコン層１７のオーバーエッチングによって１μｍ程
度の深さまで行い、その後、フォトリソグラフィー技
術、ＲＩＥ技術によって所望の深さにまで形成するとい
った手法を採用してもよい。その場合にも、ＲＩＥ条件
については素子分離領域用サイドウォール１６とシリコ
ンとの間で十分に高い選択比が得られるようにし、これ
によって素子領域間の分離幅がセルフアラインで決定さ
れるようにする。

【００２３】次いで、レジストパターン１８を除去し、
再度フォトリソグラフィー技術によって溝１９の開口部
のみを開口したレジストパターン（図示略）を形成す
る。そして、これをマスクにして溝１９の底部にＰ型不
純物をイオン注入し、不純物注入領域１９ａを形成す
る。続いて、有機ソースガスを用いた常圧ＣＶＤ法等に
よって図３（ｂ）に示すように絶縁材料を４００ｎｍ〜
２μｍ程度の厚さに堆積し、これにより前記溝１９内に
絶縁材料を埋め込むとともに、エミッタ電極２０等を覆
う絶縁膜２１を形成する。このようにして溝１９内に絶
縁材料が埋め込まれることにより、溝１９内に素子分離
領域Ｔが形成されるのである。

【００２４】この絶縁膜２１としては、不純物をドーピ
ングしていないＳｉＯ₂、あるいはＳｉＮ等の緩衝膜２
１ａと、ＢＰＳＧあるいはＧｅ（ゲルマニウム）を含む
ＢＰＳＧなどのリフロー性を示す材料からなるリフロー
膜２１ｂとからなる積層膜とする。このようにリフロー
膜２１ｂの外側に緩衝膜２１ａを設けることにより、後
の熱処理工程で該絶縁膜２１から素子領域中に不純物が
拡散しないようにするのである。

【００２５】次いで、レジストパターン（図示略）を除
去し、再度フォトリソグラフィー技術により、ＮＰＮバ
イポーラトランジスタのベース電極形成領域とコレクタ
電極形成領域とのみを開口したレジストパターン２２を
形成する。続いて、このレジストパターン２２をマスク
にし、ＳｉＯ₂とＳｉとの間で高選択比がとれる条件で
エッチングを行い、絶縁膜２１と絶縁膜９とを開口して
ベース取り出し電極８ａに通じるベース電極形成窓２３
を形成すると同時に、絶縁膜２１と絶縁膜９とＳｉＯ₂
膜５とを開口してコレクタ電極取り出し領域４に通じる
コレクタ電極形成窓２４を形成する。その後、レジスト
パターン２２を除去する。

【００２６】次いで、７００℃〜１２００℃程度の温度
で５秒〜２時間程度の熱処理を行うことにより、エミッ
タ電極２０からＮ型の不純物を拡散させ、図４（ａ）に
示すように真性ベース領域１３内にエミッタ領域２５を
形成すると同時に、先に溝１９の底部にイオン注入して
形成した不純物注入領域１９ａの不純物を拡散・活性化
させ、チャネルストッパ領域として機能する不純物拡散
領域２６を形成する。また、このような熱処理によって
前記絶縁膜２１はリフロー処理され、図４（ａ）に示し
たように該絶縁膜２１は平坦化される。さらに、この熱
処理によってベース取り出し電極８ａから真性ベース領
域１３側に不純物が拡散し、真性ベース領域１３の外周
部にグラフトベース領域２７が形成される。したがっ
て、このような一度の熱処理により、エミッタ領域２５
の形成、不純物拡散領域２６の形成、さらに絶縁膜２１
のリフロー処理、グラフトベース領域２７の形成がなさ
れることから、本発明においては、ＮＰＮバイポーラト
ランジスタの素子形成プロセスとトレンチ素子分離技術
による素子分離領域形成プロセスとが一部共通化される
のである。

【００２７】続いて、フォトリソグラフィー技術によ
り、ＮＰＮバイポーラトランジスタのエミッタ電極形成
領域のみを開口したレジストパターン（図示略）を形成
し、さらにこのレジストパターンをマスクにして絶縁膜
２１をエッチングし、エミッタ電極２０に通じるエミッ
タ取り出し電極形成窓２８を形成する。この後、前記レ
ジストパターン（図示略）を除去する。

【００２８】次いで、バリアメタルおよびＡｌ合金をス
パッタ等によって堆積し、さらにフォトレジスト技術お
よびＲＩＥによってこれらをパターニングし、図４
（ｂ）に示すようにベース取り出し電極８ａに接続する
ベース電極２９、エミッタ電極２０に接続するエミッタ
取り出し電極３０、コレクタ電極取り出し領域４に接続
するコレクタ電極３１を形成する。その後、これら電極
に接続する多層配線等の処理を施し、半導体装置を得
る。

【００２９】このような製造方法にあっては、真性ベー
ス領域の形成箇所１１内、およびトレンチ素子分離領域
の形成箇所１２周辺部に同時にＰ型不純物のドーピング
を行い、さらには熱拡散処理をも同時に行うことによ
り、これらの工程においてＮＰＮバイポーラトランジス
タの素子形成プロセスとトレンチ素子分離技術による素
子分離領域形成プロセスとを共通化することができる。
同様に、エミッタ電極用サイドウォール１５と素子分離
領域用サイドウォール１６との形成を同時に行うことに
より、これらの工程においてもＮＰＮバイポーラトラン
ジスタの素子形成プロセスとトレンチ素子分離技術によ
る素子分離領域形成プロセスとを共通化することができ
る。さらには、エミッタ領域２７の形成、不純物拡散領
域２６の形成、絶縁膜２１のリフロー処理、グラフトベ
ース領域２７の形成を同じ熱処理で行うことから、これ
らの工程においてもＮＰＮバイポーラトランジスタの素
子形成プロセスとトレンチ素子分離技術による素子分離
領域形成プロセスとを共通化することができる。したが
って、この半導体装置の製造プロセスを簡略化すること
ができ、これにより生産性の低下を招くことなく低コス
ト化、高歩留りを実現することができる。また、素子分
離領域における素子領域間の分離幅を、素子分離領域用
サイドウォール１６の開口幅で規定することから、該素
子領域間の分離幅をサイドウォール１６の開口幅とほぼ
同一にすることができ、したがって、該分離幅をフォト
リソグラフィー工程での解像度限界以下にまで縮小する
ことができる。

【００３０】図５は本発明の製造方法を、ＮＰＮバイポ
ーラトランジスタを有した半導体装置の製造に適用した
場合の他の実施形態例を説明するための図である。図５
に示した例が先の図１〜図４に示した例と異なるところ
は、図４（ａ）に示したごとく溝１９を埋め込む絶縁材
料からなる絶縁膜２１をリフロー処理することなく、Ｃ
ＭＰ法によって該絶縁膜２１を平坦化し、その後、ベー
ス電極、エミッタ取り出し電極、コレクタ電極を形成す
るに先立ち、各形成窓２３、２４、２８内にＷ等の導電
性プラグ３２を埋め込み、これらにベース電極３３、エ
ミッタ取り出し電極３４、コレクタ電極３５をそれぞれ
接続形成する点にある。

【００３１】すなわち、この例においては、絶縁膜２１
として緩衝膜２１ａとリフロー膜２１ｂとからなる積層
膜を用いることなく、単層膜によって形成することがで
き、その場合、有機ソースガスを用いた常圧ＣＶＤ法等
により、不純物を含有しないＳｉＯ₂等によって厚さ５
００ｎｍ〜２μｍ程度の該絶縁膜２１を形成し、その後
これをＣＭＰ法によって平坦化する。なお、この場合に
は、リフロー処理としての熱処理は行わないものの、エ
ミッタ領域２５の形成と不純物拡散領域２６の形成、さ
らにはグラフトベース領域２７の形成を同時に行うため
の熱処理は行う。

【００３２】このような製造方法にあっても、先の例と
同様に、ＮＰＮバイポーラトランジスタの素子形成プロ
セスとトレンチ素子分離技術による素子分離領域形成プ
ロセスとを共通化することができることから、その製造
プロセスを簡略化することができ、これにより生産性の
低下を招くことなく低コスト化、高歩留りを実現するこ
とができる。また、素子分離領域における素子領域間の
分離幅を、フォトリソグラフィー工程での解像度限界以
下にまで縮小することができる。

【００３３】図６は本発明の製造方法を、Washed Em タ
イプのＮＰＮバイポーラトランジスタを有した半導体装
置の製造に適用した場合の一実施形態例を説明するため
の図である。この例においては、シリコン基板１に溝１
９を形成するためのフォトリソグラフィー工程、エッチ
ング工程については、これらをＮＰＮバイポーラトラン
ジスタの製造プロセスに追加する必要がある。しかしな
がら、ベース領域３７とハンプ電流抑制のためのＰ型不
純物領域３８との形成は同時に行うことができ、これに
よりＮＰＮバイポーラトランジスタの素子形成プロセス
とトレンチ素子分離技術による素子分離領域形成プロセ
スとを共通化することができることから、やはりその製
造プロセスを簡略化することができる。

【００３４】

【発明の効果】以上説明したように本発明における請求
項１記載の半導体装置の製造方法は、バイポーラトラン
ジスタのベース領域形成のためのドーピングを行うと同
時に、溝から形成される素子分離領域の周辺部にもドー
ピングを行い、これによってベース領域とハンプ電流抑
制のための不純物領域とを同一の工程で形成するように
した方法であるから、バイポーラトランジスタの素子形
成プロセスとトレンチ素子分離技術による素子分離領域
形成プロセスとを一部共通化することができ、これによ
り製造プロセスを簡略化することができる。

【００３５】請求項２記載の半導体装置の製造方法は、
バイポーラトランジスタのエミッタ電極とベース領域と
の間を電気的に絶縁するエミッタ電極用サイドウォール
の形成と、溝から形成される素子分離領域の開口部周辺
に、前記エミッタ電極用サイドウォールと同一の材料か
らなる素子分離領域用サイドウォールの形成とを同一の
工程で行うようにした方法であるから、バイポーラトラ
ンジスタの素子形成プロセスとトレンチ素子分離技術に
よる素子分離領域形成プロセスとを一部共通化すること
ができ、これにより製造プロセスを簡略化することがで
きる。

【００３６】請求項５記載の半導体装置の製造方法は、
溝の底部に不純物を注入しさらに該溝に絶縁材料を埋め
込んだ後、熱処理を行うことにより、前記溝の底部に注
入した不純物を拡散させて該底部近傍に不純物領域を形
成すると同時に、エミッタ領域形成のための不純物拡散
を行うようにし、これによって不純物領域とエミッタ領
域とを同一の工程で形成するようにした方法であるか
ら、バイポーラトランジスタの素子形成プロセスとトレ
ンチ素子分離技術による素子分離領域形成プロセスとを
一部共通化することができ、これにより製造プロセスを
簡略化することができる。

【００３７】よって、これら本発明によれば、トレンチ
素子分離技術を採用することによって素子間の分離幅を
縮小し、これによってチップ面積の縮小化、半導体装置
の高集積化を可能にすることができるのはもちろん、製
造プロセスを簡略化することができることにより、生産
性の低下を招くことなく低コスト化、高歩留りを実現す
ることができ、ひいては高性能、高密度、高集積、高信
頼性のＬＳＩデバイスの製造を可能にすることができ
る。

【図面の簡単な説明】

【図１】（ａ）〜（ｃ）は、本発明の一実施形態例を工
程順に説明するための要部側断面図である。

【図２】（ａ）〜（ｃ）は、本発明の一実施形態例を説
明するための図であり、図１に示した工程に続く工程を
説明するための要部側断面図である。

【図３】（ａ）、（ｂ）は、本発明の一実施形態例を説
明するための図であり、図２に示した工程に続く工程を
説明するための要部側断面図である。

【図４】（ａ）、（ｂ）は、本発明の一実施形態例を説
明するための図であり、図３に示した工程に続く工程を
説明するための要部側断面図である。

【図５】本発明の他の実施形態例を説明するための半導
体装置の要部側断面図である。

【図６】本発明の他の実施形態例を説明するための半導
体装置の要部側断面図である。

【符号の説明】

１Ｐ型＜１１１＞シリコン基板３Ｎ型エピタキ
シャル層１３真性ベース領域１４Ｐ型不純物領域１５エミッタ電極用サイドウォール１６素子分離領域用サイドウォール１９溝
２０エミッタ電極２１絶縁膜２５エミッタ領域２６不純物拡散領域（不純物領域）Ｔ素子分離
領域

Claims

【特許請求の範囲】

【請求項１】半導体基体に複数のバイポーラトランジ
スタを形成するに際して、該半導体基体に形成した溝に
絶縁材料を埋め込むことによって前記複数のバイポーラ
トランジスタ間の素子分離領域を形成する半導体装置の
製造方法において、前記バイポーラトランジスタのベース領域形成のための
ドーピングを行うと同時に、前記溝から形成される素子
分離領域の周辺部にもドーピングを行うことを特徴とす
る半導体装置の製造方法。
【請求項２】半導体基体に複数のバイポーラトランジ
スタを形成するに際して、該半導体基体に形成した溝に
絶縁材料を埋め込むことによって前記複数のバイポーラ
トランジスタ間の素子分離領域を形成する半導体装置の
製造方法において、前記バイポーラトランジスタのエミッタ電極とベース領
域との間に、絶縁材料からなるエミッタ電極用サイドウ
ォールを形成すると同時に、前記溝から形成される素子
分離領域の開口部周辺に、前記エミッタ電極用サイドウ
ォールと同一の材料からなる素子分離領域用サイドウォ
ールを形成することを特徴とする半導体装置の製造方
法。
【請求項３】素子分離領域における素子領域間の分離
幅を、前記素子分離領域用サイドウォールの開口幅で規
定することを特徴とする請求項２記載の半導体装置の製
造方法。
【請求項４】バイポーラトランジスタにおけるエミッ
タ電極形成のためのエッチングを行うと同時に、前記素
子分離領域となる溝形成のためのエッチングを行うこと
を特徴とする請求項２記載の半導体装置の製造方法。
【請求項５】半導体基体に複数のバイポーラトランジ
スタを形成するに際して、該半導体基体に形成した溝に
絶縁材料を埋め込むことによって前記複数のバイポーラ
トランジスタ間の素子分離領域を形成する半導体装置の
製造方法において、前記溝の底部に不純物を注入しさらに該溝に絶縁材料を
埋め込んだ後、熱処理を行うことにより、前記溝の底部
に注入した不純物を拡散させて該底部近傍に不純物領域
を形成すると同時に、エミッタ領域形成のための不純物
拡散を行うことを特徴とする半導体装置の製造方法。
【請求項６】前記熱処理と同時に、前記溝に埋め込ん
だ絶縁材料からなる絶縁膜のリフロー処理を行うことを
特徴とする請求項５記載の半導体装置の製造方法。