JP2001338929A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】ベース表面がシリサイド化され、かつエミッタ
／ベース間のシリサイドブリッジの形成が防止された半
導体装置およびその製造方法を提供する。 【解決手段】半導体基板１、２内部に形成されたコレク
タ領域３と、コレクタ領域上部の半導体基板表層に形成
されたベース領域５と、ベース領域上の一部に形成され
た第１の絶縁膜６と、第１の絶縁膜に形成された開口部
６ａと、開口部底部のベース領域に形成されたエミッタ
領域８と、開口部内および第１の絶縁膜上に形成された
エミッタ電極７と、エミッタ電極上部、エミッタ電極お
よび第１の絶縁膜の側面および第１の絶縁膜近傍のベー
ス領域上とを被覆する第２の絶縁膜１９と、ベース領域
表面に第２の絶縁膜に対して自己整合的に形成された金
属シリサイド層１０とを有する半導体装置およびその製
造方法。
／ベース間のシリサイドブリッジの形成が防止された半
導体装置およびその製造方法を提供する。 【解決手段】半導体基板１、２内部に形成されたコレク
タ領域３と、コレクタ領域上部の半導体基板表層に形成
されたベース領域５と、ベース領域上の一部に形成され
た第１の絶縁膜６と、第１の絶縁膜に形成された開口部
６ａと、開口部底部のベース領域に形成されたエミッタ
領域８と、開口部内および第１の絶縁膜上に形成された
エミッタ電極７と、エミッタ電極上部、エミッタ電極お
よび第１の絶縁膜の側面および第１の絶縁膜近傍のベー
ス領域上とを被覆する第２の絶縁膜１９と、ベース領域
表面に第２の絶縁膜に対して自己整合的に形成された金
属シリサイド層１０とを有する半導体装置およびその製
造方法。
Description
【０００１】
【発明の属する技術分野】本発明は、ベース領域にシリ
サイドが形成され、ベース抵抗が低減されたバイポーラ
トランジスタを有する半導体装置およびその製造方法に
関し、特に、エミッタ／ベース間のシリサイドブリッジ
の形成によるショートが防止されたバイポーラトランジ
スタを有する半導体装置およびその製造方法に関する。
サイドが形成され、ベース抵抗が低減されたバイポーラ
トランジスタを有する半導体装置およびその製造方法に
関し、特に、エミッタ／ベース間のシリサイドブリッジ
の形成によるショートが防止されたバイポーラトランジ
スタを有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】バイポーラトランジスタの高性能化のた
めには、ベース抵抗の低減が重要な課題であり、ベース
取り出し部分の表面をシリサイド化したシリサイドベー
ス構造が注目されている。ベース取り出し部分の表面を
シリサイドする方法としては、エミッタ形成用の多結晶
シリコン膜に自己整合的に形成する方法が簡便であり、
かつ高性能化に適している。このようなシリサイドベー
ス構造の形成方法は、例えば特許公報第２５７０７４９
号（特開平１−２５５６９）に記載されている。
めには、ベース抵抗の低減が重要な課題であり、ベース
取り出し部分の表面をシリサイド化したシリサイドベー
ス構造が注目されている。ベース取り出し部分の表面を
シリサイドする方法としては、エミッタ形成用の多結晶
シリコン膜に自己整合的に形成する方法が簡便であり、
かつ高性能化に適している。このようなシリサイドベー
ス構造の形成方法は、例えば特許公報第２５７０７４９
号（特開平１−２５５６９）に記載されている。
【０００３】以下、シリサイドベース構造を有する従来
の縦型（ｖｅｒｔｉｃａｌ）バイポーラトランジスタに
ついて、図１７〜図２０を参照して説明する。図１７は
基板表層にベース領域が形成されたｎｐｎバイポーラト
ランジスタの断面図である。図１７に示すように、ｐ型
半導体基板１上にｎ型エピタキシャル層２が形成され、
ｎｐｎバイポーラトランジスタ部分のｐ型半導体基板１
表層にはｎ型コレクタ埋め込み領域３が形成されてい
る。ｎ型エピタキシャル層２の表面にはＬＯＣＯＳ技術
により分離絶縁膜４が形成されている。
の縦型（ｖｅｒｔｉｃａｌ）バイポーラトランジスタに
ついて、図１７〜図２０を参照して説明する。図１７は
基板表層にベース領域が形成されたｎｐｎバイポーラト
ランジスタの断面図である。図１７に示すように、ｐ型
半導体基板１上にｎ型エピタキシャル層２が形成され、
ｎｐｎバイポーラトランジスタ部分のｐ型半導体基板１
表層にはｎ型コレクタ埋め込み領域３が形成されてい
る。ｎ型エピタキシャル層２の表面にはＬＯＣＯＳ技術
により分離絶縁膜４が形成されている。
【０００４】ｎ型エピタキシャル層２の表層に、例えば
ＢＦ2 等のｐ型不純物をイオン注入することによりｐ型
ベース領域５が形成されている。ｐ型ベース領域５の表
層にはｐ型ベース領域５よりも高濃度のｐ型不純物を含
有するベース取り出し部分５ａが形成されている。ｐ型
ベース領域５上の一部に絶縁膜としてシリコン酸化膜６
が形成されている。シリコン酸化膜６に設けられた開口
部６ａおよびシリコン酸化膜６上に、エミッタ多結晶シ
リコン７が形成されている。エミッタ多結晶シリコン７
からの開口部６ａを介した不純物拡散により、ｐ型ベー
ス領域５の表層にｎ型エミッタ領域８が形成されてい
る。
ＢＦ2 等のｐ型不純物をイオン注入することによりｐ型
ベース領域５が形成されている。ｐ型ベース領域５の表
層にはｐ型ベース領域５よりも高濃度のｐ型不純物を含
有するベース取り出し部分５ａが形成されている。ｐ型
ベース領域５上の一部に絶縁膜としてシリコン酸化膜６
が形成されている。シリコン酸化膜６に設けられた開口
部６ａおよびシリコン酸化膜６上に、エミッタ多結晶シ
リコン７が形成されている。エミッタ多結晶シリコン７
からの開口部６ａを介した不純物拡散により、ｐ型ベー
ス領域５の表層にｎ型エミッタ領域８が形成されてい
る。
【０００５】一方、ｎ型コレクタ埋め込み領域３上のｎ
型エピタキシャル層２の一部に、ｐ型ベース領域５と隔
てて、ｎ型コレクタプラグ領域９が形成されている。ｎ
型コレクタプラグ領域９の表層にはｎ型コレクタプラグ
領域９よりも高濃度のｎ型不純物を含有するコレクタ取
り出し部分９ａが形成されている。また、ｐ型ベース領
域５およびｎ型コレクタプラグ領域９の表面には、ベー
ス抵抗およびコレクタ取り出し抵抗を低減させる目的
で、例えばチタンシリサイド等の金属シリサイド１０が
形成されている。これらの金属シリサイド１０を形成す
る工程で、エミッタ多結晶シリコン７の表面にも金属シ
リサイド１０が形成される。上記の各領域を有する基板
表面は、層間絶縁膜１１によって被覆されている。層間
絶縁膜１１にはコンタクトホール１２が設けられ、コン
タクトホール１２に配線層１３が形成されている。
型エピタキシャル層２の一部に、ｐ型ベース領域５と隔
てて、ｎ型コレクタプラグ領域９が形成されている。ｎ
型コレクタプラグ領域９の表層にはｎ型コレクタプラグ
領域９よりも高濃度のｎ型不純物を含有するコレクタ取
り出し部分９ａが形成されている。また、ｐ型ベース領
域５およびｎ型コレクタプラグ領域９の表面には、ベー
ス抵抗およびコレクタ取り出し抵抗を低減させる目的
で、例えばチタンシリサイド等の金属シリサイド１０が
形成されている。これらの金属シリサイド１０を形成す
る工程で、エミッタ多結晶シリコン７の表面にも金属シ
リサイド１０が形成される。上記の各領域を有する基板
表面は、層間絶縁膜１１によって被覆されている。層間
絶縁膜１１にはコンタクトホール１２が設けられ、コン
タクトホール１２に配線層１３が形成されている。
【０００６】上記の図１７に示す構造の半導体装置にお
いて、シリコン酸化膜６はエミッタ多結晶シリコン７を
マスクとしてパターニングされる。したがって、ｐ型ベ
ース領域５のベース取り出し部分にある金属シリサイド
１０は、エミッタ多結晶シリコン７に対して自己整合的
に形成される。すなわち、ベース取り出し部分はエミッ
タ電極であるエミッタ多結晶シリコン７に近接した状態
で形成され、バイポーラトランジスタを微細化する上で
有利な構造となっている。また、ｐ型ベース領域５に金
属シリサイド１０を形成することにより、ベース抵抗が
低減され、バイポーラトランジスタの周波数特性などが
改善されている。
いて、シリコン酸化膜６はエミッタ多結晶シリコン７を
マスクとしてパターニングされる。したがって、ｐ型ベ
ース領域５のベース取り出し部分にある金属シリサイド
１０は、エミッタ多結晶シリコン７に対して自己整合的
に形成される。すなわち、ベース取り出し部分はエミッ
タ電極であるエミッタ多結晶シリコン７に近接した状態
で形成され、バイポーラトランジスタを微細化する上で
有利な構造となっている。また、ｐ型ベース領域５に金
属シリサイド１０を形成することにより、ベース抵抗が
低減され、バイポーラトランジスタの周波数特性などが
改善されている。
【０００７】図１８は基板上にエピタキシャル成長ある
いは化学気相成長（ＣＶＤ）によりベース層が形成され
たｎｐｎバイポーラトランジスタの断面図である。基板
上にベース層を形成した場合、イオン注入によりベース
領域を形成する場合と比較して、より浅い接合を形成す
ることが可能となる。図１８の半導体装置は図１７に示
す半導体装置と同様に、ｐ型半導体基板１上にｎ型エピ
タキシャル層２が形成され、その表面に分離絶縁膜４を
有する。また、ｐ型半導体基板１にｎ型コレクタ埋め込
み領域３が形成されている。
いは化学気相成長（ＣＶＤ）によりベース層が形成され
たｎｐｎバイポーラトランジスタの断面図である。基板
上にベース層を形成した場合、イオン注入によりベース
領域を形成する場合と比較して、より浅い接合を形成す
ることが可能となる。図１８の半導体装置は図１７に示
す半導体装置と同様に、ｐ型半導体基板１上にｎ型エピ
タキシャル層２が形成され、その表面に分離絶縁膜４を
有する。また、ｐ型半導体基板１にｎ型コレクタ埋め込
み領域３が形成されている。
【０００８】ｎ型エピタキシャル層２上には絶縁膜とし
てシリコン酸化膜１４が形成され、シリコン酸化膜１４
には開口部１４ａが形成されている。開口部１４ａ内お
よびその周囲のシリコン酸化膜１４上にｐ型ベース層１
５が形成されている。開口部１４ａのｐ型ベース層１５
の上部には、開口部１６ａを有するシリコン酸化膜１６
が形成されている。さらにその上部にエミッタ多結晶シ
リコン７が形成されている。エミッタ多結晶シリコン７
からの開口部１６ａを介した不純物拡散により、ｐ型ベ
ース層１５の表層にｎ型エミッタ領域８が形成されてい
る。
てシリコン酸化膜１４が形成され、シリコン酸化膜１４
には開口部１４ａが形成されている。開口部１４ａ内お
よびその周囲のシリコン酸化膜１４上にｐ型ベース層１
５が形成されている。開口部１４ａのｐ型ベース層１５
の上部には、開口部１６ａを有するシリコン酸化膜１６
が形成されている。さらにその上部にエミッタ多結晶シ
リコン７が形成されている。エミッタ多結晶シリコン７
からの開口部１６ａを介した不純物拡散により、ｐ型ベ
ース層１５の表層にｎ型エミッタ領域８が形成されてい
る。
【０００９】図１７の半導体装置と同様に、ｎ型エピタ
キシャル層２の一部にｎ型コレクタプラグ領域９が形成
されている。また、ｐ型ベース層１５およびｎ型コレク
タプラグ領域９の表面には、ベース抵抗およびコレクタ
取り出し抵抗を低減させる目的で、例えばチタンシリサ
イド等の金属シリサイド１０が形成されている。これら
の金属シリサイド１０を形成する工程で、エミッタ多結
晶シリコンの表面にも金属シリサイド１０が形成され
る。上記の各領域を有する基板表面は、層間絶縁膜１１
によって被覆されている。層間絶縁膜１１にはコンタク
トホール１２が設けられ、コンタクトホール１２に配線
層１３が形成されている。
キシャル層２の一部にｎ型コレクタプラグ領域９が形成
されている。また、ｐ型ベース層１５およびｎ型コレク
タプラグ領域９の表面には、ベース抵抗およびコレクタ
取り出し抵抗を低減させる目的で、例えばチタンシリサ
イド等の金属シリサイド１０が形成されている。これら
の金属シリサイド１０を形成する工程で、エミッタ多結
晶シリコンの表面にも金属シリサイド１０が形成され
る。上記の各領域を有する基板表面は、層間絶縁膜１１
によって被覆されている。層間絶縁膜１１にはコンタク
トホール１２が設けられ、コンタクトホール１２に配線
層１３が形成されている。
【００１０】上記の図１８に示す構造の半導体装置にお
いて、シリコン酸化膜１６はエミッタ多結晶シリコン７
をマスクとしてパターニングされる。したがって、ｐ型
ベース層１５のベース取り出し部分にある金属シリサイ
ド１０は、エミッタ多結晶シリコン７に自己整合的に形
成される。これにより、ベース取り出し部分はエミッタ
電極であるエミッタ多結晶シリコン７に近接した状態で
形成され、バイポーラトランジスタを微細化する上で有
利な構造となっている。また、ｐ型ベース層１５に金属
シリサイド１０を形成することにより、ベース抵抗が低
減され、バイポーラトランジスタの周波数特性などが改
善されている。
いて、シリコン酸化膜１６はエミッタ多結晶シリコン７
をマスクとしてパターニングされる。したがって、ｐ型
ベース層１５のベース取り出し部分にある金属シリサイ
ド１０は、エミッタ多結晶シリコン７に自己整合的に形
成される。これにより、ベース取り出し部分はエミッタ
電極であるエミッタ多結晶シリコン７に近接した状態で
形成され、バイポーラトランジスタを微細化する上で有
利な構造となっている。また、ｐ型ベース層１５に金属
シリサイド１０を形成することにより、ベース抵抗が低
減され、バイポーラトランジスタの周波数特性などが改
善されている。
【００１１】
【発明が解決しようとする課題】しかしながら、上記の
ようにベース取り出し部分のシリサイドをエミッタ多結
晶シリコンに自己整合的に形成した場合、エミッタ電極
とベース取り出し部分とが近接するため、それぞれの表
面に形成されたシリサイドがつながってシリサイドブリ
ッジとなり、エミッタ／ベース間がショートする場合が
ある。このようなシリサイドブリッジを防止する手段と
して、例えば図１９および図２０に示すように、エミッ
タ多結晶シリコン７およびその下層のシリコン酸化膜の
側面に絶縁膜からなるサイドウォール１７を形成する方
法がある。
ようにベース取り出し部分のシリサイドをエミッタ多結
晶シリコンに自己整合的に形成した場合、エミッタ電極
とベース取り出し部分とが近接するため、それぞれの表
面に形成されたシリサイドがつながってシリサイドブリ
ッジとなり、エミッタ／ベース間がショートする場合が
ある。このようなシリサイドブリッジを防止する手段と
して、例えば図１９および図２０に示すように、エミッ
タ多結晶シリコン７およびその下層のシリコン酸化膜の
側面に絶縁膜からなるサイドウォール１７を形成する方
法がある。
【００１２】図１９は、図１７の半導体装置のエミッタ
多結晶シリコン７側面に、例えばシリコン酸化膜からな
るサイドウォール１７を形成した場合の断面図である。
図１９に示す半導体装置を形成する場合、エミッタ多結
晶シリコン７をパターニングした後、エミッタ多結晶シ
リコン７をマスクとしてシリコン酸化膜６にエッチング
を行う。その後、例えばＣＶＤにより全面にシリコン酸
化膜を形成してから、エッチバックを行ってサイドウォ
ール１７を形成する。さらに、全面に例えばチタン等の
金属層を形成し、加熱により金属シリサイド１０を形成
してから、未反応の金属層を除去する。
多結晶シリコン７側面に、例えばシリコン酸化膜からな
るサイドウォール１７を形成した場合の断面図である。
図１９に示す半導体装置を形成する場合、エミッタ多結
晶シリコン７をパターニングした後、エミッタ多結晶シ
リコン７をマスクとしてシリコン酸化膜６にエッチング
を行う。その後、例えばＣＶＤにより全面にシリコン酸
化膜を形成してから、エッチバックを行ってサイドウォ
ール１７を形成する。さらに、全面に例えばチタン等の
金属層を形成し、加熱により金属シリサイド１０を形成
してから、未反応の金属層を除去する。
【００１３】図２０は、図１８の半導体装置のエミッタ
多結晶シリコン７側面に、例えばシリコン酸化膜からな
るサイドウォール１７を形成した場合の断面図である。
図２０に示す半導体装置を形成する場合、エミッタ多結
晶シリコン７をパターニングした後、エミッタ多結晶シ
リコン７をマスクとしてシリコン酸化膜１６にエッチン
グを行う。その後、例えばＣＶＤにより全面にシリコン
酸化膜を形成してから、エッチバックを行ってサイドウ
ォール１７を形成する。さらに、全面に例えばチタン等
の金属層を形成し、加熱により金属シリサイド１０を形
成してから、未反応の金属層を除去する。
多結晶シリコン７側面に、例えばシリコン酸化膜からな
るサイドウォール１７を形成した場合の断面図である。
図２０に示す半導体装置を形成する場合、エミッタ多結
晶シリコン７をパターニングした後、エミッタ多結晶シ
リコン７をマスクとしてシリコン酸化膜１６にエッチン
グを行う。その後、例えばＣＶＤにより全面にシリコン
酸化膜を形成してから、エッチバックを行ってサイドウ
ォール１７を形成する。さらに、全面に例えばチタン等
の金属層を形成し、加熱により金属シリサイド１０を形
成してから、未反応の金属層を除去する。
【００１４】上記のように、エミッタ／ベース間のシリ
サイドブリッジの形成を防止する目的で、エミッタ多結
晶シリコンにサイドウォールを形成する場合、絶縁膜の
成膜工程およびエッチング工程を製造工程に追加する必
要がある。また、上記の問題以外に、従来の半導体装置
の製造方法によれば、例えば抵抗部分など、シリサイド
化による抵抗の低減を行わない箇所に多結晶シリコン層
が残存し、寄生容量が増大するという問題がある。
サイドブリッジの形成を防止する目的で、エミッタ多結
晶シリコンにサイドウォールを形成する場合、絶縁膜の
成膜工程およびエッチング工程を製造工程に追加する必
要がある。また、上記の問題以外に、従来の半導体装置
の製造方法によれば、例えば抵抗部分など、シリサイド
化による抵抗の低減を行わない箇所に多結晶シリコン層
が残存し、寄生容量が増大するという問題がある。
【００１５】図１７あるいは図１９において、金属シリ
サイドを形成しない部分にはシリコン酸化膜６を残存さ
せることにより、シリサイド化が防止される。シリコン
酸化膜６はエミッタ多結晶シリコン７をマスクとしてパ
ターニングされるため、この部分には導電性が不要であ
っても、エミッタ多結晶シリコン７となる層と同一の層
である多結晶シリコン層を残存させる必要がある。これ
により、寄生容量が増大してバイポーラトランジスタを
高性能化する上で妨げとなっていた。
サイドを形成しない部分にはシリコン酸化膜６を残存さ
せることにより、シリサイド化が防止される。シリコン
酸化膜６はエミッタ多結晶シリコン７をマスクとしてパ
ターニングされるため、この部分には導電性が不要であ
っても、エミッタ多結晶シリコン７となる層と同一の層
である多結晶シリコン層を残存させる必要がある。これ
により、寄生容量が増大してバイポーラトランジスタを
高性能化する上で妨げとなっていた。
【００１６】本発明は上記の問題点に鑑みてなされたも
のであり、したがって本発明は、ベース取り出し部分が
エミッタ電極に自己整合的にシリサイド化されることに
よりベース抵抗が低減し、かつエミッタ／ベース間のシ
リサイドブリッジの形成が防止された半導体装置および
その製造方法を提供することを目的とする。
のであり、したがって本発明は、ベース取り出し部分が
エミッタ電極に自己整合的にシリサイド化されることに
よりベース抵抗が低減し、かつエミッタ／ベース間のシ
リサイドブリッジの形成が防止された半導体装置および
その製造方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置は、半導体基板の内部に形成さ
れたコレクタ領域と、前記コレクタ領域上部の前記半導
体基板表層に形成されたベース領域と、前記ベース領域
上の一部に形成された第１の絶縁膜と、前記第１の絶縁
膜の一部に形成された開口部と、前記開口部底部の前記
ベース領域に形成されたエミッタ領域と、前記開口部内
および前記第１の絶縁膜上に形成されたエミッタ電極
と、前記エミッタ電極上部と、前記エミッタ電極および
前記第１の絶縁膜の側面と、前記第１の絶縁膜近傍の前
記ベース領域上とを被覆する第２の絶縁膜と、前記ベー
ス領域表面に、前記第２の絶縁膜に対して自己整合的に
形成された金属シリサイド層とを有することを特徴とす
る。
め、本発明の半導体装置は、半導体基板の内部に形成さ
れたコレクタ領域と、前記コレクタ領域上部の前記半導
体基板表層に形成されたベース領域と、前記ベース領域
上の一部に形成された第１の絶縁膜と、前記第１の絶縁
膜の一部に形成された開口部と、前記開口部底部の前記
ベース領域に形成されたエミッタ領域と、前記開口部内
および前記第１の絶縁膜上に形成されたエミッタ電極
と、前記エミッタ電極上部と、前記エミッタ電極および
前記第１の絶縁膜の側面と、前記第１の絶縁膜近傍の前
記ベース領域上とを被覆する第２の絶縁膜と、前記ベー
ス領域表面に、前記第２の絶縁膜に対して自己整合的に
形成された金属シリサイド層とを有することを特徴とす
る。
【００１８】本発明の半導体装置は、好適には、前記半
導体基板上に前記ベース領域と隔てて形成された、前記
ベース領域よりも高抵抗である高抵抗部分と、前記高抵
抗部分を被覆するように形成された、前記第２の絶縁膜
と同一の層からなるシリサイド化防止層とを有すること
を特徴とする。本発明の半導体装置は、好適には、前記
ベース領域を除く前記コレクタ領域上部の前記半導体基
板に形成されたコレクタプラグ領域と、前記コレクタプ
ラグ領域表面に形成された前記金属シリサイド層とを有
することを特徴とする。
導体基板上に前記ベース領域と隔てて形成された、前記
ベース領域よりも高抵抗である高抵抗部分と、前記高抵
抗部分を被覆するように形成された、前記第２の絶縁膜
と同一の層からなるシリサイド化防止層とを有すること
を特徴とする。本発明の半導体装置は、好適には、前記
ベース領域を除く前記コレクタ領域上部の前記半導体基
板に形成されたコレクタプラグ領域と、前記コレクタプ
ラグ領域表面に形成された前記金属シリサイド層とを有
することを特徴とする。
【００１９】本発明の半導体装置は、好適には、前記半
導体基板上にゲート酸化膜を介して形成されたゲート電
極と、前記半導体基板に前記ゲート電極に対して自己整
合的に形成されたＬＤＤ領域と、前記ゲート電極側面に
形成された、前記第１の絶縁膜と同一の層からなるサイ
ドウォールと、前記半導体基板に前記サイドウォールに
対して自己整合的に形成された、前記ＬＤＤ領域よりも
高濃度の不純物を含有するソース領域およびドレイン領
域とを有する能動素子をさらに有することを特徴とす
る。
導体基板上にゲート酸化膜を介して形成されたゲート電
極と、前記半導体基板に前記ゲート電極に対して自己整
合的に形成されたＬＤＤ領域と、前記ゲート電極側面に
形成された、前記第１の絶縁膜と同一の層からなるサイ
ドウォールと、前記半導体基板に前記サイドウォールに
対して自己整合的に形成された、前記ＬＤＤ領域よりも
高濃度の不純物を含有するソース領域およびドレイン領
域とを有する能動素子をさらに有することを特徴とす
る。
【００２０】これにより、ベース取り出し部分にシリサ
イド化を行う際にエミッタ電極上部がシリサイド化され
るのが防止されるため、エミッタ／ベース間のシリサイ
ドブリッジの形成が防止される。したがって、エミッタ
／ベース間のショートが防止され、半導体装置の信頼性
が向上される。また、本発明の半導体装置に形成される
第２の絶縁膜を高抵抗部分に形成することにより、寄生
容量を増大させずに高抵抗部分のシリサイド化を防止す
ることが可能となる。
イド化を行う際にエミッタ電極上部がシリサイド化され
るのが防止されるため、エミッタ／ベース間のシリサイ
ドブリッジの形成が防止される。したがって、エミッタ
／ベース間のショートが防止され、半導体装置の信頼性
が向上される。また、本発明の半導体装置に形成される
第２の絶縁膜を高抵抗部分に形成することにより、寄生
容量を増大させずに高抵抗部分のシリサイド化を防止す
ることが可能となる。
【００２１】あるいは、上記の目的を達成するため、本
発明の半導体装置は、半導体基板の内部に形成されたコ
レクタ領域と、前記半導体基板上に形成された第１の絶
縁膜と、前記コレクタ領域上部の前記第１の絶縁膜の一
部に形成された第１の開口部と、前記第１の開口部内お
よび少なくとも一部の前記第１の絶縁膜上に形成され
た、導電体層からなるベース領域と、前記ベース領域上
の一部に形成された第２の絶縁膜と、前記第１の開口部
上の前記第２の絶縁膜の一部に形成された第２の開口部
と、前記第２の開口部底部の前記ベース領域に形成され
たエミッタ領域と、前記第２の開口部内および前記第１
の絶縁膜上に形成されたエミッタ電極と、前記エミッタ
電極上部と、前記エミッタ電極および前記第２の絶縁膜
の側面と、前記第２の絶縁膜近傍の前記ベース領域上と
を被覆する第３の絶縁膜と、前記ベース領域表面に、前
記第３の絶縁膜に対して自己整合的に形成された金属シ
リサイド層とを有することを特徴とする。
発明の半導体装置は、半導体基板の内部に形成されたコ
レクタ領域と、前記半導体基板上に形成された第１の絶
縁膜と、前記コレクタ領域上部の前記第１の絶縁膜の一
部に形成された第１の開口部と、前記第１の開口部内お
よび少なくとも一部の前記第１の絶縁膜上に形成され
た、導電体層からなるベース領域と、前記ベース領域上
の一部に形成された第２の絶縁膜と、前記第１の開口部
上の前記第２の絶縁膜の一部に形成された第２の開口部
と、前記第２の開口部底部の前記ベース領域に形成され
たエミッタ領域と、前記第２の開口部内および前記第１
の絶縁膜上に形成されたエミッタ電極と、前記エミッタ
電極上部と、前記エミッタ電極および前記第２の絶縁膜
の側面と、前記第２の絶縁膜近傍の前記ベース領域上と
を被覆する第３の絶縁膜と、前記ベース領域表面に、前
記第３の絶縁膜に対して自己整合的に形成された金属シ
リサイド層とを有することを特徴とする。
【００２２】本発明の半導体装置は、好適には、前記半
導体基板上に前記ベース領域と隔てて形成された、前記
ベース領域よりも高抵抗である高抵抗部分と、前記高抵
抗部分を被覆するように形成された、前記第３の絶縁膜
と同一の層からなるシリサイド化防止層とを有すること
を特徴とする。本発明の半導体装置は、好適には、前記
ベース領域を除く前記コレクタ領域上部の前記半導体基
板に形成されたコレクタプラグ領域と、前記コレクタプ
ラグ領域表面に形成された前記金属シリサイド層とを有
することを特徴とする。
導体基板上に前記ベース領域と隔てて形成された、前記
ベース領域よりも高抵抗である高抵抗部分と、前記高抵
抗部分を被覆するように形成された、前記第３の絶縁膜
と同一の層からなるシリサイド化防止層とを有すること
を特徴とする。本発明の半導体装置は、好適には、前記
ベース領域を除く前記コレクタ領域上部の前記半導体基
板に形成されたコレクタプラグ領域と、前記コレクタプ
ラグ領域表面に形成された前記金属シリサイド層とを有
することを特徴とする。
【００２３】本発明の半導体装置は、好適には、前記半
導体基板上にゲート酸化膜を介して形成されたゲート電
極と、前記半導体基板に前記ゲート電極に対して自己整
合的に形成されたＬＤＤ領域と、前記ゲート電極側面に
形成された、前記第２の絶縁膜と同一の層からなるサイ
ドウォールと、前記半導体基板に前記サイドウォールに
対して自己整合的に形成された、前記ＬＤＤ領域よりも
高濃度の不純物を含有するソース領域およびドレイン領
域とを有する能動素子をさらに有することを特徴とす
る。
導体基板上にゲート酸化膜を介して形成されたゲート電
極と、前記半導体基板に前記ゲート電極に対して自己整
合的に形成されたＬＤＤ領域と、前記ゲート電極側面に
形成された、前記第２の絶縁膜と同一の層からなるサイ
ドウォールと、前記半導体基板に前記サイドウォールに
対して自己整合的に形成された、前記ＬＤＤ領域よりも
高濃度の不純物を含有するソース領域およびドレイン領
域とを有する能動素子をさらに有することを特徴とす
る。
【００２４】これにより、ベース取り出し部分にシリサ
イド化を行う際にエミッタ電極上部がシリサイド化され
るのが防止されるため、エミッタ／ベース間のシリサイ
ドブリッジの形成が防止される。したがって、エミッタ
／ベース間のショートが防止され、半導体装置の信頼性
が向上される。また、本発明の半導体装置に形成される
第３の絶縁膜を高抵抗部分に形成することにより、寄生
容量を増大させずに高抵抗部分のシリサイド化を防止す
ることが可能となる。
イド化を行う際にエミッタ電極上部がシリサイド化され
るのが防止されるため、エミッタ／ベース間のシリサイ
ドブリッジの形成が防止される。したがって、エミッタ
／ベース間のショートが防止され、半導体装置の信頼性
が向上される。また、本発明の半導体装置に形成される
第３の絶縁膜を高抵抗部分に形成することにより、寄生
容量を増大させずに高抵抗部分のシリサイド化を防止す
ることが可能となる。
【００２５】さらに、上記の目的を達成するため、本発
明の半導体装置の製造方法は、半導体基板の内部にコレ
クタ領域を形成する工程と、前記コレクタ領域上部の前
記半導体基板表層にベース領域を形成する工程と、前記
ベース領域上の一部に開口部を有する第１の絶縁膜を、
前記ベース領域上の一部に形成し、前記開口部内および
前記第１の絶縁膜上にエミッタ電極を形成する工程と、
前記エミッタ電極上部と、前記エミッタ電極および前記
第１の絶縁膜の側面と、前記第１の絶縁膜近傍の前記ベ
ース領域上とを被覆する第２の絶縁膜を形成する工程
と、前記エミッタ電極から前記開口部を介して前記ベー
ス領域に不純物を拡散させ、前記開口部底部にエミッタ
領域を形成する工程と、前記ベース領域表面に、前記第
２の絶縁膜に対して自己整合的に金属シリサイド層を形
成する工程とを有することを特徴とする。
明の半導体装置の製造方法は、半導体基板の内部にコレ
クタ領域を形成する工程と、前記コレクタ領域上部の前
記半導体基板表層にベース領域を形成する工程と、前記
ベース領域上の一部に開口部を有する第１の絶縁膜を、
前記ベース領域上の一部に形成し、前記開口部内および
前記第１の絶縁膜上にエミッタ電極を形成する工程と、
前記エミッタ電極上部と、前記エミッタ電極および前記
第１の絶縁膜の側面と、前記第１の絶縁膜近傍の前記ベ
ース領域上とを被覆する第２の絶縁膜を形成する工程
と、前記エミッタ電極から前記開口部を介して前記ベー
ス領域に不純物を拡散させ、前記開口部底部にエミッタ
領域を形成する工程と、前記ベース領域表面に、前記第
２の絶縁膜に対して自己整合的に金属シリサイド層を形
成する工程とを有することを特徴とする。
【００２６】本発明の半導体装置の製造方法は、好適に
は、前記半導体基板の内部に前記コレクタ領域を形成す
る工程は、第１導電型半導体基板の表層に第２導電型不
純物を拡散させ、前記コレクタ領域を形成する工程と、
前記第１導電型半導体基板上に、前記半導体基板の一部
となる第２導電型半導体層を形成する工程とを有するこ
とを特徴とする。本発明の半導体装置の製造方法は、好
適には、前記ベース領域を形成する工程は、前記半導体
基板に不純物をイオン注入する工程を有することを特徴
とする。
は、前記半導体基板の内部に前記コレクタ領域を形成す
る工程は、第１導電型半導体基板の表層に第２導電型不
純物を拡散させ、前記コレクタ領域を形成する工程と、
前記第１導電型半導体基板上に、前記半導体基板の一部
となる第２導電型半導体層を形成する工程とを有するこ
とを特徴とする。本発明の半導体装置の製造方法は、好
適には、前記ベース領域を形成する工程は、前記半導体
基板に不純物をイオン注入する工程を有することを特徴
とする。
【００２７】本発明の半導体装置の製造方法は、好適に
は、前記第１の絶縁膜および前記エミッタ電極を形成す
る工程は、前記半導体基板上に絶縁膜を形成する工程
と、前記絶縁膜に前記開口部を形成する工程と、前記開
口部内および前記絶縁膜上にエミッタ用導電体層を形成
する工程と、前記エミッタ用導電体層にエッチングを行
い、前記エミッタ電極を形成する工程と、前記エミッタ
電極をマスクとして前記絶縁膜にエッチングを行い、前
記第１の絶縁膜を形成する工程とを有することを特徴と
する。
は、前記第１の絶縁膜および前記エミッタ電極を形成す
る工程は、前記半導体基板上に絶縁膜を形成する工程
と、前記絶縁膜に前記開口部を形成する工程と、前記開
口部内および前記絶縁膜上にエミッタ用導電体層を形成
する工程と、前記エミッタ用導電体層にエッチングを行
い、前記エミッタ電極を形成する工程と、前記エミッタ
電極をマスクとして前記絶縁膜にエッチングを行い、前
記第１の絶縁膜を形成する工程とを有することを特徴と
する。
【００２８】本発明の半導体装置の製造方法は、好適に
は、前記半導体基板上に前記ベース領域と隔てて、前記
ベース領域よりも高抵抗である高抵抗部分を形成する工
程と、前記高抵抗部分を被覆するように、前記第２の絶
縁膜と同一の層からなるシリサイド化防止層を形成する
工程とを有することを特徴とする。
は、前記半導体基板上に前記ベース領域と隔てて、前記
ベース領域よりも高抵抗である高抵抗部分を形成する工
程と、前記高抵抗部分を被覆するように、前記第２の絶
縁膜と同一の層からなるシリサイド化防止層を形成する
工程とを有することを特徴とする。
【００２９】本発明の半導体装置の製造方法は、好適に
は、前記ベース領域を除く前記コレクタ領域上部の前記
半導体基板にコレクタプラグ領域を形成する工程を有
し、前記ベース領域表面に前記金属シリサイド層を形成
する工程において、前記コレクタプラグ領域表面にも前
記金属シリサイド層を形成することを特徴とする。
は、前記ベース領域を除く前記コレクタ領域上部の前記
半導体基板にコレクタプラグ領域を形成する工程を有
し、前記ベース領域表面に前記金属シリサイド層を形成
する工程において、前記コレクタプラグ領域表面にも前
記金属シリサイド層を形成することを特徴とする。
【００３０】本発明の半導体装置の製造方法は、好適に
は、前記半導体基板上にゲート酸化膜を介してゲート電
極を形成する工程と、前記半導体基板に前記ゲート電極
に対して自己整合的にＬＤＤ領域を形成する工程と、前
記ゲート電極側面に、前記第１の絶縁膜と同一の層から
なるサイドウォールを形成する工程と、前記半導体基板
に前記サイドウォールに対して自己整合的に、前記ＬＤ
Ｄ領域よりも高濃度の不純物を含有するソース領域およ
びドレイン領域を形成する工程とを含む能動素子の形成
工程をさらに有し、前記サイドウォールを形成する工程
は、前記ゲート電極の形成後に前記ゲート電極を被覆す
る前記絶縁膜を形成する工程と、前記エミッタ電極をマ
スクとして前記絶縁膜にエッチングを行い、前記第１の
絶縁膜を形成する工程において、前記絶縁膜をエッチバ
ックして前記サイドウォールを形成する工程とを有する
ことを特徴とする。
は、前記半導体基板上にゲート酸化膜を介してゲート電
極を形成する工程と、前記半導体基板に前記ゲート電極
に対して自己整合的にＬＤＤ領域を形成する工程と、前
記ゲート電極側面に、前記第１の絶縁膜と同一の層から
なるサイドウォールを形成する工程と、前記半導体基板
に前記サイドウォールに対して自己整合的に、前記ＬＤ
Ｄ領域よりも高濃度の不純物を含有するソース領域およ
びドレイン領域を形成する工程とを含む能動素子の形成
工程をさらに有し、前記サイドウォールを形成する工程
は、前記ゲート電極の形成後に前記ゲート電極を被覆す
る前記絶縁膜を形成する工程と、前記エミッタ電極をマ
スクとして前記絶縁膜にエッチングを行い、前記第１の
絶縁膜を形成する工程において、前記絶縁膜をエッチバ
ックして前記サイドウォールを形成する工程とを有する
ことを特徴とする。
【００３１】これにより、エミッタ電極上部のシリサイ
ド化を防止しながら、ベース取り出し部分にシリサイド
化を行うことが可能となり、エミッタ／ベース間のシリ
サイドブリッジの形成が防止される。したがって、エミ
ッタ／ベース間のショートが防止され、信頼性が向上さ
れた半導体装置を製造することが可能となる。また、シ
リサイド化を防止したい高抵抗部分に第２の絶縁膜を残
すことにより、不要な導電体層に起因する寄生容量の増
大を防止することができる。
ド化を防止しながら、ベース取り出し部分にシリサイド
化を行うことが可能となり、エミッタ／ベース間のシリ
サイドブリッジの形成が防止される。したがって、エミ
ッタ／ベース間のショートが防止され、信頼性が向上さ
れた半導体装置を製造することが可能となる。また、シ
リサイド化を防止したい高抵抗部分に第２の絶縁膜を残
すことにより、不要な導電体層に起因する寄生容量の増
大を防止することができる。
【００３２】上記の目的を達成するため、本発明の半導
体装置の製造方法は、半導体基板の内部にコレクタ領域
を形成する工程と、前記半導体基板上に第１の絶縁膜を
形成する工程と、前記コレクタ領域上部の前記第１の絶
縁膜の一部に第１の開口部を形成する工程と、前記第１
の開口部内および少なくとも一部の前記第１の絶縁膜上
に、導電体層からなるベース領域を形成する工程と、少
なくとも前記第１の開口部上部の前記ベース領域上に、
前記第１の開口部上部の一部に第２の開口部を有する第
２の絶縁膜を形成し、前記第２の開口部内および前記第
２の絶縁膜上にエミッタ電極を形成する工程と、前記エ
ミッタ電極上部と、前記エミッタ電極および前記第２の
絶縁膜の側面と、前記第２の絶縁膜近傍の前記ベース領
域上とを被覆する第３の絶縁膜を形成する工程と、前記
エミッタ電極から前記第２の開口部を介して前記ベース
領域に不純物を拡散させ、前記第２の開口部底部にエミ
ッタ領域を形成する工程と、前記ベース領域表面に、前
記第３の絶縁膜に対して自己整合的に金属シリサイド層
を形成する工程とを有することを特徴とする。
体装置の製造方法は、半導体基板の内部にコレクタ領域
を形成する工程と、前記半導体基板上に第１の絶縁膜を
形成する工程と、前記コレクタ領域上部の前記第１の絶
縁膜の一部に第１の開口部を形成する工程と、前記第１
の開口部内および少なくとも一部の前記第１の絶縁膜上
に、導電体層からなるベース領域を形成する工程と、少
なくとも前記第１の開口部上部の前記ベース領域上に、
前記第１の開口部上部の一部に第２の開口部を有する第
２の絶縁膜を形成し、前記第２の開口部内および前記第
２の絶縁膜上にエミッタ電極を形成する工程と、前記エ
ミッタ電極上部と、前記エミッタ電極および前記第２の
絶縁膜の側面と、前記第２の絶縁膜近傍の前記ベース領
域上とを被覆する第３の絶縁膜を形成する工程と、前記
エミッタ電極から前記第２の開口部を介して前記ベース
領域に不純物を拡散させ、前記第２の開口部底部にエミ
ッタ領域を形成する工程と、前記ベース領域表面に、前
記第３の絶縁膜に対して自己整合的に金属シリサイド層
を形成する工程とを有することを特徴とする。
【００３３】本発明の半導体装置の製造方法は、好適に
は、前記半導体基板の内部に前記コレクタ領域を形成す
る工程は、第１導電型半導体基板の表層に第２導電型不
純物を拡散させ、前記コレクタ領域を形成する工程と、
前記第１導電型半導体基板上に、前記半導体基板の一部
となる第２導電型半導体層を形成する工程とを有するこ
とを特徴とする。
は、前記半導体基板の内部に前記コレクタ領域を形成す
る工程は、第１導電型半導体基板の表層に第２導電型不
純物を拡散させ、前記コレクタ領域を形成する工程と、
前記第１導電型半導体基板上に、前記半導体基板の一部
となる第２導電型半導体層を形成する工程とを有するこ
とを特徴とする。
【００３４】本発明の半導体装置の製造方法は、好適に
は、前記ベース領域を形成する工程は、前記半導体基板
上にエピタキシャル成長により前記導電体層を形成する
工程と、前記導電体層にエッチングを行い、前記ベース
領域を形成する工程とを有することを特徴とする。ある
いは、本発明の半導体装置の製造方法は、好適には、前
記ベース領域を形成する工程は、前記半導体基板上に化
学気相成長（ＣＶＤ）により前記導電体層を形成する工
程と、前記導電体層にエッチングを行い、前記ベース領
域を形成する工程とを有することを特徴とする。
は、前記ベース領域を形成する工程は、前記半導体基板
上にエピタキシャル成長により前記導電体層を形成する
工程と、前記導電体層にエッチングを行い、前記ベース
領域を形成する工程とを有することを特徴とする。ある
いは、本発明の半導体装置の製造方法は、好適には、前
記ベース領域を形成する工程は、前記半導体基板上に化
学気相成長（ＣＶＤ）により前記導電体層を形成する工
程と、前記導電体層にエッチングを行い、前記ベース領
域を形成する工程とを有することを特徴とする。
【００３５】本発明の半導体装置の製造方法は、好適に
は、前記第２の絶縁膜および前記エミッタ電極を形成す
る工程は、前記第１の開口部内および前記第１の絶縁膜
上に絶縁膜を形成する工程と、前記絶縁膜に前記第２の
開口部を形成する工程と、前記第２の開口部内および前
記絶縁膜上にエミッタ用導電体層を形成する工程と、前
記エミッタ用導電体層にエッチングを行い、前記エミッ
タ電極を形成する工程と、前記エミッタ電極をマスクと
して前記絶縁膜にエッチングを行い、前記第２の絶縁膜
を形成する工程とを有することを特徴とする。
は、前記第２の絶縁膜および前記エミッタ電極を形成す
る工程は、前記第１の開口部内および前記第１の絶縁膜
上に絶縁膜を形成する工程と、前記絶縁膜に前記第２の
開口部を形成する工程と、前記第２の開口部内および前
記絶縁膜上にエミッタ用導電体層を形成する工程と、前
記エミッタ用導電体層にエッチングを行い、前記エミッ
タ電極を形成する工程と、前記エミッタ電極をマスクと
して前記絶縁膜にエッチングを行い、前記第２の絶縁膜
を形成する工程とを有することを特徴とする。
【００３６】本発明の半導体装置の製造方法は、好適に
は、前記半導体基板上に前記ベース領域と隔てて、前記
ベース領域よりも高抵抗である高抵抗部分を形成する工
程と、前記高抵抗部分を被覆するように、前記第３の絶
縁膜と同一の層からなるシリサイド化防止層を形成する
工程とを有することを特徴とする。本発明の半導体装置
の製造方法は、好適には、前記ベース領域を除く前記コ
レクタ領域上部の前記半導体基板にコレクタプラグ領域
を形成する工程を有し、前記ベース領域表面に前記金属
シリサイド層を形成する工程において、前記コレクタプ
ラグ領域表面にも前記金属シリサイド層を形成すること
を特徴とする。
は、前記半導体基板上に前記ベース領域と隔てて、前記
ベース領域よりも高抵抗である高抵抗部分を形成する工
程と、前記高抵抗部分を被覆するように、前記第３の絶
縁膜と同一の層からなるシリサイド化防止層を形成する
工程とを有することを特徴とする。本発明の半導体装置
の製造方法は、好適には、前記ベース領域を除く前記コ
レクタ領域上部の前記半導体基板にコレクタプラグ領域
を形成する工程を有し、前記ベース領域表面に前記金属
シリサイド層を形成する工程において、前記コレクタプ
ラグ領域表面にも前記金属シリサイド層を形成すること
を特徴とする。
【００３７】本発明の半導体装置の製造方法は、好適に
は、前記半導体基板上にゲート酸化膜を介してゲート電
極を形成する工程と、前記半導体基板に前記ゲート電極
に対して自己整合的にＬＤＤ領域を形成する工程と、前
記ゲート電極側面に、前記第２の絶縁膜と同一の層から
なるサイドウォールを形成する工程と、前記半導体基板
に前記サイドウォールに対して自己整合的に、前記ＬＤ
Ｄ領域よりも高濃度の不純物を含有するソース領域およ
びドレイン領域を形成する工程とを含む能動素子の形成
工程をさらに有し、前記サイドウォールを形成する工程
は、前記ゲート電極の形成後に前記ゲート電極を被覆す
る前記絶縁膜を形成する工程と、前記エミッタ電極をマ
スクとして前記絶縁膜にエッチングを行い、前記第２の
絶縁膜を形成する工程において、前記絶縁膜をエッチバ
ックして前記サイドウォールを形成する工程とを有する
ことを特徴とする。
は、前記半導体基板上にゲート酸化膜を介してゲート電
極を形成する工程と、前記半導体基板に前記ゲート電極
に対して自己整合的にＬＤＤ領域を形成する工程と、前
記ゲート電極側面に、前記第２の絶縁膜と同一の層から
なるサイドウォールを形成する工程と、前記半導体基板
に前記サイドウォールに対して自己整合的に、前記ＬＤ
Ｄ領域よりも高濃度の不純物を含有するソース領域およ
びドレイン領域を形成する工程とを含む能動素子の形成
工程をさらに有し、前記サイドウォールを形成する工程
は、前記ゲート電極の形成後に前記ゲート電極を被覆す
る前記絶縁膜を形成する工程と、前記エミッタ電極をマ
スクとして前記絶縁膜にエッチングを行い、前記第２の
絶縁膜を形成する工程において、前記絶縁膜をエッチバ
ックして前記サイドウォールを形成する工程とを有する
ことを特徴とする。
【００３８】これにより、エミッタ電極上部のシリサイ
ド化を防止しながら、ベース取り出し部分にシリサイド
化を行うことが可能となり、エミッタ／ベース間のシリ
サイドブリッジの形成が防止される。したがって、エミ
ッタ／ベース間のショートが防止され、信頼性が向上さ
れた半導体装置を製造することが可能となる。また、シ
リサイド化を防止したい高抵抗部分に第３の絶縁膜を残
すことにより、不要な導電体層に起因する寄生容量の増
大を防止することができる。
ド化を防止しながら、ベース取り出し部分にシリサイド
化を行うことが可能となり、エミッタ／ベース間のシリ
サイドブリッジの形成が防止される。したがって、エミ
ッタ／ベース間のショートが防止され、信頼性が向上さ
れた半導体装置を製造することが可能となる。また、シ
リサイド化を防止したい高抵抗部分に第３の絶縁膜を残
すことにより、不要な導電体層に起因する寄生容量の増
大を防止することができる。
【００３９】
【発明の実施の形態】以下に、本発明の半導体装置およ
びその製造方法の実施の形態について、図面を参照して
説明する。 （実施形態１）図１（ａ）は本実施形態の半導体装置の
断面図である。図１（ａ）に示すように、ｐ型半導体基
板１上にｎ型エピタキシャル層２が形成され、ｎｐｎバ
イポーラトランジスタ部分のｐ型半導体基板１表層には
ｎ型コレクタ埋め込み領域３が形成されている。ｎ型エ
ピタキシャル層２の表面にはＬＯＣＯＳ技術により分離
絶縁膜４が形成されている。
びその製造方法の実施の形態について、図面を参照して
説明する。 （実施形態１）図１（ａ）は本実施形態の半導体装置の
断面図である。図１（ａ）に示すように、ｐ型半導体基
板１上にｎ型エピタキシャル層２が形成され、ｎｐｎバ
イポーラトランジスタ部分のｐ型半導体基板１表層には
ｎ型コレクタ埋め込み領域３が形成されている。ｎ型エ
ピタキシャル層２の表面にはＬＯＣＯＳ技術により分離
絶縁膜４が形成されている。
【００４０】ｎ型エピタキシャル層２の表層に、例えば
ＢＦ2 等のｐ型不純物をイオン注入することによりｐ型
ベース領域５が形成されている。ｐ型ベース領域５の表
層には周囲のｐ型ベース領域５よりもさらに高濃度のｐ
型不純物を含有し、低抵抗化されたベース取り出し部分
５ａが形成されている。ｐ型ベース領域５上の一部に第
１の絶縁膜としてシリコン酸化膜６が形成されている。
シリコン酸化膜６に設けられた開口部６ａおよびシリコ
ン酸化膜６上に、エミッタ多結晶シリコン７が形成され
ている。エミッタ多結晶シリコン７上層の反射防止膜１
８は、エミッタ多結晶シリコン７上にフォトレジストを
形成する際に、フォトリソグラフィの精度を向上させる
目的で設けられている。
ＢＦ2 等のｐ型不純物をイオン注入することによりｐ型
ベース領域５が形成されている。ｐ型ベース領域５の表
層には周囲のｐ型ベース領域５よりもさらに高濃度のｐ
型不純物を含有し、低抵抗化されたベース取り出し部分
５ａが形成されている。ｐ型ベース領域５上の一部に第
１の絶縁膜としてシリコン酸化膜６が形成されている。
シリコン酸化膜６に設けられた開口部６ａおよびシリコ
ン酸化膜６上に、エミッタ多結晶シリコン７が形成され
ている。エミッタ多結晶シリコン７上層の反射防止膜１
８は、エミッタ多結晶シリコン７上にフォトレジストを
形成する際に、フォトリソグラフィの精度を向上させる
目的で設けられている。
【００４１】エミッタ多結晶シリコン７からの開口部６
ａを介した不純物拡散により、ｐ型ベース領域５の表層
にｎ型エミッタ領域８が形成されている。一方、ｎ型コ
レクタ埋め込み領域３上のｎ型エピタキシャル層２の一
部に、ｐ型ベース領域５と隔てて、ｎ型コレクタプラグ
領域９が形成されている。ｎ型コレクタプラグ領域９の
表層には周囲のｎ型コレクタプラグ領域９よりもさらに
高濃度のｎ型不純物を含有し、低抵抗化されたコレクタ
取り出し部分９ａが形成されている。
ａを介した不純物拡散により、ｐ型ベース領域５の表層
にｎ型エミッタ領域８が形成されている。一方、ｎ型コ
レクタ埋め込み領域３上のｎ型エピタキシャル層２の一
部に、ｐ型ベース領域５と隔てて、ｎ型コレクタプラグ
領域９が形成されている。ｎ型コレクタプラグ領域９の
表層には周囲のｎ型コレクタプラグ領域９よりもさらに
高濃度のｎ型不純物を含有し、低抵抗化されたコレクタ
取り出し部分９ａが形成されている。
【００４２】シリコン酸化膜６およびエミッタ多結晶シ
リコン７の側面と、反射防止膜１８を含むエミッタ多結
晶シリコン７の上部を被覆するように、絶縁膜として例
えばシリコン酸化膜１９が形成されている。ｐ型ベース
領域５のベース取り出し部分５ａおよびｎ型コレクタプ
ラグ領域９のコレクタ取り出し部分９ａの表面には、ベ
ース抵抗およびコレクタ取り出し抵抗を低減させる目的
で、例えばチタンシリサイド等の金属シリサイド１０が
それぞれ形成されている。上記の各領域を有する基板表
面は、層間絶縁膜１１によって被覆されている。層間絶
縁膜１１にはコンタクトホール１２が設けられ、コンタ
クトホール１２の内部および上部には配線層１３が形成
されている。
リコン７の側面と、反射防止膜１８を含むエミッタ多結
晶シリコン７の上部を被覆するように、絶縁膜として例
えばシリコン酸化膜１９が形成されている。ｐ型ベース
領域５のベース取り出し部分５ａおよびｎ型コレクタプ
ラグ領域９のコレクタ取り出し部分９ａの表面には、ベ
ース抵抗およびコレクタ取り出し抵抗を低減させる目的
で、例えばチタンシリサイド等の金属シリサイド１０が
それぞれ形成されている。上記の各領域を有する基板表
面は、層間絶縁膜１１によって被覆されている。層間絶
縁膜１１にはコンタクトホール１２が設けられ、コンタ
クトホール１２の内部および上部には配線層１３が形成
されている。
【００４３】上記の本実施形態の半導体装置によれば、
ベース取り出し部分５ａの金属シリサイド１０は、シリ
コン酸化膜１９に自己整合的に形成されている。また、
エミッタ多結晶シリコン７の上部はシリコン酸化膜１９
によって被覆されているためシリサイド化されず、エミ
ッタ／ベース間のシリサイドブリッジの形成が防止され
る。また、金属シリサイド１０が形成されていることに
より、ベース抵抗およびコレクタ取り出し抵抗がそれぞ
れ低減される。
ベース取り出し部分５ａの金属シリサイド１０は、シリ
コン酸化膜１９に自己整合的に形成されている。また、
エミッタ多結晶シリコン７の上部はシリコン酸化膜１９
によって被覆されているためシリサイド化されず、エミ
ッタ／ベース間のシリサイドブリッジの形成が防止され
る。また、金属シリサイド１０が形成されていることに
より、ベース抵抗およびコレクタ取り出し抵抗がそれぞ
れ低減される。
【００４４】次に、上記の本実施形態の半導体装置の製
造方法について説明する。まず、図１（ｂ）に示すよう
に、抵抗率１０Ω・ｃｍ程度のｐ型半導体基板１の表層
にｎ型コレクタ埋め込み領域３を形成する。図示しない
がｎ型コレクタ埋め込み領域３を形成するには、まず、
ｐ型半導体基板１上に熱酸化により例えば厚さ３００ｎ
ｍ程度の酸化膜を形成する。酸化膜の上層に、ｎ型コレ
クタ埋め込み領域３形成領域すなわちｎｐｎトランジス
タ形成領域に開口を有するフォトレジストを形成する。
フォトレジストをマスクとして酸化膜にエッチングを行
い、酸化膜に開口部を形成する。開口部を介してｐ型半
導体基板１に、例えばＳｂ2 Ｏ3 の固体ソースを用いた
１２００℃、６０分程度の熱処理を行うことにより、ｎ
型コレクタ埋め込み領域３が形成される。その後、例え
ばフッ酸系の薬液を用いたウェットエッチングにより熱
酸化膜を除去する。
造方法について説明する。まず、図１（ｂ）に示すよう
に、抵抗率１０Ω・ｃｍ程度のｐ型半導体基板１の表層
にｎ型コレクタ埋め込み領域３を形成する。図示しない
がｎ型コレクタ埋め込み領域３を形成するには、まず、
ｐ型半導体基板１上に熱酸化により例えば厚さ３００ｎ
ｍ程度の酸化膜を形成する。酸化膜の上層に、ｎ型コレ
クタ埋め込み領域３形成領域すなわちｎｐｎトランジス
タ形成領域に開口を有するフォトレジストを形成する。
フォトレジストをマスクとして酸化膜にエッチングを行
い、酸化膜に開口部を形成する。開口部を介してｐ型半
導体基板１に、例えばＳｂ2 Ｏ3 の固体ソースを用いた
１２００℃、６０分程度の熱処理を行うことにより、ｎ
型コレクタ埋め込み領域３が形成される。その後、例え
ばフッ酸系の薬液を用いたウェットエッチングにより熱
酸化膜を除去する。
【００４５】次に、図１（ｃ）に示すように、ｐ型半導
体基板１上に抵抗率１Ω・ｃｍ程度、厚さ１μｍ程度の
ｎ型半導体層（エピタキシャル層）２をエピタキシャル
成長させる。さらに、ｎ型エピタキシャル層２の表面に
ＬＯＣＯＳ技術により分離絶縁膜４を形成する。図示し
ないが分離絶縁膜４を形成するには、まず、ｎ型エピタ
キシャル層２の表面に熱酸化により例えば厚さ３０ｎｍ
程度の酸化膜を形成してから、その上層に例えば減圧Ｃ
ＶＤにより厚さ１００ｎｍ程度のシリコン窒化膜を形成
する。素子形成領域上にシリコン窒化膜が残るようにシ
リコン窒化膜にエッチングを行ってから、シリコン窒化
膜を耐酸化マスクとしてｎ型エピタキシャル層２を例え
ば１０００℃程度、水蒸気雰囲気で酸化する。これによ
り、例えば厚さ４００ｎｍ程度の分離絶縁膜４が形成さ
れる。その後、例えば１５０℃程度に加熱したリン酸溶
液を用いてシリコン窒化膜を除去する。
体基板１上に抵抗率１Ω・ｃｍ程度、厚さ１μｍ程度の
ｎ型半導体層（エピタキシャル層）２をエピタキシャル
成長させる。さらに、ｎ型エピタキシャル層２の表面に
ＬＯＣＯＳ技術により分離絶縁膜４を形成する。図示し
ないが分離絶縁膜４を形成するには、まず、ｎ型エピタ
キシャル層２の表面に熱酸化により例えば厚さ３０ｎｍ
程度の酸化膜を形成してから、その上層に例えば減圧Ｃ
ＶＤにより厚さ１００ｎｍ程度のシリコン窒化膜を形成
する。素子形成領域上にシリコン窒化膜が残るようにシ
リコン窒化膜にエッチングを行ってから、シリコン窒化
膜を耐酸化マスクとしてｎ型エピタキシャル層２を例え
ば１０００℃程度、水蒸気雰囲気で酸化する。これによ
り、例えば厚さ４００ｎｍ程度の分離絶縁膜４が形成さ
れる。その後、例えば１５０℃程度に加熱したリン酸溶
液を用いてシリコン窒化膜を除去する。
【００４６】次に、図２（ａ）に示すように、ｎ型コレ
クタプラグ形成領域に開口を有するフォトレジスト３１
をパターニングする。フォトレジスト３１をマスクとし
てｎ型エピタキシャル層２に、リン等のｎ型不純物を例
えば５×１０12ａｔｏｍｓ／ｃｍ2 程度、所定のイオン
エネルギーでイオン注入する。その後、フォトレジスト
３１を除去する。
クタプラグ形成領域に開口を有するフォトレジスト３１
をパターニングする。フォトレジスト３１をマスクとし
てｎ型エピタキシャル層２に、リン等のｎ型不純物を例
えば５×１０12ａｔｏｍｓ／ｃｍ2 程度、所定のイオン
エネルギーでイオン注入する。その後、フォトレジスト
３１を除去する。
【００４７】次に、図２（ｂ）に示すように、ｐ型ベー
ス形成領域に開口を有するフォトレジスト３２をパター
ニングする。フォトレジスト３２をマスクとしてｎ型エ
ピタキシャル層２に、ＢＦ2 等のｐ型不純物を例えば５
×１０13ａｔｏｍｓ／ｃｍ2程度、所定のイオンエネル
ギーでイオン注入する。さらに、フォトレジスト３２を
マスクとしてリン等のｎ型不純物を例えば３×１０12ａ
ｔｏｍｓ／ｃｍ2 程度、所定のイオンエネルギーでイオ
ン注入し、ベース直下のコレクタ不純物濃度を増大させ
るための不純物層（不図示）を形成する。その後、フォ
トレジスト３２を除去する。
ス形成領域に開口を有するフォトレジスト３２をパター
ニングする。フォトレジスト３２をマスクとしてｎ型エ
ピタキシャル層２に、ＢＦ2 等のｐ型不純物を例えば５
×１０13ａｔｏｍｓ／ｃｍ2程度、所定のイオンエネル
ギーでイオン注入する。さらに、フォトレジスト３２を
マスクとしてリン等のｎ型不純物を例えば３×１０12ａ
ｔｏｍｓ／ｃｍ2 程度、所定のイオンエネルギーでイオ
ン注入し、ベース直下のコレクタ不純物濃度を増大させ
るための不純物層（不図示）を形成する。その後、フォ
トレジスト３２を除去する。
【００４８】次に、図２（ｃ）に示すように、例えばＣ
ＶＤにより全面に、第１の絶縁膜として例えばシリコン
酸化膜６を厚さ２００ｎｍ程度形成する。その後、熱処
理を行って、図２（ａ）および図２（ｂ）に示す工程で
イオン注入された不純物を拡散させることにより、ｎ型
コレクタプラグ領域９およびｐ型ベース領域５がそれぞ
れ形成される。
ＶＤにより全面に、第１の絶縁膜として例えばシリコン
酸化膜６を厚さ２００ｎｍ程度形成する。その後、熱処
理を行って、図２（ａ）および図２（ｂ）に示す工程で
イオン注入された不純物を拡散させることにより、ｎ型
コレクタプラグ領域９およびｐ型ベース領域５がそれぞ
れ形成される。
【００４９】次に、図３（ａ）に示すように、シリコン
酸化膜６のエミッタ形成領域に開口部６ａを形成する。
開口部６ａを形成するには、エミッタ形成領域に開口を
有するフォトレジスト（不図示）をシリコン酸化膜６上
に形成してから、フォトレジストをマスクとして例えば
ドライエッチングを行う。その後、フォトレジストを除
去する。
酸化膜６のエミッタ形成領域に開口部６ａを形成する。
開口部６ａを形成するには、エミッタ形成領域に開口を
有するフォトレジスト（不図示）をシリコン酸化膜６上
に形成してから、フォトレジストをマスクとして例えば
ドライエッチングを行う。その後、フォトレジストを除
去する。
【００５０】次に、図３（ｂ）に示すように、例えばＣ
ＶＤにより開口部６ａ内を含む全面に、エミッタ多結晶
シリコン７となる例えば厚さ１５０ｎｍ程度の多結晶シ
リコン層７ａを形成する。多結晶シリコン層７ａにはヒ
素等のｎ型不純物を、例えば２×１０16ａｔｏｍｓ／ｃ
ｍ2 程度、所定のイオンエネルギーでイオン注入する。
ＶＤにより開口部６ａ内を含む全面に、エミッタ多結晶
シリコン７となる例えば厚さ１５０ｎｍ程度の多結晶シ
リコン層７ａを形成する。多結晶シリコン層７ａにはヒ
素等のｎ型不純物を、例えば２×１０16ａｔｏｍｓ／ｃ
ｍ2 程度、所定のイオンエネルギーでイオン注入する。
【００５１】続いて、多結晶シリコン層７ａ上の全面
に、例えばＣＶＤによりシリコン酸化窒化膜（ＳｉＯ
Ｎ）等の反射防止膜１８を形成する。その後、エミッタ
多結晶シリコン７のパターンを有するフォトレジスト３
３を反射防止膜１８上に形成する。反射防止膜１８が形
成されていることにより、フォトレジスト３３を高精度
にパターニングすることが可能となる。その後、フォト
レジスト３３をマスクとして多結晶シリコン層７にエッ
チングを行い、エミッタ多結晶シリコン７を形成してか
ら、図３（ｃ）に示すように、フォトレジスト３３を除
去する。
に、例えばＣＶＤによりシリコン酸化窒化膜（ＳｉＯ
Ｎ）等の反射防止膜１８を形成する。その後、エミッタ
多結晶シリコン７のパターンを有するフォトレジスト３
３を反射防止膜１８上に形成する。反射防止膜１８が形
成されていることにより、フォトレジスト３３を高精度
にパターニングすることが可能となる。その後、フォト
レジスト３３をマスクとして多結晶シリコン層７にエッ
チングを行い、エミッタ多結晶シリコン７を形成してか
ら、図３（ｃ）に示すように、フォトレジスト３３を除
去する。
【００５２】次に、図４（ａ）に示すように、エミッタ
多結晶シリコン７をマスクとしてシリコン酸化膜６にエ
ッチングを行う。これにより、ベース取り出し部分５ａ
となるｐ型ベース領域５の一部が露出する。続いて、図
４（ｂ）に示すように、ｎ型コレクタプラグ領域９に開
口を有するフォトレジスト３４をパターニングする。コ
レクタ取り出し部分９ａを形成するため、フォトレジス
ト３４をマスクとしてｎ型コレクタプラグ領域９に、ヒ
素等のｎ型不純物を例えば５×１０15ａｔｏｍｓ／ｃｍ
2 程度、所定のイオンエネルギーでイオン注入する。そ
の後、フォトレジスト３４を除去する。
多結晶シリコン７をマスクとしてシリコン酸化膜６にエ
ッチングを行う。これにより、ベース取り出し部分５ａ
となるｐ型ベース領域５の一部が露出する。続いて、図
４（ｂ）に示すように、ｎ型コレクタプラグ領域９に開
口を有するフォトレジスト３４をパターニングする。コ
レクタ取り出し部分９ａを形成するため、フォトレジス
ト３４をマスクとしてｎ型コレクタプラグ領域９に、ヒ
素等のｎ型不純物を例えば５×１０15ａｔｏｍｓ／ｃｍ
2 程度、所定のイオンエネルギーでイオン注入する。そ
の後、フォトレジスト３４を除去する。
【００５３】次に、図４（ｃ）に示すように、ベース取
り出し部分に開口を有するフォトレジスト３５をパター
ニングする。フォトレジスト３５をマスクとして、ＢＦ
2 等のｐ型不純物を例えば５×１０13ａｔｏｍｓ／ｃｍ
2 程度、所定のイオンエネルギーでイオン注入する。そ
の後、フォトレジスト３５を除去する。
り出し部分に開口を有するフォトレジスト３５をパター
ニングする。フォトレジスト３５をマスクとして、ＢＦ
2 等のｐ型不純物を例えば５×１０13ａｔｏｍｓ／ｃｍ
2 程度、所定のイオンエネルギーでイオン注入する。そ
の後、フォトレジスト３５を除去する。
【００５４】次に、図５（ａ）に示すように、全面に例
えばＣＶＤにより第２の絶縁膜として厚さ１００ｎｍ程
度のシリコン酸化膜１９ａを形成する。続いて、例えば
１０００℃、窒素雰囲気で１０秒程度のＲＴＡ（ｒａｐ
ｉｄ ｔｈｅｒｍａｌ ａｎｎｅａｌｉｎｇ）を行う。
これにより、エミッタ多結晶シリコン７からｐ型ベース
領域５にｎ型不純物が拡散され、さらに不純物が活性化
されてｎ型エミッタ領域８が形成される。
えばＣＶＤにより第２の絶縁膜として厚さ１００ｎｍ程
度のシリコン酸化膜１９ａを形成する。続いて、例えば
１０００℃、窒素雰囲気で１０秒程度のＲＴＡ（ｒａｐ
ｉｄ ｔｈｅｒｍａｌ ａｎｎｅａｌｉｎｇ）を行う。
これにより、エミッタ多結晶シリコン７からｐ型ベース
領域５にｎ型不純物が拡散され、さらに不純物が活性化
されてｎ型エミッタ領域８が形成される。
【００５５】次に、図５（ｂ）に示すように、エミッタ
多結晶シリコン７の上部および側面と、それに近接する
ｐ型ベース領域５表面の一部を被覆する形状のフォトレ
ジスト３６をパターニングする。その後、図５（ｃ）に
示すように、フォトレジスト３６をマスクとしてシリコ
ン酸化膜１９ａにエッチングを行ってシリコン酸化膜１
９を形成してから、フォトレジスト３６を除去する。
多結晶シリコン７の上部および側面と、それに近接する
ｐ型ベース領域５表面の一部を被覆する形状のフォトレ
ジスト３６をパターニングする。その後、図５（ｃ）に
示すように、フォトレジスト３６をマスクとしてシリコ
ン酸化膜１９ａにエッチングを行ってシリコン酸化膜１
９を形成してから、フォトレジスト３６を除去する。
【００５６】ここで、本実施形態の製造方法において
は、エミッタ多結晶シリコン７からの不純物拡散により
ｎ型エミッタ領域８を形成した後、エミッタ多結晶シリ
コン７をマスクとしたシリコン酸化膜１９のパターニン
グを行うが、逆にシリコン酸化膜１９のパターニングを
先に行ってからｎ型エミッタ領域８を形成することもで
きる。
は、エミッタ多結晶シリコン７からの不純物拡散により
ｎ型エミッタ領域８を形成した後、エミッタ多結晶シリ
コン７をマスクとしたシリコン酸化膜１９のパターニン
グを行うが、逆にシリコン酸化膜１９のパターニングを
先に行ってからｎ型エミッタ領域８を形成することもで
きる。
【００５７】さらに、ｐ型ベース領域５のベース取り出
し部分５ａと、ｎ型コレクタプラグ領域９のコレクタ取
り出し部分９ａの表面に金属シリサイド１０を形成す
る。図示しないが金属シリサイド１０を形成するには、
まず、全面に例えばスパッタリングにより５０ｎｍ程度
のチタン層を形成する。チタン層のかわりに例えばニッ
ケル、コバルト等からなる金属層を成膜してもよい。次
に、ＲＴＰ（ｒａｐｉｄ ｔｈｅｒｍａｌ ｐｒｏｃｅ
ｓｓ）により例えば７００℃、窒素雰囲気で３０秒程度
アニールし、金属シリサイド１０としてチタンシリサイ
ドを形成する。その後、例えばアンモニアと過酸化水素
水の混合溶液を用いて未反応のチタン層を除去する。さ
らに、ＲＴＰにより例えば８５０℃、窒素雰囲気で３０
秒程度アニールし、チタンシリサイドを低抵抗化させ
る。
し部分５ａと、ｎ型コレクタプラグ領域９のコレクタ取
り出し部分９ａの表面に金属シリサイド１０を形成す
る。図示しないが金属シリサイド１０を形成するには、
まず、全面に例えばスパッタリングにより５０ｎｍ程度
のチタン層を形成する。チタン層のかわりに例えばニッ
ケル、コバルト等からなる金属層を成膜してもよい。次
に、ＲＴＰ（ｒａｐｉｄ ｔｈｅｒｍａｌ ｐｒｏｃｅ
ｓｓ）により例えば７００℃、窒素雰囲気で３０秒程度
アニールし、金属シリサイド１０としてチタンシリサイ
ドを形成する。その後、例えばアンモニアと過酸化水素
水の混合溶液を用いて未反応のチタン層を除去する。さ
らに、ＲＴＰにより例えば８５０℃、窒素雰囲気で３０
秒程度アニールし、チタンシリサイドを低抵抗化させ
る。
【００５８】その後、図１（ａ）に示すように、例えば
プラズマＣＶＤにより層間絶縁膜１１としてシリコン酸
化膜を形成する。さらに、フォトレジスト（不図示）を
マスクとして例えば反応性イオンエッチング（ＲＩＥ；
ｒｅａｃｔｉｖｅ ｉｏｎｅｔｃｈｉｎｇ）を行って、
層間絶縁膜１１にコンタクトホール１２を形成する。
プラズマＣＶＤにより層間絶縁膜１１としてシリコン酸
化膜を形成する。さらに、フォトレジスト（不図示）を
マスクとして例えば反応性イオンエッチング（ＲＩＥ；
ｒｅａｃｔｉｖｅ ｉｏｎｅｔｃｈｉｎｇ）を行って、
層間絶縁膜１１にコンタクトホール１２を形成する。
【００５９】さらに、コンタクトホール１２に配線層１
３を形成する。図示しないが配線層１３を形成するに
は、まず、バリアメタルとして例えばチタンおよび窒化
チタンの積層膜をスパッタリングにより全面に形成す
る。続いて、ＲＴＰにより例えば６５０℃、窒素雰囲気
で３０秒程度アニールする。その後、例えばＣＶＤによ
りタングステンを堆積させてから、全面エッチバックを
行ってコンタクトホール１２内にタングステンプラグを
形成する。
３を形成する。図示しないが配線層１３を形成するに
は、まず、バリアメタルとして例えばチタンおよび窒化
チタンの積層膜をスパッタリングにより全面に形成す
る。続いて、ＲＴＰにより例えば６５０℃、窒素雰囲気
で３０秒程度アニールする。その後、例えばＣＶＤによ
りタングステンを堆積させてから、全面エッチバックを
行ってコンタクトホール１２内にタングステンプラグを
形成する。
【００６０】次に、密着層として例えばチタン／窒化チ
タン／チタンの積層膜を形成してから、アルミニウム系
配線材料として例えばアルミニウム−銅合金を堆積させ
る。アルミニウム合金層および密着層を例えばＲＩＥに
よりパターニングし、配線層１３を形成する。その後、
上層の多層配線（不図示）等を形成し、半導体装置が得
られる。
タン／チタンの積層膜を形成してから、アルミニウム系
配線材料として例えばアルミニウム−銅合金を堆積させ
る。アルミニウム合金層および密着層を例えばＲＩＥに
よりパターニングし、配線層１３を形成する。その後、
上層の多層配線（不図示）等を形成し、半導体装置が得
られる。
【００６１】上記の本実施形態の半導体装置の製造方法
によれば、ベース取り出し部分５ａにシリサイド化を行
う際にエミッタ電極７上部がシリサイド化されないた
め、エミッタ／ベース間のシリサイドブリッジの形成が
防止される。したがって、エミッタ／ベース間のショー
トが防止され、半導体装置の信頼性を向上させることが
できる。
によれば、ベース取り出し部分５ａにシリサイド化を行
う際にエミッタ電極７上部がシリサイド化されないた
め、エミッタ／ベース間のシリサイドブリッジの形成が
防止される。したがって、エミッタ／ベース間のショー
トが防止され、半導体装置の信頼性を向上させることが
できる。
【００６２】（実施形態２）図６（ａ）は本実施形態の
半導体装置の断面図である。実施形態１の半導体装置と
同様に、ｐ型半導体基板１上にｎ型エピタキシャル層２
が形成され、ｎｐｎバイポーラトランジスタ部分のｐ型
半導体基板１表層にはｎ型コレクタ埋め込み領域３が形
成されている。ｎ型エピタキシャル層２の表面にはＬＯ
ＣＯＳ技術により分離絶縁膜４が形成されている。
半導体装置の断面図である。実施形態１の半導体装置と
同様に、ｐ型半導体基板１上にｎ型エピタキシャル層２
が形成され、ｎｐｎバイポーラトランジスタ部分のｐ型
半導体基板１表層にはｎ型コレクタ埋め込み領域３が形
成されている。ｎ型エピタキシャル層２の表面にはＬＯ
ＣＯＳ技術により分離絶縁膜４が形成されている。
【００６３】ｎ型エピタキシャル層２上には第１の絶縁
膜としてシリコン酸化膜１４が形成されている。シリコ
ン酸化膜１４には第１の開口部として開口部１４ａが形
成されている。開口部１４ａ内およびその周囲のシリコ
ン酸化膜１４上にｐ型ベース層１５が形成されている。
開口部１４ａのｐ型ベース層１５の上部には第２の絶縁
膜としてシリコン酸化膜１６が形成されている。シリコ
ン酸化膜１６には第２の開口部として開口部１６ａが形
成されている。さらにその上部にエミッタ多結晶シリコ
ン７が形成されている。エミッタ多結晶シリコン７から
の開口部１６ａを介した不純物拡散により、ｐ型ベース
層１５の表層にｎ型エミッタ領域８が形成されている。
膜としてシリコン酸化膜１４が形成されている。シリコ
ン酸化膜１４には第１の開口部として開口部１４ａが形
成されている。開口部１４ａ内およびその周囲のシリコ
ン酸化膜１４上にｐ型ベース層１５が形成されている。
開口部１４ａのｐ型ベース層１５の上部には第２の絶縁
膜としてシリコン酸化膜１６が形成されている。シリコ
ン酸化膜１６には第２の開口部として開口部１６ａが形
成されている。さらにその上部にエミッタ多結晶シリコ
ン７が形成されている。エミッタ多結晶シリコン７から
の開口部１６ａを介した不純物拡散により、ｐ型ベース
層１５の表層にｎ型エミッタ領域８が形成されている。
【００６４】エミッタ多結晶シリコン７上層の反射防止
膜１８は、エミッタ多結晶シリコン７上にフォトレジス
トを形成する際に、フォトリソグラフィの精度を向上さ
せる目的で設けられている。一方、ｎ型コレクタ埋め込
み領域３上のｎ型エピタキシャル層２の一部に、ｐ型ベ
ース層１５と隔てて、ｎ型コレクタプラグ領域９が形成
されている。ｎ型コレクタプラグ領域９の表層には周囲
のｎ型コレクタプラグ領域９よりもさらに高濃度のｎ型
不純物を含有し、低抵抗化されたコレクタ取り出し部分
９ａが形成されている。
膜１８は、エミッタ多結晶シリコン７上にフォトレジス
トを形成する際に、フォトリソグラフィの精度を向上さ
せる目的で設けられている。一方、ｎ型コレクタ埋め込
み領域３上のｎ型エピタキシャル層２の一部に、ｐ型ベ
ース層１５と隔てて、ｎ型コレクタプラグ領域９が形成
されている。ｎ型コレクタプラグ領域９の表層には周囲
のｎ型コレクタプラグ領域９よりもさらに高濃度のｎ型
不純物を含有し、低抵抗化されたコレクタ取り出し部分
９ａが形成されている。
【００６５】シリコン酸化膜１６およびエミッタ多結晶
シリコン７の側面と、反射防止膜１８を含むエミッタ多
結晶シリコン７の上部を被覆するように、第３の絶縁膜
として例えばシリコン酸化膜１９が形成されている。ｐ
型ベース層１５およびｎ型コレクタプラグ領域９の表面
には、ベース抵抗およびコレクタ取り出し抵抗を低減さ
せる目的で、例えばチタンシリサイド等の金属シリサイ
ド１０が形成されている。上記の各領域を有する基板表
面は、層間絶縁膜１１によって被覆されている。層間絶
縁膜１１にはコンタクトホール１２が設けられ、コンタ
クトホール１２に配線層１３が形成されている。
シリコン７の側面と、反射防止膜１８を含むエミッタ多
結晶シリコン７の上部を被覆するように、第３の絶縁膜
として例えばシリコン酸化膜１９が形成されている。ｐ
型ベース層１５およびｎ型コレクタプラグ領域９の表面
には、ベース抵抗およびコレクタ取り出し抵抗を低減さ
せる目的で、例えばチタンシリサイド等の金属シリサイ
ド１０が形成されている。上記の各領域を有する基板表
面は、層間絶縁膜１１によって被覆されている。層間絶
縁膜１１にはコンタクトホール１２が設けられ、コンタ
クトホール１２に配線層１３が形成されている。
【００６６】上記の本実施形態の半導体装置によれば、
ベース取り出し部分の金属シリサイド１０は、シリコン
酸化膜１９に自己整合的に形成されている。また、エミ
ッタ多結晶シリコン７の上部はシリコン酸化膜１９によ
って被覆されているため、シリサイド化されず、エミッ
タ／ベース間のシリサイドブリッジの形成が防止され
る。また、金属シリサイド１０が形成されていることに
よりベース抵抗およびコレクタ取り出し抵抗がそれぞれ
低減される。
ベース取り出し部分の金属シリサイド１０は、シリコン
酸化膜１９に自己整合的に形成されている。また、エミ
ッタ多結晶シリコン７の上部はシリコン酸化膜１９によ
って被覆されているため、シリサイド化されず、エミッ
タ／ベース間のシリサイドブリッジの形成が防止され
る。また、金属シリサイド１０が形成されていることに
よりベース抵抗およびコレクタ取り出し抵抗がそれぞれ
低減される。
【００６７】次に、上記の本実施形態の半導体装置の製
造方法について説明する。まず、前述した実施形態１の
図１（ｂ）、図１（ｃ）および図２（ａ）に示す製造工
程と同様にして、ｐ型半導体基板１表層にｎ型コレクタ
埋め込み領域３を形成し、ｐ型半導体基板１上にｎ型エ
ピタキシャル層２を形成する。また、ｎ型エピタキシャ
ル層２の表面に分離絶縁膜４を形成し、ｎ型エピタキシ
ャル層２にｎ型コレクタプラグ領域９を形成する。
造方法について説明する。まず、前述した実施形態１の
図１（ｂ）、図１（ｃ）および図２（ａ）に示す製造工
程と同様にして、ｐ型半導体基板１表層にｎ型コレクタ
埋め込み領域３を形成し、ｐ型半導体基板１上にｎ型エ
ピタキシャル層２を形成する。また、ｎ型エピタキシャ
ル層２の表面に分離絶縁膜４を形成し、ｎ型エピタキシ
ャル層２にｎ型コレクタプラグ領域９を形成する。
【００６８】次に、図６（ｂ）に示すように、例えばＣ
ＶＤにより全面にシリコン酸化膜１４を形成する。エミ
ッタ形成領域に開口を有するフォトレジスト（不図示）
をパターニングし、フォトレジストをマスクとしたエッ
チングを行って、シリコン酸化膜１４に開口部１４ａを
形成する。その後、フォトレジストを除去する。
ＶＤにより全面にシリコン酸化膜１４を形成する。エミ
ッタ形成領域に開口を有するフォトレジスト（不図示）
をパターニングし、フォトレジストをマスクとしたエッ
チングを行って、シリコン酸化膜１４に開口部１４ａを
形成する。その後、フォトレジストを除去する。
【００６９】次に、図６（ｃ）に示すように、開口部１
４ａ内およびその周囲のシリコン酸化膜１４上にｐ型ベ
ース層１５を形成する。ｐ型ベース層１５を形成するに
は、まず、開口部１４ａ内を含む全面にエピタキシャル
成長あるいはＣＶＤにより、ｐ型シリコン層を形成す
る。その後、フォトレジスト（不図示）をマスクとした
エッチングを行う。ここで、ｐ型ベース層１５としてｐ
型シリコンのかわりに、ホウ素等のｐ型不純物がドープ
されたＳｉＧｅを用いることにより、バイポーラトラン
ジスタをさらに高性能化することが可能である。
４ａ内およびその周囲のシリコン酸化膜１４上にｐ型ベ
ース層１５を形成する。ｐ型ベース層１５を形成するに
は、まず、開口部１４ａ内を含む全面にエピタキシャル
成長あるいはＣＶＤにより、ｐ型シリコン層を形成す
る。その後、フォトレジスト（不図示）をマスクとした
エッチングを行う。ここで、ｐ型ベース層１５としてｐ
型シリコンのかわりに、ホウ素等のｐ型不純物がドープ
されたＳｉＧｅを用いることにより、バイポーラトラン
ジスタをさらに高性能化することが可能である。
【００７０】続く工程は実施形態１と同様に行うことが
可能であるため、簡略に説明する。まず、図７（ａ）に
示すように、ｐ型ベース層１５上を含む全面にシリコン
酸化膜１６を形成する。その上層の全面にｎ型多結晶シ
リコン層および反射防止膜１８を形成してから、フォト
レジスト２６をマスクとしてエッチングを行い、エミッ
タ多結晶シリコン７を形成する。その後、フォトレジス
ト２６を除去する。さらに、図７（ｂ）に示すように、
エミッタ多結晶シリコン７をマスクとしてシリコン酸化
膜６にエッチングを行い、ｐ型ベース層１５のベース取
り出し部分を露出させる。
可能であるため、簡略に説明する。まず、図７（ａ）に
示すように、ｐ型ベース層１５上を含む全面にシリコン
酸化膜１６を形成する。その上層の全面にｎ型多結晶シ
リコン層および反射防止膜１８を形成してから、フォト
レジスト２６をマスクとしてエッチングを行い、エミッ
タ多結晶シリコン７を形成する。その後、フォトレジス
ト２６を除去する。さらに、図７（ｂ）に示すように、
エミッタ多結晶シリコン７をマスクとしてシリコン酸化
膜６にエッチングを行い、ｐ型ベース層１５のベース取
り出し部分を露出させる。
【００７１】その後、図７（ｃ）に示すように、ｎ型コ
レクタプラグ領域９の表層にコレクタ取り出し部分９ａ
を形成する。コレクタ取り出し部分９ａの形成について
は図示しないが、実施形態１と同様に、ｎ型コレクタプ
ラグ領域９に開口を有するフォトレジストをマスクとし
てｎ型不純物をイオン注入する。
レクタプラグ領域９の表層にコレクタ取り出し部分９ａ
を形成する。コレクタ取り出し部分９ａの形成について
は図示しないが、実施形態１と同様に、ｎ型コレクタプ
ラグ領域９に開口を有するフォトレジストをマスクとし
てｎ型不純物をイオン注入する。
【００７２】さらに、実施形態１と同様に、シリコン酸
化膜１６およびエミッタ多結晶シリコン７の側面、エミ
ッタ多結晶シリコン７の上部およびその周囲のｐ型ベー
ス層１５上に、シリコン酸化膜１９を形成する。シリコ
ン酸化膜１９を形成するには、全面に例えばＣＶＤによ
り絶縁膜として厚さ１００ｎｍ程度のシリコン酸化膜を
形成してから、フォトレジストをマスクとしてエッチン
グを行う。また、シリコン酸化膜にエッチングを行う前
に、例えば１０００℃、窒素雰囲気で１０秒程度のＲＴ
Ａを行い、エミッタ多結晶シリコン７からｐ型ベース層
１５にｎ型不純物を拡散させてｎ型エミッタ領域８を形
成する。
化膜１６およびエミッタ多結晶シリコン７の側面、エミ
ッタ多結晶シリコン７の上部およびその周囲のｐ型ベー
ス層１５上に、シリコン酸化膜１９を形成する。シリコ
ン酸化膜１９を形成するには、全面に例えばＣＶＤによ
り絶縁膜として厚さ１００ｎｍ程度のシリコン酸化膜を
形成してから、フォトレジストをマスクとしてエッチン
グを行う。また、シリコン酸化膜にエッチングを行う前
に、例えば１０００℃、窒素雰囲気で１０秒程度のＲＴ
Ａを行い、エミッタ多結晶シリコン７からｐ型ベース層
１５にｎ型不純物を拡散させてｎ型エミッタ領域８を形
成する。
【００７３】次に、ｐ型ベース層１５とコレクタ取り出
し部分９ａの表面に金属シリサイド１０を形成する。金
属シリサイド１０を形成するには、まず、全面に例えば
スパッタリングにより５０ｎｍ程度のチタン層あるいは
ニッケルやコバルト等からなる金属層を形成する。次
に、ＲＴＰにより例えば７００℃、窒素雰囲気で３０秒
程度アニールし、金属層をシリサイド化する。その後、
例えばアンモニアと過酸化水素水の混合溶液を用いて未
反応の金属層を除去する。さらに、ＲＴＰにより例えば
８５０℃、窒素雰囲気で３０秒程度アニールし、金属シ
リサイド１０を低抵抗化させる。
し部分９ａの表面に金属シリサイド１０を形成する。金
属シリサイド１０を形成するには、まず、全面に例えば
スパッタリングにより５０ｎｍ程度のチタン層あるいは
ニッケルやコバルト等からなる金属層を形成する。次
に、ＲＴＰにより例えば７００℃、窒素雰囲気で３０秒
程度アニールし、金属層をシリサイド化する。その後、
例えばアンモニアと過酸化水素水の混合溶液を用いて未
反応の金属層を除去する。さらに、ＲＴＰにより例えば
８５０℃、窒素雰囲気で３０秒程度アニールし、金属シ
リサイド１０を低抵抗化させる。
【００７４】次に、図６（ａ）に示すように、例えばプ
ラズマＣＶＤにより層間絶縁膜１１としてシリコン酸化
膜を形成する。さらに、フォトレジスト（不図示）をマ
スクとして例えばＲＩＥを行って、層間絶縁膜１１にコ
ンタクトホール１２を形成する。その後、コンタクトホ
ール１２に配線層１３を形成する。配線層１３を形成す
るには、まず、バリアメタルとして例えばチタンおよび
窒化チタンの積層膜をスパッタリングにより全面に形成
する。続いて、ＲＴＰにより例えば６５０℃、窒素雰囲
気で３０秒程度アニールする。その後、例えばＣＶＤに
よりタングステンを堆積させてから、全面エッチバック
を行ってコンタクトホール１２内にタングステンプラグ
を形成する。
ラズマＣＶＤにより層間絶縁膜１１としてシリコン酸化
膜を形成する。さらに、フォトレジスト（不図示）をマ
スクとして例えばＲＩＥを行って、層間絶縁膜１１にコ
ンタクトホール１２を形成する。その後、コンタクトホ
ール１２に配線層１３を形成する。配線層１３を形成す
るには、まず、バリアメタルとして例えばチタンおよび
窒化チタンの積層膜をスパッタリングにより全面に形成
する。続いて、ＲＴＰにより例えば６５０℃、窒素雰囲
気で３０秒程度アニールする。その後、例えばＣＶＤに
よりタングステンを堆積させてから、全面エッチバック
を行ってコンタクトホール１２内にタングステンプラグ
を形成する。
【００７５】次に、密着層として例えばチタン／窒化チ
タン／チタンの積層膜を形成してから、アルミニウム系
配線材料として例えばアルミニウム−銅合金を堆積させ
る。アルミニウム合金層および密着層を例えばＲＩＥに
よりパターニングし、配線層１３を形成する。その後、
上層の多層配線（不図示）等を形成し、半導体装置が得
られる。
タン／チタンの積層膜を形成してから、アルミニウム系
配線材料として例えばアルミニウム−銅合金を堆積させ
る。アルミニウム合金層および密着層を例えばＲＩＥに
よりパターニングし、配線層１３を形成する。その後、
上層の多層配線（不図示）等を形成し、半導体装置が得
られる。
【００７６】上記の本発明の実施形態の半導体装置の製
造方法によれば、ｐ型ベース層１５にシリサイド化を行
う際にエミッタ電極７上部がシリサイド化されないた
め、エミッタ／ベース間のシリサイドブリッジの形成が
防止される。したがって、エミッタ／ベース間のショー
トが防止され、半導体装置の信頼性を向上させることが
できる。
造方法によれば、ｐ型ベース層１５にシリサイド化を行
う際にエミッタ電極７上部がシリサイド化されないた
め、エミッタ／ベース間のシリサイドブリッジの形成が
防止される。したがって、エミッタ／ベース間のショー
トが防止され、半導体装置の信頼性を向上させることが
できる。
【００７７】（実施形態３）図８（ａ）は本実施形態の
半導体装置の断面図である。本実施形態は、実施形態１
に示すｎｐｎバイポーラトランジスタとＣＭＯＳとが同
一基板上に形成された半導体装置について示す。ｎｐｎ
バイポーラトランジスタ部分の構造については、実施形
態１と重複するため省略する。また、本実施形態の半導
体装置の製造方法においても、バイポーラトランジスタ
部分で実施形態１と共通する工程については、説明を適
宜省略する。
半導体装置の断面図である。本実施形態は、実施形態１
に示すｎｐｎバイポーラトランジスタとＣＭＯＳとが同
一基板上に形成された半導体装置について示す。ｎｐｎ
バイポーラトランジスタ部分の構造については、実施形
態１と重複するため省略する。また、本実施形態の半導
体装置の製造方法においても、バイポーラトランジスタ
部分で実施形態１と共通する工程については、説明を適
宜省略する。
【００７８】図８（ａ）に示す半導体装置は、ｐ型半導
体基板１上にｎ型エピタキシャル層２が形成され、ｎ型
エピタキシャル層２の表面にはＬＯＣＯＳ技術により分
離絶縁膜４が形成されている。ＣＭＯＳ部分のｐ型半導
体基板１表層には、ＣＭＯＳ形成領域をｐ型半導体基板
１から電気的に分離するためのｎ型埋め込み層２１が形
成されている。
体基板１上にｎ型エピタキシャル層２が形成され、ｎ型
エピタキシャル層２の表面にはＬＯＣＯＳ技術により分
離絶縁膜４が形成されている。ＣＭＯＳ部分のｐ型半導
体基板１表層には、ＣＭＯＳ形成領域をｐ型半導体基板
１から電気的に分離するためのｎ型埋め込み層２１が形
成されている。
【００７９】ｎ型埋め込み層２１上部のｎ型エピタキシ
ャル層２にはＮＭＯＳ用のｐウェル２２ａが形成されて
いる。また、ＣＭＯＳ部分とバイポーラトランジスタ部
分との間には、ＣＭＯＳとバイポーラトランジスタを分
離するためのｐウェル２２ｂが、ｐウェル２２ａと同一
の工程で形成されている。ｐウェル２２ａに形成された
ｎウェル２３に、ＬＤＤ構造のＰＭＯＳが形成され、ｐ
ウェル２２ａにはＬＤＤ構造のＮＭＯＳが形成されてい
る。
ャル層２にはＮＭＯＳ用のｐウェル２２ａが形成されて
いる。また、ＣＭＯＳ部分とバイポーラトランジスタ部
分との間には、ＣＭＯＳとバイポーラトランジスタを分
離するためのｐウェル２２ｂが、ｐウェル２２ａと同一
の工程で形成されている。ｐウェル２２ａに形成された
ｎウェル２３に、ＬＤＤ構造のＰＭＯＳが形成され、ｐ
ウェル２２ａにはＬＤＤ構造のＮＭＯＳが形成されてい
る。
【００８０】上記の本実施形態の半導体装置によれば、
バイポーラトランジスタのエミッタ多結晶シリコン７の
上部および側面と、その周囲のｐ型ベース領域５の一部
を被覆するシリコン酸化膜１９が形成されていることに
より、エミッタ／ベース間のシリサイドブリッジの形成
が防止される。また、ベース取り出し部分５ａにはエミ
ッタ多結晶シリコン７に自己整合的に金属シリサイド１
０が形成されている。シリサイド化によりベース抵抗が
低減され、ｎｐｎバイポーラトランジスタの周波数特性
などを向上させることが可能となる。
バイポーラトランジスタのエミッタ多結晶シリコン７の
上部および側面と、その周囲のｐ型ベース領域５の一部
を被覆するシリコン酸化膜１９が形成されていることに
より、エミッタ／ベース間のシリサイドブリッジの形成
が防止される。また、ベース取り出し部分５ａにはエミ
ッタ多結晶シリコン７に自己整合的に金属シリサイド１
０が形成されている。シリサイド化によりベース抵抗が
低減され、ｎｐｎバイポーラトランジスタの周波数特性
などを向上させることが可能となる。
【００８１】一方、ＣＭＯＳ部分のＰＭＯＳおよびＮＭ
ＯＳはそれぞれ高耐圧のＬＤＤ構造となっている。本実
施形態の半導体装置において、ｎｐｎトランジスタのエ
ミッタ多結晶シリコン７の下層に形成されるシリコン酸
化膜１４と、ＣＭＯＳのゲート電極に形成されるサイド
ウォールとは、同一の層を用いて形成することが可能で
ある。すなわち、バイポーラトランジスタとＣＭＯＳの
プロセスを共有化させて、ＢｉＣＭＯＳプロセスを簡略
化することが可能である。
ＯＳはそれぞれ高耐圧のＬＤＤ構造となっている。本実
施形態の半導体装置において、ｎｐｎトランジスタのエ
ミッタ多結晶シリコン７の下層に形成されるシリコン酸
化膜１４と、ＣＭＯＳのゲート電極に形成されるサイド
ウォールとは、同一の層を用いて形成することが可能で
ある。すなわち、バイポーラトランジスタとＣＭＯＳの
プロセスを共有化させて、ＢｉＣＭＯＳプロセスを簡略
化することが可能である。
【００８２】次に、上記の本実施形態の半導体装置の製
造方法について、以下に説明する。まず、図８（ｂ）に
示すように、抵抗率１０Ω・ｃｍ程度のｐ型半導体基板
１の表面に、熱酸化により例えば厚さ３００ｎｍ程度の
酸化膜２４を形成する。酸化膜２４の上層に、ｎｐｎト
ランジスタ形成領域に開口を有するフォトレジスト３８
をパターニングする。フォトレジスト３８をマスクとし
て酸化膜２４にエッチングを行い、開口部２４ａを形成
してから、フォトレジスト３８を除去する。
造方法について、以下に説明する。まず、図８（ｂ）に
示すように、抵抗率１０Ω・ｃｍ程度のｐ型半導体基板
１の表面に、熱酸化により例えば厚さ３００ｎｍ程度の
酸化膜２４を形成する。酸化膜２４の上層に、ｎｐｎト
ランジスタ形成領域に開口を有するフォトレジスト３８
をパターニングする。フォトレジスト３８をマスクとし
て酸化膜２４にエッチングを行い、開口部２４ａを形成
してから、フォトレジスト３８を除去する。
【００８３】次に、図９（ａ）に示すように、ＣＭＯＳ
形成領域に開口を有するフォトレジスト３９をパターニ
ングする。フォトレジスト３９をマスクとしてリン等の
ｎ型不純物を所定の条件でイオン注入し、ｎ型埋め込み
層２１を形成する。その後、フォトレジスト３９を除去
する。次に、図９（ｂ）に示すように、酸化膜２４の開
口部２４ａを介してｐ型半導体基板１に、実施形態１と
同様に例えばＳｂ2 Ｏ3 を熱拡散させ、バイポーラトラ
ンジスタのｎ型コレクタ埋め込み領域３を形成する。そ
の後、例えばフッ酸系の薬液を用いたウェットエッチン
グにより酸化膜２４を除去する。
形成領域に開口を有するフォトレジスト３９をパターニ
ングする。フォトレジスト３９をマスクとしてリン等の
ｎ型不純物を所定の条件でイオン注入し、ｎ型埋め込み
層２１を形成する。その後、フォトレジスト３９を除去
する。次に、図９（ｂ）に示すように、酸化膜２４の開
口部２４ａを介してｐ型半導体基板１に、実施形態１と
同様に例えばＳｂ2 Ｏ3 を熱拡散させ、バイポーラトラ
ンジスタのｎ型コレクタ埋め込み領域３を形成する。そ
の後、例えばフッ酸系の薬液を用いたウェットエッチン
グにより酸化膜２４を除去する。
【００８４】次に、図１０（ａ）に示すように、ｐ型半
導体基板１上に抵抗率１Ω・ｃｍ程度、厚さ１μｍ程度
のｎ型エピタキシャル層２を形成する。さらに、ｎ型エ
ピタキシャル層２の表面にＬＯＣＯＳ技術により、例え
ば厚さ４００ｎｍ程度の分離絶縁膜４を形成する。
導体基板１上に抵抗率１Ω・ｃｍ程度、厚さ１μｍ程度
のｎ型エピタキシャル層２を形成する。さらに、ｎ型エ
ピタキシャル層２の表面にＬＯＣＯＳ技術により、例え
ば厚さ４００ｎｍ程度の分離絶縁膜４を形成する。
【００８５】次に、図１０（ｂ）に示すように、ＣＭＯ
Ｓ形成領域、ＣＭＯＳとバイポーラトランジスタとの分
離領域、およびｎｐｎバイポーラトランジスタ部分に開
口を有するフォトレジスト４０をパターニングする。フ
ォトレジスト４０をマスクとしてホウ素などのｐ型不純
物を例えば５×１０12ａｔｏｍｓ／ｃｍ2 程度、所定の
イオンエネルギーでイオン注入し、ｐウェル２２ａ、２
２ｂ、２２ｃを形成する。さらに、ＮＭＯＳのしきい値
電圧を調整する目的でｎ型エピタキシャル層２の表面
に、フォトレジスト４０をマスクとしてホウ素などのｐ
型不純物を例えば２×１０12ａｔｏｍｓ／ｃｍ2 程度、
所定のイオンエネルギーでイオン注入する。その後、フ
ォトレジスト４０を除去する。
Ｓ形成領域、ＣＭＯＳとバイポーラトランジスタとの分
離領域、およびｎｐｎバイポーラトランジスタ部分に開
口を有するフォトレジスト４０をパターニングする。フ
ォトレジスト４０をマスクとしてホウ素などのｐ型不純
物を例えば５×１０12ａｔｏｍｓ／ｃｍ2 程度、所定の
イオンエネルギーでイオン注入し、ｐウェル２２ａ、２
２ｂ、２２ｃを形成する。さらに、ＮＭＯＳのしきい値
電圧を調整する目的でｎ型エピタキシャル層２の表面
に、フォトレジスト４０をマスクとしてホウ素などのｐ
型不純物を例えば２×１０12ａｔｏｍｓ／ｃｍ2 程度、
所定のイオンエネルギーでイオン注入する。その後、フ
ォトレジスト４０を除去する。
【００８６】次に、図１１（ａ）に示すように、ＰＭＯ
Ｓ形成領域およびｎｐｎバイポーラトランジスタのｎ型
コレクタプラグ形成領域に開口を有するフォトレジスト
４１をパターニングする。フォトレジスト４１をマスク
としてリン等のｎ型不純物を例えば５×１０12ａｔｏｍ
ｓ／ｃｍ2 程度、所定のイオンエネルギーでイオン注入
し、ｎウェル２３およびｎ型コレクタプラグ領域９を形
成する。さらに、ＰＭＯＳのしきい値電圧を調整する目
的でｎ型エピタキシャル層２の表面に、フォトレジスト
４１をマスクとしてリン等のｎ型不純物を例えば２×１
０12ａｔｏｍｓ／ｃｍ2 程度、所定のイオンエネルギー
でイオン注入する。その後、フォトレジスト４１を除去
する。
Ｓ形成領域およびｎｐｎバイポーラトランジスタのｎ型
コレクタプラグ形成領域に開口を有するフォトレジスト
４１をパターニングする。フォトレジスト４１をマスク
としてリン等のｎ型不純物を例えば５×１０12ａｔｏｍ
ｓ／ｃｍ2 程度、所定のイオンエネルギーでイオン注入
し、ｎウェル２３およびｎ型コレクタプラグ領域９を形
成する。さらに、ＰＭＯＳのしきい値電圧を調整する目
的でｎ型エピタキシャル層２の表面に、フォトレジスト
４１をマスクとしてリン等のｎ型不純物を例えば２×１
０12ａｔｏｍｓ／ｃｍ2 程度、所定のイオンエネルギー
でイオン注入する。その後、フォトレジスト４１を除去
する。
【００８７】次に、図１１（ｂ）に示すように、ＰＭＯ
ＳおよびＮＭＯＳにそれぞれゲート電極２５を形成す
る。ゲート電極２５を形成するには、まず、図１１
（ａ）に示す工程の後、素子形成領域に残存する酸化膜
（不図示）をフッ酸水溶液等を用いて除去し、ｎ型エピ
タキシャル層２の表面に例えば厚さ７ｎｍ程度のゲート
酸化膜（不図示）を形成する。
ＳおよびＮＭＯＳにそれぞれゲート電極２５を形成す
る。ゲート電極２５を形成するには、まず、図１１
（ａ）に示す工程の後、素子形成領域に残存する酸化膜
（不図示）をフッ酸水溶液等を用いて除去し、ｎ型エピ
タキシャル層２の表面に例えば厚さ７ｎｍ程度のゲート
酸化膜（不図示）を形成する。
【００８８】その上層に、例えば減圧ＣＶＤにより厚さ
１００ｎｍ程度の多結晶シリコン層を形成する。多結晶
シリコン中には例えばＰＯＣｌ3 を用いたプレデポジシ
ョンにより高濃度のｎ型不純物を導入する。多結晶シリ
コン層の上層にタングステン等の高融点金属層を、例え
ばＣＶＤにより厚さ１００ｎｍ程度堆積する。熱処理に
よりタングステンシリサイド等の高融点金属シリサイド
を形成してから、タングステンシリサイド層および多結
晶シリコン層に例えばＲＩＥを行うことにより、ゲート
電極２５が形成される。
１００ｎｍ程度の多結晶シリコン層を形成する。多結晶
シリコン中には例えばＰＯＣｌ3 を用いたプレデポジシ
ョンにより高濃度のｎ型不純物を導入する。多結晶シリ
コン層の上層にタングステン等の高融点金属層を、例え
ばＣＶＤにより厚さ１００ｎｍ程度堆積する。熱処理に
よりタングステンシリサイド等の高融点金属シリサイド
を形成してから、タングステンシリサイド層および多結
晶シリコン層に例えばＲＩＥを行うことにより、ゲート
電極２５が形成される。
【００８９】次に、図１２（ａ）に示すように、ＮＭＯ
Ｓ形成領域に開口を有するフォトレジスト４２をパター
ニングする。フォトレジスト４２をマスクとしてヒ素等
のｎ型不純物を例えば２×１０13ａｔｏｍｓ／ｃｍ2 程
度、所定のイオンエネルギーでイオン注入し、ｎ型ＬＤ
Ｄ領域２６を形成する。その後、フォトレジスト４２を
除去する。
Ｓ形成領域に開口を有するフォトレジスト４２をパター
ニングする。フォトレジスト４２をマスクとしてヒ素等
のｎ型不純物を例えば２×１０13ａｔｏｍｓ／ｃｍ2 程
度、所定のイオンエネルギーでイオン注入し、ｎ型ＬＤ
Ｄ領域２６を形成する。その後、フォトレジスト４２を
除去する。
【００９０】次に、図１２（ｂ）に示すように、ＰＭＯ
Ｓ形成領域に開口を有するフォトレジスト４３をパター
ニングする。フォトレジスト４３をマスクとしてＢＦ2
等のｐ型不純物を例えば２×１０13ａｔｏｍｓ／ｃｍ2
程度、所定のイオンエネルギーでイオン注入し、ｐ型Ｌ
ＤＤ領域２７を形成する。その後、フォトレジスト４３
を除去する。
Ｓ形成領域に開口を有するフォトレジスト４３をパター
ニングする。フォトレジスト４３をマスクとしてＢＦ2
等のｐ型不純物を例えば２×１０13ａｔｏｍｓ／ｃｍ2
程度、所定のイオンエネルギーでイオン注入し、ｐ型Ｌ
ＤＤ領域２７を形成する。その後、フォトレジスト４３
を除去する。
【００９１】次に、図１３（ａ）に示すように、ｎｐｎ
トランジスタ形成領域に開口を有するフォトレジスト４
４をパターニングする。フォトレジスト４４をマスクと
してＢＦ2 等のｐ型不純物を例えば５×１０13ａｔｏｍ
ｓ／ｃｍ2 程度、所定のイオンエネルギーでイオン注入
し、ｐ型ベース領域５を形成する。さらに、ベース直下
のコレクタ不純物濃度を増大させる目的で、フォトレジ
スト４４をマスクとしてリン等のｎ型不純物を例えば３
×１０12ａｔｏｍｓ／ｃｍ 2 程度、所定のイオンエネル
ギーでイオン注入する。その後、フォトレジスト４４を
除去する。本実施形態によれば実施形態１と同様に、イ
オン注入によりｎｐｎトランジスタのｐ型ベース領域５
を形成するが、実施形態２と同様にエピタキシャル成長
またはＣＶＤによりｐ型ベース層を形成してもよい。
トランジスタ形成領域に開口を有するフォトレジスト４
４をパターニングする。フォトレジスト４４をマスクと
してＢＦ2 等のｐ型不純物を例えば５×１０13ａｔｏｍ
ｓ／ｃｍ2 程度、所定のイオンエネルギーでイオン注入
し、ｐ型ベース領域５を形成する。さらに、ベース直下
のコレクタ不純物濃度を増大させる目的で、フォトレジ
スト４４をマスクとしてリン等のｎ型不純物を例えば３
×１０12ａｔｏｍｓ／ｃｍ 2 程度、所定のイオンエネル
ギーでイオン注入する。その後、フォトレジスト４４を
除去する。本実施形態によれば実施形態１と同様に、イ
オン注入によりｎｐｎトランジスタのｐ型ベース領域５
を形成するが、実施形態２と同様にエピタキシャル成長
またはＣＶＤによりｐ型ベース層を形成してもよい。
【００９２】次に、図１３（ｂ）に示すように、エミッ
タ形成領域上部に開口部１４ａを有するシリコン酸化膜
１４を、実施形態１と同様に形成する。その上層にヒ素
等のｎ型不純物がイオン注入された多結晶シリコン層を
形成してから、フォトレジスト４５をマスクとしたエッ
チングにより、エミッタ多結晶シリコン７を形成する。
図示しないが実施形態１と同様に、多結晶シリコン層の
上層にＳｉＯＮ等の反射防止膜を形成することにより、
フォトレジスト４５のパターニングを高精度に行うこと
が可能となる。エミッタ多結晶シリコン７の形成後、フ
ォトレジスト４５を除去する。
タ形成領域上部に開口部１４ａを有するシリコン酸化膜
１４を、実施形態１と同様に形成する。その上層にヒ素
等のｎ型不純物がイオン注入された多結晶シリコン層を
形成してから、フォトレジスト４５をマスクとしたエッ
チングにより、エミッタ多結晶シリコン７を形成する。
図示しないが実施形態１と同様に、多結晶シリコン層の
上層にＳｉＯＮ等の反射防止膜を形成することにより、
フォトレジスト４５のパターニングを高精度に行うこと
が可能となる。エミッタ多結晶シリコン７の形成後、フ
ォトレジスト４５を除去する。
【００９３】次に、図１４（ａ）に示すように、エミッ
タ多結晶シリコン７をマスクとしてシリコン酸化膜１４
に例えばＲＩＥ等のエッチングを行う。これにより、ｎ
ｐｎトランジスタのベース取り出し領域のｎ型エピタキ
シャル層２表面を露出させ、かつ、ＣＭＯＳ部分のゲー
ト電極２５にシリコン酸化膜からなるサイドウォール２
８を形成することができる。その後、続く工程で行われ
るイオン注入の緩衝用として、基板表面に厚さ１０ｎｍ
程度の酸化膜（不図示）を例えばＣＶＤにより形成す
る。
タ多結晶シリコン７をマスクとしてシリコン酸化膜１４
に例えばＲＩＥ等のエッチングを行う。これにより、ｎ
ｐｎトランジスタのベース取り出し領域のｎ型エピタキ
シャル層２表面を露出させ、かつ、ＣＭＯＳ部分のゲー
ト電極２５にシリコン酸化膜からなるサイドウォール２
８を形成することができる。その後、続く工程で行われ
るイオン注入の緩衝用として、基板表面に厚さ１０ｎｍ
程度の酸化膜（不図示）を例えばＣＶＤにより形成す
る。
【００９４】次に、図１４（ｂ）に示すように、ＮＭＯ
Ｓ形成領域およびｎｐｎトランジスタのコレクタ取り出
し部分に開口を有するフォトレジスト４６をパターニン
グする。フォトレジスト４６をマスクとしてヒ素等のｎ
型不純物を例えば５×１０15ａｔｏｍｓ／ｃｍ2 程度、
所定のイオンエネルギーでイオン注入する。これによ
り、ｎ型ソース／ドレイン領域２９およびコレクタ取り
出し部分９ａが形成される。その後、フォトレジスト４
６を除去する。
Ｓ形成領域およびｎｐｎトランジスタのコレクタ取り出
し部分に開口を有するフォトレジスト４６をパターニン
グする。フォトレジスト４６をマスクとしてヒ素等のｎ
型不純物を例えば５×１０15ａｔｏｍｓ／ｃｍ2 程度、
所定のイオンエネルギーでイオン注入する。これによ
り、ｎ型ソース／ドレイン領域２９およびコレクタ取り
出し部分９ａが形成される。その後、フォトレジスト４
６を除去する。
【００９５】次に、図１５（ａ）に示すように、ＰＭＯ
Ｓ形成領域およびｎｐｎトランジスタのベース取り出し
部分に開口を有するフォトレジスト４７をパターニング
する。フォトレジスト４７をマスクとしてＢＦ2 等のｐ
型不純物を例えば５×１０13ａｔｏｍｓ／ｃｍ2 程度、
所定のイオンエネルギーでイオン注入する。これによ
り、ｐ型ソース／ドレイン領域３０およびベース取り出
し部分５ａが形成される。その後、フォトレジスト４７
を除去する。
Ｓ形成領域およびｎｐｎトランジスタのベース取り出し
部分に開口を有するフォトレジスト４７をパターニング
する。フォトレジスト４７をマスクとしてＢＦ2 等のｐ
型不純物を例えば５×１０13ａｔｏｍｓ／ｃｍ2 程度、
所定のイオンエネルギーでイオン注入する。これによ
り、ｐ型ソース／ドレイン領域３０およびベース取り出
し部分５ａが形成される。その後、フォトレジスト４７
を除去する。
【００９６】次に、図１５（ｂ）に示すように、全面に
例えばＣＶＤにより厚さ１００ｎｍ程度のシリコン酸化
膜１９ａを形成する。続いて、例えば１０００℃、窒素
雰囲気で３０秒程度のＲＴＡを行い、ＣＭＯＳのソース
／ドレイン領域２９、３０に導入された不純物を拡散・
活性化させる。また、この熱処理によりエミッタ多結晶
シリコン７からシリコン酸化膜１４の開口部１４ａを介
してｐ型ベース領域５に不純物が拡散し、ｎ型エミッタ
領域８が形成される。
例えばＣＶＤにより厚さ１００ｎｍ程度のシリコン酸化
膜１９ａを形成する。続いて、例えば１０００℃、窒素
雰囲気で３０秒程度のＲＴＡを行い、ＣＭＯＳのソース
／ドレイン領域２９、３０に導入された不純物を拡散・
活性化させる。また、この熱処理によりエミッタ多結晶
シリコン７からシリコン酸化膜１４の開口部１４ａを介
してｐ型ベース領域５に不純物が拡散し、ｎ型エミッタ
領域８が形成される。
【００９７】次に、図１６（ａ）に示すように、エミッ
タ多結晶シリコン７およびその周囲のｐ型ベース領域５
を被覆するようにフォトレジスト４８をパターニングす
る。フォトレジスト４８をマスクとしてシリコン酸化膜
１９ａにエッチングを行い、シリコン酸化膜１９を形成
する。その後、フォトレジスト４８を除去する。
タ多結晶シリコン７およびその周囲のｐ型ベース領域５
を被覆するようにフォトレジスト４８をパターニングす
る。フォトレジスト４８をマスクとしてシリコン酸化膜
１９ａにエッチングを行い、シリコン酸化膜１９を形成
する。その後、フォトレジスト４８を除去する。
【００９８】本実施形態の半導体装置の製造方法によれ
ば、フォトレジスト４８をマスクとするエッチング工程
において、抵抗部分（不図示）等、シリサイド化を防止
したい領域にシリコン酸化膜１９ａを残存させることが
できる。従来の製造方法によれば、シリサイド化を防止
したい領域の保護膜として、エミッタ多結晶シリコン７
下層のシリコン酸化膜１４が用いられていた。したがっ
て、抵抗等の上部にシリコン酸化膜１４を残存させるた
めには、シリコン酸化膜１４のエッチングマスクである
多結晶シリコン層７ａ（実施形態１の図３（ｂ）参照）
も残存させる必要があり、この多結晶シリコン層が寄生
容量を増大させる要因となっていた。これに対し、本実
施形態の場合にはフォトレジストをマスクとしてパター
ニングされるシリコン酸化膜を、シリサイド化の保護膜
として利用するため、不要な多結晶シリコン層による寄
生容量の増大を防止することが可能である。
ば、フォトレジスト４８をマスクとするエッチング工程
において、抵抗部分（不図示）等、シリサイド化を防止
したい領域にシリコン酸化膜１９ａを残存させることが
できる。従来の製造方法によれば、シリサイド化を防止
したい領域の保護膜として、エミッタ多結晶シリコン７
下層のシリコン酸化膜１４が用いられていた。したがっ
て、抵抗等の上部にシリコン酸化膜１４を残存させるた
めには、シリコン酸化膜１４のエッチングマスクである
多結晶シリコン層７ａ（実施形態１の図３（ｂ）参照）
も残存させる必要があり、この多結晶シリコン層が寄生
容量を増大させる要因となっていた。これに対し、本実
施形態の場合にはフォトレジストをマスクとしてパター
ニングされるシリコン酸化膜を、シリサイド化の保護膜
として利用するため、不要な多結晶シリコン層による寄
生容量の増大を防止することが可能である。
【００９９】次に、図１６（ｂ）に示すように、ＣＭＯ
Ｓのソース／ドレイン領域２９、３０およびゲート電極
２５の表面、およびｎｐｎトランジスタのベース取り出
し部分５ａおよびコレクタ取り出し部分９ａの表面に金
属シリサイド１０を形成する。金属シリサイド１０は実
施形態１と同様に、例えばスパッタリングにより全面に
５０ｎｍ程度のチタン層あるいはニッケル、コバルト等
の金属層を形成してから、ＲＴＰを行うことにより形成
することができる。その後、例えばアンモニアと過酸化
水素水の混合溶液を用いて未反応のチタン層（または他
の金属層）を除去する。さらに、再度ＲＴＰを行って金
属シリサイド１０を低抵抗化させる。
Ｓのソース／ドレイン領域２９、３０およびゲート電極
２５の表面、およびｎｐｎトランジスタのベース取り出
し部分５ａおよびコレクタ取り出し部分９ａの表面に金
属シリサイド１０を形成する。金属シリサイド１０は実
施形態１と同様に、例えばスパッタリングにより全面に
５０ｎｍ程度のチタン層あるいはニッケル、コバルト等
の金属層を形成してから、ＲＴＰを行うことにより形成
することができる。その後、例えばアンモニアと過酸化
水素水の混合溶液を用いて未反応のチタン層（または他
の金属層）を除去する。さらに、再度ＲＴＰを行って金
属シリサイド１０を低抵抗化させる。
【０１００】その後、図８（ａ）に示すように、実施形
態１と同様の工程により層間絶縁膜１１や配線層１３を
形成する。すなわち、例えばプラズマＣＶＤにより層間
絶縁膜１１としてシリコン酸化膜を形成してから、フォ
トレジスト（不図示）をマスクとして例えばＲＩＥを行
って、層間絶縁膜１１にコンタクトホール１２を形成す
る。
態１と同様の工程により層間絶縁膜１１や配線層１３を
形成する。すなわち、例えばプラズマＣＶＤにより層間
絶縁膜１１としてシリコン酸化膜を形成してから、フォ
トレジスト（不図示）をマスクとして例えばＲＩＥを行
って、層間絶縁膜１１にコンタクトホール１２を形成す
る。
【０１０１】さらに、例えばチタンおよび窒化チタンの
積層膜からなるバリアメタルを介して、ＣＶＤによりタ
ングステンを堆積し、全面エッチバックを行ってコンタ
クトホール１２内にタングステンプラグを形成する。次
に、密着層として例えばチタン／窒化チタン／チタンの
積層膜を形成してから、アルミニウム系配線材料として
例えばアルミニウム−銅合金を堆積させ、アルミニウム
合金層および密着層を例えばＲＩＥによりパターニング
して配線層１３を形成する。その後、上層の多層配線
（不図示）等を形成し、半導体装置が得られる。
積層膜からなるバリアメタルを介して、ＣＶＤによりタ
ングステンを堆積し、全面エッチバックを行ってコンタ
クトホール１２内にタングステンプラグを形成する。次
に、密着層として例えばチタン／窒化チタン／チタンの
積層膜を形成してから、アルミニウム系配線材料として
例えばアルミニウム−銅合金を堆積させ、アルミニウム
合金層および密着層を例えばＲＩＥによりパターニング
して配線層１３を形成する。その後、上層の多層配線
（不図示）等を形成し、半導体装置が得られる。
【０１０２】上記の本実施形態の半導体装置の製造方法
によれば、 上記の本実施形態の半導体装置の製造方法
によれば、ベース取り出し部分５ａにシリサイド化を行
う際にエミッタ電極７上部がシリサイド化されないた
め、エミッタ／ベース間のシリサイドブリッジの形成が
防止される。したがって、エミッタ／ベース間のショー
トが防止され、半導体装置の信頼性を向上させることが
できる。また、図示しないがシリサイド化を防止したい
高抵抗部分にシリコン酸化膜１９ａからなるシリコン酸
化膜１９を残すことにより、不要な導電体層に起因する
寄生容量の増大を防止することができる。
によれば、 上記の本実施形態の半導体装置の製造方法
によれば、ベース取り出し部分５ａにシリサイド化を行
う際にエミッタ電極７上部がシリサイド化されないた
め、エミッタ／ベース間のシリサイドブリッジの形成が
防止される。したがって、エミッタ／ベース間のショー
トが防止され、半導体装置の信頼性を向上させることが
できる。また、図示しないがシリサイド化を防止したい
高抵抗部分にシリコン酸化膜１９ａからなるシリコン酸
化膜１９を残すことにより、不要な導電体層に起因する
寄生容量の増大を防止することができる。
【０１０３】本発明の半導体装置およびその製造方法の
実施形態は、上記の説明に限定されない。例えば、実施
形態３にはバイポーラトランジスタをＣＭＯＳと同一基
板上に形成した例を示したが、それ以外に、バイポーラ
トランジスタと受動素子等の適切な付加素子とから構成
される半導体装置であってもよい。その他、本発明の要
旨を逸脱しない範囲で、種々の変更が可能である。
実施形態は、上記の説明に限定されない。例えば、実施
形態３にはバイポーラトランジスタをＣＭＯＳと同一基
板上に形成した例を示したが、それ以外に、バイポーラ
トランジスタと受動素子等の適切な付加素子とから構成
される半導体装置であってもよい。その他、本発明の要
旨を逸脱しない範囲で、種々の変更が可能である。
【０１０４】
【発明の効果】本発明の半導体装置によれば、ベース取
り出し部分がエミッタ電極に自己整合的にシリサイド化
されることによりベース抵抗が低減され、かつエミッタ
／ベース間のシリサイドブリッジの形成が防止される。
本発明の半導体装置の製造方法によれば、エミッタ／ベ
ース間のシリサイドブリッジの形成を防止して、信頼性
の向上された半導体装置を製造することが可能となる。
り出し部分がエミッタ電極に自己整合的にシリサイド化
されることによりベース抵抗が低減され、かつエミッタ
／ベース間のシリサイドブリッジの形成が防止される。
本発明の半導体装置の製造方法によれば、エミッタ／ベ
ース間のシリサイドブリッジの形成を防止して、信頼性
の向上された半導体装置を製造することが可能となる。
【図１】（ａ）は本発明の実施形態１に係る半導体装置
の断面図であり、（ｂ）および（ｃ）は本発明の実施形
態１に係る半導体装置の製造方法の製造工程を示す断面
図である。
の断面図であり、（ｂ）および（ｃ）は本発明の実施形
態１に係る半導体装置の製造方法の製造工程を示す断面
図である。
【図２】（ａ）〜（ｃ）は本発明の実施形態１に係る半
導体装置の製造方法の製造工程を示す断面図である。
導体装置の製造方法の製造工程を示す断面図である。
【図３】（ａ）〜（ｃ）は本発明の実施形態１に係る半
導体装置の製造方法の製造工程を示す断面図である。
導体装置の製造方法の製造工程を示す断面図である。
【図４】（ａ）〜（ｃ）は本発明の実施形態１に係る半
導体装置の製造方法の製造工程を示す断面図である。
導体装置の製造方法の製造工程を示す断面図である。
【図５】（ａ）〜（ｃ）は本発明の実施形態１に係る半
導体装置の製造方法の製造工程を示す断面図である。
導体装置の製造方法の製造工程を示す断面図である。
【図６】（ａ）は本発明の実施形態２に係る半導体装置
の断面図であり、（ｂ）および（ｃ）は本発明の実施形
態２に係る半導体装置の製造方法の製造工程を示す断面
図である。
の断面図であり、（ｂ）および（ｃ）は本発明の実施形
態２に係る半導体装置の製造方法の製造工程を示す断面
図である。
【図７】（ａ）〜（ｃ）は本発明の実施形態２に係る半
導体装置の製造方法の製造工程を示す断面図である。
導体装置の製造方法の製造工程を示す断面図である。
【図８】（ａ）は本発明の実施形態３に係る半導体装置
の断面図であり、（ｂ）は本発明の実施形態３に係る半
導体装置の製造方法の製造工程を示す断面図である。
の断面図であり、（ｂ）は本発明の実施形態３に係る半
導体装置の製造方法の製造工程を示す断面図である。
【図９】（ａ）および（ｂ）は本発明の実施形態３に係
る半導体装置の製造方法の製造工程を示す断面図であ
る。
る半導体装置の製造方法の製造工程を示す断面図であ
る。
【図１０】（ａ）および（ｂ）は本発明の実施形態３に
係る半導体装置の製造方法の製造工程を示す断面図であ
る。
係る半導体装置の製造方法の製造工程を示す断面図であ
る。
【図１１】（ａ）および（ｂ）は本発明の実施形態３に
係る半導体装置の製造方法の製造工程を示す断面図であ
る。
係る半導体装置の製造方法の製造工程を示す断面図であ
る。
【図１２】（ａ）および（ｂ）は本発明の実施形態３に
係る半導体装置の製造方法の製造工程を示す断面図であ
る。
係る半導体装置の製造方法の製造工程を示す断面図であ
る。
【図１３】（ａ）および（ｂ）は本発明の実施形態３に
係る半導体装置の製造方法の製造工程を示す断面図であ
る。
係る半導体装置の製造方法の製造工程を示す断面図であ
る。
【図１４】（ａ）および（ｂ）は本発明の実施形態３に
係る半導体装置の製造方法の製造工程を示す断面図であ
る。
係る半導体装置の製造方法の製造工程を示す断面図であ
る。
【図１５】（ａ）および（ｂ）は本発明の実施形態３に
係る半導体装置の製造方法の製造工程を示す断面図であ
る。
係る半導体装置の製造方法の製造工程を示す断面図であ
る。
【図１６】（ａ）および（ｂ）は本発明の実施形態３に
係る半導体装置の製造方法の製造工程を示す断面図であ
る。
係る半導体装置の製造方法の製造工程を示す断面図であ
る。
【図１７】従来の半導体装置の断面図であり、基板表層
にベース領域を有するバイポーラトランジスタを示す。
にベース領域を有するバイポーラトランジスタを示す。
【図１８】従来の半導体装置の断面図であり、基板上に
ベース層を有するバイポーラトランジスタを示す。
ベース層を有するバイポーラトランジスタを示す。
【図１９】従来の半導体装置の断面図であり、図１７の
トランジスタにエミッタ／ベース間のシリサイドブリッ
ジを防止するサイドウォールが設けられた場合を示す。
トランジスタにエミッタ／ベース間のシリサイドブリッ
ジを防止するサイドウォールが設けられた場合を示す。
【図２０】従来の半導体装置の断面図であり、図１８の
トランジスタにエミッタ／ベース間のシリサイドブリッ
ジを防止するサイドウォールが設けられた場合を示す。
トランジスタにエミッタ／ベース間のシリサイドブリッ
ジを防止するサイドウォールが設けられた場合を示す。
１…ｐ型半導体基板、２…ｎ型エピタキシャル層、３…
ｎ型コレクタ埋め込み領域、４…分離絶縁膜、５…ｐ型
ベース領域、５ａ…ベース取り出し部分、６…シリコン
酸化膜、６ａ…開口部、７…エミッタ多結晶シリコン、
７ａ…多結晶シリコン層、８…ｎ型エミッタ領域、９…
ｎ型コレクタプラグ領域、９ａ…コレクタ取り出し部
分、１０…金属シリサイド、１１…層間絶縁膜、１２…
コンタクトホール、１３…配線層、１４…シリコン酸化
膜、１４ａ…開口部、１５…ｐ型ベース層、１６…シリ
コン酸化膜、１６ａ…開口部、１７…（エミッタ）サイ
ドウォール、１８…反射防止膜、１９、１９ａ…シリコ
ン酸化膜、２１…ｎ型埋め込み層、２２ａ、２２ｂ、２
２ｃ…ｐウェル、２３ａ、２３ｂ…ｎウェル、２４…シ
リコン酸化膜、２４ａ…開口部、２５…ゲート電極、２
６…ｎ型ＬＤＤ領域、２７…ｐ型ＬＤＤ領域、２８…
（ＬＤＤ）サイドウォール、２９…ｎ型ソース／ドレイ
ン領域、３０…ｐ型ソース／ドレイン領域、３１〜４８
…フォトレジスト。
ｎ型コレクタ埋め込み領域、４…分離絶縁膜、５…ｐ型
ベース領域、５ａ…ベース取り出し部分、６…シリコン
酸化膜、６ａ…開口部、７…エミッタ多結晶シリコン、
７ａ…多結晶シリコン層、８…ｎ型エミッタ領域、９…
ｎ型コレクタプラグ領域、９ａ…コレクタ取り出し部
分、１０…金属シリサイド、１１…層間絶縁膜、１２…
コンタクトホール、１３…配線層、１４…シリコン酸化
膜、１４ａ…開口部、１５…ｐ型ベース層、１６…シリ
コン酸化膜、１６ａ…開口部、１７…（エミッタ）サイ
ドウォール、１８…反射防止膜、１９、１９ａ…シリコ
ン酸化膜、２１…ｎ型埋め込み層、２２ａ、２２ｂ、２
２ｃ…ｐウェル、２３ａ、２３ｂ…ｎウェル、２４…シ
リコン酸化膜、２４ａ…開口部、２５…ゲート電極、２
６…ｎ型ＬＤＤ領域、２７…ｐ型ＬＤＤ領域、２８…
（ＬＤＤ）サイドウォール、２９…ｎ型ソース／ドレイ
ン領域、３０…ｐ型ソース／ドレイン領域、３１〜４８
…フォトレジスト。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/06 Ｈ０１Ｌ 27/06 ３２１Ｆ 21/8249 Ｆターム(参考） 4M104 AA01 BB01 BB20 BB21 BB25 CC01 CC05 DD02 DD04 DD08 DD16 DD26 DD37 DD43 DD64 DD66 DD80 DD84 DD92 EE09 FF13 FF14 FF17 FF18 FF22 GG06 GG09 GG10 GG14 GG15 HH16 HH20 5F003 AP02 BA97 BB01 BB06 BB07 BB08 BC01 BC08 BE07 BE08 BF90 BH07 BH08 BH18 BJ15 BM01 BP06 BP34 BS07 BS08 5F048 AA09 AA10 AC05 BA02 BA03 BA05 BA07 BA12 BB06 BB08 BB13 BB14 BC06 BE02 BE03 BF06 BG12 CA03 CA07 CA13 CA14 CA15 DA06 DA07 DA25 DB01 DB04 DB09 DB10 5F082 AA06 AA32 BA04 BA26 BA36 BC01 BC09 DA09 DA10 EA04 EA05 EA12 EA27 EA29 EA45
Claims (23)
- 【請求項１】半導体基板の内部に形成されたコレクタ領
域と、 前記コレクタ領域上部の前記半導体基板表層に形成され
たベース領域と、 前記ベース領域上の一部に形成された第１の絶縁膜と、 前記第１の絶縁膜の一部に形成された開口部と、 前記開口部底部の前記ベース領域に形成されたエミッタ
領域と、 前記開口部内および前記第１の絶縁膜上に形成されたエ
ミッタ電極と、 前記エミッタ電極上部と、前記エミッタ電極および前記
第１の絶縁膜の側面と、前記第１の絶縁膜近傍の前記ベ
ース領域上とを被覆する第２の絶縁膜と、 前記ベース領域表面に、前記第２の絶縁膜に対して自己
整合的に形成された金属シリサイド層とを有する半導体
装置。 - 【請求項２】前記半導体基板上に前記ベース領域と隔て
て形成された、前記ベース領域よりも高抵抗である高抵
抗部分と、 前記高抵抗部分を被覆するように形成された、前記第２
の絶縁膜と同一の層からなるシリサイド化防止層とを有
する請求項１記載の半導体装置。 - 【請求項３】前記ベース領域を除く前記コレクタ領域上
部の前記半導体基板に形成されたコレクタプラグ領域
と、 前記コレクタプラグ領域表面に形成された前記金属シリ
サイド層とを有する請求項１記載の半導体装置。 - 【請求項４】前記半導体基板上にゲート酸化膜を介して
形成されたゲート電極と、 前記半導体基板に前記ゲート電極に対して自己整合的に
形成されたＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒ
ａｉｎ）領域と、 前記ゲート電極側面に形成された、前記第１の絶縁膜と
同一の層からなるサイドウォールと、 前記半導体基板に前記サイドウォールに対して自己整合
的に形成された、前記ＬＤＤ領域よりも高濃度の不純物
を含有するソース領域およびドレイン領域とを有する能
動素子をさらに有する請求項１記載の半導体装置。 - 【請求項５】半導体基板の内部に形成されたコレクタ領
域と、 前記半導体基板上に形成された第１の絶縁膜と、 前記コレクタ領域上部の前記第１の絶縁膜の一部に形成
された第１の開口部と、 前記第１の開口部内および少なくとも一部の前記第１の
絶縁膜上に形成された、導電体層からなるベース領域
と、 前記ベース領域上の一部に形成された第２の絶縁膜と、 前記第１の開口部上の前記第２の絶縁膜の一部に形成さ
れた第２の開口部と、 前記第２の開口部底部の前記ベース領域に形成されたエ
ミッタ領域と、 前記第２の開口部内および前記第１の絶縁膜上に形成さ
れたエミッタ電極と、 前記エミッタ電極上部と、前記エミッタ電極および前記
第２の絶縁膜の側面と、前記第２の絶縁膜近傍の前記ベ
ース領域上とを被覆する第３の絶縁膜と、 前記ベース領域表面に、前記第３の絶縁膜に対して自己
整合的に形成された金属シリサイド層とを有する半導体
装置。 - 【請求項６】前記半導体基板上に前記ベース領域と隔て
て形成された、前記ベース領域よりも高抵抗である高抵
抗部分と、 前記高抵抗部分を被覆するように形成された、前記第３
の絶縁膜と同一の層からなるシリサイド化防止層とを有
する請求項５記載の半導体装置。 - 【請求項７】前記ベース領域を除く前記コレクタ領域上
部の前記半導体基板に形成されたコレクタプラグ領域
と、 前記コレクタプラグ領域表面に形成された前記金属シリ
サイド層とを有する請求項５記載の半導体装置。 - 【請求項８】前記半導体基板上にゲート酸化膜を介して
形成されたゲート電極と、 前記半導体基板に前記ゲート電極に対して自己整合的に
形成されたＬＤＤ領域と、 前記ゲート電極側面に形成された、前記第２の絶縁膜と
同一の層からなるサイドウォールと、 前記半導体基板に前記サイドウォールに対して自己整合
的に形成された、前記ＬＤＤ領域よりも高濃度の不純物
を含有するソース領域およびドレイン領域とを有する能
動素子をさらに有する請求項５記載の半導体装置。 - 【請求項９】半導体基板の内部にコレクタ領域を形成す
る工程と、 前記コレクタ領域上部の前記半導体基板表層にベース領
域を形成する工程と、 前記ベース領域上の一部に開口部を有する第１の絶縁膜
を、前記ベース領域上の一部に形成し、前記開口部内お
よび前記第１の絶縁膜上にエミッタ電極を形成する工程
と、 前記エミッタ電極上部と、前記エミッタ電極および前記
第１の絶縁膜の側面と、前記第１の絶縁膜近傍の前記ベ
ース領域上とを被覆する第２の絶縁膜を形成する工程
と、 前記エミッタ電極から前記開口部を介して前記ベース領
域に不純物を拡散させ、前記開口部底部にエミッタ領域
を形成する工程と、 前記ベース領域表面に、前記第２の絶縁膜に対して自己
整合的に金属シリサイド層を形成する工程とを有する半
導体装置の製造方法。 - 【請求項１０】前記半導体基板の内部に前記コレクタ領
域を形成する工程は、第１導電型半導体基板の表層に第
２導電型不純物を拡散させ、前記コレクタ領域を形成す
る工程と、 前記第１導電型半導体基板上に、前記半導体基板の一部
となる第２導電型半導体層を形成する工程とを有する請
求項９記載の半導体装置の製造方法。 - 【請求項１１】前記ベース領域を形成する工程は、前記
半導体基板に不純物をイオン注入する工程を有する請求
項９記載の半導体装置の製造方法。 - 【請求項１２】前記第１の絶縁膜および前記エミッタ電
極を形成する工程は、前記半導体基板上に絶縁膜を形成
する工程と、 前記絶縁膜に前記開口部を形成する工程と、 前記開口部内および前記絶縁膜上にエミッタ用導電体層
を形成する工程と、 前記エミッタ用導電体層にエッチングを行い、前記エミ
ッタ電極を形成する工程と、 前記エミッタ電極をマスクとして前記絶縁膜にエッチン
グを行い、前記第１の絶縁膜を形成する工程とを有する
請求項９記載の半導体装置の製造方法。 - 【請求項１３】前記半導体基板上に前記ベース領域と隔
てて、前記ベース領域よりも高抵抗である高抵抗部分を
形成する工程と、 前記高抵抗部分を被覆するように、前記第２の絶縁膜と
同一の層からなるシリサイド化防止層を形成する工程と
を有する請求項９記載の半導体装置の製造方法。 - 【請求項１４】前記ベース領域を除く前記コレクタ領域
上部の前記半導体基板にコレクタプラグ領域を形成する
工程を有し、 前記ベース領域表面に前記金属シリサイド層を形成する
工程において、前記コレクタプラグ領域表面にも前記金
属シリサイド層を形成する請求項９記載の半導体装置の
製造方法。 - 【請求項１５】前記半導体基板上にゲート酸化膜を介し
てゲート電極を形成する工程と、 前記半導体基板に前記ゲート電極に対して自己整合的に
ＬＤＤ領域を形成する工程と、 前記ゲート電極側面に、前記第１の絶縁膜と同一の層か
らなるサイドウォールを形成する工程と、 前記半導体基板に前記サイドウォールに対して自己整合
的に、前記ＬＤＤ領域よりも高濃度の不純物を含有する
ソース領域およびドレイン領域を形成する工程とを含む
能動素子の形成工程をさらに有し、 前記サイドウォールを形成する工程は、前記ゲート電極
の形成後に前記ゲート電極を被覆する前記絶縁膜を形成
する工程と、 前記エミッタ電極をマスクとして前記絶縁膜にエッチン
グを行い、前記第１の絶縁膜を形成する工程において、
前記絶縁膜をエッチバックして前記サイドウォールを形
成する工程とを有する請求項１２記載の半導体装置の製
造方法。 - 【請求項１６】半導体基板の内部にコレクタ領域を形成
する工程と、 前記半導体基板上に第１の絶縁膜を形成する工程と、 前記コレクタ領域上部の前記第１の絶縁膜の一部に第１
の開口部を形成する工程と、 前記第１の開口部内および少なくとも一部の前記第１の
絶縁膜上に、導電体層からなるベース領域を形成する工
程と、 少なくとも前記第１の開口部上部の前記ベース領域上
に、前記第１の開口部上部の一部に第２の開口部を有す
る第２の絶縁膜を形成し、前記第２の開口部内および前
記第２の絶縁膜上にエミッタ電極を形成する工程と、 前記エミッタ電極上部と、前記エミッタ電極および前記
第２の絶縁膜の側面と、前記第２の絶縁膜近傍の前記ベ
ース領域上とを被覆する第３の絶縁膜を形成する工程
と、 前記エミッタ電極から前記第２の開口部を介して前記ベ
ース領域に不純物を拡散させ、前記第２の開口部底部に
エミッタ領域を形成する工程と、 前記ベース領域表面に、前記第３の絶縁膜に対して自己
整合的に金属シリサイド層を形成する工程とを有する半
導体装置の製造方法。 - 【請求項１７】前記半導体基板の内部に前記コレクタ領
域を形成する工程は、第１導電型半導体基板の表層に第
２導電型不純物を拡散させ、前記コレクタ領域を形成す
る工程と、 前記第１導電型半導体基板上に、前記半導体基板の一部
となる第２導電型半導体層を形成する工程とを有する請
求項１６記載の半導体装置の製造方法。 - 【請求項１８】前記ベース領域を形成する工程は、前記
半導体基板上にエピタキシャル成長により前記導電体層
を形成する工程と、 前記導電体層にエッチングを行い、前記ベース領域を形
成する工程とを有する請求項１６記載の半導体装置の製
造方法。 - 【請求項１９】前記ベース領域を形成する工程は、前記
半導体基板上に化学気相成長（ＣＶＤ；ｃｈｅｍｉｃａ
ｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）により前記導
電体層を形成する工程と、 前記導電体層にエッチングを行い、前記ベース領域を形
成する工程とを有する請求項１６記載の半導体装置の製
造方法。 - 【請求項２０】前記第２の絶縁膜および前記エミッタ電
極を形成する工程は、前記第１の開口部内および前記第
１の絶縁膜上に絶縁膜を形成する工程と、 前記絶縁膜に前記第２の開口部を形成する工程と、 前記第２の開口部内および前記絶縁膜上にエミッタ用導
電体層を形成する工程と、 前記エミッタ用導電体層にエッチングを行い、前記エミ
ッタ電極を形成する工程と、 前記エミッタ電極をマスクとして前記絶縁膜にエッチン
グを行い、前記第２の絶縁膜を形成する工程とを有する
請求項１６記載の半導体装置の製造方法。 - 【請求項２１】前記半導体基板上に前記ベース領域と隔
てて、前記ベース領域よりも高抵抗である高抵抗部分を
形成する工程と、 前記高抵抗部分を被覆するように、前記第３の絶縁膜と
同一の層からなるシリサイド化防止層を形成する工程と
を有する請求項１６記載の半導体装置の製造方法。 - 【請求項２２】前記ベース領域を除く前記コレクタ領域
上部の前記半導体基板にコレクタプラグ領域を形成する
工程を有し、 前記ベース領域表面に前記金属シリサイド層を形成する
工程において、前記コレクタプラグ領域表面にも前記金
属シリサイド層を形成する請求項１６記載の半導体装置
の製造方法。 - 【請求項２３】前記半導体基板上にゲート酸化膜を介し
てゲート電極を形成する工程と、 前記半導体基板に前記ゲート電極に対して自己整合的に
ＬＤＤ領域を形成する工程と、 前記ゲート電極側面に、前記第２の絶縁膜と同一の層か
らなるサイドウォールを形成する工程と、 前記半導体基板に前記サイドウォールに対して自己整合
的に、前記ＬＤＤ領域よりも高濃度の不純物を含有する
ソース領域およびドレイン領域を形成する工程とを含む
能動素子の形成工程をさらに有し、 前記サイドウォールを形成する工程は、前記ゲート電極
の形成後に前記ゲート電極を被覆する前記絶縁膜を形成
する工程と、 前記エミッタ電極をマスクとして前記絶縁膜にエッチン
グを行い、前記第２の絶縁膜を形成する工程において、
前記絶縁膜をエッチバックして前記サイドウォールを形
成する工程とを有する請求項２０記載の半導体装置の製
造方法。
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008021747A (ja) * | 2006-07-11 | 2008-01-31 | Asahi Kasei Electronics Co Ltd | 半導体装置の製造方法及び半導体装置 |
| JP2010278253A (ja) * | 2009-05-28 | 2010-12-09 | Fujitsu Semiconductor Ltd | 半導体装置とその製造方法 |
| WO2018095440A1 (zh) * | 2016-11-22 | 2018-05-31 | 中国电子科技集团公司第五十五研究所 | 一种基极多晶硅自对准套准结构及其制备方法 |
| CN109166800A (zh) * | 2018-09-04 | 2019-01-08 | 深圳市诚朗科技有限公司 | 一种晶体管及其制作方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000252294A (ja) * | 1999-03-01 | 2000-09-14 | Nec Corp | 半導体装置及びその製造方法 |
-
2000
- 2000-05-26 JP JP2000157022A patent/JP4956853B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000252294A (ja) * | 1999-03-01 | 2000-09-14 | Nec Corp | 半導体装置及びその製造方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008021747A (ja) * | 2006-07-11 | 2008-01-31 | Asahi Kasei Electronics Co Ltd | 半導体装置の製造方法及び半導体装置 |
| JP2010278253A (ja) * | 2009-05-28 | 2010-12-09 | Fujitsu Semiconductor Ltd | 半導体装置とその製造方法 |
| WO2018095440A1 (zh) * | 2016-11-22 | 2018-05-31 | 中国电子科技集团公司第五十五研究所 | 一种基极多晶硅自对准套准结构及其制备方法 |
| US11011472B2 (en) | 2016-11-22 | 2021-05-18 | China Electronics Technology Group Corporation No. 55 Research Institute | Self-aligned register structure for base polysilicon and preparation method thereof |
| CN109166800A (zh) * | 2018-09-04 | 2019-01-08 | 深圳市诚朗科技有限公司 | 一种晶体管及其制作方法 |
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