JPH06350035A

JPH06350035A - 半導体装置の製造方法

Info

Publication number: JPH06350035A
Application number: JP13329393A
Authority: JP
Inventors: Yoichiro Niitsu; 津陽一郎新; Hiroyuki Miyagawa; 川裕之宮
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-06-03
Filing date: 1993-06-03
Publication date: 1994-12-22

Abstract

(57)【要約】【目的】ＢＪＴの絶縁膜の形成をＭＯＳのゲート絶縁
膜の厚さに左右されることなしにその工程で兼ねること
を可能とする。【構成】本発明は、上記前酸化膜１６を剥離する際に
選択的にＢＪＴ領域では前酸化膜を残し、ゲート絶縁膜
１８より厚い前酸化膜にエミッタ窓２１を開けることで
ゲート絶縁膜１８が薄膜化してもエミッタ・ベース間容
量を増加させない工程を提供するこの工程の後に、サリ
サイドを行うことにより、高融点金属−半導体化合物を
熱反応により拡散層上に自己整合的に形成することが可
能となる。また、前酸化膜１６の選択エッチングの際、
ＭＩＳキャパシタ部にも前酸化膜１６を残置せしめれば
ＭＩＳキャパシタの絶縁膜としても使用でき、キャパシ
タにゲート絶縁膜を用いる必要がないため、ＦＥＴの特
性が制約を受けない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、最小のプロセスステッ
プ数でＦＥＴ型半導体素子とＢＪＴ型半導体素子を同一
基板上に形成する半導体装置の製造方法に関する。

【０００２】

【従来の技術】相補型ＦＥＴとバイポーラトランジスタ
（ＢＪＴ）を同一基板上に形成すると、相補型ＦＥＴの
低消費電力とＢＪＴの高速性とが同時に実現され高性能
な半導体装置が実現されることが知られている。しかし
ながら、単純にＦＥＴの工程とＢＪＴの工程を足し合わ
せて製造するとプロセスステップ数が大きくなり過ぎ、
コストが掛かり過ぎる。このため、ＢＪＴの工程の幾つ
かをＦＥＴの工程で兼ねる工夫が重要である。

【０００３】その代表的なやり方の一つに、第二導電型
のエミッタ拡散層およびコレクタ拡散層と第二導電型Ｆ
ＥＴのソース・ドレインとを同時に作成し、また、第一
導電型の外部ベース拡散層と第一導電型ＦＥＴのソース
・ドレインとを同時に形成する方法がある。

【０００４】

【発明が解決しようとする課題】しかしながら、この方
法においては、拡散層上に自己整合的に高融点金属−半
導体化合物を熱反応により形成しようとする、いわゆる
サリサイド（selfalibnsilycidation) 工程において、
内部ベース拡散層領域中にあるエミッタ・ベース接合が
ショートしてしまうと言う問題がある。

【０００５】このため、ゲート電極の多結晶半導体膜で
エミッタ上を覆い、高融点金属−半導体化合物を熱反応
により形成する際に保護することが行われることもあ
る。このプロセスでは、まず、内部ベース拡散層上のゲ
ート絶縁膜にエミッタ窓を開孔し、多結晶半導体膜を堆
積し、第二導電型不純物をこの多結晶半導体膜に導入し
て、ゲートならびにエミッタ電極として用いる。

【０００６】しかしながら、この方法においてはエミッ
タ多結晶半導体膜がゲート絶縁膜を介して内部ベース拡
散層上に延在しているので、ゲート絶縁膜が薄い場合に
はエミッタ・ベース間の容量が増加してしまい素子の高
速化の障害となる。

【０００７】さらに、従来、アナログ回路用の高性能の
ＭＩＳキャパシタを同時に形成するのに、ＦＥＴのＭＩ
Ｓキャパシタをそのまま用いることが行われた。この場
合、ＣＲ遅延による特性の劣化を防止するためにゲート
絶縁膜の直下の基板中に高濃度の不純物をイオン注入し
て基板の抵抗値を下げる必要があったが、ＦＥＴのゲー
ト絶縁膜厚がこのイオン注入によってダメージをうける
ため、ゲート絶縁膜をあまり薄くできないという不都合
があった。このためＦＥＴの特性が制約を被った。

【０００８】本発明は上記従来技術の有する問題点に鑑
みてなされたもので、その目的とするところは同一基板
上にＭＯＳトランジスタと別種の素子とを形成するにあ
たり、この別種の素子の絶縁膜の形成をＭＯＳトランジ
スタのゲート絶縁膜の厚さに左右されることなしにその
ゲート絶縁膜形成工程で兼ねることができるようにした
半導体装置の製造方法を提供することにある。

【０００９】

【課題を解決するための手段】本発明の半導体装置の製
法は、同一基板上に第一導電型および第二導電型ＦＥＴ
と前記第二導電型電極を有する別種の素子とを形成する
にあたり、第一導電型半導体基板表面の前記第一導電型
ＦＥＴの予定領域と前記別種の素子の予定領域とに前記
第二導電型の拡散層を形成する工程と、前記基板の前記
第二導電型ＦＥＴの予定領域を囲む表面の素子間領域に
前記第一導電型不純物を導入し、前記基板表面の素子間
領域に厚い第一の絶縁膜を形成する工程と、前記基板表
面の全素子領域に前記第一の絶縁膜より薄い第二の絶縁
膜を形成し、前記第二の絶縁膜における前記第一および
第二導電型ＦＥＴの素子領域上の部分を選択的に除去す
る工程と、前記第二の絶縁膜より薄い、前記ＦＥＴのゲ
ート絶縁膜として用いる、第三の絶縁膜を前記基板表面
に形成する工程と、前記第二の絶縁膜二おける前記別種
の素子の電極領域上の部分に選択的に穴をあけて前記基
板表面を露出させる工程と、低抵抗多結晶半導体膜を前
記基板表面に形成し、該多結晶半導体膜を選択エッチン
グして前記第一および第二導電型ＦＥＴのゲート電極、
ならびに前記別種の素子の前記第二導電型電極を形成す
る工程とを含んでいることを特徴とする。

【００１０】

【作用】元来、相補型ＦＥＴの工程では厚いフィールド
絶縁膜を熱酸化によって形成した後、フィールド絶縁膜
よりも薄くゲート絶縁膜よりも厚い熱酸化膜（前酸化膜
と称する）を形成し、一旦、この前酸化膜を剥離するこ
とが行われる。この目的はゲート絶縁膜を形成する前に
ＦＥＴ領域、特に、フィールド絶縁膜エッジ部の汚染を
除去するためである。この前酸化工程が行われないとフ
ィールド絶縁膜エッジ部の上をゲート電極が横切ると
き、この部分でゲート絶縁膜の耐圧が不良となるからで
ある。この工程はＦＥＴプロセス特有のもので、別種の
素子、例えば、ＢＪＴでは必要無いため、このＢＪＴの
みを製造する場合には行われない。なぜならばＢＪＴの
エミッタ拡散層はフィールド絶縁膜エッジから一定の余
裕を持って内部ベース拡散層中に形成されるからであ
る。

【００１１】本発明は、上記前酸化膜を剥離する際に選
択的にＢＪＴ領域では前酸化膜を残し、このゲート絶縁
膜より厚い前酸化膜にエミッタ窓を開けることでゲート
絶縁膜厚が薄膜化してもエミッタ・ベース間容量を増加
させない工程を提供するものであり、これによって、高
融点金属−半導体化合物を熱反応により拡散層上に自己
整合的に形成することが可能となる。

【００１２】また、本発明では上記前酸化膜の選択エッ
チングの際、ＭＩＳキャパシタ部にも前酸化膜を残置せ
しめればＭＩＳキャパシタの絶縁膜としても使用でき、
キャパシタにゲート絶縁膜を用いる必要がないため、Ｆ
ＥＴの特性が制約を受けない。

【００１３】

【実施例】以下に本発明の実施例について図面を参照し
つつ説明する。

【００１４】図１〜図６は本発明の一実施例によるＰ型
シリコン基板にＰＭＯＳ、ＮＭＯＳ、ＮＰＮ各型のトラ
ンジスタを製造するプロセスを示す。

【００１５】図１（ＳＴ１）に示すように、４〜６Ωcm
の（１００）Ｐ型シリコン基板１に０．８μｍの熱酸化
膜２を形成し、フォトリソグラフィ工程によりＮＰＮお
よびＰＭＯＳの予定領域の熱酸化膜２を選択的にエッチ
ングして基板表面を露出させ、酸化膜２をマスクとして
ＮＰＮおよびＰＭＯＳ予定領域のシリコン基板１中に拡
散し、Ｎ型埋込み拡散層３を形成する。Ｎ型不純物とし
てはアンチモンまたは砒素またはリン、拡散層３のピー
ク不純物濃度は１Ｅ１９cm^-3以上、深さは２μｍ前後が
望ましい。

【００１６】図１（ＳＴ２）に示すように、熱酸化膜２
を基板１表面より剥離したのち、Ｐ型不純物を基板１表
面全面にイオン注入する。Ｐ型不純物としては硼素、イ
オン注入加速電圧は１００ｋｅＶ、ドーズは１Ｅ１３〜
１Ｅ１２cm^-2が望ましい。その後、０．１μｍ程度の熱
酸化膜（図示しない）を基板１表面に形成した後、１０
００〜１１５０℃でアニールしてイオン注入ダメージを
アニールアウトし、Ｐ型埋込み拡散層４をＮ型埋込み拡
散層３以外の基板１表面に自己整合的に形成し、基板１
表面の上記図示しない酸化膜を弗酸あるいは弗化アンモ
ニウム溶液により剥離してシリコン表面を露出させる。
なお、この工程でＮ型埋込み拡散層３中にイオン注入さ
れたＰ型不純物はＮ型不純物との相互拡散の影響により
Ｎ型埋込み拡散層３中に止められている。

【００１７】図示しないが、リン等のＮ型不純物を添加
した雰囲気でエピタキシャル成長を行い、０．７〜１．
５μｍのエピタキシャル層５（図１（ＳＴ３）参照）。
を基板１表面に形成する。このエピタキシャル層５中の
不純物濃度は１Ｅ１６〜４Ｅ１６cm^-3であることが望ま
しい。

【００１８】図１（ＳＴ３）に示すように、基板１表面
に０．１μｍ程度の熱酸化膜６を形成した後、フォトリ
ソグラフィ工程によってＮＭＯＳ形成予定領域およびバ
イポーラアイソレーション領域にＰ型不純物をイオン注
入し、イオン注入層７を形成する。イオン種は硼素、加
速電圧は１００ｋｅＶ、ドーズは１Ｅ１３が望ましい。
このイオン注入の後、弗化アンモニウム溶液によりイオ
ン注入した領域の熱酸化膜６を選択的に除去し、レジス
トを剥離した後、０．１μｍの熱酸化膜８を形成し、以
降のフォトリソグラフィ工程のための基準マーカーを形
成する。

【００１９】次いで、図２（ＳＴ４）に示すように、再
度基板１表面の酸化膜６を剥離してシリコン表面を露出
させた後、熱酸化膜９を形成し、さらに、多結晶シリコ
ン膜１０、シリコン窒化膜１１を通常の低圧化学蒸着法
により堆積する。それらの膜９，１０，１１各々の望ま
しい厚さはそれぞれ０．１μｍ、０．１５μｍ、０．２
μｍである。

【００２０】そして、フォトリソグラフィ工程により、
ＮＭＯＳ、ＰＭＯＳ、ＢＪＴの活性領域と基板コンタク
トないしウエルコンタクト領域をレジストで覆い、方向
性のプラズマエッチングによりシリコン窒化膜１１をエ
ッチングする。このエッチング工程は多結晶シリコン膜
１０をストッパーとして行われ、基板１のシリコンへの
エッチングダメージが入らないように考慮される。

【００２１】その後、フォトリソグラフィ工程によりＰ
ＭＯＳおよびバイポーラ領域をレジストで覆い、シリコ
ン窒化膜とそのレジストをマスクとしてＮＭＯＳ領域と
バイポーラアイソレーション領域のフィールド領域にＰ
型不純物のチャネルストッパイオン注入を行いイオン注
入層１２を形成する。望ましい加速電圧は１００ｋｅ
Ｖ、硼素のドーズは６Ｅ１３cm^-2である。

【００２２】さらに、フォトリソグラフィ工程によりＮ
ＭＯＳ領域とバイポーラアイソレーション領域をレジス
トで覆い、シリコン窒化膜とそのレジストとをマスクと
してＰＭＯＳおよびバイポーラ領域のフィールド領域に
Ｎ型不純物のチャネルストッパイオン注入を行いイオン
注入層１３を形成する。望ましい加速電圧は１６０ｋｅ
Ｖ，リンのドーズは７Ｅ１２cm^-2である。

【００２３】次いで、図２（ＳＴ５）に示すように、１
０００℃の窒化雰囲気で３０分ないし１時間アニールし
てイオン注入層７，１２，１３内のイオン注入ダメージ
をアニールアウトし、かつ不純物の活性化と拡散をおこ
ないＰ−ウエル拡散層７Ａ、Ｐ型チャネルストッパ層１
２ＡおよびＮ型チャネルストッパ層１３Ａを形成し、連
続して１０００℃でＨ₂Ｏ添加した酸化雰囲気において
酸化を行い、０．７〜０．９μｍの厚いフィールド酸化
膜１４を形成する。これらの熱工程により、埋込みＰ型
拡散層４の上部とＰ−ウエル拡散層７Ａの下部が接続さ
れ、バイポーラ間の領域はＰＮ接合によりアイソレーシ
ョンされる。

【００２４】シリコン窒化膜１１と多結晶シリコン膜１
０とを等方性のプラズマエッチングにより剥離し、コレ
クタコンタクト領域の酸化膜９を選択的にエッチングし
た後にコレクタコンタクト領域に選択的にＮ型不純物を
イオン注入する。望ましいイオン注入条件はリンを５０
ｋｅＶで５Ｅ１５cm^-2である。表面に薄い酸化膜を形成
した後９５０℃で一時間アニールし、コレクタコンタク
ト領域に埋め込み層に達する深いＮ型拡散層１５を形成
する。

【００２５】その後、図２（ＳＴ６）に示すように、９
５０℃のＨ₂Ｏ添加酸化性雰囲気で基板１表面に０．１
μｍの前酸化膜１６を形成する。

【００２６】フォトリソグラフィ工程により内部ベース
拡散層領域をレジストでマスクし、ＭＯＳ領域の前酸化
膜１６を弗化アンモニウム水溶液でエッチングし、シリ
コン表面を露出させる。

【００２７】８００℃のＨＣＩ添加酸化性雰囲気で基板
表面に１０ｎｍ前後の犠牲酸化膜１７を形成する。犠牲
酸化膜は次のチャネルイオン注入のフォトリソグラフィ
工程の際シリコン表面を汚染から保護する。

【００２８】そして、図３（ＳＴ７）に示すように、フ
ォトリソグラフィ工程によりＮＭＯＳのチャネル部にチ
ャネルイオン注入を行う。望ましい条件は、硼素を１５
ｋｅＶで５Ｅ１１〜３Ｅ１２cm^-2である。

【００２９】フォトリソグラフィ工程によりＰＭＯＳの
チャネル部にチャネルイオン注入を行う。望ましい条件
は、燐を、２４０ｋｅＶ、４Ｅ１２cm^-2でイオン注入
し、砒素を３２０ｋｅＶで２Ｅ１２cm^-2イオン注入し、
さらに硼素を、７ｋｅＶ、２〜４Ｅ１２cm^-2でイオン注
入する。

【００３０】その後、弗酸ないしは弗化アンモニウム水
溶液で１０ｎｍの犠牲酸化膜１７を剥離する。この犠牲
酸化膜１７の厚さは前酸化膜１６の厚さよりも一桁薄い
ので、エッチング時間を最適化することで内部ベース拡
散層上の前酸化膜厚は７０ｎｍ以上とすることができ
る。

【００３１】次いで、８００℃のＨＣＬの添加酸化性雰
囲気で基板表面に１０〜２０ｎｍのゲート酸化膜１８を
形成し、５０ｎｍ前後の多結晶シリコン膜１９を表面に
堆積し、フォトリソグラフィ工程により選択的に内部ベ
ース拡散層領域にＰ型不純物をイオン注入し内部ベース
イオン注入層２０を形成する。望ましい条件は、硼素、
６０ｋｅＶ、２〜６Ｅ１３cm^-2である。このようにする
と内部ベースイオン注入とエミッタ多結晶シリコン堆積
との間にゲート酸化工程が入らないのでベース幅を狭く
することができるという利点がある。ゲート絶縁膜１８
上は多結晶シリコン膜１９で保護されるので、ゲート絶
縁膜がフォトリソグラフィ工程のレジストにより汚染さ
れる事を防止できる。

【００３２】続いて、図３（ＳＴ８）に示すように、フ
ォトリソグラフィ工程により内部ベース拡散層領域にエ
ミッタ窓２１を開孔し、エミッタ部のシリコンを露出さ
せる。この時、同時にゲート電極の直接的基板コンタク
トを形成しても良い。

【００３３】その後、図３（ＳＴ９）に示すように、追
加的に多結晶シリコン膜２２を基板表面に堆積する。こ
のさい、堆積直前に１００：１に希釈した弗酸水溶液に
基板１を浸し、エミッタ窓中のシリコン表面に付着した
自然酸化膜を剥離する必要がある。多結晶シリコン膜２
２の膜厚は０．１μｍが望ましい。

【００３４】そして、エミッタとＮＭＯＳ領域の多結晶
シリコン膜２３にＮ型不純物を選択的にイオン注入す
る。望ましい条件は、砒素、４０ｋｅＶ、１Ｅ１６cm^-2
である。次に、ＰＭＯＳ領域の多結晶シリコン膜２４に
Ｐ型不純物を選択的にイオン注入する。望ましい条件
は、硼素、６ｋｅＶ，１Ｅ１６cm^-2である。

【００３５】さらに、図４（ＳＴ１０）に示すように、
追加的に多結晶シリコン膜２５を基板１表面に堆積す
る。この際、堆積直前に１００：１に希釈した弗酸水溶
液に基板１を浸し、多結晶シリコン２２表面についた自
然酸化膜を剥離することが望ましい。多結晶シリコン膜
２５の膜厚は０．１μｍが望ましい。

【００３６】続いて、図４（ＳＴ１１）示すように、多
結晶シリコン膜２５，２２，１９を方向性プラズマエッ
チングによりエッチングし、ＮＭＯＳゲート電極２６
Ａ、ＰＭＯＳゲート電極２６Ｂ、エミッタ電極２７を形
成する。

【００３７】そして、９００〜８５０℃で１０分程度酸
化することにより後酸化膜２８を形成し、ゲート電極２
６Ａ，２６Ｂの表面を熱酸化膜で覆う。

【００３８】その後、図４（ＳＴ１２）示すように、フ
ォトリソグラフィ工程によりＮＭＯＳ領域にＮ型不純物
をイオン注入し、低濃度のソース・ドレイン層２９を形
成する。望ましい条件は、砒素、４０ｋｅＶ，２Ｅ１３
〜２Ｅ１４cm^-2である。

【００３９】次に、絶縁膜を堆積し、方向性プラズマエ
ッチングによりゲートおよびエミッタ電極の側面に絶縁
膜の側壁３０を形成する。この絶縁膜の堆積膜厚は５０
〜１００ｎｍが望ましく、材料としてはシリコン窒化膜
が望ましい。側壁３０の形成にあたっての方向性プラズ
マエッチングの際、ゲート電極上部、エミッタ電極上
部、ソース・ドレイン、および外部ベース領域の後酸化
膜２８は取り除かれ、多結晶シリコン、またはシリコン
基板１表面が露出する。

【００４０】そして、希弗酸等で露出したシリコン基板
１表面と多結晶シリコン表面の自然酸化膜を除去した
後、高融点金属膜３１を基板１表面に堆積する。高融点
金属としてはチタンがシリサイド化した時の抵抗値が最
も低いので適するが、ニッケル、コバルト、白金、パラ
ジウム等を用いることもある。堆積膜厚は３０〜７０ｎ
ｍが適する。

【００４１】そして、図５（ＳＴ１３）示すように、６
５０℃のアルゴンガスまたはアルゴンと窒素の混合ガス
雰囲気で３０秒アニールし、高融点金属とシリコンを反
応させ露出した基板１のシリコンおよびゲート・エミッ
タ多結晶シリコンの上部表面に６０〜１５０ｎｍのシリ
サイド層３２を形成する。この際、ゲート・エミッタ多
結晶シリコン上では、深くても多結晶シリコン膜２５多
結晶シリコン膜２２との界面でシリサイド化が停止する
ようにする。このとき、ちょうど界面で反応が停止する
ことが望ましい。このことは２５と多結晶シリコン膜２
２との界面に１ｎｍ前後のごく薄い自然酸化膜（図示し
ない）が存在するため、高融点金属膜厚を適切に選べば
比較的容易に行われる。この自然酸化膜の起源は多結晶
シリコン膜２５の堆積時、６２０℃の炉中に基板１を入
れた直後に形成されたものである。

【００４２】フィールド酸化膜１４上ないし側壁３０上
の未反応高融点金属膜を選択的に除去する。シリサイド
層はこの時エッチングされない。このために、硫酸と過
酸化水素水の混合水溶液、または水酸化アンモニウムと
過酸化水素水の混合水溶液が用いられる。未反応高融点
金属膜を配線層として利用しようとするときはフォトリ
ソグラフィ工程によって有機レジストで配線パターンを
描き、水酸化アンモニウムと過酸化水素水との混合水溶
液を用いて不要な未反応高融点金属膜を溶出させる。未
反応高融点金属膜を配線層として利用しないときはどち
らのエッチャントを用いても良い。。

【００４３】図５（ＳＴ１４）に示すように、ＮＭＯＳ
ソース・ドレイン領域とＮＰＮコレクタコンタクト領域
とに同時にＮ型不純物をイオン注入し、高濃度ソース・
ドレイン層３３およびＮＰＮコレクタコンタクト層３４
を形成する。

【００４４】続いて、ＰＭＯＳソース・ドレイン領域と
ＮＰＮ外部ベース領域とに同時にＰ型不純物をイオン注
入し、高濃度ソース・ドレイン層３５およびＮＰＮ外部
ベース層３６を形成する。

【００４５】さらに、化学蒸着法により不純物ドープし
ない二酸化シリコン膜３７を基体表面に堆積し、さらに
硼素ないし燐を高濃度にドープした二酸化シリコン膜３
８を堆積し、８００〜８５０℃の窒素雰囲気で一時間ア
ニールし、二酸化シリコン膜３８をリフローすると共に
高濃度拡散層３３〜３６の不純物を活性化する。

【００４６】その後、図６（ＳＴ１５）に示すように、
フォトリソグラフィ工程によりゲート、ソース・ドレイ
ン、エミッタ・外部ベース、コレクタコンタクト、等に
接続するための穴３９を二酸化シリコン膜３７，３８に
開け、金属膜４０を蒸着し、その不要部分をエッチング
して回路の配線を形成する。この後、表面保護膜４１を
堆積し、この表面保護膜４１にボンディングワイヤーを
接続するための穴４２を開孔する。

【００４７】上記実施例のうち工程（ＳＴ１），（ＳＴ
２）はＢＪＴの高性能化のためＮ⁺埋め込み層を形成す
る工程であるが、さほど高性能なＢＪＴを必要としない
場合には省略する。また、時には（ＳＴ５）は省略して
も多くの場合、差支えない。また、集積度がさほど大き
くない時は工程（ＳＴ４）は省略する。また、工程（Ｓ
Ｔ９）ではＰＭＯＳゲートにＰ型不純物をＮＭＯＳゲー
トにＮ型不純物を導入したが、両者ともＮ型不純物にし
て工程を削減することもできる。

【００４８】また、上記実施例では高濃度ソース・ドレ
イン拡散層の不純物導入をシリサイド反応工程の後に行
ったがシリサイド反応工程の前に導入することもありう
る。

【００４９】本発明を応用して高性能のＭＯＳキャパシ
タを形成することができる。図７に示すように、工程
（ＳＴ５）の際のコレクタコンタクト部と同時にキャパ
シタ部にもＮ型不純物を高濃度にイオン注入する。この
後、前酸化膜１６を形成し、ゲート電極２６Ｃをその上
に形成する。このようにすることで、ゲート絶縁膜を用
いた場合よりも絶縁耐圧や歩留りがよく、かつＦＥＴの
ゲート膜厚に関係なくＭＯＳキャパシタを形成できるた
め、ＦＥＴの特性に制約をつけないですむ。

【００５０】なお、上記実施例では前酸化膜厚は０．１
μｍとしたが、５０ｎｍまで薄くしてもなんら差支えな
い。

【００５１】

【発明の効果】以上説明したように本発明によれば、工
程数を増加させることなく、内部ベース上に延在するエ
ミッタ多結晶シリコン膜と内部ベース拡散層との間の絶
縁膜厚をゲート絶縁膜厚より厚くでき、これによってエ
ミッタ・ベース間容量が低減されるためバイポーラトラ
ンジスタのカットオフセット周波数を従来に比べて向上
することができる。また、ゲート絶縁膜を用いた場合よ
りも絶縁耐圧や歩留りがよく、かつＦＥＴのゲート膜厚
に関係なくＭＩＳキャパシタを形成することもできる。

【図面の簡単な説明】

【図１】本発明の一実施例としての相補型ＭＯＳＦＥＴ
とＢＪＴとを同一基板上に形成するプロセス中の工程Ｓ
Ｔ１〜ＳＴのデバイス断面図。

【図２】同プロセス中の工程ＳＴ４〜ＳＴ６のデバイス
断面図。

【図３】同プロセス中の工程ＳＴ７〜ＳＴ９のデバイス
断面図。

【図４】同プロセス中の工程ＳＴ１０〜ＳＴ１２のデバ
イス断面図。

【図５】同プロセス中の工程ＳＴ１３，ＳＴ１４のデバ
イス断面図。

【図６】同プロセス中の工程ＳＴ１５のデバイス断面
図。

【図７】本発明の他の実施例として相補型ＭＯＳＦＥＴ
とＭＩＳキャパシタとを同一基板上に形成するプロセス
を説明するためのデバイス断面図。

【符号の説明】

１Ｐ型シリコン基板２二酸化シリコン基板３Ｎ型押込み層４Ｐ型押込み層５Ｎ型エピタキシャル層６，８，９，２８，３７，３８二酸化シリコン膜７Ｐ型イオン注入層１０，１９，２２，２５多結晶シリコン膜１１，３０窒化シリコン膜１２Ｐ型チャネルストッパイオン注入層１２ＡＰ型チャネルストッパ層１３Ｎ型チャネルストッパイオン注入層１３ＡＮ型チャネルストッパ層１４フィールド酸化膜１５ディープＮ⁺拡散層１６前酸化膜１７犠牲酸化膜１８ゲート酸化膜２０内部ベースイオン注入層２１エミッタ窓２３Ｎ型多結晶シリコン層２４Ｐ型多結晶シリコン層２６ゲート電極２７エミッタ電極２９低濃度ドレイン拡散層３２チタンシリサイド層３３Ｎ型高濃度ドレイン層３３Ｎ型コレクタコンタクト拡散層３５Ｐ型高濃度ドレイン層３６外部ベース拡散層３９コンタクトホール４０金属膜４１絶縁膜４２ボンディングワイヤ接続ホール

Claims

【特許請求の範囲】

【請求項１】同一基板上に第一導電型および第二導電型
ＦＥＴと前記第二導電型電極を有する別種の素子とを形
成するにあたり、第一導電型半導体基板表面の前記第一導電型ＦＥＴの予
定領域と前記別種の素子の予定領域とに前記第二導電型
の拡散層を形成する工程と、前記基板の前記第二導電型ＦＥＴの予定領域を囲む表面
の素子間領域に前記第一導電型不純物を導入し、前記基
板表面の素子間領域に厚い第一の絶縁膜を形成する工程
と、前記基板表面の全素子領域に前記第一の絶縁膜より薄い
第二の絶縁膜を形成し、前記第二の絶縁膜における前記
第一および第二導電型ＦＥＴの素子領域上の部分を選択
的に除去する工程と、前記第二の絶縁膜より薄い、前記ＦＥＴのゲート絶縁膜
として用いる、第三の絶縁膜を前記基板表面に形成する
工程と、前記第二の絶縁膜二おける前記別種の素子の電極領域上
の部分に選択的に穴をあけて前記基板表面を露出させる
工程と、低抵抗多結晶半導体膜を前記基板表面に形成し、該多結
晶半導体膜を選択エッチングして前記第一および第二導
電型ＦＥＴのゲート電極、ならびに前記別種の素子の前
記第二導電型電極を形成する工程とを含んでいることを
特徴とする半導体装置の製造方法。
【請求項２】別種の素子が第二導電型縦型ＢＪＴでるこ
とを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】別種の素子が第二導電極を有するＭＩＳキ
ャパシタであることを特徴とする請求項１記載の半導体
装置の製造方法。