JPH05343677A - 半導体装置および製造方法 - Google Patents

Abstract

(57)【要約】 【目的】微細化に好適の高性能を有する半導体装置およ
びその製造方法を提供する。 【構成】基板内部に形成された高濃度不純物層２５０
は、ソース，ドレイン２２０領域では基板深くに位置す
るためデバイス性能を劣化させる寄生容量が小さく、ゲ
ート両脇では、基板表面付近に位置することでソース，
ドレイン間のパンチスルーを抑え、チャネルとなるゲー
ト部では、基板深くに位置する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、絶縁ゲート型電界効果
トランジスタの素子構造およびその製造方法に関する。

【０００２】

【従来の技術】絶縁ゲート型電界効果トランジスタは、
製造プロセスがシンプルなため、微細化が容易であり、
そのため、高集積化，高性能化に適応する優れた素子と
して広く用いられている。代表的な絶縁ゲート型電界効
果トランジスタであるシリコン基板上に形成されたＭＯ
Ｓ(metal oxide silicon）トランジスタでは、基板上に
酸化工程により酸化膜を形成し、高濃度に不純物をドー
ピングすることで導電化した多結晶シリコンを堆積し、
ホトレジスト法を用いて多結晶シリコン層をパターニン
グし、ゲート電極を形成し、ゲート電極をマスクにイオ
ン打ち込みすることで、ソースおよびドレイン電極を形
成することで、トランジスタをつくることができる。

【０００３】この製造工程において、トランジスタの３
端子を構成するゲート電極とソースおよびドレイン電極
が、自己整合的に形成されるため、微細化を達成するこ
とができる。

【０００４】しかし、微細化が進みソース，ドレイン間
の距離（ゲート長）が短くなると、チャネルがオフ状態
でも、ソース，ドレイン間に漏れ電流が流れるパンチス
ルーと呼ばれる現象が起こり、トランジスタのスイッチ
ング素子としての性能が劣化する問題がある。このた
め、従来技術では、基板内部の不純物濃度を高くするこ
とで、この漏れ電流を抑えることが考えられてきた。例
えば、S.M.Sze 著、フィジックス オブ セミコンダク
ター デバイシーズ(Physics of SemiconductorDevice
s)第２版，Wiley,New York，４８８頁に見られるよう
に、基板内部に高濃度層を形成することが行なわれてい
る。

【０００５】

【発明が解決しようとする課題】上記従来技術では、さ
らにチャネル長を短くするには、基板内部の高濃度不純
物層の濃度を高くし、基板表面に近付ける必要がある。
このとき、チャネル部の不純物濃度が高くなり、チャネ
ルのキャリア移動度が低下することや、トランジスタの
スイッチングの閾値が高くなりすぎること、また、この
高濃度不純物層が、ソースおよびドレインの拡散層に近
づくため、ソースおよびドレインと基板間の寄生容量が
増大する問題が生じてくる。

【０００６】本発明の目的は、パンチスルーを抑えるた
めの基板内部高濃度不純物層を形成し、かつ、チャネル
部では、キャリアの移動度の低下を避けるため、高濃度
不純物層がチャネルとなる基板表面から離れており、か
つ、寄生容量を低下させるため、高濃度層とソースおよ
びドレイン電極はさらに離れた素子構造を有する半導体
装置およびその製造方法を提供することにある。

【０００７】

【課題を解決するための手段】上記目的を達成するた
め、本発明は絶縁ゲート型電界効果トランジスタにおい
て、ゲート電極側面にゲートに比べ厚い層を自己整合的
に作り、部分的に厚さの異なる高濃度不純物層のイオン
打ち込みマスクを有する素子構造を形成し、これによ
り、チャネル部，ゲート両脇部、および、ソース，ドレ
イン部の高濃度不純物層と基板表面からの距離とをそれ
ぞれ変化させる。

【０００８】

【作用】チャネル部では、高濃度不純物層は基板内部に
あるため、基板表面の不純物濃度は低く、また、ゲート
両脇では、パンチスルーを抑える高濃度不純物層が基板
表面付近に形成され、かつ、ソース，ドレイン部では高
濃度不純物層がソース，ドレイン電極と離れているた
め、低寄生容量が実現される。

【０００９】

【実施例】図１は、本発明構造のシリコン基板上に形成
された絶縁ゲート型電界効果トランジスタの素子断面を
示すものである。

【００１０】１００はシリコン基板、１５０は素子分離
領域を形成するフィールド酸化膜層、３００はゲート電
極、２２０および２１０は不純物拡散層電極（ソースお
よびドレイン）、９３０はゲート絶縁膜、２５０は基板
中に形成された高濃度不純物層、４２０はゲート側面に
形成された、高濃度不純物層をイオン打ち込みする際の
ゲート両脇部をマスクするスペーサ層、６０１は、それ
ぞれ、ゲート，ソース，ドレインへの配線層である。基
本的トランジスタ構造およびその動作は、従来と同様で
ある。本発明構造を特徴づける高濃度不純物層２５０
は、（１）チャネル部（ゲート直下）、（２）ゲート両
脇部、（３）ソースおよびドレイン部、（４）素子分離
領域部、のそれぞれにおいて基板表面からの深さが変わ
り、課題を満たす構造が実現されている。

【００１１】図２から図１１を用いて本発明構造の製造
方法を説明する。ここでは、代表的構造としてＮＭＯＳ
ＦＥＴを用いて説明するが、不純物導電型を変えても同
様に形成できる。

【００１２】図２において、ｐ型不純物を１０¹⁵cm^-3含
むシリコン基板に、ボロンをイオン打ち込み法により１
０¹³cm^-2ドーピングし、１０５０℃のアニールを行なう
ことで、表面付近に基板に比べ約１桁濃度の高い層（ウ
ェル）を形成する。図２は基板表面付近を図示したもの
であり、基板１００はウェルを示している。ウェルを形
成してから、基板表面を熱酸化し、基板全面に１０ｎｍ
のシリコン酸化膜を形成する。ＣＶＤ(chemical vapor
deposition）法により、シリコン窒化膜を120ｎｍ堆積
し、ホトレジスト法を用いてパターニングし、異方的に
エッチングすることで、シリコン窒化膜を加工する。こ
のシリコン窒化膜をマスクに基板を熱酸化し、シリコン
窒化膜に覆われていない部分（素子分離領域）に厚さ３
００ｎｍの酸化膜１５０（フィールド酸化膜）を形成す
る。シリコン窒化膜をウェットエッチングにより除去
し、さらに、シリコン窒化膜下に形成したシリコン酸化
膜を除去したのち、熱酸化により、厚さ６ｎｍのゲート
酸化膜９３０を形成する。

【００１３】図３において、高濃度にリンをドーピング
することで導電化した多結晶シリコン層３００をＣＶＤ
法により厚さ５０ｎｍ堆積した後、ＣＶＤ法によりシリ
コン酸化膜（９４１）１０ｎｍを堆積する。さらにＣＶ
Ｄ法によりシリコン窒化膜層９４２を２００ｎｍ堆積す
る。ホトレジスト法を用いてパターニングしたレジスト
材をマスクに、シリコン窒化膜９４２，シリコン酸化膜
９４１，多結晶シリコン３００を異方的にエッチングし
てゲート電極を形成する。

【００１４】図４において、ゲートパターンに加工され
た、９４２，９４１，３００層をマスクにリンを２５ｋ
ｅＶの加速電圧で、２×１０¹³cm^-2のドーズ量でイオン
打ち込みし、低濃度拡散層電極２１０を形成する。

【００１５】図５において、ＣＶＤ法でシリコン酸化膜
４２０を１００ｎｍ堆積し、異方的にエッチングするこ
とで、ゲートパターン両脇にシリコン酸化膜スペーサ４
２０を形成する。

【００１６】図６において、ウェットエッチング法によ
り、ゲート３００上にあるシリコン窒化膜９４２を除去
する。これにより、ゲート電極部では、厚さ約５０ｎ
ｍ、ゲート両脇部では、厚さ約２００ｎｍ、素子分離領
域では、厚さ約２５０ｎｍ、そして、ソース，ドレイン
部では、基板がほぼ露出されたマスク形状を得ることが
できる。ボロンを８×１０¹³cm^-2のドーズ量で加速電圧
８０ｋｅＶでイオン打ち込みすることで、高濃度不純物
層２５０を得ることができる。このイオン打ち込みは、
打ち込み深さを、ゲート両脇に形成したマスクを通して
基板に達するように設定すれば良い。

【００１７】図７において、シリコン酸化膜９４１を異
方的なエッチングにより除去した後、スパッタ法により
チタンを堆積する。熱処理することで開口していたソー
ス，ドレイン拡散層２１０およびゲート３００上で被着
したチタンとシリコンを反応させ、チタンシリサイド層
（２２５および３１０）を形成した後、ウェットエッチ
ングにより、未反応のチタンを除去することで、選択的
にシリサイド層を形成する。

【００１８】図８において、砒素を加速電圧３０ｋｅ
Ｖ，ドーズ量１０¹⁵cm^-2でイオン打ち込みしソース，ド
レイン拡散層２２０を形成する。

【００１９】図９において、熱処理により流動性を生じ
るＣＶＤ酸化膜（ＢＰＳＧ）を３００ｎｍ堆積した後、
熱処理することで、表面が平坦化された層間絶縁層９６
０を形成する。

【００２０】図１０では層間膜９６０に各電極へのコン
タクト孔を形成する。

【００２１】さらに、図１１ではスパッタ法によりアル
ミニウムを堆積し、ホトレジスト法を用いてパターン状
に加工し、配線６０１を形成する。

【００２２】ここでは、素子分離も高濃度不純物拡散層
２５０でおこなったが、フィールドインプラ法として知
られる従来法を用いることができる。

【００２３】また、図１２に示すように、高濃度不純物
層２５０形成後、シリコン酸化物エッチングし、スペー
サ４２０を除去したのちゲート３００をマスクにイオン
打ち込みし、ソース，ドレインとなる拡散層２２０を形
成することができる。

【００２４】

【発明の効果】ゲートに自己整合的に形成された深さの
異なる高濃度不純物層により、パンチスルーを抑えなが
ら、優れたデバイス特性を得ることができる。

【図面の簡単な説明】

【図１】本発明の特徴を示す素子の断面図。

【図２】本発明の製造方法を示す第一ステップの素子の
断面図。

【図３】本発明の製造方法を示す第二ステップの素子の
断面図。

【図４】本発明の製造方法を示す第三ステップの素子の
断面図。

【図５】本発明の製造方法を示す第四ステップの素子の
断面図。

【図６】本発明の製造方法を示す第五ステップの素子の
断面図。

【図７】本発明の製造方法を示す第六ステップの素子の
断面図。

【図８】本発明の製造方法を示す第七ステップの素子の
断面図。

【図９】本発明の製造方法を示す第八ステップの素子の
断面図。

【図１０】本発明の製造方法を示す第九ステップの素子
の断面図。

【図１１】本発明の製造方法を示す第十ステップの素子
の断面図。

【図１２】その他の実施例を示す素子の断面図。

【符号の説明】

１００…シリコン基板、１５０…フィールド酸化膜、２
１０，２２０…拡散層電極、２２５，３１０…シリサイ
ド層、２５０…高濃度不純物層、３００…ゲート電極、
４２０…スペーサ層、６０１…配線層、９３０…ゲート
絶縁膜。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 武田 英次 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内

Claims (3)

【特許請求の範囲】
1. 【請求項１】半導体基板上に形成された基板の導電型と
   異なる導電型を有する不純物拡散層をソースおよびドレ
   イン電極とする絶縁ゲート型電界効果トランジスタにお
   いて、前記基板中に前記基板の不純物と同型で濃度が高
   い層をもち、不純物高濃度層と基板表面との距離が、ゲ
   ート両脇部でゲート中央部に比べて短く、前記ソース，
   ドレイン部においてゲート中央部に比べて長く形成され
   ていることを特徴とする半導体装置。
2. 【請求項２】基板面からみてゲート電極より高い絶縁物
   層をゲート電極の側面に形成し、ゲート電極と、絶縁物
   層をマスクに基板不純物と同じ導電型をもつ不純物をイ
   オン打ち込み法によりドーピングし、上記不純物高濃度
   層を形成することを特徴とする半導体装置の製造方法。
3. 【請求項３】基板面からみてゲート電極より高い絶縁物
   層をゲート電極の側面に形成し、前記ゲート電極と前記
   絶縁物層をマスクに前記基板不純物と異なる導電型を有
   する不純物をドーピングすることによりソースおよびド
   レイン電極を形成することを特徴とする半導体装置の製
   造方法。