JP2003258251A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
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- H01L21/2807—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being Si or Ge or C and their alloys except Si
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
Abstract
(57)【要約】
【課題】 微細化しても性能の劣化を抑制することを可
能にする。 【解決手段】 半導体基板に形成された第１導電型の半
導体領域２ａと、この第１導電型の半導体領域上に形成
されたゲート電極８ａと、このゲート電極直下の第１導
電型の半導体領域に形成されるチャネル領域と、このチ
ャネル領域の両側の第１導電型の半導体領域に形成され
るソースおよびドレインとなる第２導電型の第１の拡散
層１６、２０と、を備え、ゲート電極は、ポリシリコン
ゲルマニウムからなっていてかつゲルマニウムの濃度
が、ソース側およびドレイン側の内の少なくとも一方が
中央部に比べて高くなるように構成されている。
能にする。 【解決手段】 半導体基板に形成された第１導電型の半
導体領域２ａと、この第１導電型の半導体領域上に形成
されたゲート電極８ａと、このゲート電極直下の第１導
電型の半導体領域に形成されるチャネル領域と、このチ
ャネル領域の両側の第１導電型の半導体領域に形成され
るソースおよびドレインとなる第２導電型の第１の拡散
層１６、２０と、を備え、ゲート電極は、ポリシリコン
ゲルマニウムからなっていてかつゲルマニウムの濃度
が、ソース側およびドレイン側の内の少なくとも一方が
中央部に比べて高くなるように構成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、金属絶縁体半導体
電界効果トランジスタ（MISFET）を有する半導体装置お
よびその製造方法に関する。
電界効果トランジスタ（MISFET）を有する半導体装置お
よびその製造方法に関する。
【０００２】
【従来の技術】従来、ＭＩＳＦＥＴあるいはＭＯＳＦＥ
Ｔにおいては、ゲート端での電界集中によりホットキャ
リアが発生し、ゲート耐圧の信頼性が劣化することが知
られている。これを防止するために、ゲート側部を酸化
して形成されるゲート端部の絶縁膜、つまり後酸化膜を
厚くしゲート端部近傍の電界強度を緩和することがおこ
なわれている。しかし、充分な電界緩和を起こすために
は上記後酸化膜に充分な膜厚が必要である。図８に示す
ように、充分な膜厚の後酸化膜１２を形成した場合、ゲ
ート電極８ａ、８ｂをマスクとして引き続いて行われる
ｎ型のソースおよびドレイン領域２０およびｐ型のソー
スおよびドレイン領域２１よりも不純物濃度の低いｎ型
のエクステンション層１６およびｐ型のエクステンショ
ン層１７を形成するための極低加速イオン注入あるいは
プラズマを用いた不純物ドーピングを行う上において上
記後酸化膜１２が障害となっていた。なお、図８におい
て、符号１はｎ型半導体基板、符号２ａはｐ型半導体領
域、符号２ｂはｎ型半導体領域、符号４は素子分離絶縁
膜、符号６ａ，６ｂはゲート絶縁膜である。
Ｔにおいては、ゲート端での電界集中によりホットキャ
リアが発生し、ゲート耐圧の信頼性が劣化することが知
られている。これを防止するために、ゲート側部を酸化
して形成されるゲート端部の絶縁膜、つまり後酸化膜を
厚くしゲート端部近傍の電界強度を緩和することがおこ
なわれている。しかし、充分な電界緩和を起こすために
は上記後酸化膜に充分な膜厚が必要である。図８に示す
ように、充分な膜厚の後酸化膜１２を形成した場合、ゲ
ート電極８ａ、８ｂをマスクとして引き続いて行われる
ｎ型のソースおよびドレイン領域２０およびｐ型のソー
スおよびドレイン領域２１よりも不純物濃度の低いｎ型
のエクステンション層１６およびｐ型のエクステンショ
ン層１７を形成するための極低加速イオン注入あるいは
プラズマを用いた不純物ドーピングを行う上において上
記後酸化膜１２が障害となっていた。なお、図８におい
て、符号１はｎ型半導体基板、符号２ａはｐ型半導体領
域、符号２ｂはｎ型半導体領域、符号４は素子分離絶縁
膜、符号６ａ，６ｂはゲート絶縁膜である。
【０００３】また、一般にゲート電極の材料としては、
ゲート電極材料を導電化するための不純物（例えばボロ
ン）を活性化するためにポリシリコンゲルマニウムが用
いられる。図８に示すように、充分な膜厚の後酸化膜１
２を形成した場合、ポリシリコンゲルマニウムを導電化
するために導入された不純物の不活性化がゲート電極８
ａ、８ｂの側面に起こり、このため、ゲート電極の端部
３２が中央部３４に比べ高抵抗となる。特に微細なゲー
ト電極においては、上記不活性化部分のゲート電極に占
める割合が増大し、ゲート電極中に空乏層が形成され
る。これにより、トランジスタの電流駆動力の低下を引
き起こし、ＭＩＳＦＥＴの性能が劣化するという問題が
あった。
ゲート電極材料を導電化するための不純物（例えばボロ
ン）を活性化するためにポリシリコンゲルマニウムが用
いられる。図８に示すように、充分な膜厚の後酸化膜１
２を形成した場合、ポリシリコンゲルマニウムを導電化
するために導入された不純物の不活性化がゲート電極８
ａ、８ｂの側面に起こり、このため、ゲート電極の端部
３２が中央部３４に比べ高抵抗となる。特に微細なゲー
ト電極においては、上記不活性化部分のゲート電極に占
める割合が増大し、ゲート電極中に空乏層が形成され
る。これにより、トランジスタの電流駆動力の低下を引
き起こし、ＭＩＳＦＥＴの性能が劣化するという問題が
あった。
【０００４】ところでゲート電極材であるポリシリコン
ゲルマニウムは、従来用いられてきたポリシリコンより
高い不純物活性化率を有するという利点の他に次のよう
な特徴を持つ。それはポリシリコンよりもバンドギャッ
プが小さいということである。この特徴により低閾値を
実現するためにはポリシリコンを用いた場合よりも基板
不純物濃度を低下させなければならない。一般的に短チ
ャネル効果を抑制するためには基板不純物濃度は高い方
が良い。よってポリシリコンゲルマニウムをゲート電極
として用いた場合短チャネル効果によりＭＩＳＦＥＴの
性能は劣化する恐れが有る。上記問題は主にＰ型ＭＩＳ
ＦＥＴで顕著である。
ゲルマニウムは、従来用いられてきたポリシリコンより
高い不純物活性化率を有するという利点の他に次のよう
な特徴を持つ。それはポリシリコンよりもバンドギャッ
プが小さいということである。この特徴により低閾値を
実現するためにはポリシリコンを用いた場合よりも基板
不純物濃度を低下させなければならない。一般的に短チ
ャネル効果を抑制するためには基板不純物濃度は高い方
が良い。よってポリシリコンゲルマニウムをゲート電極
として用いた場合短チャネル効果によりＭＩＳＦＥＴの
性能は劣化する恐れが有る。上記問題は主にＰ型ＭＩＳ
ＦＥＴで顕著である。
【０００５】
【発明が解決しようとする課題】本発明は、上記事情を
考慮してなされたものであって、微細化しても性能の劣
化を抑制することのできる半導体装置およびその製造方
法を提供することを目的とする。
考慮してなされたものであって、微細化しても性能の劣
化を抑制することのできる半導体装置およびその製造方
法を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明の第１の態様によ
る半導体装置は、半導体基板に形成された第１導電型の
半導体領域と、この第１導電型の半導体領域上に形成さ
れたゲート電極と、このゲート電極直下の前記第１導電
型の半導体領域に形成されるチャネル領域と、このチャ
ネル領域の両側の前記第１導電型の半導体領域に形成さ
れるソースおよびドレインとなる第２導電型の第１の拡
散層と、を備え、前記ゲート電極は、ポリシリコンゲル
マニウムからなっていてかつゲルマニウムの濃度が、ソ
ース側およびドレイン側の内の少なくとも一方が中央部
に比べて高くなるように構成されていることを特徴とす
る。
る半導体装置は、半導体基板に形成された第１導電型の
半導体領域と、この第１導電型の半導体領域上に形成さ
れたゲート電極と、このゲート電極直下の前記第１導電
型の半導体領域に形成されるチャネル領域と、このチャ
ネル領域の両側の前記第１導電型の半導体領域に形成さ
れるソースおよびドレインとなる第２導電型の第１の拡
散層と、を備え、前記ゲート電極は、ポリシリコンゲル
マニウムからなっていてかつゲルマニウムの濃度が、ソ
ース側およびドレイン側の内の少なくとも一方が中央部
に比べて高くなるように構成されていることを特徴とす
る。
【０００７】また、本発明の第２の態様による半導体装
置は、半導体基板に形成された第１導電型の半導体領域
と、この第１導電型の半導体領域上に形成されたポリシ
リコンゲルマニウムからなるゲート電極と、このゲート
電極直下の前記第１導電型の半導体領域に形成されるチ
ャネル領域と、このチャネル領域の両側の前記第１導電
型の半導体領域に形成されるソースおよびドレインとな
る第２導電型の第１の拡散層と、前記ゲート電極の前記
チャネル領域側およびドレイン領域側の内の少なくとも
一方の側の側面に形成される酸化膜と、を備え、前記酸
化膜が形成された側の前記ゲート電極の側面から前記酸
化膜の膜厚にほぼ相当する前記ゲート電極の領域中のゲ
ルマニウムの濃度は、前記ゲート電極の中央部のゲルマ
ニウムの濃度の１．５乃至２倍となっていることを特徴
とする。
置は、半導体基板に形成された第１導電型の半導体領域
と、この第１導電型の半導体領域上に形成されたポリシ
リコンゲルマニウムからなるゲート電極と、このゲート
電極直下の前記第１導電型の半導体領域に形成されるチ
ャネル領域と、このチャネル領域の両側の前記第１導電
型の半導体領域に形成されるソースおよびドレインとな
る第２導電型の第１の拡散層と、前記ゲート電極の前記
チャネル領域側およびドレイン領域側の内の少なくとも
一方の側の側面に形成される酸化膜と、を備え、前記酸
化膜が形成された側の前記ゲート電極の側面から前記酸
化膜の膜厚にほぼ相当する前記ゲート電極の領域中のゲ
ルマニウムの濃度は、前記ゲート電極の中央部のゲルマ
ニウムの濃度の１．５乃至２倍となっていることを特徴
とする。
【０００８】また、本発明の第３の態様による半導体装
置は、半導体基板に形成された第１導電型の第１の半導
体領域と、この第１の半導体領域上に形成された第１の
ゲート電極と、この第１のゲート電極直下の前記第１の
半導体領域に形成される第１のチャネル領域と、この第
１のチャネル領域の両側の前記第１導電型の半導体領域
に形成されるソースおよびドレインとなる第２導電型の
第１の拡散層と、を有する第１のＭＩＳＦＥＴと、前記
半導体基板に形成されて前記第１半導体領域とは素子分
離された第２導電型の第２の半導体領域と、この第２の
半導体領域上に形成された第２のゲート電極と、この第
２のゲート電極直下の前記第２の半導体領域に形成され
る第２のチャネル領域と、この第２のチャネル領域の両
側の前記第２導電型の半導体領域に形成されるソースお
よびドレインとなる第１導電型の第２の拡散層と、を有
する第２のＭＩＳＦＥＴと、備え、前記第１および第２
のゲート電極は、ポリシリコンゲルマニウムからなって
いてかつゲルマニウムの濃度が、ソース側およびドレイ
ン側の内の少なくとも一方が中央部に比べて高くなるよ
うに構成されていることを特徴とする。
置は、半導体基板に形成された第１導電型の第１の半導
体領域と、この第１の半導体領域上に形成された第１の
ゲート電極と、この第１のゲート電極直下の前記第１の
半導体領域に形成される第１のチャネル領域と、この第
１のチャネル領域の両側の前記第１導電型の半導体領域
に形成されるソースおよびドレインとなる第２導電型の
第１の拡散層と、を有する第１のＭＩＳＦＥＴと、前記
半導体基板に形成されて前記第１半導体領域とは素子分
離された第２導電型の第２の半導体領域と、この第２の
半導体領域上に形成された第２のゲート電極と、この第
２のゲート電極直下の前記第２の半導体領域に形成され
る第２のチャネル領域と、この第２のチャネル領域の両
側の前記第２導電型の半導体領域に形成されるソースお
よびドレインとなる第１導電型の第２の拡散層と、を有
する第２のＭＩＳＦＥＴと、備え、前記第１および第２
のゲート電極は、ポリシリコンゲルマニウムからなって
いてかつゲルマニウムの濃度が、ソース側およびドレイ
ン側の内の少なくとも一方が中央部に比べて高くなるよ
うに構成されていることを特徴とする。
【０００９】また、本発明の第４の態様による半導体装
置の製造方法は、半導体基板上に形成された第１導電型
の半導体領域上に、ポリシリコンゲルマニウムを含むゲ
ート電極を形成する工程と、前記ゲート電極の片側の側
面近傍が露出するように前記ゲート電極上に選択的に第
１絶縁膜を形成する工程と、前記ゲート電極の露出して
いる片側の側面近傍のシリコンを選択的に酸化し、酸化
膜を形成する工程と、を備えたことを特徴とする。
置の製造方法は、半導体基板上に形成された第１導電型
の半導体領域上に、ポリシリコンゲルマニウムを含むゲ
ート電極を形成する工程と、前記ゲート電極の片側の側
面近傍が露出するように前記ゲート電極上に選択的に第
１絶縁膜を形成する工程と、前記ゲート電極の露出して
いる片側の側面近傍のシリコンを選択的に酸化し、酸化
膜を形成する工程と、を備えたことを特徴とする。
【００１０】また、本発明の第５の態様による半導体装
置の製造方法は、半導体基板上に形成された第１導電型
の半導体領域上に、ポリシリコンゲルマニウムを含むゲ
ート電極を形成する工程と、前記ゲート電極内のシリコ
ンを選択的に酸化し、前記ゲート電極の全面に酸化膜を
形成する工程と、を備えたことを特徴とする。
置の製造方法は、半導体基板上に形成された第１導電型
の半導体領域上に、ポリシリコンゲルマニウムを含むゲ
ート電極を形成する工程と、前記ゲート電極内のシリコ
ンを選択的に酸化し、前記ゲート電極の全面に酸化膜を
形成する工程と、を備えたことを特徴とする。
【００１１】また、本発明の第６の態様による半導体装
置は、半導体基板に形成された第１導電型の半導体領域
と、この第１導電型の半導体領域上に形成されたゲート
電極と、このゲート電極直下の前記第１導電型の半導体
領域に形成されるチャネル領域と、このチャネル領域の
両側の前記第１導電型の半導体領域に形成されるソース
およびドレインとなる第２導電型の第１の拡散層と、を
備え、前記ゲート電極は、ポリシリコンゲルマニウムか
らなっていてかつゲルマニウムの濃度が、前記ドレイン
側から前記ソース側へ向かうにつれて連続的に増大する
ように構成され、前記ゲート電極直下の前記第１導電型
の半導体領域の不純物濃度は前記ソース側から前記ドレ
イン側へ前記ゲート電極中のゲルマニウム濃度に対応し
て連続的に増大するように構成されていることを特徴と
する。
置は、半導体基板に形成された第１導電型の半導体領域
と、この第１導電型の半導体領域上に形成されたゲート
電極と、このゲート電極直下の前記第１導電型の半導体
領域に形成されるチャネル領域と、このチャネル領域の
両側の前記第１導電型の半導体領域に形成されるソース
およびドレインとなる第２導電型の第１の拡散層と、を
備え、前記ゲート電極は、ポリシリコンゲルマニウムか
らなっていてかつゲルマニウムの濃度が、前記ドレイン
側から前記ソース側へ向かうにつれて連続的に増大する
ように構成され、前記ゲート電極直下の前記第１導電型
の半導体領域の不純物濃度は前記ソース側から前記ドレ
イン側へ前記ゲート電極中のゲルマニウム濃度に対応し
て連続的に増大するように構成されていることを特徴と
する。
【００１２】また、本発明の第７の態様による半導体装
置は、半導体基板上に形成された第１導電型の半導体部
と、この第１導電型の半導体部の側面を取り囲むように
形成されるゲート電極と、このゲート電極に囲まれた前
記第１導電型の半導体部に形成されるチャネル領域と、
前記第１導電型の半導体部の上端面および下端面をそれ
ぞれ覆うように形成される第２導電型のソース層および
ドレイン層と、を備え、前記ゲート電極は、ポリシリコ
ンゲルマニウムからなっていてかつゲルマニウムの濃度
が、前記ドレイン層側から前記ソース層側に向かって増
加するように構成され、かつ前記チャネル領域中の不純
物濃度は前記ソース層側から前記ドレイン層側に向かっ
て増加するように構成されていることを特徴とする。
置は、半導体基板上に形成された第１導電型の半導体部
と、この第１導電型の半導体部の側面を取り囲むように
形成されるゲート電極と、このゲート電極に囲まれた前
記第１導電型の半導体部に形成されるチャネル領域と、
前記第１導電型の半導体部の上端面および下端面をそれ
ぞれ覆うように形成される第２導電型のソース層および
ドレイン層と、を備え、前記ゲート電極は、ポリシリコ
ンゲルマニウムからなっていてかつゲルマニウムの濃度
が、前記ドレイン層側から前記ソース層側に向かって増
加するように構成され、かつ前記チャネル領域中の不純
物濃度は前記ソース層側から前記ドレイン層側に向かっ
て増加するように構成されていることを特徴とする。
【００１３】
【発明の実施の形態】以下、本発明について、図面を参
照しながら具体的に説明する。
照しながら具体的に説明する。
【００１４】（第１実施形態）本発明の第１実施形態に
よる半導体装置を、図１を参照して説明する。この実施
形態の半導体装置は、ポリシリコンゲルマニウムからな
るゲート電極を有するＭＩＳＦＥＴを備えており、その
構成を図１（ａ）に示し、図１（ａ）に示す切断線Ａ−
Ａ’で切断した断面におけるボロン（Ｂ）とゲルマニウ
ム（Ｇｅ）の濃度分布のグラフを図１（ｂ）に示す。
よる半導体装置を、図１を参照して説明する。この実施
形態の半導体装置は、ポリシリコンゲルマニウムからな
るゲート電極を有するＭＩＳＦＥＴを備えており、その
構成を図１（ａ）に示し、図１（ａ）に示す切断線Ａ−
Ａ’で切断した断面におけるボロン（Ｂ）とゲルマニウ
ム（Ｇｅ）の濃度分布のグラフを図１（ｂ）に示す。
【００１５】この実施形態の半導体装置は、ｎチャネル
ＭＩＳＦＥＴを有し、このｎチャネルＭＩＳＦＥＴは、
素子分離絶縁膜４によって素子分離された、半導体基板
１のｐ型半導体領域２ａ上に形成されたゲート電極８ａ
と、このゲート電極８ａ直下のｐ型半導体領域２ａに形
成されるチャネル領域と、このチャネル領域の両側の上
記ｐ型半導体領域２ａに形成されるソースおよびドレイ
ンとなるｎ型の拡散層２０と、この拡散層２０と上記チ
ャネル領域との間の上記ｐ型半導体領域２ａに設けられ
上記拡散層２０よりも不純物濃度が低くかつ浅いｎ型の
拡散層（以下、エクステンション層ともいう）１６と、
ゲート電極８ａの側部に形成された絶縁物からなるゲー
ト側壁１８とを備えている。また、上記ＭＩＳＦＥＴに
おいては、ゲート電極８ａは、ポリシリコンゲルマニウ
ムからなっており、導電化するためにボロン（Ｂ）が注
入されている。このゲート電極８ａは、図１（ｂ）に示
すように、ゲルマニウムの濃度は、ドレイン側からソー
ス側に向かうに連れて連続的に増大するように構成され
ている。すなわちゲート電極８ａは、ボロンの活性化濃
度とゲルマニウムの濃度の高い部分１４がソース側に設
けられ、低い部分がドレイン側に設けられた構成となっ
ている。ゲルマニウムはｐ型の不純物（例えばボロン）
を活性化するため、ボロンの活性化濃度は、ドレイン側
からソース側に向かうに連れて連続的に増大するように
構成される。なお、ゲルマニウムの濃度の高い部分１４
とゲート側壁１８との間には、酸化膜１２が形成された
構成となっている。そして、ゲルマニウムの濃度の高い
部分１４は、酸化膜１２の膜厚にほぼ相当し、そのゲル
マニウムの濃度は、ゲート電極８ａの中央部のゲルマニ
ウムの濃度の１．５乃至２倍となっている。
ＭＩＳＦＥＴを有し、このｎチャネルＭＩＳＦＥＴは、
素子分離絶縁膜４によって素子分離された、半導体基板
１のｐ型半導体領域２ａ上に形成されたゲート電極８ａ
と、このゲート電極８ａ直下のｐ型半導体領域２ａに形
成されるチャネル領域と、このチャネル領域の両側の上
記ｐ型半導体領域２ａに形成されるソースおよびドレイ
ンとなるｎ型の拡散層２０と、この拡散層２０と上記チ
ャネル領域との間の上記ｐ型半導体領域２ａに設けられ
上記拡散層２０よりも不純物濃度が低くかつ浅いｎ型の
拡散層（以下、エクステンション層ともいう）１６と、
ゲート電極８ａの側部に形成された絶縁物からなるゲー
ト側壁１８とを備えている。また、上記ＭＩＳＦＥＴに
おいては、ゲート電極８ａは、ポリシリコンゲルマニウ
ムからなっており、導電化するためにボロン（Ｂ）が注
入されている。このゲート電極８ａは、図１（ｂ）に示
すように、ゲルマニウムの濃度は、ドレイン側からソー
ス側に向かうに連れて連続的に増大するように構成され
ている。すなわちゲート電極８ａは、ボロンの活性化濃
度とゲルマニウムの濃度の高い部分１４がソース側に設
けられ、低い部分がドレイン側に設けられた構成となっ
ている。ゲルマニウムはｐ型の不純物（例えばボロン）
を活性化するため、ボロンの活性化濃度は、ドレイン側
からソース側に向かうに連れて連続的に増大するように
構成される。なお、ゲルマニウムの濃度の高い部分１４
とゲート側壁１８との間には、酸化膜１２が形成された
構成となっている。そして、ゲルマニウムの濃度の高い
部分１４は、酸化膜１２の膜厚にほぼ相当し、そのゲル
マニウムの濃度は、ゲート電極８ａの中央部のゲルマニ
ウムの濃度の１．５乃至２倍となっている。
【００１６】また、図示してはいないが、ソースおよび
ドレイン２０上にはソース電極およびドレイン電極がそ
れぞれ設けられている。
ドレイン２０上にはソース電極およびドレイン電極がそ
れぞれ設けられている。
【００１７】以上説明したように、本実施形態において
は、ソース側のゲルマニウム濃度に比べドレイン側のゲ
ルマニウム濃度が低いため、不純物（ボロン）の活性化
濃度がドレイン側がソース側に比べて低い。このため、
高電界が印加されるドレイン近傍の領域では、ゲート電
極８ａ中に空乏層が広がることにより、空乏層容量がゲ
ート電極８ａとドレイン電極（図示せず）との間の容量
に対して直列に挿入されることになる。これにより、実
効的にゲート容量が減少し、ドレイン端での電界が緩和
されるので、ドレイン端でのゲート耐圧が劣化するのを
抑制することができる。したがって、微細化しても性能
の劣化を抑制することができる。
は、ソース側のゲルマニウム濃度に比べドレイン側のゲ
ルマニウム濃度が低いため、不純物（ボロン）の活性化
濃度がドレイン側がソース側に比べて低い。このため、
高電界が印加されるドレイン近傍の領域では、ゲート電
極８ａ中に空乏層が広がることにより、空乏層容量がゲ
ート電極８ａとドレイン電極（図示せず）との間の容量
に対して直列に挿入されることになる。これにより、実
効的にゲート容量が減少し、ドレイン端での電界が緩和
されるので、ドレイン端でのゲート耐圧が劣化するのを
抑制することができる。したがって、微細化しても性能
の劣化を抑制することができる。
【００１８】（第２実施形態）次に、本発明の第２実施
形態による半導体装置の製造方法を図２および図３を参
照して説明する。
形態による半導体装置の製造方法を図２および図３を参
照して説明する。
【００１９】まず、図２（ａ）に示すように、ｎ型半導
体基板１に絶縁体からなる素子分離４を形成し、素子分
離された領域の一方に、ｐ型不純物を注入することによ
りｐ型半導体領域２ａを形成する。これにより素子分離
された領域の他方はｎ型半導体領域２ｂとなる（図２
（ａ）参照）。続いて、ｐ型半導体領域２ａおよびｎ型
半導体領域２ｂ上にゲート絶縁膜６を形成した後、ポリ
シリコンゲルマニウム膜８を熱CVD（Chemical Vapor De
position)法により堆積する(図２（ａ）参照）。
体基板１に絶縁体からなる素子分離４を形成し、素子分
離された領域の一方に、ｐ型不純物を注入することによ
りｐ型半導体領域２ａを形成する。これにより素子分離
された領域の他方はｎ型半導体領域２ｂとなる（図２
（ａ）参照）。続いて、ｐ型半導体領域２ａおよびｎ型
半導体領域２ｂ上にゲート絶縁膜６を形成した後、ポリ
シリコンゲルマニウム膜８を熱CVD（Chemical Vapor De
position)法により堆積する(図２（ａ）参照）。
【００２０】次に、図２（ｂ）に示すように、リソグラ
フィ技術およびＲＩＥ（Reactive Ion Etching）法を用
いてポリシリコンゲルマニウム膜８をパターニングし、
半導体領域２ａ、２ｂにゲート絶縁膜６ａ、６ｂをそれ
ぞれ形成する。
フィ技術およびＲＩＥ（Reactive Ion Etching）法を用
いてポリシリコンゲルマニウム膜８をパターニングし、
半導体領域２ａ、２ｂにゲート絶縁膜６ａ、６ｂをそれ
ぞれ形成する。
【００２１】次に、図２（ｃ）に示すように、全面に酸
化材の進入をストップする材料、例えばシリコン窒化材
料からなる酸化防止膜１０を堆積する。その後、図２
（ｄ）に示すように、リソグラフィ技術を用いて酸化防
止膜１０をパターニングし、ゲート電極８ａ、８ｂのそ
れぞれの片側側面（ソース側）のみを露出させる。続い
て、図３（ａ）に示すように、ゲート電極８ａ、８ｂの
露出した片側側面を酸化して酸化膜１２を形成し、その
後、酸化防止膜１０を除去する。酸化条件をポリシリコ
ンゲルマニウム中のシリコンを選択的に酸化する条件と
することにより、ゲルマニウム濃度が、酸化膜１２で覆
われたゲート電極８ａ、８ｂ部分１４のみで上昇する
（図３（ａ）参照）。酸化膜１２の厚さは０．５ｎｍ以
上、１０ｎｍ以下とする。この酸化膜１２の厚さの上限
は、引き続き行われるソースドレインエクステンション
層１６，１７を形成する際のイオン注入を妨害しない膜
厚として設定され、下限はゲートエッジ部のゲルマニウ
ム濃度を上昇させる領域およびその濃度から決定され
る。このようにして、形成されたＭＩＳＦＥＴの場合、
堆積時のゲルマニウム濃度を２０％とした場合、上記ソ
ース端での酸化膜厚を２ｎｍとするゲート電極中のゲル
マニウム濃度はドレイン端部では２０％であるのに対
し、ソース端では端部から２ｎｍ程度まで４０％と高濃
度化する。
化材の進入をストップする材料、例えばシリコン窒化材
料からなる酸化防止膜１０を堆積する。その後、図２
（ｄ）に示すように、リソグラフィ技術を用いて酸化防
止膜１０をパターニングし、ゲート電極８ａ、８ｂのそ
れぞれの片側側面（ソース側）のみを露出させる。続い
て、図３（ａ）に示すように、ゲート電極８ａ、８ｂの
露出した片側側面を酸化して酸化膜１２を形成し、その
後、酸化防止膜１０を除去する。酸化条件をポリシリコ
ンゲルマニウム中のシリコンを選択的に酸化する条件と
することにより、ゲルマニウム濃度が、酸化膜１２で覆
われたゲート電極８ａ、８ｂ部分１４のみで上昇する
（図３（ａ）参照）。酸化膜１２の厚さは０．５ｎｍ以
上、１０ｎｍ以下とする。この酸化膜１２の厚さの上限
は、引き続き行われるソースドレインエクステンション
層１６，１７を形成する際のイオン注入を妨害しない膜
厚として設定され、下限はゲートエッジ部のゲルマニウ
ム濃度を上昇させる領域およびその濃度から決定され
る。このようにして、形成されたＭＩＳＦＥＴの場合、
堆積時のゲルマニウム濃度を２０％とした場合、上記ソ
ース端での酸化膜厚を２ｎｍとするゲート電極中のゲル
マニウム濃度はドレイン端部では２０％であるのに対
し、ソース端では端部から２ｎｍ程度まで４０％と高濃
度化する。
【００２２】次に、エクステンション層１６、１７の形
成のために不純物のイオン注入を行う（図３（ｂ）参
照）。まず、ｐチャネルＭＩＳＦＥＴの形成領域すなわ
ちｎ型半導体領域２ｂをフォトレジストパターンで覆
い、ｎチャネルＭＩＳＦＥＴの形成領域すなわちｐ型半
導体領域２ａにゲート電極８ａをマスクとしてｎ型の不
純物を注入することによりエクステンション層１６を形
成する。続いて、上記レジストパターンを除去した後、
ｎチャネルＭＩＳＦＥＴの形成領域２ａをフォトレジス
トパターンで覆い、ｐチャネルＭＩＳＦＥＴの形成領域
２ｂにゲート電極８ｂをマスクとしてｐ型の不純物を注
入することによりエクステンション層１７を形成し、そ
の後上記レジストパターンを除去する。なお、上記説明
においては、エクステンション層１６を形成した後、エ
クステンション層１７を形成したが、エクステンション
層１７を形成した後、エクステンション層１６を形成し
ても良い。
成のために不純物のイオン注入を行う（図３（ｂ）参
照）。まず、ｐチャネルＭＩＳＦＥＴの形成領域すなわ
ちｎ型半導体領域２ｂをフォトレジストパターンで覆
い、ｎチャネルＭＩＳＦＥＴの形成領域すなわちｐ型半
導体領域２ａにゲート電極８ａをマスクとしてｎ型の不
純物を注入することによりエクステンション層１６を形
成する。続いて、上記レジストパターンを除去した後、
ｎチャネルＭＩＳＦＥＴの形成領域２ａをフォトレジス
トパターンで覆い、ｐチャネルＭＩＳＦＥＴの形成領域
２ｂにゲート電極８ｂをマスクとしてｐ型の不純物を注
入することによりエクステンション層１７を形成し、そ
の後上記レジストパターンを除去する。なお、上記説明
においては、エクステンション層１６を形成した後、エ
クステンション層１７を形成したが、エクステンション
層１７を形成した後、エクステンション層１６を形成し
ても良い。
【００２３】次に、全面に絶縁物を堆積し、ＲＩＥ法を
用いてゲート電極８ａ、８ｂの側部に上記絶縁物を残す
ように上記絶縁物をエッチングすることにより、ゲート
側壁１８を形成する。（図３（ｂ）参照）。その後、ソ
ースおよびドレインとなるｎ型の拡散層２０およびｐ型
の拡散層２１を形成する（図３（ｂ）参照）。このｎ型
の拡散層２０は、ｐチャネルＭＩＳＦＥＴ形成領域２ｂ
を覆うフォトレジストパターン（図示せず）を形成した
後、ｎチャネルＭＩＳＦＥＴ形成領域２ａにゲート電極
８ａをマスクとしてｎ型不純物、例えば砒素（Ａｓ＋）
または燐（Ｐ＋）をイオン注入することにより形成され
る。その後、上記レジストパターンを除去した後、ｎチ
ャネルＭＩＳＦＥＴ形成領域２ａを覆うレジストパター
ン（図示せず）を形成し、ｐチャネルＭＩＳＦＥＴ形成
領域２ｂにゲート電極８ｂをマスクとしてｐ型不純物、
例えばボロン（Ｂ＋）をイオン注入することにより、ソ
ースおよびドレインとなるｐ型の拡散層２１を形成す
る。すなわち、拡散層２０はゲート電極８ａおよびゲー
ト側壁１８に自己整合的に形成され、拡散層２１はゲー
ト電極８ｂおよびゲート側壁１８に自己整合的に形成さ
れる。なお、上記説明においては、拡散層２０を形成し
た後、拡散層２１を形成したが、拡散層２１を形成した
後、拡散層２０を形成しても良い。
用いてゲート電極８ａ、８ｂの側部に上記絶縁物を残す
ように上記絶縁物をエッチングすることにより、ゲート
側壁１８を形成する。（図３（ｂ）参照）。その後、ソ
ースおよびドレインとなるｎ型の拡散層２０およびｐ型
の拡散層２１を形成する（図３（ｂ）参照）。このｎ型
の拡散層２０は、ｐチャネルＭＩＳＦＥＴ形成領域２ｂ
を覆うフォトレジストパターン（図示せず）を形成した
後、ｎチャネルＭＩＳＦＥＴ形成領域２ａにゲート電極
８ａをマスクとしてｎ型不純物、例えば砒素（Ａｓ＋）
または燐（Ｐ＋）をイオン注入することにより形成され
る。その後、上記レジストパターンを除去した後、ｎチ
ャネルＭＩＳＦＥＴ形成領域２ａを覆うレジストパター
ン（図示せず）を形成し、ｐチャネルＭＩＳＦＥＴ形成
領域２ｂにゲート電極８ｂをマスクとしてｐ型不純物、
例えばボロン（Ｂ＋）をイオン注入することにより、ソ
ースおよびドレインとなるｐ型の拡散層２１を形成す
る。すなわち、拡散層２０はゲート電極８ａおよびゲー
ト側壁１８に自己整合的に形成され、拡散層２１はゲー
ト電極８ｂおよびゲート側壁１８に自己整合的に形成さ
れる。なお、上記説明においては、拡散層２０を形成し
た後、拡散層２１を形成したが、拡散層２１を形成した
後、拡散層２０を形成しても良い。
【００２４】次に、既知の高速昇降温レートをもつアニ
ールを施すことによりソースおよびドレインとなる拡散
層２０、２１の活性化を行う。その後は、ニッケル、チ
タンないしは窒化チタンを積層して堆積後、アニールを
し、薬液処理により未反応の金属膜を除去することによ
り、シリコンが露出している部分のみシリサイド化する
サリサイド工程を行う。その後、絶縁膜（図示せず）を
堆積し、ＣＭＰ(Chemical Mechanical Polishing)を用
いて上記絶縁膜の平坦化を行う。続いて、リソグラフィ
技術を用いて上記絶縁膜にソースおよびドレイン２０、
２１へのコンタクトホールを開口する。その後、このコ
ンタクトホールに金属を埋め込み、ソースおよびドレイ
ン電極（図示せず）を形成し、ＭＩＳＦＥＴを完成す
る。
ールを施すことによりソースおよびドレインとなる拡散
層２０、２１の活性化を行う。その後は、ニッケル、チ
タンないしは窒化チタンを積層して堆積後、アニールを
し、薬液処理により未反応の金属膜を除去することによ
り、シリコンが露出している部分のみシリサイド化する
サリサイド工程を行う。その後、絶縁膜（図示せず）を
堆積し、ＣＭＰ(Chemical Mechanical Polishing)を用
いて上記絶縁膜の平坦化を行う。続いて、リソグラフィ
技術を用いて上記絶縁膜にソースおよびドレイン２０、
２１へのコンタクトホールを開口する。その後、このコ
ンタクトホールに金属を埋め込み、ソースおよびドレイ
ン電極（図示せず）を形成し、ＭＩＳＦＥＴを完成す
る。
【００２５】本実施形態の製造方法により製造されたＭ
ＩＳＦＥＴはソース側のゲルマニウム濃度に比べ、ドレ
イン側のゲルマニウム濃度が低くなり、不純物の活性化
濃度が低下する。そのため、高電界が印加されるドレイ
ン近傍の領域では、ゲート電極中に空乏層が広がること
により、空乏層容量がゲート電極とドレイン電極間との
容量に対して直列に挿入されることになる。これによ
り、実効的にゲート容量が減少し、ドレイン端での電界
が緩和されるため、ドレイン端でのゲート耐圧が劣化す
るのを防止することができる。本実施形態をチャネル長
が４０ｎｍ以下のＭＩＳＦＥＴの製造に適用し、上記の
ソース端の酸化膜の厚さを０．５ｎｍ以上、１０ｎｍ以
下とすると、ソース端からドレイン端に向かってゲルマ
ニウム濃度を減少させるプロファイルが可能となる。し
たがって、微細化しても、性能の劣化を抑制することが
できる。
ＩＳＦＥＴはソース側のゲルマニウム濃度に比べ、ドレ
イン側のゲルマニウム濃度が低くなり、不純物の活性化
濃度が低下する。そのため、高電界が印加されるドレイ
ン近傍の領域では、ゲート電極中に空乏層が広がること
により、空乏層容量がゲート電極とドレイン電極間との
容量に対して直列に挿入されることになる。これによ
り、実効的にゲート容量が減少し、ドレイン端での電界
が緩和されるため、ドレイン端でのゲート耐圧が劣化す
るのを防止することができる。本実施形態をチャネル長
が４０ｎｍ以下のＭＩＳＦＥＴの製造に適用し、上記の
ソース端の酸化膜の厚さを０．５ｎｍ以上、１０ｎｍ以
下とすると、ソース端からドレイン端に向かってゲルマ
ニウム濃度を減少させるプロファイルが可能となる。し
たがって、微細化しても、性能の劣化を抑制することが
できる。
【００２６】図４および図５はIEEE Transaction Elect
ron Devices, vol. 41, No.2, p228,1994に掲載されて
いたT. J. Kingらによる燐およびボロンの活性化率のゲ
ルマニウム濃度依存性を示すグラフである。このグラフ
から分かるように、４０％程度のゲルマニウム濃度まで
であるならば、ゲルマニウム濃度に対し、燐およびボロ
ンの活性化率は上昇する。このため、上記実施形態の製
造方法においては、ｎチャネルＭＩＳＦＥＴおよびｐチ
ャネルＭＩＳＦＥＴのどちらでも同様の効果が達成でき
ることになる。なお、図４においては、燐の活性化率の
ゲルマニウム濃度依存性を示すグラフを実線で示し、電
子の移動度のゲルマニウム濃度依存性を示すグラフを破
線で示す。また、図５においては、ボロンの活性化率の
ゲルマニウム濃度依存性を示すグラフを実線で示し、正
孔の移動度のゲルマニウム濃度依存性を示すグラフを破
線で示す。
ron Devices, vol. 41, No.2, p228,1994に掲載されて
いたT. J. Kingらによる燐およびボロンの活性化率のゲ
ルマニウム濃度依存性を示すグラフである。このグラフ
から分かるように、４０％程度のゲルマニウム濃度まで
であるならば、ゲルマニウム濃度に対し、燐およびボロ
ンの活性化率は上昇する。このため、上記実施形態の製
造方法においては、ｎチャネルＭＩＳＦＥＴおよびｐチ
ャネルＭＩＳＦＥＴのどちらでも同様の効果が達成でき
ることになる。なお、図４においては、燐の活性化率の
ゲルマニウム濃度依存性を示すグラフを実線で示し、電
子の移動度のゲルマニウム濃度依存性を示すグラフを破
線で示す。また、図５においては、ボロンの活性化率の
ゲルマニウム濃度依存性を示すグラフを実線で示し、正
孔の移動度のゲルマニウム濃度依存性を示すグラフを破
線で示す。
【００２７】（第３実施形態）次に、本発明の第３実施
形態による半導体装置の構成を図６に示す。この実施形
態の半導体装置は、ポリシリコンゲルマニウムからなる
ゲート電極を有するＭＩＳＦＥＴを備えており、その構
成を図６（ａ）に示し、図６（ａ）に示す切断線Ｂ−
Ｂ’で切断した断面におけるゲルマニウム（Ｇｅ）の濃
度分布のグラフを図６（ｂ）に示す。
形態による半導体装置の構成を図６に示す。この実施形
態の半導体装置は、ポリシリコンゲルマニウムからなる
ゲート電極を有するＭＩＳＦＥＴを備えており、その構
成を図６（ａ）に示し、図６（ａ）に示す切断線Ｂ−
Ｂ’で切断した断面におけるゲルマニウム（Ｇｅ）の濃
度分布のグラフを図６（ｂ）に示す。
【００２８】この実施形態の半導体装置は、ｎチャネル
ＭＩＳＦＥＴを有し、このｎチャネルＭＩＳＦＥＴは、
素子分離絶縁膜４によって素子分離された、半導体基板
１のｐ型半導体領域２ａ上に形成されたゲート電極８ａ
と、このゲート電極８ａ直下のｐ型半導体領域２ａに形
成されるチャネル領域と、このチャネル領域の両側の上
記ｐ型半導体領域２ａに形成されるソースおよびドレイ
ンとなるｎ型の拡散層２０と、この拡散層２０と上記チ
ャネル領域との間の上記ｐ型半導体領域２ａに設けられ
上記拡散層２０よりも不純物濃度が低くかつ浅いｎ型の
拡散層（以下、エクステンション層ともいう）１６と、
ゲート電極８ａの側部に形成された絶縁物からなるゲー
ト側壁１８とを備えている。また、上記ＭＩＳＦＥＴに
おいては、ゲート電極８ａは、ポリシリコンゲルマニウ
ムからなっており、導電化するためにボロン（Ｂ）が注
入されている。このゲート電極８ａは、図６（ｂ）に示
すように、ゲルマニウムの濃度は、ソースおよびドレイ
ン側からチャネル領域の中央に向かうに連れて連続的に
減少するように構成されている。すなわち、ゲート電極
８ａは、ゲルマニウムの濃度の高い部分１４がソース側
およびドレイン側ならびにゲート電極８ａの上面に設け
られ、低い部分がゲート電極８ａの中央部付近に設けら
れた構成となっている。このため、ボロンの活性化濃度
は、ソースおよびドレイン側からチャネル領域の中央に
向かうに連れて連続的に減少するように構成されてい
る。なお、ゲルマニウムの濃度の高い部分１４とゲート
側壁１８との間には、酸化膜１２が形成された構成とな
っている。そして、ゲルマニウムの濃度の高い部分１４
は、酸化膜１２の膜厚にほぼ相当し、そのゲルマニウム
の濃度は、ゲート電極８ａの中央部のそれの１．５乃至
２倍となっている。
ＭＩＳＦＥＴを有し、このｎチャネルＭＩＳＦＥＴは、
素子分離絶縁膜４によって素子分離された、半導体基板
１のｐ型半導体領域２ａ上に形成されたゲート電極８ａ
と、このゲート電極８ａ直下のｐ型半導体領域２ａに形
成されるチャネル領域と、このチャネル領域の両側の上
記ｐ型半導体領域２ａに形成されるソースおよびドレイ
ンとなるｎ型の拡散層２０と、この拡散層２０と上記チ
ャネル領域との間の上記ｐ型半導体領域２ａに設けられ
上記拡散層２０よりも不純物濃度が低くかつ浅いｎ型の
拡散層（以下、エクステンション層ともいう）１６と、
ゲート電極８ａの側部に形成された絶縁物からなるゲー
ト側壁１８とを備えている。また、上記ＭＩＳＦＥＴに
おいては、ゲート電極８ａは、ポリシリコンゲルマニウ
ムからなっており、導電化するためにボロン（Ｂ）が注
入されている。このゲート電極８ａは、図６（ｂ）に示
すように、ゲルマニウムの濃度は、ソースおよびドレイ
ン側からチャネル領域の中央に向かうに連れて連続的に
減少するように構成されている。すなわち、ゲート電極
８ａは、ゲルマニウムの濃度の高い部分１４がソース側
およびドレイン側ならびにゲート電極８ａの上面に設け
られ、低い部分がゲート電極８ａの中央部付近に設けら
れた構成となっている。このため、ボロンの活性化濃度
は、ソースおよびドレイン側からチャネル領域の中央に
向かうに連れて連続的に減少するように構成されてい
る。なお、ゲルマニウムの濃度の高い部分１４とゲート
側壁１８との間には、酸化膜１２が形成された構成とな
っている。そして、ゲルマニウムの濃度の高い部分１４
は、酸化膜１２の膜厚にほぼ相当し、そのゲルマニウム
の濃度は、ゲート電極８ａの中央部のそれの１．５乃至
２倍となっている。
【００２９】また、図示してはいないが、ソースおよび
ドレイン２０上にはソース電極およびドレイン電極がそ
れぞれ設けられている。
ドレイン２０上にはソース電極およびドレイン電極がそ
れぞれ設けられている。
【００３０】以上説明したように、本実施形態において
は、ゲート電極８ａ、８ｂは、ソース側およびドレイン
側のゲルマニウム濃度が中央部に比べ高い構成となって
いるため、不純物（ボロン）の活性化濃度がソース側お
よびドレイン側が中央部に比べて高く、ソース側および
ドレイン側が中央部に比べて低抵抗となる。これによ
り、微細化しても、不活性領域（高抵抗領域）のゲート
電極に占める割合が高くならず、ゲート電極中に空乏層
が形成されるのを抑制することが可能となり、トランジ
スタの電流駆動力が低下するのを防止することができ
る。したがって、微細化しても性能の劣化を抑制するこ
とができる。
は、ゲート電極８ａ、８ｂは、ソース側およびドレイン
側のゲルマニウム濃度が中央部に比べ高い構成となって
いるため、不純物（ボロン）の活性化濃度がソース側お
よびドレイン側が中央部に比べて高く、ソース側および
ドレイン側が中央部に比べて低抵抗となる。これによ
り、微細化しても、不活性領域（高抵抗領域）のゲート
電極に占める割合が高くならず、ゲート電極中に空乏層
が形成されるのを抑制することが可能となり、トランジ
スタの電流駆動力が低下するのを防止することができ
る。したがって、微細化しても性能の劣化を抑制するこ
とができる。
【００３１】（第４実施形態）次に、本発明の第４実施
形態による半導体装置の製造方法を図７を参照して説明
する。この実施形態の製造方法によって製造されるＭＩ
ＳＦＥＴの製造工程断面図を図７に示す。
形態による半導体装置の製造方法を図７を参照して説明
する。この実施形態の製造方法によって製造されるＭＩ
ＳＦＥＴの製造工程断面図を図７に示す。
【００３２】まず、図７（ａ）に示すように、ｎ型半導
体基板１に絶縁体からなる素子分離４を形成し、素子分
離された領域の一方に、ｐ型不純物を注入することによ
りｐ型半導体領域２ａを形成する。これにより素子分離
された領域の他方はｎ型半導体領域２ｂとなる（図７
（ａ）参照）。続いて、ｐ型半導体領域２ａおよびｎ型
半導体領域２ｂ上にゲート絶縁膜６を形成した後、ポリ
シリコンゲルマニウム膜８を熱CVD法により堆積する(図
７（ａ）参照）。
体基板１に絶縁体からなる素子分離４を形成し、素子分
離された領域の一方に、ｐ型不純物を注入することによ
りｐ型半導体領域２ａを形成する。これにより素子分離
された領域の他方はｎ型半導体領域２ｂとなる（図７
（ａ）参照）。続いて、ｐ型半導体領域２ａおよびｎ型
半導体領域２ｂ上にゲート絶縁膜６を形成した後、ポリ
シリコンゲルマニウム膜８を熱CVD法により堆積する(図
７（ａ）参照）。
【００３３】次に、図７（ｂ）に示すように、リソグラ
フィ技術およびＲＩＥ法を用いてポリシリコンゲルマニ
ウム膜８をパターニングし、半導体領域２ａ、２ｂにゲ
ート電極６ａ、６ｂをそれぞれ形成する。
フィ技術およびＲＩＥ法を用いてポリシリコンゲルマニ
ウム膜８をパターニングし、半導体領域２ａ、２ｂにゲ
ート電極６ａ、６ｂをそれぞれ形成する。
【００３４】次に、図７（ｃ）に示すように、ゲート電
極８ａ、８ｂの露出している面を選択的に酸化して酸化
膜１２を形成する。酸化条件をポリシリコンゲルマニウ
ム中のシリコンを選択的に酸化する条件とすることによ
り、ゲルマニウム濃度が、ゲート電極８ａ、８ｂの両端
部近傍およびゲート電極８ａ、８ｂの上面の酸化膜１２
で覆われたゲート電極８ａ、８ｂ部分１４のみで上昇す
る（図７（ｃ）参照）。
極８ａ、８ｂの露出している面を選択的に酸化して酸化
膜１２を形成する。酸化条件をポリシリコンゲルマニウ
ム中のシリコンを選択的に酸化する条件とすることによ
り、ゲルマニウム濃度が、ゲート電極８ａ、８ｂの両端
部近傍およびゲート電極８ａ、８ｂの上面の酸化膜１２
で覆われたゲート電極８ａ、８ｂ部分１４のみで上昇す
る（図７（ｃ）参照）。
【００３５】次に、エクステンション層１６、１７の形
成のために不純物のイオン注入を行う（図７（ｄ）参
照）。まず、ｐチャネルＭＩＳＦＥＴの形成領域すなわ
ちｎ型半導体領域２ｂをフォトレジストパターンで覆
い、ｎチャネルＭＩＳＦＥＴの形成領域すなわちｐ型半
導体領域２ａにゲート電極８ａをマスクとしてｎ型の不
純物を注入することによりエクステンション層１６を形
成する。続いて、上記レジストパターンを除去した後、
ｎチャネルＭＩＳＦＥＴの形成領域２ａをフォトレジス
トパターンで覆い、ｐチャネルＭＩＳＦＥＴの形成領域
２ｂにゲート電極８ｂをマスクとしてｐ型の不純物を注
入することによりエクステンション層１７を形成し、そ
の後上記レジストパターンを除去する。なお、上記説明
においては、エクステンション層１６を形成した後、エ
クステンション層１７を形成したが、エクステンション
層１７を形成した後、エクステンション層１６を形成し
ても良い。
成のために不純物のイオン注入を行う（図７（ｄ）参
照）。まず、ｐチャネルＭＩＳＦＥＴの形成領域すなわ
ちｎ型半導体領域２ｂをフォトレジストパターンで覆
い、ｎチャネルＭＩＳＦＥＴの形成領域すなわちｐ型半
導体領域２ａにゲート電極８ａをマスクとしてｎ型の不
純物を注入することによりエクステンション層１６を形
成する。続いて、上記レジストパターンを除去した後、
ｎチャネルＭＩＳＦＥＴの形成領域２ａをフォトレジス
トパターンで覆い、ｐチャネルＭＩＳＦＥＴの形成領域
２ｂにゲート電極８ｂをマスクとしてｐ型の不純物を注
入することによりエクステンション層１７を形成し、そ
の後上記レジストパターンを除去する。なお、上記説明
においては、エクステンション層１６を形成した後、エ
クステンション層１７を形成したが、エクステンション
層１７を形成した後、エクステンション層１６を形成し
ても良い。
【００３６】次に、全面に絶縁物を堆積し、ＲＩＥ法を
用いてゲート電極８ａ、８ｂの側部に上記絶縁物を残す
ように上記絶縁物をエッチングすることにより、ゲート
側壁１８を形成する。（図７（ｄ）参照）。このエッチ
ングによって、ゲート電極８ａ、８ｂの上面に形成され
ていた酸化膜１２は除去される。その後、ソースおよび
ドレインとなるｎ型の拡散層２０およびｐ型の拡散層２
１を形成する（図７（ｄ）参照）。このｎ型の拡散層２
０は、ｐチャネルＭＩＳＦＥＴ形成領域２ｂを覆うフォ
トレジストパターン（図示せず）を形成した後、ｎチャ
ネルＭＩＳＦＥＴ形成領域２ａにゲート電極８ａをマス
クとしてｎ型不純物、例えば砒素（Ａｓ ＋）または燐
（Ｐ＋）をイオン注入することにより形成される。その
後、上記レジストパターンを除去した後、ｎチャネルＭ
ＩＳＦＥＴ形成領域２ａを覆うレジストパターン（図示
せず）を形成し、ｐチャネルＭＩＳＦＥＴ形成領域２ｂ
にゲート電極８ｂをマスクとしてｐ型不純物、例えばボ
ロン（Ｂ＋）をイオン注入することにより、ソースおよ
びドレインとなるｐ型の拡散層２１を形成する。すなわ
ち、拡散層２０は、ゲート電極８ａおよびゲート側壁１
８に自己整合的に形成され、拡散層２１は、ゲート電極
８ｂおよびゲート側壁１８に自己整合的に形成される。
なお、上記説明においては、拡散層２０を形成した後、
拡散層２１を形成したが、拡散層２１を形成した後、拡
散層２０を形成しても良い。
用いてゲート電極８ａ、８ｂの側部に上記絶縁物を残す
ように上記絶縁物をエッチングすることにより、ゲート
側壁１８を形成する。（図７（ｄ）参照）。このエッチ
ングによって、ゲート電極８ａ、８ｂの上面に形成され
ていた酸化膜１２は除去される。その後、ソースおよび
ドレインとなるｎ型の拡散層２０およびｐ型の拡散層２
１を形成する（図７（ｄ）参照）。このｎ型の拡散層２
０は、ｐチャネルＭＩＳＦＥＴ形成領域２ｂを覆うフォ
トレジストパターン（図示せず）を形成した後、ｎチャ
ネルＭＩＳＦＥＴ形成領域２ａにゲート電極８ａをマス
クとしてｎ型不純物、例えば砒素（Ａｓ ＋）または燐
（Ｐ＋）をイオン注入することにより形成される。その
後、上記レジストパターンを除去した後、ｎチャネルＭ
ＩＳＦＥＴ形成領域２ａを覆うレジストパターン（図示
せず）を形成し、ｐチャネルＭＩＳＦＥＴ形成領域２ｂ
にゲート電極８ｂをマスクとしてｐ型不純物、例えばボ
ロン（Ｂ＋）をイオン注入することにより、ソースおよ
びドレインとなるｐ型の拡散層２１を形成する。すなわ
ち、拡散層２０は、ゲート電極８ａおよびゲート側壁１
８に自己整合的に形成され、拡散層２１は、ゲート電極
８ｂおよびゲート側壁１８に自己整合的に形成される。
なお、上記説明においては、拡散層２０を形成した後、
拡散層２１を形成したが、拡散層２１を形成した後、拡
散層２０を形成しても良い。
【００３７】次に、既知の高速昇降温レートをもつアニ
ールを施すことによりソースおよびドレインとなる拡散
層２０、２１の活性化を行う。その後は、ニッケル、チ
タンないしは窒化チタンを積層して堆積後、アニールを
し、薬液処理により未反応の金属膜を除去することによ
り、シリコンが露出している部分のみシリサイド化する
サリサイド工程を行う。その後、絶縁膜（図示せず）を
堆積し、ＣＭＰ(Chemical Mechanical Polishing)を用
いて上記絶縁膜の平坦化を行う。続いて、リソグラフィ
技術を用いて上記絶縁膜にソースおよびドレイン２０、
２１へのコンタクトホールを開口する。その後、このコ
ンタクトホールに金属を埋め込み、ソースおよびドレイ
ン電極（図示せず）を形成し、ＭＩＳＦＥＴを完成す
る。
ールを施すことによりソースおよびドレインとなる拡散
層２０、２１の活性化を行う。その後は、ニッケル、チ
タンないしは窒化チタンを積層して堆積後、アニールを
し、薬液処理により未反応の金属膜を除去することによ
り、シリコンが露出している部分のみシリサイド化する
サリサイド工程を行う。その後、絶縁膜（図示せず）を
堆積し、ＣＭＰ(Chemical Mechanical Polishing)を用
いて上記絶縁膜の平坦化を行う。続いて、リソグラフィ
技術を用いて上記絶縁膜にソースおよびドレイン２０、
２１へのコンタクトホールを開口する。その後、このコ
ンタクトホールに金属を埋め込み、ソースおよびドレイ
ン電極（図示せず）を形成し、ＭＩＳＦＥＴを完成す
る。
【００３８】以上説明したように、本実施形態において
は、ゲート電極８ａ、８ｂは、ソース側およびドレイン
側のゲルマニウム濃度が中央部に比べ高い構成となって
いるため、不純物（ボロン）の活性化濃度がソース側お
よびドレイン側が中央部に比べて高く、ソース側および
ドレイン側が中央部に比べて低抵抗となる。これによ
り、微細化しても、不活性領域（高抵抗領域）のゲート
電極に占める割合が高くならず、ゲート電極中に空乏層
が形成されるのを抑制することが可能となり、トランジ
スタの電流駆動力が低下するのを防止することができ
る。したがって、微細化しても性能の劣化を抑制するこ
とができる。
は、ゲート電極８ａ、８ｂは、ソース側およびドレイン
側のゲルマニウム濃度が中央部に比べ高い構成となって
いるため、不純物（ボロン）の活性化濃度がソース側お
よびドレイン側が中央部に比べて高く、ソース側および
ドレイン側が中央部に比べて低抵抗となる。これによ
り、微細化しても、不活性領域（高抵抗領域）のゲート
電極に占める割合が高くならず、ゲート電極中に空乏層
が形成されるのを抑制することが可能となり、トランジ
スタの電流駆動力が低下するのを防止することができ
る。したがって、微細化しても性能の劣化を抑制するこ
とができる。
【００３９】（第５実施形態）本発明の第５実施形態に
よる半導体装置を図９を参照して説明する。この実施形
態の半導体装置は、ポリシリコンゲルマニウムからなる
ゲート電極を有するＭＩＳＦＥＴを備えており、その構
成を図９（ａ）に示し、図９（ａ）に示す切断線Ａ−
Ａ’で切断した断面におけるゲルマニウム（Ｇｅ）の濃
度分布のグラフを図９（ｂ）に、図９（ａ）に示す切断
線Ｂ−Ｂ’で切断した断面におけるチャネル不純物濃度
分布のグラフ図９（ｃ）に示す。
よる半導体装置を図９を参照して説明する。この実施形
態の半導体装置は、ポリシリコンゲルマニウムからなる
ゲート電極を有するＭＩＳＦＥＴを備えており、その構
成を図９（ａ）に示し、図９（ａ）に示す切断線Ａ−
Ａ’で切断した断面におけるゲルマニウム（Ｇｅ）の濃
度分布のグラフを図９（ｂ）に、図９（ａ）に示す切断
線Ｂ−Ｂ’で切断した断面におけるチャネル不純物濃度
分布のグラフ図９（ｃ）に示す。
【００４０】この実施形態の半導体装置は、ｐチャネル
ＭＩＳＦＥＴを有し、このｐチャネルＭＩＳＦＥＴは、
素子分離絶縁膜４によって素子分離された、半導体基板
１のｎ型半導体領域２ｂ上に形成されたゲート電極８ｂ
と、このゲート電極８ｂ直下のｎ型半導体領域２ｂに形
成されるチャネル領域と、このチャネル領域の両側の上
記ｎ型半導体領域２ｂに形成されるソースおよびドレイ
ンとなるｐ型の拡散層２１と、この拡散層２１と上記チ
ャネル領域との間の上記ｎ型半導体領域２ｂに設けられ
上記拡散層２１よりも不純物濃度が低くかつ浅いｐ型の
拡散層（以下、エクステンション層ともいう）１７と、
ゲート電極８ｂの側部に形成された絶縁物からなるゲー
ト側壁１８とを備えている。
ＭＩＳＦＥＴを有し、このｐチャネルＭＩＳＦＥＴは、
素子分離絶縁膜４によって素子分離された、半導体基板
１のｎ型半導体領域２ｂ上に形成されたゲート電極８ｂ
と、このゲート電極８ｂ直下のｎ型半導体領域２ｂに形
成されるチャネル領域と、このチャネル領域の両側の上
記ｎ型半導体領域２ｂに形成されるソースおよびドレイ
ンとなるｐ型の拡散層２１と、この拡散層２１と上記チ
ャネル領域との間の上記ｎ型半導体領域２ｂに設けられ
上記拡散層２１よりも不純物濃度が低くかつ浅いｐ型の
拡散層（以下、エクステンション層ともいう）１７と、
ゲート電極８ｂの側部に形成された絶縁物からなるゲー
ト側壁１８とを備えている。
【００４１】また、上記ＭＩＳＦＥＴにおいては、ゲー
ト電極８ａは、ポリシリコンゲルマニウムからなってお
り、導電化するためにボロン（Ｂ）が注入されている。
このゲート電極８ｂにおいては、図９（ｂ）に示すよう
に、ゲルマニウムの濃度は、ドレイン側からソース側に
向かうに連れて連続的に増大するように構成されてい
る。すなわちゲート電極８ｂは、ボロンの活性化濃度と
ゲルマニウムの濃度の高い部分１４がソース側に設けら
れ、低い部分がドレイン側に設けられた構成となってい
る。ゲルマニウムはｐ型の不純物（例えばボロン）を活
性化するため、ボロンの活性化濃度は、ドレイン側から
ソース側に向かうに連れて連続的に増大するように構成
される。なお、ゲルマニウムの濃度の高い部分１４とゲ
ート側壁１８との間には、酸化膜１２が形成された構成
となっている。そして、ゲルマニウムの濃度の高い部分
１４は、酸化膜１２の膜厚にほぼ相当し、そのゲルマニ
ウムの濃度は、ゲート電極８ｂの中央部のゲルマニウム
の濃度の１．５乃至２倍となっている。
ト電極８ａは、ポリシリコンゲルマニウムからなってお
り、導電化するためにボロン（Ｂ）が注入されている。
このゲート電極８ｂにおいては、図９（ｂ）に示すよう
に、ゲルマニウムの濃度は、ドレイン側からソース側に
向かうに連れて連続的に増大するように構成されてい
る。すなわちゲート電極８ｂは、ボロンの活性化濃度と
ゲルマニウムの濃度の高い部分１４がソース側に設けら
れ、低い部分がドレイン側に設けられた構成となってい
る。ゲルマニウムはｐ型の不純物（例えばボロン）を活
性化するため、ボロンの活性化濃度は、ドレイン側から
ソース側に向かうに連れて連続的に増大するように構成
される。なお、ゲルマニウムの濃度の高い部分１４とゲ
ート側壁１８との間には、酸化膜１２が形成された構成
となっている。そして、ゲルマニウムの濃度の高い部分
１４は、酸化膜１２の膜厚にほぼ相当し、そのゲルマニ
ウムの濃度は、ゲート電極８ｂの中央部のゲルマニウム
の濃度の１．５乃至２倍となっている。
【００４２】またゲート直下のチャネル領域の不純物濃
度分布は図９（ｃ）に示すようにソース側からドレイン
側へ向かうにつれて連続的に増大するように構成されて
いる。
度分布は図９（ｃ）に示すようにソース側からドレイン
側へ向かうにつれて連続的に増大するように構成されて
いる。
【００４３】また、図示してはいないが、ソースおよび
ドレイン２１上にはソース電極およびドレイン電極がそ
れぞれ設けられている。
ドレイン２１上にはソース電極およびドレイン電極がそ
れぞれ設けられている。
【００４４】以上説明したように、本実施形態のゲート
電極８ｂにおいては、ソース側のゲルマニウム濃度に比
べドレイン側のゲルマニウム濃度が低いため、不純物
（ボロン）の活性化濃度はドレイン側よりもソース側の
方が高い。従来の構造ではゲート電極の空乏化はソース
側の方が顕著であるが、本実施形態ではソース側で高い
活性化不純物濃度ができるため、ゲート電極８ｂ中のゲ
ルマニウム濃度が高い部分１４中の空乏層の発生を抑制
し、空乏層容量による実効ゲート容量の低減を防げる。
この結果、ゲート電極８ｂの空乏化による性能の劣化を
最小限に抑えることができる。
電極８ｂにおいては、ソース側のゲルマニウム濃度に比
べドレイン側のゲルマニウム濃度が低いため、不純物
（ボロン）の活性化濃度はドレイン側よりもソース側の
方が高い。従来の構造ではゲート電極の空乏化はソース
側の方が顕著であるが、本実施形態ではソース側で高い
活性化不純物濃度ができるため、ゲート電極８ｂ中のゲ
ルマニウム濃度が高い部分１４中の空乏層の発生を抑制
し、空乏層容量による実効ゲート容量の低減を防げる。
この結果、ゲート電極８ｂの空乏化による性能の劣化を
最小限に抑えることができる。
【００４５】また本実施形態ではゲート電極中でソース
側のゲルマニウム濃度に比べドレイン側のゲルマニウム
濃度が低いことに対応してチャネル領域の不純物濃度は
ドレイン側からソース側へ連続的に低くなっている。
側のゲルマニウム濃度に比べドレイン側のゲルマニウム
濃度が低いことに対応してチャネル領域の不純物濃度は
ドレイン側からソース側へ連続的に低くなっている。
【００４６】ｐチャネルＭＩＳＦＥＴの閾値は、ゲート
電極８ｂ中ゲルマニウム濃度が高いほど増加する傾向に
あるが、ゲート電極中のゲルマニウム濃度に対応したチ
ャネル領域の不純物濃度分布を形成することにより閾値
の増加を防ぐことができる。また、ソース側からドレイ
ン側に向かってチャネル中不純物濃度が高くなっている
ため、ドレイン側拡散層の空乏層の発生を抑制すること
ができる。その結果、短チャネル効果を抑制することが
でき、微細化による性能劣化を抑制することができる。
電極８ｂ中ゲルマニウム濃度が高いほど増加する傾向に
あるが、ゲート電極中のゲルマニウム濃度に対応したチ
ャネル領域の不純物濃度分布を形成することにより閾値
の増加を防ぐことができる。また、ソース側からドレイ
ン側に向かってチャネル中不純物濃度が高くなっている
ため、ドレイン側拡散層の空乏層の発生を抑制すること
ができる。その結果、短チャネル効果を抑制することが
でき、微細化による性能劣化を抑制することができる。
【００４７】（第６実施形態）次に、本発明の第６実施
形態による半導体装置の製造方法を図１０および図１１
を参照して説明する。
形態による半導体装置の製造方法を図１０および図１１
を参照して説明する。
【００４８】まず、図１０（ａ）に示すように、ｎ型半
導体基板１に絶縁体からなる素子分離４を形成し、素子
分離された領域の一方に、ｐ型不純物を注入することに
よりｐ型半導体領域２ａを形成する。これにより素子分
離された領域の他方はｎ型半導体領域２ｂとなる（図１
０（ａ）参照）。続いて、ｐ型半導体領域２ａおよびｎ
型半導体領域２ｂ上にゲート絶縁膜６を形成した後、ポ
リシリコンゲルマニウム膜８を熱CVD（Chemical Vapor
Deposition)法により堆積する(図１０（ａ）参照）。
導体基板１に絶縁体からなる素子分離４を形成し、素子
分離された領域の一方に、ｐ型不純物を注入することに
よりｐ型半導体領域２ａを形成する。これにより素子分
離された領域の他方はｎ型半導体領域２ｂとなる（図１
０（ａ）参照）。続いて、ｐ型半導体領域２ａおよびｎ
型半導体領域２ｂ上にゲート絶縁膜６を形成した後、ポ
リシリコンゲルマニウム膜８を熱CVD（Chemical Vapor
Deposition)法により堆積する(図１０（ａ）参照）。
【００４９】次に、図１０（ｂ）に示すように、リソグ
ラフィ技術およびＲＩＥ（ReactiveIon Etching）法を
用いてポリシリコンゲルマニウム膜８をパターニング
し、半導体領域２ａ、２ｂにゲート電極６ａ、６ｂをそ
れぞれ形成する。
ラフィ技術およびＲＩＥ（ReactiveIon Etching）法を
用いてポリシリコンゲルマニウム膜８をパターニング
し、半導体領域２ａ、２ｂにゲート電極６ａ、６ｂをそ
れぞれ形成する。
【００５０】次に、図１０（ｃ）に示すように、全面に
酸化剤の進入をストップする材料、例えばシリコン窒化
材料からなる酸化防止膜１０を堆積する。その後、図１
１（ａ）に示すように、リソグラフィー技術を用いて酸
化防止膜１０をパターニングし、ゲート電極８ａ、８ｂ
のそれぞれの片側側面（ソース側）のみを露出させる。
続いて、図１１（ｂ）に示すように、ゲート電極８ａ、
８ｂの露出した片側側面を酸化して酸化膜１２を形成
し、その後、酸化防止膜１０を除去する。酸化条件をポ
リシリコンゲルマニウム中のシリコンを選択的に酸化す
る条件とすることにより、ゲルマニウム濃度が、酸化膜
１２で覆われたゲート電極８ａ、８ｂ部分１４のみで上
昇する（図１１（ｂ）参照）。酸化膜１２の厚さは０．
５ｎｍ以上、１０ｎｍ以下とする。この酸化膜１２の厚
さの上限は、引き続き行われるソースドレインエクステ
ンション層１６，１７を形成する際のイオン注入を妨害
しない膜厚として設定され、下限はゲートエッジ部のゲ
ルマニウム濃度を上昇させる領域およびその濃度から決
定される。
酸化剤の進入をストップする材料、例えばシリコン窒化
材料からなる酸化防止膜１０を堆積する。その後、図１
１（ａ）に示すように、リソグラフィー技術を用いて酸
化防止膜１０をパターニングし、ゲート電極８ａ、８ｂ
のそれぞれの片側側面（ソース側）のみを露出させる。
続いて、図１１（ｂ）に示すように、ゲート電極８ａ、
８ｂの露出した片側側面を酸化して酸化膜１２を形成
し、その後、酸化防止膜１０を除去する。酸化条件をポ
リシリコンゲルマニウム中のシリコンを選択的に酸化す
る条件とすることにより、ゲルマニウム濃度が、酸化膜
１２で覆われたゲート電極８ａ、８ｂ部分１４のみで上
昇する（図１１（ｂ）参照）。酸化膜１２の厚さは０．
５ｎｍ以上、１０ｎｍ以下とする。この酸化膜１２の厚
さの上限は、引き続き行われるソースドレインエクステ
ンション層１６，１７を形成する際のイオン注入を妨害
しない膜厚として設定され、下限はゲートエッジ部のゲ
ルマニウム濃度を上昇させる領域およびその濃度から決
定される。
【００５１】このようにして、形成されたＭＩＳＦＥＴ
の場合、堆積時のゲルマニウム濃度を２０％とした場
合、上記ソース端での酸化膜厚を２ｎｍとするゲート電
極中のゲルマニウム濃度はドレイン端部では２０％であ
るのに対し、ソース端では端部から２ｎｍ程度まで４０
％と高濃度化する。
の場合、堆積時のゲルマニウム濃度を２０％とした場
合、上記ソース端での酸化膜厚を２ｎｍとするゲート電
極中のゲルマニウム濃度はドレイン端部では２０％であ
るのに対し、ソース端では端部から２ｎｍ程度まで４０
％と高濃度化する。
【００５２】次に、エクステンション層１６、１７の形
成のために不純物のイオン注入を行う（図１１（ｃ）参
照）。まず、ｐチャネルＭＩＳＦＥＴの形成領域すなわ
ちｎ型半導体領域２ｂをフォトレジストパターンで覆
い、ｎチャネルＭＩＳＦＥＴの形成領域すなわちｐ型半
導体領域２ａにゲート電極８ａをマスクとしてｎ型の不
純物を注入することによりエクステンション層１６を形
成する。続いて、上記レジストパターンを除去した後、
ｎチャネルＭＩＳＦＥＴの形成領域２ａをフォトレジス
トパターンで覆い、ｐチャネルＭＩＳＦＥＴの形成領域
２ｂにゲート電極８ｂをマスクとしてｐ型の不純物を注
入することによりエクステンション層１７を形成する。
その後、ゲート電極８ｂをマスクにしてｎ型の不純物を
ドレイン側から斜めに注入する。このときイオン注入条
件は以下のようにして決める。
成のために不純物のイオン注入を行う（図１１（ｃ）参
照）。まず、ｐチャネルＭＩＳＦＥＴの形成領域すなわ
ちｎ型半導体領域２ｂをフォトレジストパターンで覆
い、ｎチャネルＭＩＳＦＥＴの形成領域すなわちｐ型半
導体領域２ａにゲート電極８ａをマスクとしてｎ型の不
純物を注入することによりエクステンション層１６を形
成する。続いて、上記レジストパターンを除去した後、
ｎチャネルＭＩＳＦＥＴの形成領域２ａをフォトレジス
トパターンで覆い、ｐチャネルＭＩＳＦＥＴの形成領域
２ｂにゲート電極８ｂをマスクとしてｐ型の不純物を注
入することによりエクステンション層１７を形成する。
その後、ゲート電極８ｂをマスクにしてｎ型の不純物を
ドレイン側から斜めに注入する。このときイオン注入条
件は以下のようにして決める。
【００５３】図１２はポリシリコンゲルマニウムのフラ
ットバンドからポリシリコンのフラットバンド電圧を差
し引いた差ΔＶＦＢのゲルマニウム濃度依存性を示した
ものである。図１２よりゲルマニウム濃度の増加に伴い
フラットバンド電圧は減少（絶対値としては増加）する
ことが分かる。このΔＶＦＢを補償しソースからドレイ
ンまで閾値が一定になるようにｎ型の不純物をドレイン
側から注入する。
ットバンドからポリシリコンのフラットバンド電圧を差
し引いた差ΔＶＦＢのゲルマニウム濃度依存性を示した
ものである。図１２よりゲルマニウム濃度の増加に伴い
フラットバンド電圧は減少（絶対値としては増加）する
ことが分かる。このΔＶＦＢを補償しソースからドレイ
ンまで閾値が一定になるようにｎ型の不純物をドレイン
側から注入する。
【００５４】例えばｐチャネルＭＩＳＦＥＴのチャネル
領域にＡｓを加速電圧４０ｋｅＶ、４．０×１０１２イ
オンを注入してある場合、チャネル上ポリシリコンゲル
マニウムのGe濃度に応じてAsを図１３に示されるドーズ
量でイオン注入すれば良い。
領域にＡｓを加速電圧４０ｋｅＶ、４．０×１０１２イ
オンを注入してある場合、チャネル上ポリシリコンゲル
マニウムのGe濃度に応じてAsを図１３に示されるドーズ
量でイオン注入すれば良い。
【００５５】その後、上記レジストパターンを除去す
る。なお、上記説明においては、エクステンション層１
６を形成した後、エクステンション層１７を形成した
が、エクステンション層１７を形成した後、エクステン
ション層１６を形成しても良い。
る。なお、上記説明においては、エクステンション層１
６を形成した後、エクステンション層１７を形成した
が、エクステンション層１７を形成した後、エクステン
ション層１６を形成しても良い。
【００５６】次に、全面に絶縁物を堆積し、ＲＩＥ法を
用いてゲート電極８ａ、８ｂの側部に上記絶縁物を残す
ように上記絶縁物をエッチングすることにより、ゲート
側壁１８を形成する。（図１１（ｃ）参照）。その後、
ソースおよびドレインとなるｎ型の拡散層２０およびｐ
型の拡散層２１を形成する（図１１（ｃ）参照）。この
ｎ型の拡散層２０は、ｐチャネルＭＩＳＦＥＴ形成領域
２ｂを覆うフォトレジストパターン（図示せず）を形成
した後、ｎチャネルＭＩＳＦＥＴ形成領域２ａにゲート
電極８ａをマスクとしてｎ型不純物、例えば砒素（Ａｓ
＋）または燐（Ｐ＋）をイオン注入することにより形成
される。その後、上記レジストパターンを除去した後、
ｎチャネルＭＩＳＦＥＴ形成領域２ａを覆うレジストパ
ターン（図示せず）を形成し、ｐチャネルＭＩＳＦＥＴ
形成領域２ｂにゲート電極８ｂをマスクとしてｐ型不純
物、例えばボロン（Ｂ＋）をイオン注入することによ
り、ソースおよびドレインとなるｐ型の拡散層２１を形
成する。すなわち、拡散層２０はゲート電極８ａおよび
ゲート側壁１８に自己整合的に形成され、拡散層２１は
ゲート電極８ｂおよびゲート側壁１８に自己整合的に形
成される。なお、上記説明においては、拡散層２０を形
成した後、拡散層２１を形成したが、拡散層２１を形成
した後、拡散層２０を形成しても良い。
用いてゲート電極８ａ、８ｂの側部に上記絶縁物を残す
ように上記絶縁物をエッチングすることにより、ゲート
側壁１８を形成する。（図１１（ｃ）参照）。その後、
ソースおよびドレインとなるｎ型の拡散層２０およびｐ
型の拡散層２１を形成する（図１１（ｃ）参照）。この
ｎ型の拡散層２０は、ｐチャネルＭＩＳＦＥＴ形成領域
２ｂを覆うフォトレジストパターン（図示せず）を形成
した後、ｎチャネルＭＩＳＦＥＴ形成領域２ａにゲート
電極８ａをマスクとしてｎ型不純物、例えば砒素（Ａｓ
＋）または燐（Ｐ＋）をイオン注入することにより形成
される。その後、上記レジストパターンを除去した後、
ｎチャネルＭＩＳＦＥＴ形成領域２ａを覆うレジストパ
ターン（図示せず）を形成し、ｐチャネルＭＩＳＦＥＴ
形成領域２ｂにゲート電極８ｂをマスクとしてｐ型不純
物、例えばボロン（Ｂ＋）をイオン注入することによ
り、ソースおよびドレインとなるｐ型の拡散層２１を形
成する。すなわち、拡散層２０はゲート電極８ａおよび
ゲート側壁１８に自己整合的に形成され、拡散層２１は
ゲート電極８ｂおよびゲート側壁１８に自己整合的に形
成される。なお、上記説明においては、拡散層２０を形
成した後、拡散層２１を形成したが、拡散層２１を形成
した後、拡散層２０を形成しても良い。
【００５７】次に、既知の高速昇降温レートをもつアニ
ールを施すことによりソースおよびドレインとなる拡散
層２０、２１の活性化を行う。その後は、ニッケル、チ
タンないしは窒化チタンを積層して堆積後、アニールを
し、薬液処理により未反応の金属膜を除去することによ
り、シリコンが露出している部分のみシリサイド化する
サリサイド工程を行う。その後、絶縁膜（図示せず）を
堆積し、ＣＭＰ(Chemical Mechanical Polishing)を用
いて上記絶縁膜の平坦化を行う。続いて、リソグラフィ
技術を用いて上記絶縁膜にソースおよびドレイン２０、
２１へのコンタクトホールを開口する。その後、このコ
ンタクトホールに金属を埋め込み、ソースおよびドレイ
ン電極（図示せず）を形成し、ＭＩＳＦＥＴを完成す
る。
ールを施すことによりソースおよびドレインとなる拡散
層２０、２１の活性化を行う。その後は、ニッケル、チ
タンないしは窒化チタンを積層して堆積後、アニールを
し、薬液処理により未反応の金属膜を除去することによ
り、シリコンが露出している部分のみシリサイド化する
サリサイド工程を行う。その後、絶縁膜（図示せず）を
堆積し、ＣＭＰ(Chemical Mechanical Polishing)を用
いて上記絶縁膜の平坦化を行う。続いて、リソグラフィ
技術を用いて上記絶縁膜にソースおよびドレイン２０、
２１へのコンタクトホールを開口する。その後、このコ
ンタクトホールに金属を埋め込み、ソースおよびドレイ
ン電極（図示せず）を形成し、ＭＩＳＦＥＴを完成す
る。
【００５８】本実施形態の製造方法により製造されたＭ
ＩＳＦＥＴはドレイン側のゲルマニウム濃度に比べ、ソ
ース側のゲルマニウム濃度が高くなり、ソース側の不純
物の活性化濃度はドレイン側よりも増加する。そのため
ゲート電極中のソース側の空乏層の発生を抑制し、空乏
層容量による実効ゲート容量の低減を防げる。
ＩＳＦＥＴはドレイン側のゲルマニウム濃度に比べ、ソ
ース側のゲルマニウム濃度が高くなり、ソース側の不純
物の活性化濃度はドレイン側よりも増加する。そのため
ゲート電極中のソース側の空乏層の発生を抑制し、空乏
層容量による実効ゲート容量の低減を防げる。
【００５９】この結果、ゲート電極の空乏化による性能
の劣化を抑えることができる。
の劣化を抑えることができる。
【００６０】またゲート電極中のゲルマニウム濃度の分
布に対応してチャネル領域の不純物濃度はドレイン側か
らソース側へ連続的に低くなっているため、ゲート電極
のバンドギャップの変動による閾値の増加を防ぐことが
できる。
布に対応してチャネル領域の不純物濃度はドレイン側か
らソース側へ連続的に低くなっているため、ゲート電極
のバンドギャップの変動による閾値の増加を防ぐことが
できる。
【００６１】加えて、ソース側からドレイン側に向かっ
てチャネル中不純物濃度が高くなっているため、ドレイ
ン側拡散層の空乏層の発生を抑制することができる。そ
の結果、短チャネル効果を抑制することができ、微細化
による性能劣化を抑制することができる。
てチャネル中不純物濃度が高くなっているため、ドレイ
ン側拡散層の空乏層の発生を抑制することができる。そ
の結果、短チャネル効果を抑制することができ、微細化
による性能劣化を抑制することができる。
【００６２】（第７実施形態）本発明の第７実施形態に
よる半導体装置を図１４を参照して説明する。ここでは
ｐチャネルＭＩＳＦＥＴを例にして説明する。なお、本
実施形態はｎチャネルＭＩＳＦＥＴにも適用可能であ
り、その場合は基板，チャネル，拡散層，ゲート電極の
導電型をもう一方の導電型へ入れ替えれば良い。
よる半導体装置を図１４を参照して説明する。ここでは
ｐチャネルＭＩＳＦＥＴを例にして説明する。なお、本
実施形態はｎチャネルＭＩＳＦＥＴにも適用可能であ
り、その場合は基板，チャネル，拡散層，ゲート電極の
導電型をもう一方の導電型へ入れ替えれば良い。
【００６３】本実施形態の半導体装置は、ポリシリコン
ゲルマニウムからなるゲート電極を有するＭＩＳＦＥＴ
を備えており、その構成を図１４（ａ）に示し、図１４
（ａ）に示す切断線Ａ−Ａ’で切断した断面におけるボ
ロン（Ｂ）とゲルマニウム（Ｇｅ）の濃度分布のグラフ
を図１４（ｂ）に、図１４（ａ）に示す切断線Ｂ−Ｂ
‘で切断した断面におけるチャネル不純物濃度分布のグ
ラフ図１４（ｃ）に示す。
ゲルマニウムからなるゲート電極を有するＭＩＳＦＥＴ
を備えており、その構成を図１４（ａ）に示し、図１４
（ａ）に示す切断線Ａ−Ａ’で切断した断面におけるボ
ロン（Ｂ）とゲルマニウム（Ｇｅ）の濃度分布のグラフ
を図１４（ｂ）に、図１４（ａ）に示す切断線Ｂ−Ｂ
‘で切断した断面におけるチャネル不純物濃度分布のグ
ラフ図１４（ｃ）に示す。
【００６４】本実施形態の半導体装置は素子分離絶縁膜
（図示せず）によって素子分離された、半導体基板２３
上に選択的結晶成長により形成されたｎ型のシリコンか
らなる半導体領域２６と、この半導体領域２６の上部と
下部に形成されソース及びドレインとなるｐ型の拡散層
２２及び２７と、この拡散層２２と拡散層２７との間の
上記n型半導体領域２６に設けられ、上記拡散層２２，
２７よりも不純物濃度が低いｐ型の拡散層（以下、エク
ステンション層ともいう）２８と、上記拡散層２２と拡
散層２７の間に上記半導体領域２６をゲート絶縁膜３１
を介して取り囲むように形成されるゲート電極３２と、
このゲート電極３２の上部と下部に形成された絶縁層２
４a，２４ｂとを備えている。
（図示せず）によって素子分離された、半導体基板２３
上に選択的結晶成長により形成されたｎ型のシリコンか
らなる半導体領域２６と、この半導体領域２６の上部と
下部に形成されソース及びドレインとなるｐ型の拡散層
２２及び２７と、この拡散層２２と拡散層２７との間の
上記n型半導体領域２６に設けられ、上記拡散層２２，
２７よりも不純物濃度が低いｐ型の拡散層（以下、エク
ステンション層ともいう）２８と、上記拡散層２２と拡
散層２７の間に上記半導体領域２６をゲート絶縁膜３１
を介して取り囲むように形成されるゲート電極３２と、
このゲート電極３２の上部と下部に形成された絶縁層２
４a，２４ｂとを備えている。
【００６５】また、本実施形態によるＭＩＳＦＥＴにお
いては、ゲート電極３２は、ポリシリコンゲルマニウム
からなっており、導電化するためにボロン（Ｂ）が注入
されている。このゲート電極３２は、図１４（ｂ）に示
すように、ゲルマニウムの濃度は、ドレイン側からソー
ス側に向かうに連れて連続的に増大するように構成され
ている。すなわちゲート電極３２は、ボロンの活性化濃
度とゲルマニウムの濃度の高い部分がソース側に設けら
れ、低い部分がドレイン側に設けられた構成となってい
る。ゲルマニウムはｐ型の不純物（例えばボロン）を活
性化するため、ボロンの活性化濃度は、ドレイン側から
ソース側に向かうに連れて連続的に増大するように構成
される。またＭＩＳＦＥＴの閾値を決定するチャネル領
域の不純物濃度分布は図１４（ｃ）に示すようにソース
側からドレイン側へ向かうにつれて連続的に増大するよ
うに構成されている。
いては、ゲート電極３２は、ポリシリコンゲルマニウム
からなっており、導電化するためにボロン（Ｂ）が注入
されている。このゲート電極３２は、図１４（ｂ）に示
すように、ゲルマニウムの濃度は、ドレイン側からソー
ス側に向かうに連れて連続的に増大するように構成され
ている。すなわちゲート電極３２は、ボロンの活性化濃
度とゲルマニウムの濃度の高い部分がソース側に設けら
れ、低い部分がドレイン側に設けられた構成となってい
る。ゲルマニウムはｐ型の不純物（例えばボロン）を活
性化するため、ボロンの活性化濃度は、ドレイン側から
ソース側に向かうに連れて連続的に増大するように構成
される。またＭＩＳＦＥＴの閾値を決定するチャネル領
域の不純物濃度分布は図１４（ｃ）に示すようにソース
側からドレイン側へ向かうにつれて連続的に増大するよ
うに構成されている。
【００６６】また、図示してはいないが、ソース２２お
よびドレイン２７上にはソース電極およびドレイン電極
がそれぞれ設けられている。
よびドレイン２７上にはソース電極およびドレイン電極
がそれぞれ設けられている。
【００６７】以上説明したように、本実施形態において
は、ソース側のゲルマニウム濃度に比べドレイン側のゲ
ルマニウム濃度が低いため、不純物（ボロン）の活性化
濃度はドレイン側よりもソース側の方が高い。従来の構
造ではゲート電極の空乏化はソース側の方が顕著である
が、本実施形態ではソース側で高い活性化不純物濃度が
できるため、ゲート電極３２中の空乏層の発生を抑制
し、空乏層容量による実効ゲート容量の低減を防げる。
この結果、ゲート電極の空乏化による性能の劣化を最小
限に抑えることができる。また本実施形態ではゲート電
極中でソース側のゲルマニウム濃度に比べドレイン側の
ゲルマニウム濃度が低いことに対応してチャネル領域の
不純物濃度はドレイン側からソース側へ連続的に低くな
っている。
は、ソース側のゲルマニウム濃度に比べドレイン側のゲ
ルマニウム濃度が低いため、不純物（ボロン）の活性化
濃度はドレイン側よりもソース側の方が高い。従来の構
造ではゲート電極の空乏化はソース側の方が顕著である
が、本実施形態ではソース側で高い活性化不純物濃度が
できるため、ゲート電極３２中の空乏層の発生を抑制
し、空乏層容量による実効ゲート容量の低減を防げる。
この結果、ゲート電極の空乏化による性能の劣化を最小
限に抑えることができる。また本実施形態ではゲート電
極中でソース側のゲルマニウム濃度に比べドレイン側の
ゲルマニウム濃度が低いことに対応してチャネル領域の
不純物濃度はドレイン側からソース側へ連続的に低くな
っている。
【００６８】Ｐ型ＭＩＳＦＥＴの閾値はゲート電極中ゲ
ルマニウム濃度が高いほど増加する傾向にあるが、ゲー
ト電極中のゲルマニウム濃度に対応したチャネル領域の
不純物濃度分布を形成することにより閾値の増加を防ぐ
ことができる。またソース側からドレイン側に向かって
チャネル中不純物濃度が高くなっているため、ドレイン
側拡散層の空乏層の発生を抑制することができる。その
結果、短チャネル効果を抑制することができ、微細化に
よる性能劣化を抑制することができる。
ルマニウム濃度が高いほど増加する傾向にあるが、ゲー
ト電極中のゲルマニウム濃度に対応したチャネル領域の
不純物濃度分布を形成することにより閾値の増加を防ぐ
ことができる。またソース側からドレイン側に向かって
チャネル中不純物濃度が高くなっているため、ドレイン
側拡散層の空乏層の発生を抑制することができる。その
結果、短チャネル効果を抑制することができ、微細化に
よる性能劣化を抑制することができる。
【００６９】本実施形態の半導体装置の製造工程を以下
に説明する。図１５，図１６，図１７はInternational
Electron Devices Meeting Technical Digest, p65, 20
00に掲載されていた半導体装置の製造工程を参考にして
考案した本実施形態の半導体装置の製造工程を示したも
のである。図１５乃至図１７はｐチャネルＭＩＳＦＥＴ
の製造工程を示している。ｎチャネルＭＩＳＦＥＴの製
造する場合は基板，チャネル領域，拡散層，ゲート電極
の導電型をもう一方の導電型へ入れ替えれば良い。
に説明する。図１５，図１６，図１７はInternational
Electron Devices Meeting Technical Digest, p65, 20
00に掲載されていた半導体装置の製造工程を参考にして
考案した本実施形態の半導体装置の製造工程を示したも
のである。図１５乃至図１７はｐチャネルＭＩＳＦＥＴ
の製造工程を示している。ｎチャネルＭＩＳＦＥＴの製
造する場合は基板，チャネル領域，拡散層，ゲート電極
の導電型をもう一方の導電型へ入れ替えれば良い。
【００７０】まず、図１５（ａ）に示すようにｎ型半導
体基板２３に絶縁体からなる素子分離（図示せず）を形
成し、素子分離された領域の一方にｐ型不純物を注入す
ることにより拡散層２２を形成する。拡散層２２はソー
スとして機能する。その後、拡散層２２上にボロンを含
む酸化膜（BoronSilicate Grass，以下BSG）２４ａ，酸
化膜２５，BSG膜２４ｂを順次堆積する（図１５（ｂ）
参照）。後に説明するように、酸化膜２５は後に除去さ
れゲート電極に置き換わる。酸化膜２５の膜厚がＭＩＳ
ＦＥＴのゲート長を決定する。
体基板２３に絶縁体からなる素子分離（図示せず）を形
成し、素子分離された領域の一方にｐ型不純物を注入す
ることにより拡散層２２を形成する。拡散層２２はソー
スとして機能する。その後、拡散層２２上にボロンを含
む酸化膜（BoronSilicate Grass，以下BSG）２４ａ，酸
化膜２５，BSG膜２４ｂを順次堆積する（図１５（ｂ）
参照）。後に説明するように、酸化膜２５は後に除去さ
れゲート電極に置き換わる。酸化膜２５の膜厚がＭＩＳ
ＦＥＴのゲート長を決定する。
【００７１】次に図１５（ｃ）に示すように、リソグラ
フィー技術及びＲＩＥ（ReactiveIon Etching）法を用
いてBSG膜２４ａ，２４ｂと酸化膜２５をパターニング
し拡散層２２の一部を露出させる。その後、露出したシ
リコン部をシードとして選択的にシリコンを結晶成長さ
せシリコン膜２６を形成する。このシリコンの結晶成長
はその膜厚がBSG膜２４ａ，２４ｂと酸化膜２５の各膜
厚の合計を超えるまで行う（図１５（ｃ）参照）。
フィー技術及びＲＩＥ（ReactiveIon Etching）法を用
いてBSG膜２４ａ，２４ｂと酸化膜２５をパターニング
し拡散層２２の一部を露出させる。その後、露出したシ
リコン部をシードとして選択的にシリコンを結晶成長さ
せシリコン膜２６を形成する。このシリコンの結晶成長
はその膜厚がBSG膜２４ａ，２４ｂと酸化膜２５の各膜
厚の合計を超えるまで行う（図１５（ｃ）参照）。
【００７２】次にＣＭＰ(Chemical Mechanical Polishi
ng)を用いて選択的に結晶成長したシリコン膜２６の平
坦化を行う。その後、閾値を調節するために選択的に結
晶成長したシリコン膜２６にｎ型の不純物を注入し、半
導体領域２６とする。このとき、図１６（ａ）に示すよ
うに不純物の深さ方向の濃度分布は表面側が極大となり
拡散層２２に向かって濃度が低くなるように不純物を注
入する。既知の高速昇降温レートをもつアニールを施す
ことにより注入した不純物の活性化を行う（図１６
（ａ）参照）。
ng)を用いて選択的に結晶成長したシリコン膜２６の平
坦化を行う。その後、閾値を調節するために選択的に結
晶成長したシリコン膜２６にｎ型の不純物を注入し、半
導体領域２６とする。このとき、図１６（ａ）に示すよ
うに不純物の深さ方向の濃度分布は表面側が極大となり
拡散層２２に向かって濃度が低くなるように不純物を注
入する。既知の高速昇降温レートをもつアニールを施す
ことにより注入した不純物の活性化を行う（図１６
（ａ）参照）。
【００７３】次にポリシリコンとシリコン窒化膜２９を
順次堆積する。次に、ポリシリコンにｎ型不純物を注入
し拡散層２７を形成する。この拡散層２７はドレインと
して機能する。その後シリコン窒化膜２９と拡散層２７
をリソグラフィ技術及びＲＩＥ法を用いて加工する。
順次堆積する。次に、ポリシリコンにｎ型不純物を注入
し拡散層２７を形成する。この拡散層２７はドレインと
して機能する。その後シリコン窒化膜２９と拡散層２７
をリソグラフィ技術及びＲＩＥ法を用いて加工する。
【００７４】次に熱処理を施しBSG膜中のBを半導体領域
２６中に固相拡散させ、拡散層（エクステンション層）
２８を形成する（図１６（ｂ）参照）。
２６中に固相拡散させ、拡散層（エクステンション層）
２８を形成する（図１６（ｂ）参照）。
【００７５】次にシリコン窒化膜を堆積し、ＲＩＥ法を
用いて拡散層２７とシリコン窒化膜２９の側部にシリコ
ン窒化膜を残すように上記シリコン窒化膜をエッチング
し、側壁３０を形成する（図１６（ｃ）参照）。
用いて拡散層２７とシリコン窒化膜２９の側部にシリコ
ン窒化膜を残すように上記シリコン窒化膜をエッチング
し、側壁３０を形成する（図１６（ｃ）参照）。
【００７６】次にウェットエッチングにより酸化膜２５
を除去し半導体領域２６を露出させる（図１７（ａ）参
照）。続いて、熱酸化法により、露出した半導体領域２
６の表面にゲート絶縁膜を形成する（図１７（ｂ）参
照）。その後、ボロンを含むポリシリコンゲルマニウム
３２を全面に堆積する。その際、チャネル領域下部から
上部へ向けて連続的にゲルマニウム濃度が増加するよう
に成膜する。ポリシリコンゲルマニウム３２の成膜は側
壁３０やシリコン窒化膜２９が覆われるまで行う（図１
７（ｂ）参照）。
を除去し半導体領域２６を露出させる（図１７（ａ）参
照）。続いて、熱酸化法により、露出した半導体領域２
６の表面にゲート絶縁膜を形成する（図１７（ｂ）参
照）。その後、ボロンを含むポリシリコンゲルマニウム
３２を全面に堆積する。その際、チャネル領域下部から
上部へ向けて連続的にゲルマニウム濃度が増加するよう
に成膜する。ポリシリコンゲルマニウム３２の成膜は側
壁３０やシリコン窒化膜２９が覆われるまで行う（図１
７（ｂ）参照）。
【００７７】次にシリコン窒化膜２９と側壁３０をマス
クにしてポリシリコンゲルマニウム３２を、ＲＩＥ法を
用いてエッチングしBSG膜２４ａ、２４ｂを露出させ
る。その後、ウェットエッチングによりシリコン窒化膜
２９と側壁３０を除去する（図１７（ｃ）参照）。その
後は、ニッケル、チタンないしは窒化チタンを積層して
堆積後、アニールをし、薬液処理により未反応の金属膜
を除去することにより、シリコンが露出している部分の
みシリサイド化するサリサイド工程を行う。その後、絶
縁膜（図示せず）を堆積し、ＣＭＰ(Chemical Mechanic
al Polishing)を用いて上記絶縁膜の平坦化を行う。続
いて、リソグラフィ技術を用いて上記絶縁膜にソース２
２およびドレイン２７へのコンタクトホールを開口す
る。その後、このコンタクトホールに金属を埋め込み、
ソースおよびドレイン電極（図示せず）を形成し、ＭＩ
ＳＦＥＴを完成する。
クにしてポリシリコンゲルマニウム３２を、ＲＩＥ法を
用いてエッチングしBSG膜２４ａ、２４ｂを露出させ
る。その後、ウェットエッチングによりシリコン窒化膜
２９と側壁３０を除去する（図１７（ｃ）参照）。その
後は、ニッケル、チタンないしは窒化チタンを積層して
堆積後、アニールをし、薬液処理により未反応の金属膜
を除去することにより、シリコンが露出している部分の
みシリサイド化するサリサイド工程を行う。その後、絶
縁膜（図示せず）を堆積し、ＣＭＰ(Chemical Mechanic
al Polishing)を用いて上記絶縁膜の平坦化を行う。続
いて、リソグラフィ技術を用いて上記絶縁膜にソース２
２およびドレイン２７へのコンタクトホールを開口す
る。その後、このコンタクトホールに金属を埋め込み、
ソースおよびドレイン電極（図示せず）を形成し、ＭＩ
ＳＦＥＴを完成する。
【００７８】このようにして製造された製造されたＭＩ
ＳＦＥＴはドレイン側のゲルマニウム濃度に比べ、ソー
ス側のゲルマニウム濃度が高くなり、ソース側の不純物
の活性化濃度はドレイン側よりも増加する。そのためゲ
ート電極中のソース側の空乏層の発生を抑制し、空乏層
容量による実効ゲート容量の低減を防げる。この結果、
ゲート電極の空乏化による性能の劣化を抑えることがで
きる。
ＳＦＥＴはドレイン側のゲルマニウム濃度に比べ、ソー
ス側のゲルマニウム濃度が高くなり、ソース側の不純物
の活性化濃度はドレイン側よりも増加する。そのためゲ
ート電極中のソース側の空乏層の発生を抑制し、空乏層
容量による実効ゲート容量の低減を防げる。この結果、
ゲート電極の空乏化による性能の劣化を抑えることがで
きる。
【００７９】またゲート電極中のゲルマニウム濃度の分
布に対応してチャネル領域の不純物濃度はドレイン側か
らソース側へ連続的に低くなっているため、ゲート電極
のバンドギャップの変動による閾値の増加を防ぐことが
できる。
布に対応してチャネル領域の不純物濃度はドレイン側か
らソース側へ連続的に低くなっているため、ゲート電極
のバンドギャップの変動による閾値の増加を防ぐことが
できる。
【００８０】加えて、ソース側からドレイン側に向かっ
てチャネル中不純物濃度が高くなっているため、ドレイ
ン側拡散層の空乏層の発生を抑制することができる。そ
の結果、短チャネル効果を抑制することができ、微細化
による性能劣化を抑制することができる。
てチャネル中不純物濃度が高くなっているため、ドレイ
ン側拡散層の空乏層の発生を抑制することができる。そ
の結果、短チャネル効果を抑制することができ、微細化
による性能劣化を抑制することができる。
【００８１】
【発明の効果】以上、述べたように、本発明によれば、
微細化しても性能の劣化を抑制することができる。
微細化しても性能の劣化を抑制することができる。
【図１】本発明の第１実施形態による半導体装置の構成
を示す図。
を示す図。
【図２】本発明の第２実施形態による半導体装置の製造
方法の製造工程を示す工程断面図。
方法の製造工程を示す工程断面図。
【図３】本発明の第２実施形態による半導体装置の製造
方法の製造工程を示す工程断面図。
方法の製造工程を示す工程断面図。
【図４】燐の活性化率のゲルマニウム濃度依存性を示す
グラフである。
グラフである。
【図５】ボロンの活性化率のゲルマニウム濃度依存性を
示すグラフである。
示すグラフである。
【図６】本発明の第３実施形態による半導体装置の構成
を示す図。
を示す図。
【図７】本発明の第４実施形態による半導体装置の製造
方法の製造工程を示す工程断面図。
方法の製造工程を示す工程断面図。
【図８】従来の半導体装置の構成を示す断面図。
【図９】本発明の第５実施形態による半導体装置の構成
を示す図。
を示す図。
【図１０】本発明の第６実施形態による半導体装置の製
造方法の製造工程を示す工程断面図。
造方法の製造工程を示す工程断面図。
【図１１】本発明の第６実施形態による半導体装置の製
造方法の製造工程を示す工程断面図。
造方法の製造工程を示す工程断面図。
【図１２】ポリシリコンゲルマニウムのフラットバンド
からポリシリコンのフラットバンド電圧を差し引いた差
ΔＶＦＢのゲルマニウム濃度依存性を示す図。
からポリシリコンのフラットバンド電圧を差し引いた差
ΔＶＦＢのゲルマニウム濃度依存性を示す図。
【図１３】同一閾値を実現するために必要なAsの注入量
とゲート電極中のGe濃度の関係を示す図。
とゲート電極中のGe濃度の関係を示す図。
【図１４】本発明の第７実施形態による半導体装置の構
成を示す図。
成を示す図。
【図１５】本発明の第７実施形態による半導体装置の製
造工程を示す工程断面図。
造工程を示す工程断面図。
【図１６】本発明の第７実施形態による半導体装置の製
造工程を示す工程断面図。
造工程を示す工程断面図。
【図１７】本発明の第７実施形態による半導体装置の製
造工程を示す工程断面図。
造工程を示す工程断面図。
１ 半導体基板
２ａ ｐ型半導体領域
２ｂ ｎ型半導体領域
４ 素子分離絶縁膜
６ ゲート絶縁膜
６ａ ゲート絶縁膜
６ｂ ゲート絶縁膜
８ ポリシリコンゲルマニウム膜
８ａ ゲート電極
８ｂ ゲート電極
１０ 酸化防止膜
１２ 酸化膜
１４ ゲルマニウム濃度の高い部分
１６ ｎ型のエクステンション層（拡散層）
１７ ｐ型のエクステンション層（拡散層）
１８ ゲート側壁
２０ ｎ型のソースおよびドレイン（拡散層）
２１ ｐ型のソースおよびドレイン（拡散層）
２２ ｐ型のソース（拡散層）
２３ ｎ型半導体領域
２４ａ ボロンを含む酸化膜（Boronsilicate Grass）
２４ｂ ボロンを含む酸化膜（Boronsilicate Grass）
２５ 酸化膜
２６ 選択的結晶成長で形成されたｎ型半導体領域
２７ ｐ型ポリシリコンからなるドレイン（拡散層）
２８ ｐ型のエクステンション層（拡散層）
２９ シリコン窒化膜
３０ シリコン窒化膜で形成された側壁
３１ ゲート絶縁膜
３２ ポリシリコンゲルマニウム膜
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/423
29/49
Ｆターム(参考） 4M104 BB21 BB25 BB36 BB38 DD02
DD19 DD57 DD84 DD86 FF01
FF13 GG09 GG10 GG14
5F048 AA07 AC01 AC03 BA14 BB01
BB04 BB05 BB07 BC06 BE03
BF06 BF11 DA25 DA30
5F140 AA11 AA21 AA25 AA39 AB03
BA01 BB04 BB13 BC13 BE07
BF04 BF11 BF18 BF32 BF37
BG08 BG09 BG12 BG28 BG34
BG45 BG49 BH15 BH47 BJ01
BJ08 BJ27 BK02 BK13 BK16
BK21 BK25 BK34 BK39 CB04
CB08 CE07 CF04
Claims (23)
- 【請求項１】半導体基板に形成された第１導電型の半導
体領域と、この第１導電型の半導体領域上に形成された
ゲート電極と、このゲート電極直下の前記第１導電型の
半導体領域に形成されるチャネル領域と、このチャネル
領域の両側の前記第１導電型の半導体領域に形成される
ソースおよびドレインとなる第２導電型の第１の拡散層
と、を備え、前記ゲート電極は、ポリシリコンゲルマニ
ウムからなっていてかつゲルマニウムの濃度が、ソース
側およびドレイン側の内の少なくとも一方が中央部に比
べて高くなるように構成されていることを特徴とする半
導体装置。 - 【請求項２】前記ゲート電極内の前記ゲルマニウムの濃
度は、前記ドレイン側から前記ソース側に向かうにつれ
て連続的に増大するように構成されていることを特徴と
する請求項１記載の半導体装置。 - 【請求項３】前記ゲート電極内の前記ゲルマニウムの濃
度は、前記ドレイン側および前記ソース側から前記中央
部に向かうにつれて連続的に減少するように構成されて
いることを特徴とする請求項１記載の半導体装置。 - 【請求項４】前記第１の拡散層と前記チャネル領域との
間の前記第１導電型の半導体領域に設けられ前記第１拡
散層よりも不純物濃度が低くかつ浅い第２導電型の第２
拡散層を備えたことを特徴とする請求項１乃至３のいず
れかに記載の半導体装置。 - 【請求項５】前記ゲート電極の側部に形成される絶縁物
からなるゲート側壁を備え、このゲート側壁と前記ゲー
ト電極のゲルマニウム濃度の高い側の端面との間に酸化
膜が形成されていることを特徴とする請求項１乃至４の
いずれかに記載の半導体装置。 - 【請求項６】半導体基板に形成された第１導電型の半導
体領域と、この第１導電型の半導体領域上に形成された
ポリシリコンゲルマニウムからなるゲート電極と、この
ゲト電極直下の前記第１導電型の半導体領域に形成され
るチャネル領域と、このチャネル領域の両側の前記第１
導電型の半導体領域に形成されるソースおよびドレイン
となる第２導電型の第１の拡散層と、前記ゲート電極の
前記チャネル領域側およびドレイン領域側の内の少なく
とも一方の側の側面に形成される酸化膜と、を備え、前
記酸化膜が形成された側の前記ゲート電極の側面から前
記酸化膜の膜厚にほぼ相当する前記ゲート電極の領域中
のゲルマニウムの濃度は、前記ゲート電極の中央部のゲ
ルマニウムの濃度の１．５〜２倍となっていることを特
徴とする半導体装置。 - 【請求項７】前記酸化膜は前記ゲート電極のソース側に
設けられ、前記ゲート電極内の前記ゲルマニウムの濃度
は、前記ソース側から前記ドレイン側に向かうにつれて
連続的に減少するように構成されていることを特徴とす
る請求項６記載の半導体装置。 - 【請求項８】前記ゲート電極内の前記ゲルマニウムの濃
度は、前記ドレイン側および前記ソース側から前記中央
部に向かうにつれて連続的に減少するように構成されて
いることを特徴とする請求項６記載の半導体装置。 - 【請求項９】前記第１の拡散層と前記チャネル領域との
間の前記第１導電型の半導体領域に設けられ前記第１拡
散層よりも不純物濃度が低くかつ浅い第２導電型の第２
拡散層を備えたことを特徴とする請求項６乃至８のいず
れかに記載の半導体装置。 - 【請求項１０】半導体基板に形成された第１導電型の第
１の半導体領域と、この第１の半導体領域上に形成され
た第１のゲート電極と、この第１のゲート電極直下の前
記第１の半導体領域に形成される第１のチャネル領域
と、この第１のチャネル領域の両側の前記第１導電型の
半導体領域に形成されるソースおよびドレインとなる第
２導電型の第１の拡散層と、を有する第１のＭＩＳＦＥ
Ｔと、 前記半導体基板に形成されて前記第１半導体領域とは素
子分離された第２導電型の第２の半導体領域と、この第
２の半導体領域上に形成された第２のゲート電極と、こ
の第２のゲート電極直下の前記第２の半導体領域に形成
される第２のチャネル領域と、この第２のチャネル領域
の両側の前記第２導電型の半導体領域に形成されるソー
スおよびドレインとなる第１導電型の第２の拡散層と、
を有する第２のＭＩＳＦＥＴと、 備え、前記第１および第２のゲート電極は、ポリシリコ
ンゲルマニウムからなっていてかつゲルマニウムの濃度
が、ソース側およびドレイン側の内の少なくとも一方が
中央部に比べて高くなるように構成されていることを特
徴とする半導体装置。 - 【請求項１１】前記第１および第２のゲート電極内の前
記ゲルマニウムの濃度はそれぞれ、前記ドレイン側から
前記ソース側に向かうにつれて連続的に増大するように
構成されていることを特徴とする請求項１０記載の半導
体装置。 - 【請求項１２】前記第１および第２のゲート電極内の前
記ゲルマニウムの濃度はそれぞれ、前記ドレイン側およ
び前記ソース側から前記中央部に向かうにつれて連続的
に減少するように構成されていることを特徴とする請求
項１０記載の半導体装置。 - 【請求項１３】半導体基板上に形成された第１導電型の
半導体領域上に、ポリシリコンゲルマニウムを含むゲー
ト電極を形成する工程と、前記ゲート電極の片側の側面
近傍が露出するように前記ゲート電極上に選択的に第１
絶縁膜を形成する工程と、前記ゲート電極の露出してい
る片側の側面近傍のシリコンを選択的に酸化し、酸化膜
を形成する工程と、を備えたことを特徴とする半導体装
置の製造方法。 - 【請求項１４】前記酸化膜を形成した後、第１絶縁膜を
除去し、前記ゲート電極をマスクとして前記半導体領域
に第２導電型の不純物を注入することにより第２導電型
の第１拡散層を形成する工程を備えたことを特徴とする
請求項１３記載の半導体装置の製造方法。 - 【請求項１５】前記第１拡散層を形成した後、前記ゲー
ト電極の側部に絶縁物からなるゲート側壁を形成する工
程と、前記ゲート電極および前記ゲート側壁をマスクと
して前記半導体領域に第２導電型の不純物をイオン注入
することによりソースおよびドレインとなる第２導電型
の第２拡散層を形成する工程と、を備えたことを特徴と
する請求項１３または１４記載の半導体装置の製造方
法。 - 【請求項１６】半導体基板上に形成された第１導電型の
半導体領域上に、ポリシリコンゲルマニウムを含むゲー
ト電極を形成する工程と、前記ゲート電極内のシリコン
を選択的に酸化し、前記ゲート電極の全面に酸化膜を形
成する工程と、を備えたことを特徴とする半導体装置の
製造方法。 - 【請求項１７】前記酸化膜を形成した後、前記ゲート電
極をマスクとして前記半導体領域に第２導電型の不純物
を注入することにより第２導電型の第１拡散層を形成す
る工程を備えたことを特徴とする請求項１６記載の半導
体装置の製造方法。 - 【請求項１８】前記第１拡散層を形成した後、前記ゲー
ト電極の側部に絶縁物からなるゲート側壁を形成する工
程と、前記ゲート電極および前記ゲート側壁をマスクと
して前記半導体領域に第２導電型の不純物をイオン注入
することによりソースおよびドレインとなる第２導電型
の第２拡散層を形成する工程と、を備えたことを特徴と
する請求項１６または１７記載の半導体装置の製造方
法。 - 【請求項１９】半導体基板に形成された第１導電型の半
導体領域と、この第１導電型の半導体領域上に形成され
たゲート電極と、このゲート電極直下の前記第１導電型
の半導体領域に形成されるチャネル領域と、このチャネ
ル領域の両側の前記第１導電型の半導体領域に形成され
るソースおよびドレインとなる第２導電型の第１の拡散
層と、を備え、前記ゲート電極は、ポリシリコンゲルマ
ニウムからなっていてかつゲルマニウムの濃度が、前記
ドレイン側から前記ソース側へ向かうにつれて連続的に
増大するように構成され、前記ゲート電極直下の前記第
１導電型の半導体領域の不純物濃度は前記ソース側から
前記ドレイン側へ前記ゲート電極中のゲルマニウム濃度
に対応して連続的に増大するように構成されていること
を特徴とする半導体装置。 - 【請求項２０】半導体基板上に形成された第１導電型の
半導体部と、この第１導電型の半導体部の側面を取り囲
むように形成されるゲート電極と、このゲート電極に囲
まれた前記第１導電型の半導体部に形成されるチャネル
領域と、前記第１導電型の半導体部の上端面および下端
面をそれぞれ覆うように形成される第２導電型のソース
層およびドレイン層と、を備え、前記ゲート電極は、ポ
リシリコンゲルマニウムからなっていてかつゲルマニウ
ムの濃度が、前記ドレイン層側から前記ソース層側に向
かって増加するように構成され、かつ前記チャネル領域
中の不純物濃度は前記ソース層側から前記ドレイン層側
に向かって増加するように構成されていることを特徴と
する半導体装置。 - 【請求項２１】前記ソース層は前記第１導電型の半導体
部の下端面と前記半導体基板との間に形成され、前記ド
レイン層は前記第１導電型の半導体部の上端面上に形成
されていることを特徴とする請求項２０記載の半導体装
置。 - 【請求項２２】前記ソース層と前記ゲート電極との間、
および前記ドレイン層と前記ゲート電極との間に絶縁層
が前記第１導電型の半導体部を取り囲むように形成され
ていることを特徴とする請求項２０または２１記載の半
導体装置。 - 【請求項２３】前記ソース層および前記ドレイン層と前
記チャネル領域との間の前記第１導電型の半導体部に設
けられ、前記ソース層および前記ドレイン層よりも不純
物濃度が低い第２導電型の拡散層を備えたことを特徴と
する請求項２０乃至２２のいずれかに記載の半導体装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002373954A JP2003258251A (ja) | 2001-12-26 | 2002-12-25 | 半導体装置およびその製造方法 |
| US10/420,884 US6791106B2 (en) | 2001-12-26 | 2003-04-23 | Semiconductor device and method of manufacturing the same |
| US10/917,345 US6878579B2 (en) | 2001-12-26 | 2004-08-13 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001-394215 | 2001-12-26 | ||
| JP2001394215 | 2001-12-26 | ||
| JP2002373954A JP2003258251A (ja) | 2001-12-26 | 2002-12-25 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003258251A true JP2003258251A (ja) | 2003-09-12 |
Family
ID=28677161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002373954A Pending JP2003258251A (ja) | 2001-12-26 | 2002-12-25 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003258251A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006310651A (ja) * | 2005-04-28 | 2006-11-09 | Toshiba Corp | 半導体装置の製造方法 |
| JP2009123882A (ja) * | 2007-11-14 | 2009-06-04 | Elpida Memory Inc | 半導体装置およびその製造方法 |
| JP2010272729A (ja) * | 2009-05-22 | 2010-12-02 | Furukawa Electric Co Ltd:The | 半導体素子 |
| JP2013102203A (ja) * | 2007-02-21 | 2013-05-23 | Internatl Business Mach Corp <Ibm> | 横方向に可変の仕事関数を有するゲート電極を含む半導体構造体 |
-
2002
- 2002-12-25 JP JP2002373954A patent/JP2003258251A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006310651A (ja) * | 2005-04-28 | 2006-11-09 | Toshiba Corp | 半導体装置の製造方法 |
| JP2013102203A (ja) * | 2007-02-21 | 2013-05-23 | Internatl Business Mach Corp <Ibm> | 横方向に可変の仕事関数を有するゲート電極を含む半導体構造体 |
| JP2009123882A (ja) * | 2007-11-14 | 2009-06-04 | Elpida Memory Inc | 半導体装置およびその製造方法 |
| JP2010272729A (ja) * | 2009-05-22 | 2010-12-02 | Furukawa Electric Co Ltd:The | 半導体素子 |
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