JPH07231092A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 パンチスルーの発生、ゲート抵抗の増加、ソ
ース（ドレイン）拡散層の寄生抵抗の増加、ソース（ド
レイン）拡散層と半導体基板との間の寄生容量の増加、
リーク電流の増加の問題を同時に改善できるＭＯＳ構造
を有する半導体装置およびその製造方法を提供するこ
と。 【構成】 ドレイン拡散層１０ａ、ソース拡散層１０
ｂ、ゲート絶縁膜９を有するシリコン基板１と、チャネ
ル領域を境にして二つに分離され、ＳｉＯ₂ 膜３、多結
晶シリコン膜４、ＴｉＳｉ₂ 膜５、ＳｉＮ膜６からなる
積層膜と、この積層膜の側壁に設けられ、ドレイン拡散
層１０ａ（ソース拡散層１０ｂ）、ＳｉＮ膜６に接続す
る側壁ＢＳＧ膜８ａ（８ｂ）と、側壁ＢＳＧ膜８ａ（８
ｂ）の内側に設けられ、多結晶シリコン膜４、ＴｉＳｉ
₂ 膜５に接続する側壁多結晶シリコン膜７ａ（７ｂ）
と、ゲート絶縁膜９上に設けられ、チャネル長方向にＳ
ｉＮ膜６上にまで延在するゲート電極１１とを備えてい
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置に係り、特
にＭＯＳ製造を有する半導体装置、及びその製造方法に
関する。

【０００２】

【従来の技術】近年、コンピューターや通信機器の重要
部分には、多数のトランジスタや抵抗等を電気回路を達
成するように結び付け、１チップ上に集積化して形成し
た大規模集積回路（ＬＳＩ）が多用されている。このた
め、機器全体の性能は、ＬＳＩ単体の性能と大きく結び
付いている。ＬＳＩ単体の性能向上は、集積度を高める
こと、つまり、素子の微細化により実現できる。

【０００３】図８は、従来のＭＯＳトランジスタの構造
を示す素子断面図である。ＭＯＳトランジスタの場合、
スケーリング則に従って微細化を行うと、以下のような
問題がある。

【０００４】すなわち、短チャネル効果によるパンチス
ルーの発生や、ゲート電極８６の縮小によるゲート抵抗
の増加や、ソース拡散層８３（ドレイン拡散層８５）の
寄生抵抗の増加や、ソース拡散層８３（ドレイン拡散層
８５）と半導体基板８１との間の寄生容量の増加や、リ
ーク電流の増加等の問題が顕在化する。

【０００５】また、従来ソースおよびドレインを低抵抗
化するために行われているソース、ドレインおよびゲー
ト上にシリサイド膜を形成するサリサイド工程には、シ
リサイド膜８０を厚くするとソース、ドレイン拡散層の
接合位置が近くなるため、リーク電流が増加するという
避けられない問題があった。なお、図中８２はフィール
ド酸化膜、８４はゲート酸化膜を示している。

【０００６】そこで、このような問題を軽減するために
図９に示すような構造のＭＯＳトランジスタが提案され
た。このＭＯＳトランジスタの特徴は、ゲート電極８６
がソース電極（ドレイン電極）の一部として機能する厚
い多結晶シリコン膜８７に形成された溝を介してゲート
酸化膜８４にコンタクトしていることにある。多結晶シ
リコン膜８７には不純物がドープされ、低抵抗になって
いる。また、多結晶シリコン膜８７とゲート電極８６と
は、酸化膜８８によって電気的に分離されている。

【０００７】このような構造であれば、ゲート電極８６
をチャネル長方向に大きくできるので、チャネル長が短
くなってもゲート抵抗の増加を抑制できる。また、ソー
ス拡散層８３（ドレイン拡散層８５）は、低抵抗の多結
晶シリコン膜８７を介して図示しないソース電極（ドレ
イン電極）にコンタクトすることになるので、ソース拡
散層８３（ドレイン拡散層８５）の寄生抵抗の増加を防
止できる。

【０００８】更に、ソース拡散層８３（ドレイン拡散層
８５）の形成は、多結晶シリコン膜８７を介して基板表
面にイオン注入することにより行われるので、ソース拡
散層８３（ドレイン拡散層８５）を浅く形成でき、短チ
ャネル効果によるパンチスルーを抑制できる。

【０００９】しかしながら、ソース拡散層８３（ドレイ
ン拡散層８５）の面積は図５のそれと変わらないので、
ソース拡散層８３（ドレイン拡散層８５）と半導体基板
８１との間の寄生容量、リーク電流についての問題は未
解決のままである。また、より高速のＭＯＳトランジス
タを考える場合にはソース、ドレイン電極間の電流経路
の低抵抗化が必要であり、前記低抵抗多結晶シリコン膜
８７では不十分である。

【００１０】上記寄生容量、リーク電流の問題を解決で
きるＭＯＳトランジスタとして、図１０に示す構造のも
のが提案されている。また、多結晶シリコン膜８７をパ
ターニングする際、チャネル領域に損傷が発生すること
が懸念される。

【００１１】このＭＯＳトランジスタの特徴は、フィー
ルド絶縁膜８２がチャネル長方向に長く形成され、相対
的にソース拡散層８３（ドレイン拡散層８５）がチャネ
ル長方向に短く形成されていることにある。

【００１２】このような構造であれば、ソース拡散層８
３（ドレイン拡散層８５）の面積が小さくなり、ソース
拡散層８３（ドレイン拡散層８５）と半導体基板８１と
の間の寄生容量の増加や、リーク電流の増加を防止でき
る。

【００１３】しかしながら、ゲート電極８６の大きさや
ソース拡散層８３（ドレイン拡散層８５）の深さは、図
８のそれと変わらないので、パンチスルーや、ゲート抵
抗の問題を解決できない。

【００１４】

【発明が解決しようとする課題】上述の如く、ＭＯＳト
ランジスタの微細化を進めると、短チャネル効果による
パンチスルーの発生（第１の問題）、ゲート電極の縮小
化によるゲート抵抗の増加（第２の問題）や、ソース拡
散層（ドレイン拡散層）の寄生抵抗の増加（第３の問
題）、ソース拡散層（ドレイン拡散層）と半導体基板と
の間の寄生容量の増加（第４の問題）、リーク電流の増
加（第５の問題）という問題があった。

【００１５】しかしながら、第１の問題、第２の問題、
第３の問題を解決できる構造のＭＯＳトランジスタや、
第４の問題、第５の問題を解決できる構造のＭＯＳトラ
ンジスタは提案されていたが、第１〜第５の問題を全て
解決できる構造のＭＯＳトランジスタは提案されていな
かった。

【００１６】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、上記五つの問題を全て
解決できるＭＯＳ構造を有する半導体装置およびその製
造方法を提供することにある。

【００１７】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体装置は、半導体基板の表面に形成
されたソース拡散層およびドレイン拡散層と、前記ソー
ス拡散層と前記ドレイン拡散層との間のチャネル領域上
に設けられたゲート絶縁膜と、前記半導体基板の表面側
から順に、下部絶縁膜、低抵抗膜、上部絶縁膜が積層さ
れてなり、前記ソース拡散層、前記ドレイン拡散層およ
び前記チャネル領域上に開口を有する積層膜と、前記開
口の側壁に設けられ、前記ドレイン拡散層とドレイン側
の前記低抵抗膜とにコンタクトする第１の側壁低抵抗
膜、並びに前記開口の側壁に設けられ、前記ソース拡散
層とソース側の前記低抵抗膜とにコンタクトする第２の
側壁低抵抗膜と、前記第１および第２の側壁低抵抗膜の
側壁に設けられ、前記第１および第２の側壁低抵抗膜の
表面をそれぞれ被覆する第１の側壁絶縁膜および第２の
側壁絶縁膜と、前記ゲート絶縁膜上に設けられ、チャネ
ル長方向において前記上部絶縁膜上にまで延在するゲー
ト電極とを備えていることを特徴とする。

【００１８】また、上記目的を達成するために本発明の
半導体装置の製造方法は、半導体基板上に下部絶縁膜、
低抵抗膜および上部絶縁膜を順次堆積する工程と、これ
らの上部絶縁膜、低抵抗膜、下部絶縁膜をエッチング加
工し、開口溝を形成する工程と、開口溝の低抵抗膜の両
側壁にそれぞれ第１の側壁低抵抗膜および第２の側壁低
抵抗膜を形成する工程と、これら第１および第２の側壁
低抵抗膜の表面を、それぞれ被覆する第１および第２の
側壁絶縁膜を形成する工程と、基板の表面にソース拡散
層およびドレイン拡散層を形成する工程と、開口溝の露
出した基板表面に、ゲート絶縁膜を形成する工程と、こ
のゲート絶縁膜上に設けられ、チャネル長方向におい
て、前記上部絶縁膜上にまで延在するゲート電極を形成
する工程とを具備することを特徴とする。

【００１９】

【作用】本発明によれば、ドレイン拡散層（ソース拡散
層）は第１（第２）の側壁低抵抗膜、第１（第２）の側
壁絶縁膜にコンタクトしている。このため、例えば、第
１（第２）の側壁低抵抗膜や第１（第２）の側壁絶縁膜
中に不純物を含ませ、熱拡散等によりドレイン拡散層
（ソース拡散層）を形成できる。このドレイン拡散層
（ソース拡散層）の深さは、拡散温度や拡散時間等によ
り抑制できるので、ドレイン拡散層（ソース拡散層）を
浅く形成できる。したがって、短チャネル効果によるパ
ンチスルー（第１の問題）を抑制できる。

【００２０】また、ドレイン拡散層（ソース拡散層）が
浅くなっても、ドレイン拡散層（ソース拡散層）は第１
（第２）の側壁低抵抗膜を介して低抵抗膜にコンタクト
しているので、ドレイン拡散層（ソース拡散層）の寄生
抵抗が増加するという問題（第３の問題）はない。

【００２１】更に、ドレイン拡散層（ソース拡散層）の
面積は、拡散源である第１（第２）の側壁低抵抗膜、第
１（第２）の側壁絶縁膜の厚さなどを抑制することによ
り小さくできる。したがって、リーク電流の増加（第５
の問題）、ソース拡散層（ドレイン拡散層）と半導体基
板との間の寄生容量の増加（第４の問題）を小さくでき
る。

【００２２】更に、低抵抗膜は第１の高融点金属シリサ
イド膜と多結晶シリサイド膜とすると、十分に低抵抗に
できると同時に、下部絶縁膜を備えることによりサリサ
イド工程特有のシリサイド膜を厚膜化した時のリーク電
流の問題が解決できる。

【００２３】更に、前記開口溝の側壁を第１の高融点金
属シリサイド膜および第２の高融点金属シリサイド膜と
することで、より電流経路の抵抗を下げることができ、
高速化を図れる。

【００２４】更にまた、第２の高融点金属シリサイド膜
に耐弗酸性の膜を用いることで第１の高融点金属シリサ
イド膜は耐弗酸か否かにかかわらず、抵抗が特に低い膜
を用いることが可能となる。

【００２５】更に、ゲート電極は、上部絶縁膜上にまで
延在しているので、ゲート電極の縮小化によってチャネ
ル長が短くなってもゲート抵抗が増加（第２の問題）す
るのを防止できる。特にチャネル長方向について上部絶
縁膜上にまで延在していることが好ましい。

【００２６】更に、低抵抗膜が下部絶縁膜上に存在する
ため、下部絶縁膜により素子を分離することが可能であ
る。よって、図５，６，７に示す従来の構造より製造プ
ロセスを短縮することができるようになる。

【００２７】

【実施例】以下、図面を参照しながら実施例を説明す
る。図１，図２は、本発明の第１の実施例に係るＭＯＳ
トランジスタの製造方法を示す工程断面図である。

【００２８】先ず、図１（ａ）に示すように、シリコン
基板１上にフィールド酸化膜２を形成し、シリコン基板
１の表面を素子形成領域と素子分離領域とに区分する。
次に図１（ｂ）に示すように、全面に厚さ１００ｎｍの
ＳｉＯ₂ 膜３、厚さ２００ｎｍ、ボロン濃度５×１０²⁰
ｃｍ^-3の多結晶シリコン膜４を順次形成する。ボロンの
導入は、多結晶シリコン膜４の堆積と同時に行ってもよ
いし、或いはアンドープの多結晶シリコン膜４の堆積後
に、イオン注入法または固相拡散等を用いて導入しても
よい。

【００２９】次に多結晶シリコン膜４上にＴｉＳｉ₂ 膜
５となる厚さ４０ｎｍの図示しないＴｉ膜、厚さ９０ｎ
ｍのＴｉＮ膜をスパッタリング法により形成した後、Ｒ
ＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎ
ｇ）法により上記Ｔｉ膜、ＴｉＮ膜と多結晶シリコン膜
４とを反応させ、ＴｉＳｉ₂ 膜５を形成する。Ｔｉ膜等
の未反応の膜は、例えば、硫酸過水系のウエット処理に
より除去する。この後、ＴｉＳｉ₂ 膜５上に厚さ１００
ｎｍのＳｉＮ膜６を形成する。

【００３０】次に図１（ｃ）に示すように、フォトリソ
グラフィ法とＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔ
ｃｈｉｎｇ）法とを用いて、チャネル領域上のＳｉＮ膜
６、ＴｉＳｉ₂ 膜５、多結晶シリコン膜４、ＳｉＯ₂ 膜
３をエッチング除去し、チャネル領域上の基板表面を露
出させるとともに、ＳｉＮ膜６、ＴｉＳｉ₂ 膜５、多結
晶シリコン膜４、ＳｉＯ₂ 膜３を二つに分離する。

【００３１】次に図１（ｄ）に示すように、側壁多結晶
膜７ａ，７ｂとなるボロンがドープされた多結晶シリコ
ン膜を全面に形成した後、この多結晶シリコン膜をＲＩ
Ｅ法を用いて全面エッチングし、溝の側壁に選択的に残
置させ、二つの独立の側壁多結晶シリコン膜７ａ，７ｂ
を形成する。ボロンの導入は、多結晶シリコン膜の堆積
と同時に行ってもよいし、その代わりに、アンドープの
多結晶シリコン膜の堆積後に、イオン注入法または多結
晶シリコン膜４からの固相拡散を用いて導入してもよ
い。

【００３２】次に図２（ａ）に示すように、側壁ボロン
ドープＳｉＯ₂ （ＢＳＧ）膜８ａ，８ｂとなるボロン濃
度が５×１０²¹ｃｍ^-3のＢＳＧ膜を全面に堆積した後、
このＢＳＧ膜をＲＩＥ法を用いて全面エッチングし、溝
の側壁に選択的に残置させ、側壁多結晶シリコン膜７
ａ，７ｂをそれぞれ覆う側壁ＢＳＧ膜８ａ，８ｂを形成
する。 次に図２（ｂ）に示すように、加速電圧１００
ｋｅＶ，ドーズ量１×１０¹³ｃｍ^-3の条件でＡｓイオン
をチャネル領域となる基板表面に注入した後、熱酸化に
よりチャネル領域上に厚さ４ｎｍのゲート絶縁膜９を形
成する。このとき、側壁多結晶シリコン膜７ａ，７ｂお
よび側壁ＢＳＧ膜８ａ，８ｂ中のボロンが基板表面に拡
散し、ドレイン拡散層１０ａ、ソース拡散層１０ｂが形
成される。

【００３３】ここで、側壁多結晶シリコン膜７ａ，７ｂ
および側壁ＢＳＧ膜８ａ，８ｂ中のボロン濃度や、ＲＴ
Ａの温度や時間を制御することにより、ドレイン拡散層
１０ａ、ソース拡散層１０ｂを浅く形成でき、短チャネ
ル効果によるパンチスルー（第１の問題）を抑制でき
る。

【００３４】また、ドレイン拡散層１０ａ、ソース拡散
層１０ｂが浅くなっても、ドレイン拡散層１０ａ、ソー
ス拡散層１０ｂはそれぞれ側壁多結晶シリコン膜７ａ，
７ｂを介して多結晶シリコン膜４に接続しているので、
ドレイン拡散層１０ａ，ソース拡散層１０ｂの寄生抵抗
が増加するという問題（第３の問題）はない。

【００３５】更に、ドレイン拡散層１０ａ、ソース拡散
層１０ｂの面積は、拡散源である側壁多結晶シリコン膜
７ａ，７ｂおよび側壁ＢＳＧ膜８ａ，８ｂの厚さなどを
制御することにより小さくできる。このため、リーク電
流（第５の問題）、ドレイン拡散層１０ａ（ソース拡散
層１０ｂ）とシリコン基板１との間の寄生容量（第４の
問題）を小さくできる。

【００３６】次に図２（ｃ）に示すように、ゲート電極
１１となるボロンがドープされた多結晶シリコン膜を全
面に堆積した後、フォトリソグラフィ法とＲＩＥ法とを
用いて、この多結晶シリコン膜を加工し、ゲート電極１
１を形成する。

【００３７】ここで、ゲート電極１１のチャネル長方向
の寸法を、溝からはみだす領域でチャネル長よりも大き
くすれば、つまり、チャネル長方向にゲート電極１１が
ＳｉＮ膜６上にまで延在するように形成すれば、素子の
微細化によってチャネル長が短くなっても、ゲート抵抗
の増加（第２の問題）を効果的に抑制できる。

【００３８】また、このゲート電極１１の形成工程は、
ドレイン拡散層１０ａ、ソース拡散層１０ｂの形成工程
の後に行われるので、ドレイン拡散層１０ａ、ソース拡
散層１０ｂに導入された不純物の活性化に必要な熱処理
工程の温度よりも低い融点のゲート電極材料を用いるこ
とができ、ゲート構造だけでなく、材料の点でもゲート
抵抗の低減化を図れる。

【００３９】次にゲート電極１１をマスクとしてＳｉＮ
膜６をエッチングし、ＴｉＳｉ₂ 膜５を露出させた後、
全面にＴｉＳｉ₂ 膜１２となる図示しない厚さ４０ｎｍ
のＴｉ膜、厚さ９０ｎｍのＴｉ膜を堆積する。次でＲＴ
Ａ法により上記Ｔｉ膜、ＴｉＮ膜とゲート電極１２とを
反応させ、ＴｉＳｉ₂ 膜１２を形成するとともに、Ｔｉ
Ｓｉ₂ 膜５の厚膜化を行う。そして、Ｔｉ膜等の未反応
の膜は、硫酸過水系等のウエット処理により除去する。

【００４０】最後に、従来法通りに層間絶縁膜の堆積、
コンタクトホール（ソース、ドレインコンタクト用）の
開孔、ソース電極、ドレイン電極の形成等の工程を経て
ＭＯＳトランジスタが完成する。

【００４１】図３，図４は本発明の第２の実施例に係る
ＭＯＳトランジスタの製造方法を示す工程断面図であ
る。先ず、図３（ａ）に示すように、先の実施例と同様
にシリコン基板２１上にフィールド酸化膜２２を形成し
た後、全面に長さ１００ｎｍのＳｉＯ₂ 膜２３、厚さ２
００ｎｍ、ボロン濃度５×１０²⁰ｃｍ^-3の多結晶シリコ
ン膜２４、ＴｉＳｉ₂ 膜２５、厚さ１００ｎｍのＳｉＮ
膜２６を順次形成した後、チャネル領域上のＳｉＯ₂ 膜
２３、多結晶シリコン膜２４、ＴｉＳｉ₂ 膜２５、Ｓｉ
Ｎ膜２６を除去し、これらを二つに分離する。

【００４２】次に図３（ｂ）に示すように、弗酸系のウ
エット処理により、ＳｉＯ₂ 膜２３、を横方向に１００
ｎｍエッチングした後、このＳｉＯ₂ 膜２３が除去され
て形成された溝をボロンがドープされた多結晶シリコン
膜２７ａ，２７ｂにより埋め込む。これは例えば全面に
ボロンがドープされた多結晶シリコン膜を堆積した後、
この多結晶シリコン膜をＲＩＥ法によりエッチング加工
することにより形成できる。なお、多結晶シリコン膜２
７ａ，２７ｂはアンドープとし、多結晶シリコン膜２４
からの固相拡散により不純物を導入してもよい。

【００４３】次に図３（ｃ）に示すように側壁ＢＳＧ膜
２８ａ，２８ｂとなるボロン濃度が５×１０²¹ｃｍ^-3の
ＢＳＧ膜を全面に堆積した後、このＢＳＧ膜をＲＩＥ法
によりエッチングし、二つの独立の側壁ＢＳＧ膜２８
ａ，２８ｂを形成する。

【００４４】次に図４（ａ）に示すように、加速電圧１
００ｋｅＶ，ドーズ量１×１０¹³ｃｍ^-3の条件でＡｓイ
オンをチャネル領域となる基板表面に注入した後、熱酸
化によりチャネル領域上に厚さ４ｎｍのゲート絶縁膜２
９を形成する。このとき、多結晶シリコン膜２７ａ，２
７ｂおよび側壁ＢＳＧ膜２８ａ，２８ｂ中のボロンが基
板表面に拡散し、ドレイン拡散層３０ａ、ソース拡散層
３０ｂが形成される。

【００４５】ここで、多結晶シリコン膜２７ａ，２７ｂ
および側壁ＢＳＧ膜２８ａ，２８ｂ中のボロン濃度や、
熱酸化の温度や時間を抑制することにより、ドレイン拡
散層３０ａ、ソース拡散層３０ｂを浅く形成でき、短チ
ャネル効果によるパンチスルー（第１の問題）を抑制で
きる。

【００４６】また、ドレイン拡散層３０ａ、ソース拡散
層３０ｂが浅くなっても、ドレイン拡散層３０ａ、ソー
ス拡散層３０ｂはそれぞれ多結晶シリコン膜２７ａ，２
７ｂを介して多結晶シリコン膜２４に接続しているの
で、ドレイン拡散層３０ａ、ソース拡散層３０ｂの寄生
抵抗が増加するという問題（第３の問題）はない。 更
に、ドレイン拡散層３０ａ、ソース拡散層３０ｂの面積
は、拡散源である多結晶シリコン膜２７ａ，２７ｂおよ
び側壁ＢＳＧ膜２８ａ，２８ｂの厚さなどを抑制するこ
とにより小さくできる。このため、リーク電流（第５の
問題）、ドレイン拡散層３０ａ（ソース拡散層３０ｂ）
とシリコン基板２１との間の寄生容量（第４の問題）を
小さくできる。

【００４７】次に図４（ｂ）に示すように、ゲート電極
３１となるリンがドープされた多結晶シリコン膜を全面
に堆積した後、フォトリソグラフィ法とＲＩＥ法とを用
いて、この多結晶シリコン膜を加工し、ゲート電極３１
を形成する。

【００４８】ここで、ゲート電極３１のチャネル長方向
の寸法を、チャネル上の溝からはみだす領域でチャネル
長よりも大きくすれば、つまり、チャネル長方向にゲー
ト電極３１がＳｉＮ膜２６上にまで延在するように形成
すれば、素子の微細化によってチャネル長が短くなって
も、ゲート抵抗の増加（第２の問題）を効果的に抑制で
きる。

【００４９】次にゲート電極３１をマスクとしてＳｉＮ
膜２６をエッチングし、ＴｉＳｉ₂膜２５を露出させた
後、全面にＴｉＳｉ₂ 膜３２となる厚さ４０ｎｍのＴｉ
膜、厚さ９０ｎｍのＴｉＮ膜を堆積する。次でＲＴＡ法
により上記Ｔｉ膜、ＴｉＮ膜とゲート電極３１とを反応
させ、ＴｉＳｉ₂ 膜３２を形成するとともに、ＴｉＳｉ
₂ 膜２５の厚膜化を行う。そして、Ｔｉ膜等の未反応の
膜は、硫酸過水系等のウエット処理により除去する。

【００５０】最後に、従来法通りに層間絶縁膜の堆積、
コンタクトホール（ソース、ドレインコンタクト用）の
開孔、ソース電極、ドレイン電極の形成等の工程を経て
ＭＯＳトランジスタが完成する。

【００５１】図５，図６は本発明の第３の実施例に係る
ＭＯＳトランジスタの製造方法を示す工程断面図であ
る。先ず、図５（ａ）に示すように、先の実施例と同様
にシリコン基板４１上にフィールド酸化膜４２を形成し
た後、全面に厚さ１００ｎｍののＳｉＯ₂ 膜４３、厚さ
２００ｎｍ、ボロン濃度５×１０²⁰ｃｍ^-3の多結晶シリ
コン膜４４、ＴｉＳｉ₂ 膜４５、厚さ１００ｎｍのＳｉ
Ｎ膜４６を順次形成した後、チャネル領域上の多結晶シ
リコン膜４４、ＴｉＳｉ₂ 膜４５、ＳｉＮ膜４６をエッ
チング処理により除去し、これらを二つに分離する。こ
のエッチング処理の際において、先の２つの実施例と異
なるのは下層絶縁膜のＳｉＯ₂ 膜４３の除去を行わない
点である。なお、ＴｉＳｉ₂ 膜４５に代えて同様に抵抗
の低いコバルトシリサイド膜を用いてもよい。

【００５２】次に基板３１の表面に５０ｎｍのＰｔ膜
（図示せず）をスパッタリング法により堆積した後、Ｒ
ＴＡ法による熱処理を行う。その後、硫酸過水系の処理
より未反応の膜の除去を行うことにより図５（ｂ）に示
すようにＰｔＳｉ膜４５ａ，４５ｂを多結晶シリコン膜
４４の側部に選択的に形成し、いわゆるサリサイド化す
る。

【００５３】ここで、多結晶シリコン膜の側部を多結晶
シリコン膜に比べて更に抵抗率の低いＰｔＳｉ膜４５
ａ，４５ｂとすることで、電流経路のさらなる低抵抗化
が図られる。

【００５４】また、基板３１の表面１には、ＳｉＯ₂ 膜
４３が残置されているため、サリサイド化の際のマスク
となり基板３１のチャネル領域は保護され、完成したＭ
ＯＳトランジスタは良好なトランジスタ特性を得られ
る。

【００５５】更に、ＰｔＳｉ膜４５ａ，４５ｂを形成す
る際にはＴｉＳｉ₂ 膜４５の側部表面にもＰｔＳｉ膜が
形成される。ＴｉＳｉ₂ 膜は酸系に侵されやすいが、Ｐ
ｔＳｉ膜は耐弗酸性に優れるため、後の工程において、
ＳｉＯ₂ 膜４３を除去するための希弗酸処理を行っても
ＴｉＳｉ₂ 膜４５の後退はない。このようにＰｔＳｉ膜
を用いることでシリサイド膜の中でも、特に低抵抗であ
るＴｉＳｉ₂ 膜およびＣｏＳｉ膜を多結晶シリコン膜４
４上に用いることが可能となる。

【００５６】次に図５（ｃ）に示すように、ＳｉＯ₂ 膜
４２をＲＩＥ法によりエッチングし、基板４１の表面を
露出させた後、この露出した基板４１の表面の酸化膜の
除去、およびＳｉＯ₂ 膜４３を１００ｎｍ程後退させる
ために希弗酸処理し、続いて５０ｎｍのボロンドープ多
結晶シリコン層を基板３１の表面に滞積し、次の処理を
行うことによりボロンドープ多結晶ポリシリコン膜４４
ａ，４４ｂ，４７ａ，４７ｂを形成する。つまり８０ｎ
ｍのエッチング処理が行える時間だけ、ＲＩＥ法による
処理を行う。

【００５７】なお、多結晶シリコン膜４７ａ，４７ｂは
アンドープとし、多結晶シリコン４４からの固相拡散に
より不純物を導入してもよい。更にまた、アンドープの
多結晶シリコン堆積の後、イオン注入法もしくは気相拡
散によりボロンを添加してもよい。

【００５８】次に図６（ａ）に示すように基板４１の表
面にボロン濃度が５×１０²¹ｃｍ^-3のＢＳＧ膜を堆積
し、ＲＩＥ法により多結晶シリコン膜側壁４７ａ，４７
ｂの側壁にＢＳＧ側壁膜４８ａ，４８ｂを形成する。

【００５９】次に図６（ｂ）に示すように、加速電圧１
００ｋｅＶ，ドーズ量１×１０¹³ｃｍ^-3の条件でＡｓイ
オンをチャネル領域となる基板表面に注入した後、熱酸
化によりチャネル領域上に厚さ４ｎｍのゲート絶縁膜４
９を形成する。このとき、多結晶シリコン膜４７ａ，４
７ｂおよび側壁ＢＳＧ膜４８ａ，４８ｂ中のボロンが基
板４１表面に拡散し、ドレイン拡散層５０ａ、ソース拡
散層５０ｂが形成される。

【００６０】ここで、多結晶シリコン膜４７ａ，４７ｂ
および側壁ＢＳＧ膜４８ａ，４８ｂ中のボロン濃度や、
熱酸化の温度や時間を制御することにより、ドレイン拡
散層５０ａ、ソース拡散層５０ｂを浅く形成でき、短チ
ャネル効果によるパンチスルー（第１の問題）を抑制で
きる。

【００６１】前記チャネル領域のＡｓイオンの注入は短
チャネル効果の制御およびトランジスターのしきい値の
調整のためのチャネルストッパーを形成するものであ
り、本実施例では、このチャネルストッパー形成後にソ
ース、ドレイン拡散層５０ａ，５０ｂを形成している。
逆にソース、ドレイン拡散層を形成した後にチャネルス
トッパーを形成する場合には、ソース、ドレイン拡散層
間の実行チャネル長が長くなるため、チャネル領域が高
抵抗となり、駆動力の低下が問題となるが本実施例によ
ればこのような問題は回避できる。

【００６２】また、ドレイン拡散層５０ａ、ソース拡散
層５０ｂが浅くなっても、ドレイン拡散層５０ａ、ソー
ス拡散層５０ｂはそれぞれ多結晶シリコン膜４７ａ，４
７ｂを介して多結晶シリコン膜４４に接続しているの
で、ドレイン拡散層４０ａ、ソース拡散層５０ｂの寄生
抵抗が増加するという問題（第３の問題）はない。

【００６３】更に、ドレイン拡散層５０ａ、ソース拡散
層５０ｂの面積は、拡散源である多結晶シリコン膜４７
ａ，４７ｂおよび側壁ＢＳＧ膜４８ａ，４８ｂの厚さな
どを制御することにより小さくできる。このため、リー
ク電流（第５の問題）、ドレイン拡散層５０ａ（ソース
拡散層５０ｂ）とシリコン基板４１との間の寄生容量
（第４の問題）を小さくできる。

【００６４】次に図６（ｃ）に示すように、ゲート電極
５１となるリンがドープされた多結晶シリコン膜を全面
に堆積した後、フォトリソグラフィ法とＲＩＥ法とを用
いて、この多結晶シリコン膜を加工し、ゲート電極５１
を形成する。

【００６５】ここで、ゲート電極５１のチャネル長方向
の寸法を、チャネル上の溝からはみだす領域でチャネル
長よりも大きくすれば、つまり、チャネル長方向にゲー
ト電極５１がＳｉＮ膜４６上にまで延在するように形成
すれば、素子の微細化によってチャネル長が短くなって
も、ゲート抵抗の増加（第２の問題）を効果的に抑制で
きる。

【００６６】次にゲート電極５１をマスクとしてＳｉＮ
膜４６をエッチングし、ＴｉＳｉ₂膜４５を露出させた
後、全面にＴｉＳｉ₂ 膜５２となる厚さ４０ｎｍのＴｉ
膜、厚さ９０ｎｍのＴｉＮ膜を堆積する。次でＲＴＡ法
により上記Ｔｉ膜、ＴｉＮ膜とゲート電極５１とを反応
させ、ＴｉＳｉ₂ 膜５２を形成するとともに、ＴｉＳｉ
₂ 膜４５のこ厚膜化を行う。そして、Ｔｉ膜等の未反応
の膜は、硫酸過水系等のウエット処理により除去する。

【００６７】最後に、従来法通りに層間絶縁膜の堆積、
コンタクトホール（ソース、ドレインコンタクト用）の
開孔、ソース電極、ドレイン電極の形成等の工程を経て
ＭＯＳトランジスタが完成する。

【００６８】なお、本発明は上述した第１乃至第３の実
施例に限定されるものではない。例えば、上記実施例で
は、ｐ型ＭＯＳトランジスタの場合について説明した
が、本発明はＣＭＯＳトランジスタにも適用できる。具
体的には、例えば、第１の実施例において以下のように
プロセスを変更すればよい。

【００６９】すなわち、ｐ型ＭＯＳ領域の多結晶シリコ
ン膜４、ゲート電極１１にはｎ型不純物をドープし、ｐ
型ＭＯＳ領域の多結晶シリコン膜４、ゲート電極１１に
はｐ型不純物をドープする。これは例えばフォトリソグ
ラフィ法を用いてｐ型ＭＯＳ領域をレジストパターンで
覆った状態でｎ型不純物のドープを行い、同様にｎ型Ｍ
ＯＳ領域をレジストパターンで覆った状態でｐ型不純物
のドープを行うことによりできる。

【００７０】また、側壁多結晶シリコン膜７ａ，７ｂは
アンドープとし、多結晶シリコン膜４からの不純物の固
相拡散により不純物の導入を行う。更に、側壁ＢＳＧ膜
８ａ，８ｂとして、ＣＶＤ法により形成されたアンドー
プのＳｉＯ₂ 膜、或いは側壁多結晶シリコン膜７ａ，７
ｂを熱酸化して形成された熱酸化膜を用いる。

【００７１】更にまた、ｎ型ＭＯＳ領域のチャネル領域
にはｐ型不純物をイオン注入し、ｐ型ＭＯＳ領域のチャ
ネル領域にはｎ型不純物をイオン注入する。これは例え
ばフォトリソグラフィ法を用いてｎ型ＭＯＳ領域の素子
領域以外をレジストパターンで覆った状態でｐ型不純物
のイオン注入を行い、同様にｐ型ＭＯＳ領域の素子領域
以外をレジストパターンで覆った状態でｎ型不純物のイ
オン注入を行うことによりできる。

【００７２】なお、第２の実施例および第３の実施例に
おいても上記と同様な変更を施すことによりＣＭＯＳト
ランジスタを形成できる。また、第１の実施例におい
て、図１（ｃ）または図２（ｂ）の工程で、チャネル領
域の露出した基板表面上にシリコンをエピタキシャル成
長させることにより、基板表面のダメージを回復でき
る。同様に、第２の実施例において、図３（ａ）または
図４（ａ）の工程で、チャネル領域の露出した基板表面
上にシリコンエピタキシャル成長させることにより、基
板表面のダメージを回復できる。

【００７３】更に同様に第３の実施例において、図５
（ｃ）の工程でチャネル領域の露出した基板表面上にシ
リコンをエピタキシャル成長させることにより、基板表
面のダメージを回復できる。

【００７４】また、上記第３の実施例で、低抵抗膜とし
て用いたＰｔＳｉ膜に代えて、ＰｔＳｉ膜と同じく耐弗
酸性の金属膜例えばＷＳｉ₂ 膜およひＭｏＳｉ₂ 膜を用
いることにより、側壁多結晶シリコン膜となる多結晶シ
リコン層の堆積に先立ち、図１（ｄ），図３（ｂ）およ
び図５（ｃ）の酸化膜除去を目的とした弗酸性の処理が
可能となり、後の側壁多結晶シリコン膜７ａ，７ｂ，２
７ａ，２７ｂ，４７ａ，４７ｂの単結晶化および低抵抗
化に有効である。

【００７５】また、上記第１乃至第３の実施例におい
て、側壁多結晶シリコン膜７ａ，７ｂ，２７ａ，２７
ｂ，４７ａ，４７ｂは、後に熱処理することにより再結
晶化させることも可能である。この熱処理は、例えば、
窒素雰囲気中で温度を６００℃で、２時間程行う。

【００７６】また上記第１乃至第３の実施例で、側壁多
結晶シリコン膜７ａ，７ｂ，２７ａ，２７ｂ，４７ａ，
４７ｂの形成後に全面に金属膜例えばＴｉ膜系をスパッ
タリング法により滞積し、続いてＲＴＡ法による熱処理
および硫酸化水系の処理を行い、側壁絶縁膜、ゲート電
極を形成することにより図７（ａ）に示すようなＴｉＳ
ｉ₂ 膜５４ａ，５４ｂからなる側壁シリサイド膜を有す
る構造のＭＯＳＦＥＴが得られる。このように側壁多結
晶シリコン膜の７ａ，７ｂ，２７ａ，２７ｂ，４７ａ，
４７ｂの表面を金属シリサイド膜とすることで、更に低
抵抗な電流経路を得ることが可能となる。

【００７７】また、上記第１乃至次第３の実施例では、
一重の側壁絶縁膜８ａ，８ｂ，２８ａ，２８ｂ，４８
ａ，４８ｂとしたが図７（ｂ）に示すようにこの側壁絶
縁膜の表面に同じ絶縁体もしくは異なる絶縁体からなる
第３，第４の側壁絶縁膜５３ａ，５３ｂを有する構造と
することにより、ゲート電極１１，３１，５１とソー
ス、ドレイン電極との絶縁性を確実なものとできる。こ
の第３，第４の側壁絶縁膜は図２（ａ），図４（ａ），
図６（ｂ）に示す工程で、ＣＶＤ法により表面に絶縁体
を堆積することにより行われる。

【００７８】また、上記実施例ではゲート電極材料とし
て多結晶シリコンを用いたが、その代りに、アルミニウ
ム等の低抵抗金属、あるいはフェルミエネルギーがシリ
コンのエネルギーバンドギャップの中央にある金属を用
いてもよい。

【００７９】その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施できる。また、上記実施例では素
子分離領域を最初に形成しているか、第１の実施例にお
けるＳｉＯ₂ 膜３、第２の実施例におけるＳｉＯ₂ 膜２
３を素子分離領域としても用いてもよい。この場合、最
初の素子分離工程が不要となり、工程数を大幅に削減で
きる。

【００８０】

【発明の効果】以上詳述したように本発明によれば、短
チャネル効果によるパンチスルーの発生、ゲート電極の
縮小によるゲート抵抗の増加、ソース拡散層（ドレイン
拡散層）の寄生抵抗の増加、ソース拡散層（ドレイン拡
散層）と半導体基板との間の寄生容量の増加並びにリー
ク電流の増加の問題を同時に改善できるＭＯＳ構造を有
する半導体装置を提供できるようになる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るＭＯＳトランジス
タの前半の製造方法を示す工程断面図

【図２】本発明の第１の実施例に係るＭＯＳトランジス
タの後半の製造方法を示す工程断面図

【図３】本発明の第２の実施例に係るＭＯＳトランジス
タの前半の製造方法を示す工程断面図

【図４】本発明の第２の実施例に係るＭＯＳトランジス
タの後半の製造方法を示す工程断面図

【図５】本発明の第３の実施例に係るＭＯＳトランジス
タの前半の製造方法を示す工程断面図

【図６】本発明の第３の実施例に係るＭＯＳトランジス
タの後半の製造方法を示す工程断面図

【図７】本発明の他の実施例に係るＭＯＳトランジスタ
の断面図

【図８】従来のＭＯＳトランジスタの構造を示す素子断
面図

【図９】従来の別のＭＯＳトランジスタの構造を示す素
子断面図

【図１０】従来の更に別のＭＯＳトランジスタの構造を
示す素子断面図

【符号の説明】

１，２１，４１…シリコン基板 ２，２２，４２…フィールド酸化膜 ３，２３，４３…ＳｉＯ₂ 膜（下部絶縁膜） ４，２４，４４…多結晶シリコン膜（低抵抗膜） ５，２５，４５…ＴｉＳｉ₂ 膜（低抵抗膜） ６，２６，４６…ＳｉＮ膜（上部絶縁膜） ７ａ，７ｂ，２７ａ，２７ｂ，４７ａ，４７ｂ…側壁多
結晶シリコン膜（第１，第２の側壁低抵抗膜） ８ａ，８ｂ，２８ａ，２８ｂ，４８ａ，４８ｂ…側壁Ｂ
ＳＧ膜（第１，第２の側壁絶縁膜） ９，２９，４９…ゲート絶縁膜 １０ａ，３０ａ，５０ａ…ドレイン拡散層 １０ｂ，３０ｂ，５０ｂ…ソース拡散層 １１，３１，５１…ゲート電極 １１，３２，５２…ＴｉＳｉ₂ 膜

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/43 7514−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｓ

Claims (10)

【特許請求の範囲】
1. 【請求項１】半導体基板の表面に形成されたソース拡散
   層およびドレイン拡散層と、 前記ソース拡散層と前記ドレイン拡散層との間のチャネ
   ル領域上に設けられたゲート絶縁膜と、 前記半導体基板の表面側から順に、下部絶縁膜、低抵抗
   膜、上部絶縁膜が積層されてなり、前記ソース拡散層、
   前記ドレイン拡散層および前記チャネル領域上に開口を
   有する積層膜と、 前記開口の側壁に設けられ、前記ドレイン拡散層とドレ
   イン側の前記低抵抗膜とにコンタクトする第１の側壁低
   抵抗膜、並びに前記開口の側壁に設けられ、前記ソース
   拡散層とソース側の前記低抵抗膜とにコンタクトする第
   ２の側壁低抵抗膜と、 前記第１および第２の側壁低抵抗膜の側壁に設けられ、
   前記第１および第２の側壁低抵抗膜の表面をそれぞれ被
   覆する第１の側壁絶縁膜および第２の側壁絶縁膜と、 前記ゲート絶縁膜上に設けられ、チャネル長方向におい
   て前記上部絶縁膜上にまで延存するゲート電極と、 を具備してなることを特徴とする半導体装置。
2. 【請求項２】前記下部絶縁膜は、素子分離領域として用
   いられることを特徴とする請求項１に記載の半導体装
   置。
3. 【請求項３】前記低抵抗膜は、多結晶シリコン膜と第１
   の高融点金属シリサイド膜とからなることを特徴とする
   請求項１に記載の半導体装置。
4. 【請求項４】前記低抵抗膜の開口側壁に第２の高融点金
   属シリサイド膜が形成され、前記低抵抗膜は、第１およ
   び第２の高融点金属シリサイド膜を介して側壁低抵抗膜
   に接続されることを特徴とする請求項３記載の半導体装
   置。
5. 【請求項５】前記第２の高融点金属シリサイド膜は耐弗
   酸性の膜であることを特徴とする請求項４記載の半導体
   装置。
6. 【請求項６】半導体基板上に下部絶縁膜、低抵抗膜およ
   び上部絶縁膜を順次堆積する工程と、 前記上部絶縁
   膜、前記低抵抗膜および下部絶縁膜をエッチングし開口
   溝を形成する工程と、 前記低抵抗膜開口溝の両側壁にそれぞれ第１の側壁低抵
   抗膜および第２の側壁低抵抗膜を形成する工程と、 前記第１の側壁低抵抗膜および前記第２の側壁低抵抗膜
   の表面をそれぞれ被覆する第１の側壁絶縁膜および第２
   の側壁絶縁膜を形成する工程と、 前記基板の表面にソース拡散層およびドレイン拡散層を
   形成する工程と、 前記開口溝の露出した基板表面にゲート絶縁膜を形成す
   る工程と、 前記ゲート絶縁膜上に設けられ、チャネル長方向におい
   て、前記上部絶縁膜上にまで延在するゲート電極を形成
   する工程とを具備したことを特徴とする半導体装置の製
   造方法。
7. 【請求項７】前記第１および第２の側壁絶縁膜を形成す
   る工程の後に、前記基板の表面に短チャネル効果を抑制
   するためのイオン注入を行う工程を含むことを特徴とす
   る請求項６記載の半導体装置の製造方法。
8. 【請求項８】前記開口溝の低抵抗膜の露出面を金属シリ
   サイド膜化する工程を含む請求項６記載の半導体装置の
   製造方法。
9. 【請求項９】前記低抵抗膜はＰ型又はｎ型の不純物が導
   入された半導体膜であって、この低抵抗膜からの固相拡
   散によりソース拡散層およびドレイン拡散層を形成する
   ことを特徴とする請求項６記載の半導体装置の製造方
   法。
10. 【請求項１０】前記開口溝を形成する工程の後に、前記
    下部絶縁膜の一部を除去し、後退せしめる工程と、 前記後退した下部絶縁膜の部分に導電膜を埋め込む工程
    を具備したことを特徴とする請求項６記載の半導体装置
    の製造方法。