JPH02232963A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体装置の製造方法に関し、特に、バイポ
ーラトランジスタと絶縁ゲート型電界効果トランジスタ
とを同一半導体基板上に高集積度で作製するための方法
に関する。

［従来の技術］ 近年バイポーラトランジスタの高速性および大駆動能力
性ならびに絶縁ゲート型電界効果トランジスタ（以下、
単にＭＯＳ｝ランジスタと称す）の低消費電力性を利用
したＢｉＭＯＳ構造と呼ばれる、バイポーラトランジス
タとＭＯＳ｝ランジスタとが同一半導体基板上に形成さ
れた半導体装置が広く用いられるようになってきている
。以下、従来のＢｉＭＯＳ構造の半導体装置の製造方法
を、ＮチャネルＭＯＳ｝ランジスタとＰチャネルＭＯＳ
トランジスタとＮＰＮバイポーラトランジスタとが同一
半導体基板上に形成されたＢｉＣＭＯＳ構造の半導体装
置を一例として、第２八図ないし第２Ｇ図を参照して説
明する。

第２Ａ図 Ｐ型シリコン半導体基板１表面の所定の位置にＮ型埋込
層８およびＰ型埋込゛層７をそれぞれ写真製版工程を用
いてＮ型不純物およびＰ型不純物を導入することにより
形成する。次いで全＠＋ｅＮ型半導体層をエビタキシャ
ル成長させてＮ型エピタキシャル成長層６を形成する。

次に、酸化膜および窒化膜（図示せず）をそれぞれエビ
タキシャル成長層６表面上に形成した後に、写真製版工
程を用いてＮチャネルＭＯＳ｝ランジスタを形成するた
袷のＰ型ウエル領域、および隣接する素子を電気的に分
離するための素子分離部に相当する部分の窒化膜を選択
的にエッチング除去する。この窒化膜をマスクとしたＰ
型不純物のイオン注入および熱処理を施すことによりＰ
型埋込層１４を形成するとともに、この窒化膜をマスク
として酸化膜を形成する。この形成された酸化膜（図示
せず）をマスクとしてエビタキシャル成長層６へのＮ型
不純物のイオン注入を行ない、Ｎ型不純物注入層１３を
形成する。

上述の酸化膜および窒化膜を除去した後、新たに酸化膜
および窒化膜（図示ず）を形成し、写真製版工程を用い
てバイポーラトランジスタ（図示の例ではＮＰＮ　トラ
ンジスタ）が形成されるべき領域（１）、ＰチャネルＭ
ＯＳトランジスタが形成されるべき領域（ｎ）およびＮ
チャネルＭＯＳトランジスタが形成されるべき領域（ｍ
）に窒化膜が残るように素子分離部上に形成された窒化
膜をエッチング除去する。この窒化膜をマスクとしてＰ
型不純物をイオン注入することにより素子分離部にＰ型
不純物注入層１９を形成する。次いで熱酸化法等を用い
て窒化膜をマスクとして酸化を行ない、各素子間に素子
分離用の厚い膜厚のフィールド酸化膜２０を形成する。

この窒化膜を除去した後、写真製版工程およびイオン注
入法を用いてＮ型不純物を注入しコレクタウォール（コ
レクタ電極取出部）となるＮ型不純物層２８を形成する
。次いで新たにバイポーラトランジスタが形成されるべ
き領域（１）、ＰチャネルＭＯＳ｝ランジスタが形成さ
れるべき領域（ＩＩ）およびＮチャネルＭＯＳトランジ
スタが形成されるべき領域（ＩＩＩ）に薄い膜厚のゲー
ト酸化膜２１を形成する。

第２Ｂ図 ポリシリコン膜２２および金属シリサイド膜４０を全表
面にわたって形成した後、写真製版工程およびエッチン
グ技法を用いてこのポリシリコン膜２２および金属シリ
サイド膜４０をパターニングし、ＰチャネルＭＯＳトラ
ンジスタおよびＮチャネルＭＯＳトランジスタのゲート
電極２２ａ，４０ａおよび２２ｂ，４０ｂを形成する。

次いで、写真製版工程を用いてバイポーラトランジスタ
が形成されるべき領域およびＰチャネルＭＯＳ｝ランジ
スタが形成されるべき領域上にレジスト（図示せず）を
形成し、このパターニングされたレジストおよびＮチャ
ネルＭＯＳトランジスタのゲート電極２２ｂ，４０ｂを
マスクとしてＮ型不純物をイオン注入し、ＮチャネルＭ
ＯＳトランジスタのゲート電極２２ｂ，４０ｂの両側の
Ｐ型不純物層１４表面にＮ型不純物層３４を形成する。

第２Ｃ図 表面全面にわたって酸化膜を形成した後、この酸化膜に
対し異方性エッチングを行なって、ＰチャネルＭＯＳ｝
ランジスタのゲート電極２２ａ，４０ａおよびＮチャネ
ルＭＯＳトランジスタのゲート電極２２ｂ，４０ｂ側壁
に側壁酸化膜３６を形成する。次いで再び写真製版工程
を用いて不純物注入阻止用のレジストを、パイボーラト
ランジスタが形成されるべき領域（１）およびＰチャネ
ルＭＯＳ｝ランジスタが形成されるべき領域表面（ｎ）
に形成し、このレジストおよび側壁酸化膜３６を有する
ゲート電極２２ｂ，４０ｂをマスクとしてＮ型不純物の
イオン注入を行なうことにより、ゲート電極２２ｂ，４
０ｂおよび側壁酸化膜３６両側に、Ｎ型不純物層３４よ
りも高い不純物濃度を有するＮ型不純物層３８を形成す
る。

第２Ｄ図 次いで写真製版工程およびＰ型不純物のイオン注入をそ
れぞれ２回行なうことにより比較的高不純物濃度のＰ型
不純物層３１および比較的低不純物濃度のＰ型不純物層
４７を形成する。

第２Ｅ図 酸化膜４３を全表面に形成した後、写真製版工程を用い
てバイポーラトランジスタのエミッタ領域に相当する部
分に形成された酸化膜４３をエッチング除去してパター
ニングする。次いで全表面にポリシリコン膜を形成した
後、このポリシリコンにＮ型不純物をイオン注入し、写
真製版工程を用いてこのポリシリコン膜をパターニング
することによりバイポーラトランジスタのエミッタ形成
用Ｎ型不純物注入ポリシリコン膜４１を形成する。

次いで、Ｎ型不純物注入ポリシリコン膜４１上にチタン
などの金属膜を堆積し、ポリシリコンと金属とを反応さ
せて金属シリサイド膜４０を形成する。このとき、ポリ
シリコン膜４１からＮ型不純物がＰ型不純物領域４７へ
導入され、エミッタとなるＮ型不純物領域４８が形成さ
れる。

第２Ｆ図 酸化膜７０を全表面上にわたって形成した筏、写真製版
工程およびエッチング技法を用いて、電極形成用のコン
タクトホール７５を形成する。

第２Ｇ図 次いで低抵抗のたとえばアルミニウムなどからなる金属
膜を全表面上に形成した後、写真製版工程およびエッチ
ング技法を用いて電極となる配線層６３，６５．６４，
６６．６８を形成する。配線層６３はバイポーラトラン
ジスタのコレクタ電極配線を与え、配線層６４はパイボ
ーラトランジスタのベース電極配線を与え、配線層６５
はバイポーラトランジスタのエミッタ電極配線を与える
。

配線層６６はＰチャネルＭＯＳ｝ランジスタのソース・
ドレイン電極配線を与える。配線層６８はＮチャネルＭ
ＯＳ｝ランジスタのソースやドレイン電極配線を与える
。

［発明が解決しようとする課題］ 従来のＢｉＭＯＳ構造の半導体装置は上述のような製造
方法により作製されており、ＭＯＳトランジスタのソー
ス・ドレイン領域はその゛ゲート領域に対して自己整合
的に形成されるのに対して、バイポーラトランジスタの
エミッタ領域、ベース領域、およびコレクタ領域はそれ
ぞれ写真製版工程によりその位置が決定されている。こ
のため、バイボーラのエミッタ領域、ベース領域、およ
びコレクタ領域の各領域の最小寸法は写真製版工程にお
けるマスクの位置合わせずれを含む寸法にまでしか最小
化することができず、また、第２Ｇ図に示されるように
、コレクタ電極配線６３とエミッタ電極配線６５との間
の距離Ｄ２およびエミツ夕電極配線６５とベース電極配
線６４との間の距離Ｄ１がこの写真製版工程におけるマ
スク位置合わせずれを含んだ最小値にまでしか最小化さ
れず、バイポーラトランジスタをＭＯＳ｝ランジスタの
微細化に合わせて微細化することができず、ＭＯＳトラ
ンジスタに比べてバイポーラトランジスタの集積度を向
上させることができず、高集積度のＢｉＭＯＳ構造の半
導体装置を実現することができないという問題があった
。

また一方において、バイポーラトランジスタ単独に対し
ては、トランジスタを自己整合的に形成しトランジスタ
構造の微細化を図る方法が種々提案されている。このよ
うな自己整合的な手法により形成されたバイポーラトラ
ンジスタの構造の一例を平面配置および断面構造を併せ
て第３図（１）（２）に示す。この第３図に示すバイポ
ーラトランジスタの製造方法は特願昭６０−７７６８２
号に詳細に展開されているが、以下に簡単にその製造方
法について説明する。フィールド酸化膜２０を形成した
後、半導体基板表面上のコレクタウォール２８となるべ
き領域およびベース領域４６．４７となるべき領域上に
、シリコン膜、窒化膜および酸化膜をこの順に堆積した
多層膜を形成する。

次いでこの多層膜に含まれる酸化膜をサイドエッチング
してコレクタ電極取出領域およびエミッタ領域を規定す
る。次いで、多層膜に含まれる窒化膜をマスクとして選
択酸化を行なって、ベース領域４６とコレクタウォール
２８との間およびベース領域４６とフィールド酸化膜２
０との間に第１の酸化膜２０′を形成する。次いで多層
膜に含まれるサイドエッチングされた酸化膜をマスクと
して多層膜に含まれるシリコン膜および窒化膜を選択的
にエッチング除去する。次いで、このパターニングされ
た窒化膜をマスクとして選択酸化を行なってシリコン膜
と前述の選択酸化により形成された酸化膜との間にさら
に第２の酸化膜を形成する。次に第１および第２の酸化
膜をマスクとしてシリコン膜に不純物を導入し、エミッ
タ形成用の不純物注入シリコン膜を形成する。ベース領
域の電極取出部となる領域上の第２の酸化膜を選択的に
エッチング除去した後、不純物を導入する。この後、加
熱処理を施すことによりシリコン膜から不純物を半導体
基板内へ導入してエミッタ領域を形成するとともにベー
ス領域へ導入された不純物を活性化してベース領域を完
成する。次いで、低温熱処理を施すことにより、エミッ
タ領域に接続されるシリコン膜の側壁および上表面に第
３の酸化膜３６を形成する。この第３の酸化膜の予め定
められた領域に開孔を設け、次いでこのシリコン膜に対
し電気的接続を与えてエミッタ電極を形成し、かつベー
ス電極６３およびコレクタ電極６４となる電極配線を各
々設ける。この第３図に示すバイポーラトランジスタの
構造においては、べ一ス電極取出領域４６がエミッタ領
域４８形成用のシリコンパターンに対し自己整合的に最
小面積で形成され、かつエミッタ電極取出用のシリコン
膜４９、ベース電極６４との間には薄い絶縁膜３６が設
けられているだけであり、これによりエミッターベース
間距離の最小化が図られている。

しかしながら、この第３図に示す構成においても、エミ
ッタ領域がシリコン膜からの不純物拡散により形成され
ており、かつこのポリシリコン側壁に酸化膜を形成し、
この側壁酸化膜をシリコン膜をベース電極と分離する絶
縁膜として用いるという特有の方法が用いられているた
め、ＭＯＳトランジスタのゲート電極となるポリシリコ
ン膜とバイポーラトランジスタ形成用のポリシリコン膜
とを同一の製造工程で形成することはできず、この方法
を単純にＢｉＭＯＳ構造の半導体装置を形成する方法へ
適用することは困難であった。

それゆえ、この発明の目的は上述のような従来の半導体
製造装置の製造方法の有する欠点を除去し、同一半導体
基板上にバイポーラトランジスタとＭＯＳ｝ランジスタ
とをそれぞれ共に自己整合的に形成することができ、そ
れによりバイポーラトランジスタの集積度をＭＯＳ｝ラ
ンジスタの集積度にまで向上させることのできる半導体
装置の製造方法を提供することである。

［課題を解決するための手段］ この発明にかかる半導体装置の製造方法は、バイポーラ
トランジスタのエミッタ領域形成用のシリコン膜とＭＯ
Ｓ｝ランジスタのゲート電極を構成するシリコン膜とを
同一の製造工程で形成するようにしたことを特徴とする
。より具体的に言えば、この発明にかかる半導体装置の
製造方法は、素子分離膜形成後半導体層表面のＭＯＳト
ランジスタ形成領域に薄い膜厚の第１の絶縁膜を形成す
る工程と、半導体層表面および第１の絶縁膜表面上の所
定の領域にシリコン膜、窒化膜および酸化膜がこの順に
堆積された多層膜を形成する工程と、この多層膜に含ま
れる酸化膜をサイドエッチングして多層膜の窒化膜およ
びシリコン膜より内側に後退させる工程と、ＭＯＳトラ
ンジスタ形成領域において多層膜に含まれる酸化膜をパ
ターニングしてＭＯＳトランジスタのゲート電極となる
べきゲート領域を規定する工程と、多層膜に含まれる酸
化膜をマスクとして多層膜に含まれる窒化膜およびシリ
コン膜を選択的にエッチング除去し、このパターニング
された多層膜をマスクとしてイオン注入を行なってベー
ス電極取出領域となるべき外部ベース層およびＭＯＳト
ランジスタのソース・ドレイン領域となるべき不純物領
域を形成する工程と、多層膜に含まれる窒化膜をマスク
として選択酸化を行なって、少なくともベース電極取出
部となるべき領域上および多層膜のシリコン膜側壁に第
１の酸化膜を形成する工程と、バイポーラトランジスタ
の形成されるべき領域に設けられた多層膜に含まれるシ
リコン膜に不純物を導入する工程と、全面に第２の酸化
膜を形成する工程と、バイポーラトランジスタのベース
領域の電極取出部となるべき領域上の第１および第２の
酸化膜を除去する工程と、バイポーラトランジスタのベ
ース領域となるべき領域に不純物を導入する工程と、加
熱処理を施すことによりバイポーラトランジスタ形成領
域に設けられている多層膜のシリコン膜から不純物を半
導体層表面へ拡散させるとともに、半導体層表面に形成
された不純物領域の不純物を活性化し、これによりエミ
ッタ領域、ベース領域、ソース・ドレイン領域をそれぞ
れ形成する工程と、低温熱処理を施すことにより、パイ
ボーラトランジスタのエミッタ領域に接続されるシリコ
ン膜の側壁および上表面に第３の酸化膜を形成する工程
と、バイポーラトランジスタのエミツタ領域に接続され
るシリコン膜上の第３の酸化膜の予め定められた領域お
よびＭＯＳ｝ランジスタのゲート領域に接続されるシリ
コン膜の上に形成された第４の酸化膜の予め定められた
領域に開孔部を設け、この開孔部を介してエミッタ電極
およびゲート電極を形成する工程と、ベース電極、コレ
クタ電極、およびソース・ドレイン電極となるべき電気
配線を形成する工程とを備える。

上述の製造工程において、形成される半導体装置がＢｉ
ＣＭＯＳ構造の場合、バイポーラトランジスタのベース
領域と同一導電型の不純物領域を持つＭＯＳ｝ランジス
タはバイポーラトランジスタの外部ベース層形成用のイ
オン注入時に同時にソースφドレイン領域形成用のイオ
ン注入が行なわれる。一方、バイポーラトランジスタの
ベース領域と異なる導電型の不純物領域からなるソース
・ドレイン領域を有するＭＯＳ｝ランジスタにおいては
、バイポーラトランジスタの外部ベース層形成用のイオ
ン注入とは別の工程におけるイオン注入によりソース・
ドレイン領域形成用のイオン注入が行なわれる。

［作用］ 上述の構成によれば、ＭＯＳ｝ランジスタのゲート電極
となるべきシリコン膜とバイポーラトランジスタのエミ
ッタ領域形成用のシリコン膜とが同一の製造工程で作製
され、このシリコン膜に対して自己整合的にソース・ド
レイン領域、エミッタ領域およびベース領域が形成され
るので、何ら複雑な製造工程を付加することなく、微細
構造のバイポーラトランジスタとＭＯＳ｝ランジスタと
を同一半導体基板上に作製することが可能となる。

［発明の実施例］ 以下、この発明の一実施例である半導体装置の製造方法
について第１図（１）ないし第１図（２７）を参照して
詳細に説明する。第１図（１）ないし第１図（２７）は
ＢＬＣＭＯＳ構造の半導体装置の製造方法の主要工程を
順次概略的に示す。

また第１図（１）ないし第１図（２７）においては図面
の煩雑さを避けるために、参照番号は必要最少限の部分
に対してのみ付される。このＢｉＣＭＯＳ構造の半導体
装置は、ＮＰＮバイポーラトランジスタと、Ｐチャネル
ＭＯＳトランジスタ、ＮチャネルＭＯＳ｝ランジスタお
よびポリシリコン抵抗とから構成される。

第１図（１） Ｐ型シリコン半導体基板１表面上に酸化膜２を形成した
後、写真製版技術を用いてバイポーラトランジスタのフ
ローティングコレクタ（コレクタ埋込層）およびＰチャ
ネルＭＯＳ｝ランジスタのＮ型埋込層が形成されるべき
領域に相当する部分を開孔したレジストパターン（図示
せず）．を形成する。このレジストパターンをマスクと
して酸化膜２を部分的にエッチング除去した後、レジス
トパターンを除去する。次いでパターニングされた酸化
膜２をマスクとしてリン、砒素などのＮ型不純物を用い
てイオン注入を行ない、半導体基板１表面にＮ型不純物
注入層３を形成する。

第１図（２） ９００℃以上の熱処理を施すことにより、Ｎ型不純物注
入層３の不純物を活性化させるとともに酸化膜４を形成
する。次いで写真製版技術を用いてＮチャネルＭＯＳ｝
ランジスタを形成するためのＰ型埋込層および素子間分
離領域に相当する部分が開孔されたレジストパターンを
形成する。このレジストパターン（図示せず）をマスク
として酸化膜４を部分的にエッチングする。レジストパ
ターンを除去した後、このパターニングされた酸化膜４
をマスクとしてボロンなどのＰ型不純物を用いたイオン
注入を行なってＰ型不純物注入層５を形成する。

第１図（３） Ｐ型不純物注入層５を少なくとも９００℃以上の温度雰
囲気下での熱処理により活性化した後、酸化膜４を除去
し、次いでＮ型半導体層をエビタキシャル成長させ、Ｎ
型エピタキシャル成長層６を形成する。これにより、Ｐ
型埋込層７およびＮ型埋込層８が形成される。

第１図（４） 通常の熱酸化法、ＣＶＤ法、スパッタリング法等を用い
て酸化膜９および窒化膜１０を形成する。

この窒化膜１０上に写真製版技術を用いて、Ｎチャネル
ＭＯＳ｝ランジスタのＰ型ウエルおよび素子間分離部に
相当する部分が開孔されたレジストパターン１１を形成
する。このレジストパターン１１をマスクとして窒化膜
１０を選択的にエッチング除去した後、ボロンなどの不
純物をイオン注入法を用いてＮ型エビタキシャル成長層
６表面へ導入し、Ｐ型不純物注入層１２を形成する。

第１図（５） レジストパターン１１を除去した後、Ｐ型不純物注入層
１２を９００℃以上の熱処理により活性化させるととも
に、窒化膜１０をマスクとして熱酸化を行なって酸化膜
を選択的に形成した後、窒化膜１０を除去する。この形
成された酸化膜（図示せず）をマスクとしてリン、砒素
などのＮ型不純物をイオン注入法を用いてＮ型エビタキ
シャル成長層６表面に導入することによりＮ型不純物注
入層１３を形成する。熱処理を施すことによりＮ型不純
物注入層１３の注入不純物を活性化させた後酸化膜を除
去する。次いで、全表面上にわたって酸化膜１５および
窒化膜１６を形成する。この後、窒化膜１６表面上に写
真製版技術を用いてバイポーラトランジスタが形成され
るべき領域（Ｉ）、ＰチャネルＭＯＳ｝ランジスタが形
成されるべき領域（ｎ）およびＮチャネルＭＯＳトラン
ジスタが形成されるべき領域（ｍ）にレジストが残るよ
うにレジストパターン１７を形成する。このレジストパ
ターン１７をマスクとして窒化膜１６を選択的にエッチ
ング除去した後、レジストパターン１７を除去する。

第１図（６） 素子間分離部に相当する領域に開孔を有するレジストパ
ターン１８を形成し、このレジストパターン１８をマス
クとしてＰ型不純物をイオン注入することによりチャネ
ルカット用のＰ型不純物注入層１９を形成する。

第１図（７） レジストパターン１８を除去した後、窒化膜１６をマス
クとして選択酸化を行ない、素子分離用の厚い膜厚のフ
ィールド酸化膜２０を形成する。

次に、窒化膜１６および酸化膜１５を除去した後、膜厚
の薄い酸化膜２１を形成する。この薄い酸化膜２１はＭ
ＯＳトランジスタのゲート絶縁膜として用いられる。Ｐ
チャネルＭＯＳトランジスタが形成されるべき領域（ｎ
）およびＮチャネルＭＯＳトランジスタが形成されるべ
き領域（ＩＩＩ）を覆うようにレジストパターン（図示
せず）を形成し、このレジストパターンをマスクとして
酸化膜２１に対し選択的エッチングを施すことによりバ
イポーラトランジスタが形成されるべき領域（Ｉ）の酸
化膜２１を除去する。次に、通常のＣＶＤ法、スパッタ
法等を用いてポリシリコン膜２２、窒化膜２３および酸
化膜２４をこの順に順次形成する。

第１図（８） レジスト膜を形成した後、バイポーラトランジスタのコ
レクタ領域、ベース領域およびエミッタ領域と、Ｐチャ
ネルＭＯＳ｝ランジスタが形成されるべき領域（ｎ）と
、ＮチャネルＭＯＳ｝ランジスタが形成されるべき領域
（ｍ）すべてを覆うようにパターニングする。このパタ
ーニングされたレジスト２５をマスクとして酸化膜２５
、窒化膜２３およびポリシリコン膜２２を順次エッチン
グ除去する。

第１図（９） フッ酸系の薬品を用いた湿式エッチングにより、酸化膜
２４をサイドエッチングし、窒化膜２３およびポリシリ
コン膜２２より内側に後退させる。

レジスト２５をマスクとしてイオン注入を行なってＰ型
不純物注入層２６を形成する。レジスト２５を除去した
後、窒化膜２３をマスクとした選択酸化を行なって不純
物注入層２６を酸化膜９０に変換する。

第１図（１０） レジストパターン２５を除去した後、バイポーラトラン
ジスタのコレクタウォール（コレクタ電極取出領域）に
相当する部分に開孔を有するレジストパターン２７を写
真製版技術を用いて形成する。このレジストパターン２
７をマスクとして酸化膜２４および窒化膜２３をエッチ
ングし、さらにポリシリコン膜２２が少し残るようにエ
ッチングする。この少し残されたポリシリコン膜２２は
次に行なわれるイオン注入時における半導体層のダメー
ジを緩和する効果を有する。

Ｉｌｌ図（１１） レジストパターン２７をマスクとしてリンまたは砒素な
どのＮ型不純物を注入し、次いで熱処理を行なうことに
よりＮ型不純物層（コレクタウォール）２８を形成する
。このレジストパターン２７を除去した後、バイポーラ
トランジスタが形成されるべき領域（１）、Ｐチャネル
ＭＯＳトランジスタのゲート領域およびＮチャネルＭＯ
Ｓ｝ランジスタのゲート領域にレジストが残るように写
真製版技術を用いてレジストパターン２９を形成する。

このレジストパターン２９をマスクとして酸化膜２４を
選択的にエッチング除去する。これによりＭＯＳ｝ラン
ジスタのゲート領域が規定される。

第１図（１２） レジストパターン２９を除去した後、酸化膜２４をマス
クとして窒化膜２３およびポリシリコン膜２２を選択的
にエッチング除去する。このとき、バイポーラトランジ
スタが形成されるべき領域（１）には薄い膜厚の酸化膜
２１が形成されていないため、Ｎ型エビタキシャル成長
層上のＮ型不純物注入層１３の表面も少しエッチング除
去される。

第１図（ｌ３） ＮチャネルＭＯＳ｝ランジスタが形成されるべき領域（
ＩＩＩ）を覆うようにレジストパターン３０を写真製版
技術を用いて形成する。このレジストパターン３０をマ
スクとしてＰ型不純物をイオン注入することにより、Ｐ
型不純物注入層３１を形成する。このＰ型不純物注入層
３１はバイポーラトランジスタにおけるベース電極取出
領域を与える外部ベース層およびＰチャネルＭＯＳトラ
ンジスタのソース・ドレイン領域を与える。

第１図（１４） レジストパターン３０を除去した後、酸化膜２４を全面
的に除去する。次いで、窒化膜２３をマスクとして選択
酸化を行なうことによりポリシリコン膜２２側壁および
イオン注入層３１上に酸化膜３２を形成する。この酸化
膜３２を形成した後、窒化膜２３を除去する。

第１図（１５） バイポーラトランジスタが形成されるべき領域（１）お
よびＰチャネルＭＯＳトランジスタが形成されるべき領
域（ＩＩ）を覆うように写真製版技術を用いてレジスト
パターン３３を形成し、このレジストパターン３３をマ
スクとしてＮＷ不純物のイオン注入を行なうことにより
、Ｎ型不純物注入層３４を形成する。

上述の製造工程を経ることにより、バイポーラトランジ
スタの外部ベース領域、ＭＯＳトランジスタのソース・
ドレイン領域となるべき領域がすべてポリシリコン膜２
２に対して自己整合的に設けられる。

第１図（１６） レジストパターン３３を除去した後、熱処理を施すこと
により、Ｎ型不純物注入層３４の注入不純物を活性化さ
せ次いで、全面にわたって酸化膜３５を形成する。

第１図（１７） ＲＩＥなどの異方性エッチング技法を用いて酸化膜３５
を異方性エッチングし、ＰチャネルＭＯＳトランジスタ
のゲート電極部およびＮチャネルＭＯＳゲート電極部の
側壁に側壁酸化膜３６を形成する。次いで、レジストパ
ターン（図示せず）をＭＯＳトランジスタが形成される
べき領域（Ｉｌ，ＩＩ［）上に形成し、このレジストパ
ターンをマスクとしてＮ型不純物イオンを注入する。こ
れにより、バイポーラトランジスタが形成されるべき領
域（１）上のポリシリコン膜２２はエミッタ領域を形成
するための不純物拡散源４１となる。

第１図（１８） バイポーラトランジスタが形成されるべき領域（１》お
よびＰチャネルＭＯＳトランジスタが形成されるべき領
域（Ｉｌ）を覆うように写真製版技術を用いてレジスト
パターン３７を形成する。このレジストパターン３７を
マスクとしてＮ型不純物のイオン注入を行なうことによ
り、Ｎ型不純物層３８を形成する。次いでレジストパタ
ーン３７を除去した後、熱処理を行なうことによりＮ型
不純物注入層３８の注入不純物を活性化させる。これに
より、ＮチャネルＭＯＳ｝ランジスタは、ゲート電極直
下におけるソース・ドレイン領域の不純物濃度が低いＬ
ＤＤ　（Ｌｉｇｈｔ　ｌｙ　　ＤｏＰｅｄ　　Ｄｒａｉ
ｎ）構造となる。

第１図（１９） チタンなどシリコンと反応してシリサイドを形成する金
属材料からなる金属層３９を全表面上にわたってＣＶＤ
法等を用いて形成する。

第１図（２０） 次いで熱処理を行なうことにより、金属層３９とポリシ
リコン層２２．４１とを反応させ、バイポーラトランジ
スタのエミッタ電極部およびＰチャネルＭＯＳトランジ
スタのゲートｉ極部およびＮチャネルＭＯＳ｝ランジス
タのゲート電極部に金属シリサイド層４０を形成し、次
いで未反応の金属層を除去する。この金属シリサイド層
４０はポリシリコン引出電極の抵抗を低減する効果を有
する。

第１図（２１） ポリシリコン層を全表面上にわたってまたは所定領域に
ＣＶＤ法、スバッタ法等を用いて形成した後、イオン注
入法によるポリシリコン膜へのイオン不純物注入に続い
て熱処理を行なう。この後、写真製版技術およびエッチ
ング技術を用いてポリシリコン抵抗４２をフィールド酸
化膜２０上の所定領域に形成する。次いで酸化膜４３を
全表面上にわたって形成する。

第１図（２２） バイポーラトランジスタのベース領域に対応する部分に
開孔を有するレジストパターン４４を写真製版技術を用
いて形成する。このレジストパターン４４をマスクとし
て酸化膜エッチングを行ない、バイポーラトランジスタ
のベース領域に対応する領域に開孔部を形成する。この
間孔部を通してボロンなどのＰ型不純物４５をイオン注
入する。

第１図（２３） レジストパターン４４を除去した後熱処理を施すことに
より、バイポーラトランジスタの外部ベース層４６、真
性ベース層４７およびエミッタ領域４８を形成する。こ
こで、ポリシリコン膜４１下の真性ベース層となるべき
領域４７へは、ポリシリコン膜４１を介してＰ型不純物
がイオン注入されるので外部ベース層４６となるべき領
域に比べて浅く形成される。また、熱処理における不純
物拡散によりエミッタ領域４８はベース領域内に自己整
合的に形成されるとともに外部ベース層４６が真性ベー
ス領域４７よりも若干深くかつ低抵抗に形成される。次
いで低温（８００℃〜９００℃程度）で酸化を行ない、
バイポーラトランジスタ形成領域（ポリシリコン４１と
エミッタ領域４８およびベース領域４６．４７）に酸化
膜５３を形成する。このとき、ポリシリコンエミッタ（
ポリシリコン４１からＮ型不純物をエミッタ領域４８へ
拡散させた後のポリシリコン）４９にはＮ型不純物が存
在しており、また、ポリシリコン・エミッタ４９．４８
の外部に設けられたベース層４６．４７にはＰ型不純物
が存在している。Ｎ型不純物のリンまたは砒素などを高
濃度に含むシリコン、ポリシリコンまたは微結晶シリコ
ン等においては、低温ほど増速酸化が行なわれることが
知られており、したがってポリシリコン膜４９上には外
部ベース層４６上に比べて膜厚の厚い酸化膜が形成され
る。

第１図（２４） 次いで、酸化膜５３に対して異方性エッチングを行なう
ことにより外部ベース層４６に対する電気的接続を与え
るためのベースコンタクト５４を形成し、シリコン表面
を露出させる。このとき、ポリシリコン膜４９上にはベ
ースコンタクト５４部上よりも厚い酸化膜が形成されて
いるので、ベースコンタクト５４形成時においてもポリ
シリコン膜４９上に酸化膜５３は残っている。また、異
方性エッチングであるため、ポリシリコン４９およびエ
ミッタ領域４８側壁にも酸化膜が残っている。

第１図（２５） 第１図（２５）において平面図を（Ａ）に示し、ｘ−ｘ
’に沿った断面構造を（Ｂ）に示す。エミッタ引出電極
４９上のエミッタコンタクト５５、ＰチャネルＭＯＳ｝
ランジスタのゲート電極上のゲートコンタクト５６およ
びＮチャネルＭＯＳトランジスタのゲート電極上のゲー
トコンタクト５７に対応する領域に開孔部を有するレジ
ストパターン（図示せず）をマスクとして酸化膜４３お
よび５３に対するエッチングを行なって、エミッタコン
タクト５５、ＰチャネルＭＯＳ｝ランジスタのゲートコ
ンタクト５６およびＮチャネルＭＯＳトランジスタのゲ
ートコンタクト５７を形成する。

ここでコンタクトという用語は開孔という意味で用いる
。

第１図（２６） 第１図（２６）においては平面構造を（Ａ）に示し、線
Ｙ−Ｙ’に沿った断面構造を（Ｂ）に示す。ポリシリコ
ン抵抗用コンタクト５８、パイボ−ラトランジスタのコ
レクタコンタクト５９およびＰチャネルＭＯＳ｝ランジ
スタのソース●ドレイン用コンタクト６０、Ｎチャネル
ＭＯＳ｝ランジスタのソース●ドレインコンタクト６１
に対応する領域に開孔部を有するレジストパターン（図
示せず）をマスクとして酸化膜エッチングを行ない、各
コンタクト５８、５９、６０および６１を形成する。

第１図（２７） 第１図（２７）において平面配置を（Ａ）に示し、線ｚ
−ｚ’における断面構造を（Ｂ）に示す。

アルミニウムなどの低抵抗金属を用いて全表面上に金属
層を形成した後、写真製版技術を用いてパターニングす
ることにより、ポリシリコン抵抗引出電極６２、コレク
タ電極引出電極６３、ベース引出電極６４、エミッタ引
出電極６５、ＰチャネルＭＯＳ｝ランジスタのソース●
ドレイン引出電極６６、ＰチャネルＭＯＳ｝ランジスタ
のゲート引出電極６７、ＮチャネルＭＯＳ｝ランジスタ
のソースφドレイン引出電極６８およびＮチャネルＭＯ
Ｓ｝ランジスタのゲート引出電極６９を形成する。これ
によりＢｉＣＭＯＳ構造の半導体装置が得られる。

なお、上記実施例においてはエミッタ領域およびゲート
領域の電極層をポリシリコン層を用いて形成したが、こ
れに代えて単結晶シリコン膜、非品質シリコン膜、微結
晶シリコン膜を用いても上記実施例と同様の効果を得る
ことができる。

さらに、上記実施例においてはＮＰＮバイポーラトラン
ジスタとＰチャネルＭＯＳトランジスタおよびＮチャネ
ルＭＯＳ｝ランジスタとが同一の製造−工程で形成され
る場合を示したが、ＰＮＰバイポーラトランジスタとＰ
チャネルＭＯＳトランジスタおよびＮチャネルＭＯＳ｝
ランジスタとを同一の製造工程で作製するものであって
も上記実施例と同様にして、ＢｉＣＭＯＳ構造の半導体
装置を作製することができる。

さらに、バイポーラトランジスタと単一種類のＭＯＳ｝
ランジスタとからなるＢｉＭＯＳ構造の場合であっても
上記実施例と同様にして同一の製造工程を用いて作製す
ることができる。

［発明の効果］ 以上ｄように、この発明によれば、バイポーラトランジ
スタのエミッタ領域形成用シリコン膜とＭＯＳ｝ランジ
スタのゲート電極形成用シリコン膜とを同一の製造工程
で形成し、かつバイポーラトランジスタのエミッタ領域
、ベース領域およびＭＯＳ｝ランジスタのソース・ドレ
イン領域をそれぞれこのシリコン膜に対し自己整合的に
形成するようにしたので、何ら複雑な製造工程を付加す
ることなく、微細構造のバイポーラトランジスタを微細
構造のＭＯＳトランジスタと同一の製造工程で作製する
ことができ、これによりバイポーラトランジスタの集積
度をＭＯＳ｝ランジスタの集積度と同程度にまで向上さ
せることが可能となり、高集積化されたＢｉＭＯＳ構造
の半導体装置を得ることが可能となる。

【図面の簡単な説明】

第１図（１）ないし第１図（２７）はこの発明の一実施
例である半導体装置の製造方法の主要工程を示す図であ
る。第２Ａ図ないし第２Ｇ図は、従来のＢ　ｉ　ＣＭＯ
Ｓ構造の半導体装置の製造方法の主要工程を示す図であ
る。第３図は従来の自己整合的バイポーラトランジスタ
の断面構造および平面構造を概略的に示す図である。 図において、１は半導体基板、２．　４，　９，　　１
５．２４，３２．３５．４３．５３は酸化膜、３，１３
．２８，３４．３８はＮ型不純物注入層、５，１２．１
９，２６．３１はＰ型不純物注入層、６はエビタキシャ
ル成長層、７，１４はＰ型埋込層、８はＮ型埋込層、１
０，１６．２３は窒化膜、２０はフィールド酸化膜、２
１はゲート酸化膜、２２．４９はポリシリコン膜、３６
は側壁酸化膜、３９はたとえばチタンである高融点金属
層、４０はたとえばチタンシリサイドである金属シリサ
イド層、４１はＮ型不純物注入ポリシリコン膜、４２は
ポリシリコン抵抗、４５はＰ型不純物、４６，４７．５
０はＰ型不純物拡散層、４８．　　５１．　　５２はＮ
型不純物拡散層、５４はベースコンタクト、５５はエミ
ッタコンタクト、５６はＰチャネルＭＯＳ｝ランジスタ
のゲートコンタクト、５７はＮチャネルＭＯＳトランジ
スタのゲートコンタクト、５８はポリシリコン抵抗用コ
ンタクト、５９はコレクタコンタクト、６０はＰチャネ
ルＭＯＳ｝ランジスタのソース●ドレインコンタクト、
６１はＮチャネルＭＯＳ｝ランジスタのソース・ドレイ
ンのコンタクト、６２はポリシリコン抵抗引出電極、６
３はコレクタ引出電極、６４はベース引出電極、６５は
エミッタ引出電極、６６はＰチャネルＭＯＳ｝ランジス
タのソース・ドレイン引出電極、６７はＰチャネルＭＯ
Ｓトランジスタのゲート引出電極、６８はＮチャネルＭ
ＯＳトランジスタのソース・ドレイン引出電極、および
６９はＮチャネルＭＯＳトランジスタのゲート引出電極
である。 なお、図中、同一符号は同一または相当部分を示す。

Claims (3)

【特許請求の範囲】
1. （１）エミッタ領域、ベース領域およびコレクタ領域を
   有するバイポーラトランジスタと、ソース領域、ドレイ
   ン領域およびゲート領域を有する絶縁ゲート型電界効果
   トランジスタとを含む半導体装置を第１導電型の半導体
   層上に形成する方法であって、 前記半導体層表面の予め定められた領域に少なくとも前
   記バイポーラトランジスタと前記絶縁ゲート型電界効果
   トランジスタとを電気的に分離する第１の絶縁膜を形成
   する工程、 前記半導体層表面の前記絶縁ゲート電界効果トランジス
   タが形成されるべき領域に薄い膜厚の第２の絶縁膜を形
   成する工程、 前記第２の絶縁膜および前記半導体層表面の予め定めら
   れた領域にシリコン膜、窒化膜および酸化膜がこの順に
   形成された多層膜を形成する工程、前記多層膜に含まれ
   る前記酸化膜をサイドエッチングして、前記多層膜に含
   まれる前記酸化膜を前記多層膜の前記窒化膜および前記
   シリコン膜よりも内側に後退させる工程、 前記多層膜に含まれる前記窒化膜をマスクとして選択酸
   化を行なって、前記半導体層上の予め定められた領域に
   第１の酸化膜を形成する工程、前記絶縁ゲート型電界効
   果トランジスタが形成されるべき領域において、前記多
   層膜に含まれる前記酸化膜をパターニングして前記絶縁
   ゲート型電界効果トランジスタの前記ゲート領域を規定
   する工程、 前記多層膜の酸化膜をマスクとして、前記多層膜に含ま
   れる前記窒化膜および前記シリコン膜を選択的にエッチ
   ング除去する工程、 前記多層膜に含まれる前記酸化膜、前記第１の絶縁膜お
   よび前記第１の酸化膜をマスクとして第２導電型の不純
   物を前記半導体層表面の予め定められた領域に導入する
   工程、 前記多層膜に含まれる窒化膜をマスクとして選択酸化を
   行なって、前記半導体層表面の予め定められた領域に第
   ２の酸化膜を形成する工程、前記絶縁ゲート型電界効果
   トランジスタが形成されるべき領域に不純物注入阻止膜
   を形成し、前記不純物注入阻止膜、前記第１の絶縁膜お
   よび前記第１、第２の酸化膜をマスクとして、前記第１
   導電型の不純物を前記バイポーラトランジスタが形成さ
   れるべき領域の前記多層膜に含まれる前記シリコン膜に
   導入する工程、 第３の酸化膜を全面に形成する工程、 前記バイポーラトランジスタの前記ベース領域の電極取
   出部となるべき領域上に形成された前記第２および第３
   の酸化膜を除去する工程、 前記バイポーラトランジスタの前記部分的に除去された
   第２および第３の酸化膜をマスクとして前記バイポーラ
   トランジスタの前記ベース領域となるべき領域に前記第
   ２導電型の不純物を導入する工程、 加熱処理を施して、前記第１導電型の不純物が導入され
   たシリコン膜から前記第１導電型の不純物を前記半導体
   層へ拡散させて、前記エミッタ領域を形成するとともに
   、前記加熱処理により前記ベース領域、前記コレクタ領
   域、前記ソース領域および前記ドレイン領域を形成する
   工程、 低温加熱処理を施して前記バイポーラトランジスタの前
   記エミッタ領域に接続されるシリコン膜の側壁および上
   表面に第４の酸化膜を形成する工程、 前記エミッタ領域に接続されるシリコン膜上の予め定め
   られた領域に前記第４の酸化膜を貫通する開口を形成す
   るとともに前記ゲート領域に接続されるシリコン膜の予
   め定められた領域に前記第３の酸化膜を貫通する開口を
   形成した後、前記開口部にエミッタ電極およびゲート電
   極をそれぞれ形成する工程、および、 前記ベース領域、前記コレクタ領域、前記ソース領域お
   よび前記ドレイン領域に電気的接続を与えるためのベー
   ス電極、コレクタ電極、ソース電極、およびドレイン電
   極をそれぞれ形成する工程を備える、半導体装置の製造
   方法。
2. （２）エミッタ領域、ベース領域およびコレクタ領域を
   有するバイポーラトランジスタと、ソース領域、ドレイ
   ン領域およびゲート領域を有する絶縁ゲート型電界効果
   トランジスタとを含む半導体装置を第１導電型の半導体
   層上に形成する方法であって、 前記半導体層上の前記絶縁ゲート型電界効果トランジス
   タが形成されるべき領域に第２導電型の不純物を導入し
   、第２導電型の第１の不純物層を形成する工程、 前記半導体層表面の予め定められた領域に少なくとも前
   記バイポーラトランジスタと前記絶縁ゲート型電界効果
   トランジスタとを電気的に分離する第１の絶縁膜を形成
   する工程、 前記第１の不純物層上に薄い膜厚の第２の絶縁膜を形成
   する工程、 前記第２の絶縁膜および前記半導体層表面の予め定めら
   れた領域にシリコン膜、窒化膜および酸化膜がこの順に
   形成された多層膜を形成する工程、前記多層膜に含まれ
   る前記酸化膜をサイドエッチングして、前記多層膜に含
   まれる前記酸化膜を前記多層膜の前記窒化膜および前記
   シリコン膜よりも内側に後退させる工程、 前記多層膜に含まれる前記窒化膜をマスクとして選択酸
   化を行なって前記半導体層上の予め定められた領域に第
   １の酸化膜を形成する工程、前記絶縁ゲート型電界効果
   トランジスタが形成されるべき領域において、前記多層
   膜の前記酸化膜をパターニングして、前記絶縁ゲート型
   電界効果トランジスタの前記ゲート領域を規定する工程
   、前記多層膜に含まれる酸化膜をマスクとして前記多層
   膜の窒化膜およびポリシリコン膜を選択的にエッチング
   除去する工程、 前記バイポーラトランジスタが形成されるべき領域上に
   第１の不純物注入阻止層を形成し、前記パターニングさ
   れた多層膜および前記第１の不純物注入阻止層をマスク
   として第１導電型の不純物を前記第１不純物層へ導入す
   る工程、 前記多層膜に含まれる前記窒化膜をマスクとして選択酸
   化を行なって前記半導体層表面上の予め定められた領域
   に第２の酸化膜を形成する工程、前記絶縁ゲート型電界
   効果トランジスタが形成されるべき領域上に第２の不純
   物注入阻止層を形成し、前記第２の不純物注入阻止膜、
   前記第１の酸化膜および前記第２の酸化膜をマスクとし
   て第１導電型の不純物を前記バイポーラトランジスタが
   形成されるべき領域上の前記多層膜のシリコン膜に導入
   する工程、 露出した表面全体にわたって第３の酸化膜を形成する工
   程、 前記バイポーラトランジスタの前記ベース領域の電極取
   出部となるべき領域上に形成された前記第２の酸化膜お
   よび前記第３の酸化膜を除去する工程、 前記部分的に除去された第２および第３の酸化膜をマス
   クとして、前記バイポーラトランジスタの前記ベース領
   域となるべき領域に第２導電型の不純物を導入する工程
   、 加熱処理を施して前記バイポーラトランジスタの形成さ
   れるべき領域の前記多層膜のシリコン膜から前記第１導
   電型の不純物を前記半導体層表面へ拡散させ、前記エミ
   ッタ領域および前記ベース領域を形成するとともに前記
   ソース領域およびドレイン領域となる不純物層を形成す
   る工程、低温熱処理を施して、前記バイポーラトランジ
   スタの前記エミッタ領域へ接続されるシリコン膜の側壁
   および上表面に第４の酸化膜を形成する工程、 前記バイポーラトランジスタの前記エミッタ領域に接続
   されるシリコン膜上の予め定められた領域に前記第４の
   酸化膜を貫通する開口を形成するとともに前記絶縁ゲー
   ト型トランジスタの前記ゲート領域に接続されるシリコ
   ン膜上の前記第３の酸化膜の予め定められた領域に貫通
   する開口を形成し、前記形成された開口を通してエミッ
   タ電極およびゲート電極を形成する工程、および、前記
   ベース領域、前記コレクタ電極、前記ソース領域および
   前記ドレイン領域に電気的接続を与えるためのベース電
   極、コレクタ電極、ソース電極、およびドレイン電極を
   形成する工程を備える、半導体装置の製造方法。
3. （３）エミッタ領域、ベース領域、およびコレクタ領域
   を有するバイポーラトランジスタと、各々がソース領域
   、ゲート領域およびドレイン領域を有する第１および第
   ２の絶縁ゲート型電界効果トランジスタを含む半導体装
   置を第１導電型の半導体層上に形成する方法であって、 前記半導体層の予め定められた領域に第２導電型の第１
   の不純物層を形成し、前記第２の絶縁ゲート型電界効果
   トランジスタが形成されるべき領域を規定する工程、 前記半導体層の予め定められた領域に前記バイポーラト
   ランジスタ、前記第１の絶縁ゲート型電界効果トランジ
   スタ、および前記第２の絶縁ゲート型電界効果トランジ
   スタをそれぞれ電気的に分離するための第１の絶縁膜を
   形成する工程、前記半導体層の前記第１および第２の絶
   縁ゲート型電界効果トランジスタが形成されるべき領域
   に薄い膜厚の第２の絶縁膜を形成する工程、前記第２の
   絶縁膜および前記半導体層表面上の予め定められた領域
   に、シリコン膜、窒化膜および酸化膜がこの順に形成さ
   れてなる多層膜を形成する工程、 前記多層膜に含まれる酸化膜をサイドエッチングして、
   前記多層膜の前記窒化膜および前記シリコン膜より内側
   に後退させる工程、 前記多層膜に含まれる前記窒化膜をマスクとして選択酸
   化を行なって前記半導体層表面の予め定められた領域に
   第１の酸化膜を形成する工程、前記第１および第２の絶
   縁ゲート型電界効果トランジスタが形成される領域にお
   いて、前記多層膜に含まれる酸化膜をパターニングして
   前記第１および第２の絶縁ゲート型電界効果トランジス
   タの前記ゲート領域をそれぞれ規定する工程、前記多層
   膜のパターニングされた酸化膜をマスクとして前記多層
   膜に含まれる前記窒化膜および前記シリコン膜を選択的
   にエッチング除去する工程、 前記第１不純物層上に不純物注入阻止層を形成し、前記
   第１の絶縁膜、前記第１の酸化膜および前記不純物注入
   阻止層をマスクとして前記半導体層表面に第２導電型の
   不純物を導入する工程、前記多層膜に含まれる前記窒化
   膜をマスクとして選択酸化を行なって前記半導体層表面
   の所定領域に第２の酸化膜を形成する工程、 前記第２の絶縁ゲート型電界効果トランジスタが形成さ
   れるべき領域において、前記第１不純物層上に形成され
   た前記多層膜をマスクとして第１の導電型の不純物を前
   記第１の不純物層に導入する工程、 前記第１および第２の絶縁ゲート型電界効果トランジス
   タが形成されるべき領域を覆うように第２の不純物注入
   阻止層を形成し、前記第１の絶縁膜、前記第１、第２の
   酸化膜および前記第２の不純物注入阻止膜をマスクとし
   て第１導電型の不純物を前記バイポーラトランジスタが
   形成されるべき領域上に形成された前記多層膜のシリコ
   ン膜中に導入する工程、 露出した全面にわたって第３の酸化膜を形成する工程、 前記バイポーラトランジスタの前記ベース領域の電極取
   出部となるべき領域上に形成された前記第１、第２の酸
   化膜および前記第３の酸化膜を除去する工程、 前記バイポーラトランジスタのベース領域となるべき領
   域に第２導電型の不純物を導入する工程、加熱処理を施
   して前記バイポーラトランジスタが形成されるべき領域
   上の前記不純物が導入されたシリコン膜から前記第１導
   電型の不純物を前記半導体層へ拡散させ、かつ前記半導
   体層において形成されていた第１および第２導電型の不
   純物をも拡散させ、これにより前記エミッタ領域および
   前記ベース領域を形成するとともに前記ソース領域およ
   び前記ドレイン領域を形成する工程、低温熱処理を施し
   て、前記バイポーラトランジスタの前記エミッタ領域に
   接続されるシリコン膜の側壁および上表面に第４の酸化
   膜を形成する工程、 前記バイポーラトランジスタの前記エミッタ領域に接続
   されるシリコン膜上の前記第４の酸化膜の予め定められ
   た領域を貫通する開口を設けるとともに、前記第１およ
   び第２の絶縁ゲート型電界効果トランジスタの前記ゲー
   ト領域に接続されるシリコン膜上に形成された前記第３
   の酸化膜の予め定められた領域に前記第３の酸化膜を貫
   通する開口を設け、前記形成された開口を通してエミッ
   タ電極およびゲート電極をそれぞれ形成する工程、およ
   び 前記ベース領域、コレクタ領域、前記ソース領域、前記
   ドレイン領域にそれぞれ電気的接続を与えるためのベー
   ス電極、コレクタ電極、ソース電極およびドレイン電極
   をそれぞれ形成する工程を備える、半導体装置の製造方
   法。