JP2541126B2 - ＢｉＣＭＯＳ集積回路の製造方法 - Google Patents
ＢｉＣＭＯＳ集積回路の製造方法Info
- Publication number
- JP2541126B2 JP2541126B2 JP5273346A JP27334693A JP2541126B2 JP 2541126 B2 JP2541126 B2 JP 2541126B2 JP 5273346 A JP5273346 A JP 5273346A JP 27334693 A JP27334693 A JP 27334693A JP 2541126 B2 JP2541126 B2 JP 2541126B2
- Authority
- JP
- Japan
- Prior art keywords
- formation region
- conductivity type
- region
- forming
- mos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明はＢｉＣＭＯＳ集積回路の
製造方法に関し、特にＬＤＤ構造ＭＯＳトランジスタお
よびバイポーラ・トランジスタを有するＢｉＣＭＯＳ集
積回路の製造方法に関する。
製造方法に関し、特にＬＤＤ構造ＭＯＳトランジスタお
よびバイポーラ・トランジスタを有するＢｉＣＭＯＳ集
積回路の製造方法に関する。
【０００２】
【従来の技術】図５（ａ），（ｂ）〜図９は、従来報告
されているこの種のＢｉＣＭＯＳ集積回路の製造方法に
ついて説明するための断面図である。
されているこの種のＢｉＣＭＯＳ集積回路の製造方法に
ついて説明するための断面図である。
【０００３】まず、図５（ａ）に示すように、Ｐ型シリ
コン基体１表面にＮ+ 型埋込領域３−１，３−２及びＰ
+ 型埋込領域４−１，４−２を形成するためのイオン注
入を行なったのち厚さ１〜３μｍのＮ型エピタキシャル
層２を形成する。次にＰ型ウェル領域６−１，６−２お
よびコレクタ部Ｎ型拡散層５を形成した後、全面にパッ
ド酸化膜７，窒化シリコン膜８を順次に形成し、パター
ニング用のフォトレジスト膜９を形成し、窒化シリコン
膜８を所定形状にパターニングする。
コン基体１表面にＮ+ 型埋込領域３−１，３−２及びＰ
+ 型埋込領域４−１，４−２を形成するためのイオン注
入を行なったのち厚さ１〜３μｍのＮ型エピタキシャル
層２を形成する。次にＰ型ウェル領域６−１，６−２お
よびコレクタ部Ｎ型拡散層５を形成した後、全面にパッ
ド酸化膜７，窒化シリコン膜８を順次に形成し、パター
ニング用のフォトレジスト膜９を形成し、窒化シリコン
膜８を所定形状にパターニングする。
【０００４】フォトレジスト膜９を除去し、熱酸化を行
ない、図５（ｂ）に示すように、フィールド酸化膜１０
を形成する。Ｐ型ウェル領域６−１，６−２は下方に延
びて６−１ａ，６−２ａのようになり、それぞれＰ+ 型
埋込領域４−１，４−２と接触する。
ない、図５（ｂ）に示すように、フィールド酸化膜１０
を形成する。Ｐ型ウェル領域６−１，６−２は下方に延
びて６−１ａ，６−２ａのようになり、それぞれＰ+ 型
埋込領域４−１，４−２と接触する。
【０００５】このようにしてシリコン半導体基板の表面
部にフィールド酸化膜１０でｎＭＯＳトランジスタ形成
領域１１，ｐＭＯＳトランジスタ形成領域１２、ベース
形成領域１３−１，コレクタコンタクト形成領域１３−
２が区画される。なお、バイポーラ・トランジスタ形成
領域のＮ型エピタキシャル層２−１はＰ+ 型ウェル領域
６−１ａ，６−２ａおよびＰ型シリコン基体１で囲ま
れ、ＰＮ接合で分離される。次に、ゲート酸化膜１４を
形成し、多結晶シリコン膜１５，タングステンシリサイ
ド膜１６を堆積し、パターニングすることにより、ｎＭ
ＯＳトランジスタ形成領域１１，ｐＭＯＳトランジスタ
形成領域１２上にそれぞれポリサイド構造の第１のゲー
ト電極Ｇｎおよび第２のゲート電極Ｇｐを形成する。
部にフィールド酸化膜１０でｎＭＯＳトランジスタ形成
領域１１，ｐＭＯＳトランジスタ形成領域１２、ベース
形成領域１３−１，コレクタコンタクト形成領域１３−
２が区画される。なお、バイポーラ・トランジスタ形成
領域のＮ型エピタキシャル層２−１はＰ+ 型ウェル領域
６−１ａ，６−２ａおよびＰ型シリコン基体１で囲ま
れ、ＰＮ接合で分離される。次に、ゲート酸化膜１４を
形成し、多結晶シリコン膜１５，タングステンシリサイ
ド膜１６を堆積し、パターニングすることにより、ｎＭ
ＯＳトランジスタ形成領域１１，ｐＭＯＳトランジスタ
形成領域１２上にそれぞれポリサイド構造の第１のゲー
ト電極Ｇｎおよび第２のゲート電極Ｇｐを形成する。
【０００６】次に、図６（ａ）に示すように、フォトレ
ジスト膜１７を形成し、ｎＭＯＳトランジスタ形成領域
１１の表面部に、第１のゲート電極Ｇｎと自己整合する
一対の低濃度Ｎ型ソース・ドレイン領域１８−１，１８
−２を形成するためのイオン注入を行なう。次に、図６
（ｂ）に示すように、フォトレジスト膜１９を形成し、
イオン注入を行ないｐＭＯＳトランジスタ形成領域１２
の表面部に第２のゲート電極Ｇｐと自己整合する一対の
低濃度Ｐ型ソース・ドレイン領域、ベース形成領域１３
−１の表面部にＰ型ベース層２１をそれぞれ形成するた
めのボロンイオンの注入（加速エネルギー１５ｋｅＶ，
注入量４×１０13ｃｍ-2）を行なう。
ジスト膜１７を形成し、ｎＭＯＳトランジスタ形成領域
１１の表面部に、第１のゲート電極Ｇｎと自己整合する
一対の低濃度Ｎ型ソース・ドレイン領域１８−１，１８
−２を形成するためのイオン注入を行なう。次に、図６
（ｂ）に示すように、フォトレジスト膜１９を形成し、
イオン注入を行ないｐＭＯＳトランジスタ形成領域１２
の表面部に第２のゲート電極Ｇｐと自己整合する一対の
低濃度Ｐ型ソース・ドレイン領域、ベース形成領域１３
−１の表面部にＰ型ベース層２１をそれぞれ形成するた
めのボロンイオンの注入（加速エネルギー１５ｋｅＶ，
注入量４×１０13ｃｍ-2）を行なう。
【０００７】次に、図７（ａ）に示すように、ＭＯＳト
ランジスタのスペーサとなる酸化シリコンなどの絶縁膜
２２をＣＶＤ法等により堆積し、フォトリソグラフィ
ー、エッチング技術により、絶縁膜２２、及びゲート酸
化膜１４を除去してＰ型ベース層２１およびコレクタ部
Ｎ型拡散層５にそれぞれ達する第１の開口Ｃ１および第
２の開口Ｃ２を形成し、続いて、バイポーラ・トランジ
スタのエミッタ電極となる多結晶シリコン膜２３をＣＶ
Ｄ法により厚さ１００〜２００ｎｍ堆積し、ポリシリコ
ン膜２３中に高濃度Ｎ型不純物、例えばＡｓを加速エネ
ルギー５０ｋｅＶ，注入量５×１０15〜１×１０16ｃｍ
-2で導入し、９００〜９５０℃の熱処理を加え、Ｎ+ 型
のエミッタ拡散層２４およびコレクタコンタクト層２５
をそれぞれ形成する。
ランジスタのスペーサとなる酸化シリコンなどの絶縁膜
２２をＣＶＤ法等により堆積し、フォトリソグラフィ
ー、エッチング技術により、絶縁膜２２、及びゲート酸
化膜１４を除去してＰ型ベース層２１およびコレクタ部
Ｎ型拡散層５にそれぞれ達する第１の開口Ｃ１および第
２の開口Ｃ２を形成し、続いて、バイポーラ・トランジ
スタのエミッタ電極となる多結晶シリコン膜２３をＣＶ
Ｄ法により厚さ１００〜２００ｎｍ堆積し、ポリシリコ
ン膜２３中に高濃度Ｎ型不純物、例えばＡｓを加速エネ
ルギー５０ｋｅＶ，注入量５×１０15〜１×１０16ｃｍ
-2で導入し、９００〜９５０℃の熱処理を加え、Ｎ+ 型
のエミッタ拡散層２４およびコレクタコンタクト層２５
をそれぞれ形成する。
【０００８】次に、エッチング技術により、図７（ｂ）
に示すように、エミッタ電極２７、およびコレクタ電極
２８を形成する。続いて、上述した絶縁膜２２をエッチ
バックし、図８（ａ）に示すように、第１，第２のゲー
ト電極Ｇｎ、Ｇｐ側壁にスペーサ２９をそれぞれ形成す
る。次に、図８（ｂ）に示すように、フォトレジスト膜
３０を形成し、ｎＭＯＳトランジスタ形成領域の表面部
にスペーサ２９と自己整合して一対の高濃度Ｎ型ソース
・ドレイン領域３１−１，３１−２を形成するためのイ
オン注入を行なう。次に、図９に示すように、フォトレ
ジスト膜３２を形成し、ｐＭＯＳトランジスタ形成領域
の表面部に第２のゲート電極と自己整合する一対の高濃
度Ｐ型ソース・ドレイン領域３３−１，３３−２および
ベース形成領域に外部ベース領域３３−３を形成するた
めのイオン注入を行なう。
に示すように、エミッタ電極２７、およびコレクタ電極
２８を形成する。続いて、上述した絶縁膜２２をエッチ
バックし、図８（ａ）に示すように、第１，第２のゲー
ト電極Ｇｎ、Ｇｐ側壁にスペーサ２９をそれぞれ形成す
る。次に、図８（ｂ）に示すように、フォトレジスト膜
３０を形成し、ｎＭＯＳトランジスタ形成領域の表面部
にスペーサ２９と自己整合して一対の高濃度Ｎ型ソース
・ドレイン領域３１−１，３１−２を形成するためのイ
オン注入を行なう。次に、図９に示すように、フォトレ
ジスト膜３２を形成し、ｐＭＯＳトランジスタ形成領域
の表面部に第２のゲート電極と自己整合する一対の高濃
度Ｐ型ソース・ドレイン領域３３−１，３３−２および
ベース形成領域に外部ベース領域３３−３を形成するた
めのイオン注入を行なう。
【０００９】
【発明が解決しようとする課題】この従来のＢｉＣＭＯ
Ｓ集積回路の製造方法は、バイポーラ・トランジスタの
エミッタ電極およびコレクタ電極とＣＭＯＳのスペーサ
とを独立の工程で形成するので製造工程が長くなるとい
う問題がある。また、外部ベース領域を形成する際に外
部ベースに近接するエミッタ電極１９中に不純物が入ら
ぬように、マスクを重ね合わせる必要がある。
Ｓ集積回路の製造方法は、バイポーラ・トランジスタの
エミッタ電極およびコレクタ電極とＣＭＯＳのスペーサ
とを独立の工程で形成するので製造工程が長くなるとい
う問題がある。また、外部ベース領域を形成する際に外
部ベースに近接するエミッタ電極１９中に不純物が入ら
ぬように、マスクを重ね合わせる必要がある。
【００１０】このマスク重ね合わせ精度を考慮すると、
外部ベース領域とエミッタ拡散層の距離を大きくせねば
ならず、結果として、ベース抵抗の増大及びトランジス
タ面積の増大を招くという問題もある。
外部ベース領域とエミッタ拡散層の距離を大きくせねば
ならず、結果として、ベース抵抗の増大及びトランジス
タ面積の増大を招くという問題もある。
【００１１】
【課題を解決するための手段】本発明のＢｉＣＭＯＳ集
積回路の製造方法は、半導体基板の表面部に形成された
素子分離絶縁構造体で第１導電型ＭＯＳトランジスタ形
成領域、第２導電型ＭＯＳトランジスタ形成領域、ベー
ス形成領域および前記ベース形成領域近傍のコレクタコ
ンタクト形成領域を区画し前記ベース形成領域およびコ
レクタコンタクト形成領域を含みＰＮ接合で囲まれたバ
イポーラ・トランジスタ形成領域を区画する工程と、前
記第１導電型ＭＯＳトランジスタ形成領域、第２導電型
ＭＯＳトランジスタ形成領域、ベース形成領域およびコ
レクタコンタクト形成領域の表面にそれぞれゲート絶縁
膜を形成し、前記第１導電型ＭＯＳトランジスタ形成領
域および第２導電型ＭＯＳトランジスタ形成領域上に前
記ゲート絶縁膜を介してそれぞれ第１のゲート電極およ
び第２のゲート電極を形成し、前記第１導電型ＭＯＳト
ランジスタ形成領域に前記第１のゲート電極と自己整合
する一対の低濃度第１導電型ソース・ドレイン領域を形
成し、前記第２導電型ＭＯＳトランジスタ形成領域に前
記第２のゲート電極と自己整合する一対の低濃度第２導
電型ソース・ドレイン領域ならびに前記ベース形成領域
に第２導電型ベース層を形成する工程と、全面に絶縁膜
を堆積したのち前記第２導電型ベース層に達する第１の
開口および前記コレクタコンタクト形成領域の表面に達
する第２の開口を形成し、全面に多結晶シリコン膜を堆
積し、前記第２導電型ＭＯＳトランジスタ形成領域上お
よびバイポーラ・トランジスタ形成領域上を被覆し前記
第１導電型ＭＯＳトランジスタ形成領域とその周辺部を
露出させる第１のマスクを設けて前記多結晶シリコン膜
を除去し前記絶縁膜を異方性エッチングにより選択的に
除去して前記第１のゲート電極の側壁に第１のスペーサ
を形成したのちイオン注入を利用して前記第１導電型Ｍ
ＯＳトランジスタ形成領域に前記第１のスペーサと自己
整合する一対の高濃度第１導電型ソース・ドレイン領域
を形成するとともに前記多結晶シリコン膜に第１導電型
不純物を導入する工程と、前記第１導電型ＭＯＳトラン
ジスタ形成領域とその周辺部、前記第１の開口とその周
辺部および前記第２の開口とその周辺部をそれぞれ被覆
する第２のマスクを設けて前記多結晶シリコン膜を除去
し前記絶縁膜を異方性エッチングにより選択的に除去し
て前記第２のゲート電極の側壁に第２のスペーサを形成
するとともにエミッタ電極およびコレクタ電極を形成す
る工程と、イオン注入を利用して前記第２導電型ＭＯＳ
トランジスタ形成領域に前記第２のスペーサと自己整合
する一対の高濃度第２導電型ソース、ドレイン領域を前
記ベース形成領域に前記エミッタ電極と自己整合する外
部ベース領域をそれぞれ形成する工程とを含むというも
のである。
積回路の製造方法は、半導体基板の表面部に形成された
素子分離絶縁構造体で第１導電型ＭＯＳトランジスタ形
成領域、第２導電型ＭＯＳトランジスタ形成領域、ベー
ス形成領域および前記ベース形成領域近傍のコレクタコ
ンタクト形成領域を区画し前記ベース形成領域およびコ
レクタコンタクト形成領域を含みＰＮ接合で囲まれたバ
イポーラ・トランジスタ形成領域を区画する工程と、前
記第１導電型ＭＯＳトランジスタ形成領域、第２導電型
ＭＯＳトランジスタ形成領域、ベース形成領域およびコ
レクタコンタクト形成領域の表面にそれぞれゲート絶縁
膜を形成し、前記第１導電型ＭＯＳトランジスタ形成領
域および第２導電型ＭＯＳトランジスタ形成領域上に前
記ゲート絶縁膜を介してそれぞれ第１のゲート電極およ
び第２のゲート電極を形成し、前記第１導電型ＭＯＳト
ランジスタ形成領域に前記第１のゲート電極と自己整合
する一対の低濃度第１導電型ソース・ドレイン領域を形
成し、前記第２導電型ＭＯＳトランジスタ形成領域に前
記第２のゲート電極と自己整合する一対の低濃度第２導
電型ソース・ドレイン領域ならびに前記ベース形成領域
に第２導電型ベース層を形成する工程と、全面に絶縁膜
を堆積したのち前記第２導電型ベース層に達する第１の
開口および前記コレクタコンタクト形成領域の表面に達
する第２の開口を形成し、全面に多結晶シリコン膜を堆
積し、前記第２導電型ＭＯＳトランジスタ形成領域上お
よびバイポーラ・トランジスタ形成領域上を被覆し前記
第１導電型ＭＯＳトランジスタ形成領域とその周辺部を
露出させる第１のマスクを設けて前記多結晶シリコン膜
を除去し前記絶縁膜を異方性エッチングにより選択的に
除去して前記第１のゲート電極の側壁に第１のスペーサ
を形成したのちイオン注入を利用して前記第１導電型Ｍ
ＯＳトランジスタ形成領域に前記第１のスペーサと自己
整合する一対の高濃度第１導電型ソース・ドレイン領域
を形成するとともに前記多結晶シリコン膜に第１導電型
不純物を導入する工程と、前記第１導電型ＭＯＳトラン
ジスタ形成領域とその周辺部、前記第１の開口とその周
辺部および前記第２の開口とその周辺部をそれぞれ被覆
する第２のマスクを設けて前記多結晶シリコン膜を除去
し前記絶縁膜を異方性エッチングにより選択的に除去し
て前記第２のゲート電極の側壁に第２のスペーサを形成
するとともにエミッタ電極およびコレクタ電極を形成す
る工程と、イオン注入を利用して前記第２導電型ＭＯＳ
トランジスタ形成領域に前記第２のスペーサと自己整合
する一対の高濃度第２導電型ソース、ドレイン領域を前
記ベース形成領域に前記エミッタ電極と自己整合する外
部ベース領域をそれぞれ形成する工程とを含むというも
のである。
【００１２】
【実施例】本発明について図面を参照して説明する。図
１（ａ），（ｂ）〜図４は、本発明の一実施例の説明の
ための断面図である。ｐＭＯＳトンジスタ，ｎＭＯＳト
ランジスタならびに縦型ＮＰＮバイポーラ・トランジス
タを同一チップに集積して形成する場合について説明す
る。
１（ａ），（ｂ）〜図４は、本発明の一実施例の説明の
ための断面図である。ｐＭＯＳトンジスタ，ｎＭＯＳト
ランジスタならびに縦型ＮＰＮバイポーラ・トランジス
タを同一チップに集積して形成する場合について説明す
る。
【００１３】図１（ａ），（ｂ）に示すように、従来の
技術の項で説明したのと同様にして、Ｐ型シリコン基体
１、Ｎ型エピタキシャル層２、Ｎ+ 型埋込領域３−１，
３−２、Ｐ+ 型埋込領域４−１，４−２、Ｐ型ウェル領
域６−１ａ，６−２ａを有するシリコン半導体基板の表
面部に形成された素子分離絶縁構造体（フィールド酸化
膜１０）でｎＭＯＳトランジスタ形成領域１１、ｐＭＯ
Ｓトランジスタ形成領域１２、ベース形成領域１３−１
およびベース形成領域１３−１近傍のコレクタコンタク
ト形成領域１３−２を区画しベース形成領域１３−１お
よびコレクタコンタクト形成領域１３−２を含みＰＮ接
合で囲まれたＮＰＮトランジスタ形成領域を区画する。
次に、ｎＭＯＳトランジスタ形成領域１１，ｐＭＯＳト
ランジスタ形成領域１２，ベース形成領域１３−１およ
びコレクタコンタクト形成領域１３−２の表面にそれぞ
れゲート酸化膜１４を形成し、ｎＭＯＳトランジスタ形
成領域１１およびｐＭＯＳトランジスタ形成領域１２上
にゲート酸化膜１４を介してそれぞれ第１のゲート電極
Ｇｎおよび第２のゲート電極Ｇｐを形成し、図２（ａ）
に示すように、ｎＭＯＳトランジスタ形成領域１１に第
１のゲート電極Ｇｎと自己整合する一対の低濃度Ｎ型ソ
ース・ドレイン領域１８−１，１８−２を形成し、図２
（ｂ）に示すように、ｐＭＯＳトランジスタ形成領域に
第２のゲート電極Ｇｐと自己整合する一対の低濃度Ｐ型
ソース・ドレイン領域２０−１，２０−２ならびにベー
ス形成領域１３−１にＰ型ベース層２１を形成する。次
に、図３（ａ）に示すように、全面に絶縁膜２２を堆積
したのちＰ型ベース層２１に達する第１の開口Ｃ１およ
びコレクタコンタクト形成領域５の表面に達する第２の
開口Ｃ２を形成し、全面にＮ型にドーピングされた多結
晶シリコン膜２３を堆積し第１の開口部Ｃ１にエミッタ
拡散層２４を第２の開口部Ｃ２にコレクタコンタクト層
２５をそれぞれ形成する。ここまでは、従来の技術の項
で図５（ａ），（ｂ）〜図７（ａ）を参照して説明した
のと全く同じである。多結晶シリコン膜にＮ型不純物を
導入するのは、ＣＶＤ法による堆積中でもよい。また、
このドーピングはここで行なうのか好ましいが、必ずし
もその必要はなくそのときは、エミッタ拡散層２４、コ
レクタコンタクト層２５は未だ形成されない。
技術の項で説明したのと同様にして、Ｐ型シリコン基体
１、Ｎ型エピタキシャル層２、Ｎ+ 型埋込領域３−１，
３−２、Ｐ+ 型埋込領域４−１，４−２、Ｐ型ウェル領
域６−１ａ，６−２ａを有するシリコン半導体基板の表
面部に形成された素子分離絶縁構造体（フィールド酸化
膜１０）でｎＭＯＳトランジスタ形成領域１１、ｐＭＯ
Ｓトランジスタ形成領域１２、ベース形成領域１３−１
およびベース形成領域１３−１近傍のコレクタコンタク
ト形成領域１３−２を区画しベース形成領域１３−１お
よびコレクタコンタクト形成領域１３−２を含みＰＮ接
合で囲まれたＮＰＮトランジスタ形成領域を区画する。
次に、ｎＭＯＳトランジスタ形成領域１１，ｐＭＯＳト
ランジスタ形成領域１２，ベース形成領域１３−１およ
びコレクタコンタクト形成領域１３−２の表面にそれぞ
れゲート酸化膜１４を形成し、ｎＭＯＳトランジスタ形
成領域１１およびｐＭＯＳトランジスタ形成領域１２上
にゲート酸化膜１４を介してそれぞれ第１のゲート電極
Ｇｎおよび第２のゲート電極Ｇｐを形成し、図２（ａ）
に示すように、ｎＭＯＳトランジスタ形成領域１１に第
１のゲート電極Ｇｎと自己整合する一対の低濃度Ｎ型ソ
ース・ドレイン領域１８−１，１８−２を形成し、図２
（ｂ）に示すように、ｐＭＯＳトランジスタ形成領域に
第２のゲート電極Ｇｐと自己整合する一対の低濃度Ｐ型
ソース・ドレイン領域２０−１，２０−２ならびにベー
ス形成領域１３−１にＰ型ベース層２１を形成する。次
に、図３（ａ）に示すように、全面に絶縁膜２２を堆積
したのちＰ型ベース層２１に達する第１の開口Ｃ１およ
びコレクタコンタクト形成領域５の表面に達する第２の
開口Ｃ２を形成し、全面にＮ型にドーピングされた多結
晶シリコン膜２３を堆積し第１の開口部Ｃ１にエミッタ
拡散層２４を第２の開口部Ｃ２にコレクタコンタクト層
２５をそれぞれ形成する。ここまでは、従来の技術の項
で図５（ａ），（ｂ）〜図７（ａ）を参照して説明した
のと全く同じである。多結晶シリコン膜にＮ型不純物を
導入するのは、ＣＶＤ法による堆積中でもよい。また、
このドーピングはここで行なうのか好ましいが、必ずし
もその必要はなくそのときは、エミッタ拡散層２４、コ
レクタコンタクト層２５は未だ形成されない。
【００１４】図３（ｂ）に示すように、ｎＭＯＳトラン
ジスタ形成領域とその周辺部の多結晶シリコン膜２３を
エッチング技術により除去し、続いて、その下層の絶縁
膜２３を選択性の異方性エッチし、第１のゲート電極側
壁にスペーサ２９を形成する。その後、イオン注入法に
より例えばＡｓを加速エネルギー５０ｋｅＶ，注入量３
×１０15ｃｍ-2（前述の多結晶シリコン膜のドーピング
と同じ条件）程度導入して第１のゲート電極と自己整合
してｎＭＯＳトランジスタ形成領域の表面部に一対の高
濃度Ｎ型ソース・ドレイン領域３１−１，３１−２を形
成する。このとき、ｐＭＯＳトランジスタ形成領域およ
びバイポーラ・トランジスタ形成領域上を覆う多結晶シ
リコン膜２３にヒ素がドーピングされる。従って、前述
したように、図３（ａ）に対応する工程で多結晶シリコ
ン膜２３にドーピングを行なわなくても、ここでエミッ
タ拡散層２４、コレクタコンタクト層２５を形成するこ
とができる。
ジスタ形成領域とその周辺部の多結晶シリコン膜２３を
エッチング技術により除去し、続いて、その下層の絶縁
膜２３を選択性の異方性エッチし、第１のゲート電極側
壁にスペーサ２９を形成する。その後、イオン注入法に
より例えばＡｓを加速エネルギー５０ｋｅＶ，注入量３
×１０15ｃｍ-2（前述の多結晶シリコン膜のドーピング
と同じ条件）程度導入して第１のゲート電極と自己整合
してｎＭＯＳトランジスタ形成領域の表面部に一対の高
濃度Ｎ型ソース・ドレイン領域３１−１，３１−２を形
成する。このとき、ｐＭＯＳトランジスタ形成領域およ
びバイポーラ・トランジスタ形成領域上を覆う多結晶シ
リコン膜２３にヒ素がドーピングされる。従って、前述
したように、図３（ａ）に対応する工程で多結晶シリコ
ン膜２３にドーピングを行なわなくても、ここでエミッ
タ拡散層２４、コレクタコンタクト層２５を形成するこ
とができる。
【００１５】次に、図４に示すように、ｐＭＯＳトラン
ジスタの高濃度Ｐ型ソース・ドレイン領域を形成すべ
く、例えばフォトリソグラフィ技術によりフォトレジス
ト膜３４でｎＭＯＳトランジスタ形成領域、エミッタ電
極部およびコレクタ電極部を覆い、エッチング技術を用
いて、多結晶シリコン膜を選択的に除去する。選択性の
異方性エッチにより第２のゲート電極Ｇｐの側壁にスペ
ーサ３５を形成する。これによりｐＭＯＳトランジスタ
形成領域に残存するポリシリコン膜及び絶縁膜の除去と
エミッタ電極２７、コレクタ電極２８の形成が終る。続
いて、イオン注入法により、ｐＭＯＳトランジスタの高
濃度Ｐ型ソース・ドレイン領域３３−１，３３−２およ
び外部ベース領域を３３−３を形成する。
ジスタの高濃度Ｐ型ソース・ドレイン領域を形成すべ
く、例えばフォトリソグラフィ技術によりフォトレジス
ト膜３４でｎＭＯＳトランジスタ形成領域、エミッタ電
極部およびコレクタ電極部を覆い、エッチング技術を用
いて、多結晶シリコン膜を選択的に除去する。選択性の
異方性エッチにより第２のゲート電極Ｇｐの側壁にスペ
ーサ３５を形成する。これによりｐＭＯＳトランジスタ
形成領域に残存するポリシリコン膜及び絶縁膜の除去と
エミッタ電極２７、コレクタ電極２８の形成が終る。続
いて、イオン注入法により、ｐＭＯＳトランジスタの高
濃度Ｐ型ソース・ドレイン領域３３−１，３３−２およ
び外部ベース領域を３３−３を形成する。
【００１６】その後、従来の技術と同様に層間絶縁膜の
形成、コンタクト孔の形成電極形成工程を経て、本実施
例のＢｉＣＭＯＳ ＬＳＩチップを得る。なお本実施例
では、コレクタ電極に多結晶シリコン膜を用いたがコレ
クタ電極には多結晶シリコン電極を用いずに、金属電極
を直接接続することも可能である。
形成、コンタクト孔の形成電極形成工程を経て、本実施
例のＢｉＣＭＯＳ ＬＳＩチップを得る。なお本実施例
では、コレクタ電極に多結晶シリコン膜を用いたがコレ
クタ電極には多結晶シリコン電極を用いずに、金属電極
を直接接続することも可能である。
【００１７】
【発明の効果】以上説明したように本発明は、バイポー
ラ・トランジスタのエミッタ電極用の多結晶シリコン膜
のパターニング時にＬＤＤ構造ＭＯＳトランジスタのゲ
ート電極側壁のスペーサを形成するための異方性エッチ
ングを行なうことにより、従来行われていたエミッタ電
極のパターニングと独立に行なう異方性エッチング工程
が不要となり、製造工程が短縮される効果がある。
ラ・トランジスタのエミッタ電極用の多結晶シリコン膜
のパターニング時にＬＤＤ構造ＭＯＳトランジスタのゲ
ート電極側壁のスペーサを形成するための異方性エッチ
ングを行なうことにより、従来行われていたエミッタ電
極のパターニングと独立に行なう異方性エッチング工程
が不要となり、製造工程が短縮される効果がある。
【００１８】さらに、バイポーラ・トランジスタの外部
ベース領域の形成をエミッタ電極をマスクとして前述し
たバイポーラ・トランジスタのベース領域と同一導電型
のＬＤＤ構造ＭＯＳトランジスタの高濃度ソース・ドレ
イン領域の形成のためのイオン注入を利用して形成でき
るのでエミッタ電極に対し、外部ベース領域を自己整合
して形成することができる。その結果、マスク重ね合わ
せ精度を考慮する必要がなく、バイポーラ・トランジス
タの微細化、ベース抵抗の低減が可能となる効果もあ
る。
ベース領域の形成をエミッタ電極をマスクとして前述し
たバイポーラ・トランジスタのベース領域と同一導電型
のＬＤＤ構造ＭＯＳトランジスタの高濃度ソース・ドレ
イン領域の形成のためのイオン注入を利用して形成でき
るのでエミッタ電極に対し、外部ベース領域を自己整合
して形成することができる。その結果、マスク重ね合わ
せ精度を考慮する必要がなく、バイポーラ・トランジス
タの微細化、ベース抵抗の低減が可能となる効果もあ
る。
【図１】本発明の第１の実施例の説明のため（ａ），
（ｂ）に分図して示す工程順断面図である。
（ｂ）に分図して示す工程順断面図である。
【図２】図１に対応する工程の次工程の説明のため
（ａ），（ｂ）に分図して示す工程順断面図である。
（ａ），（ｂ）に分図して示す工程順断面図である。
【図３】図２に対応する工程の次工程の説明のため
（ａ），（ｂ）に分図して示す工程順断面図である。
（ａ），（ｂ）に分図して示す工程順断面図である。
【図４】図３に対応する工程の次工程の説明のための断
面図である。
面図である。
【図５】従来の技術の説明のため（ａ），（ｂ）に分図
して示す工程順断面図である。
して示す工程順断面図である。
【図６】図５に対応する工程の次工程の説明のため
（ａ），（ｂ）に分図して示す工程順断面図である。
（ａ），（ｂ）に分図して示す工程順断面図である。
【図７】図６に対応する工程の次工程の説明のため
（ａ），（ｂ）に分図して示す工程順断面図である。
（ａ），（ｂ）に分図して示す工程順断面図である。
【図８】図７に対応する工程の次工程の説明のため
（ａ），（ｂ）に分図して示す工程順断面図である。
（ａ），（ｂ）に分図して示す工程順断面図である。
【図９】図８に対応する工程の次工程の説明のための断
面図である。
面図である。
１ Ｐ型シリコン基体 ２ Ｎ型エピタキシャル層 ３−１，３−２ Ｎ+ 型埋込領域 ４−１，４−２ Ｐ+ 型埋込領域 ２１ Ｐ型ベース層 ２２ 絶縁膜 ２３ 多結晶シリコン膜 ２４ Ｎ+ 型のエミッタ拡散層 ２５ Ｎ+ 型のコレクタコンタクト層 ２６ フォトレジスト膜 ２７ エミッタ電極 ２８ コレクタ電極 ２９ スペーサ ３０ フォトレジスト膜 ３１−１，３１−２ 高濃度Ｎ型ソース・ドレイン領
域 ３２ フォトレジスト膜 ３３−１，３３−２ 高濃度Ｐ型ソース・ドレイン領
域 ３３−３ Ｐ+ 型の外部ベース領域 ３４ フォトレジスト膜 ３５ スペーサ ５ コレクタ外部Ｎ型拡散層 ６−１，６−１ａ，６−２，６−２ａ Ｐ型ウェル領
域 ７ パッド酸化膜 ８ 窒化シリコン膜 ９ フォトレジスト膜 １０ フィールド酸化膜 １１ ｎＭＯＳトランジスタ形成領域 １２ ｐＭＯＳトランジスタ形成領域 １３−１ ベース形成領域 １３−２ コレクタコンタクト領域 １４ ゲート絶縁膜 １５ 多結晶シリコン膜 １６ タングステンシリサイド膜 １７ フォトレジスト膜 １８−１，１８−２ 低濃度Ｎ型ソース・ドレイン領
域 １９ フォトレジスト膜 ２０−１，２０−２ 低濃度Ｐ型ソース・ドレイン領
域
域 ３２ フォトレジスト膜 ３３−１，３３−２ 高濃度Ｐ型ソース・ドレイン領
域 ３３−３ Ｐ+ 型の外部ベース領域 ３４ フォトレジスト膜 ３５ スペーサ ５ コレクタ外部Ｎ型拡散層 ６−１，６−１ａ，６−２，６−２ａ Ｐ型ウェル領
域 ７ パッド酸化膜 ８ 窒化シリコン膜 ９ フォトレジスト膜 １０ フィールド酸化膜 １１ ｎＭＯＳトランジスタ形成領域 １２ ｐＭＯＳトランジスタ形成領域 １３−１ ベース形成領域 １３−２ コレクタコンタクト領域 １４ ゲート絶縁膜 １５ 多結晶シリコン膜 １６ タングステンシリサイド膜 １７ フォトレジスト膜 １８−１，１８−２ 低濃度Ｎ型ソース・ドレイン領
域 １９ フォトレジスト膜 ２０−１，２０−２ 低濃度Ｐ型ソース・ドレイン領
域
Claims (2)
- 【請求項１】 半導体基板の表面部に形成された素子分
離絶縁構造体で第１導電型ＭＯＳトランジスタ形成領
域、第２導電型ＭＯＳトランジスタ形成領域、ベース形
成領域および前記ベース形成領域近傍のコレクタコンタ
クト形成領域を区画し前記ベース形成領域およびコレク
タコンタクト形成領域を含みＰＮ接合で囲まれたバイポ
ーラ・トランジスタ形成領域を区画する工程と、前記第
１導電型ＭＯＳトランジスタ形成領域、第２導電型ＭＯ
Ｓトランジスタ形成領域、ベース形成領域およびコレク
タコンタクト形成領域の表面にそれぞれゲート絶縁膜を
形成し、前記第１導電型ＭＯＳトランジスタ形成領域お
よび第２導電型ＭＯＳトランジスタ形成領域上に前記ゲ
ート絶縁膜を介してそれぞれ第１のゲート電極および第
２のゲート電極を形成し、前記第１導電型ＭＯＳトラン
ジスタ形成領域に前記第１のゲート電極と自己整合する
一対の低濃度第１導電型ソース・ドレイン領域を形成
し、前記第２導電型ＭＯＳトランジスタ形成領域に前記
第２のゲート電極と自己整合する一対の低濃度第２導電
型ソース・ドレイン領域ならびに前記ベース形成領域に
第２導電型ベース層を形成する工程と、全面に絶縁膜を
堆積したのち前記第２導電型ベース層に達する第１の開
口および前記コレクタコンタクト形成領域の表面に達す
る第２の開口を形成し、全面に多結晶シリコン膜を堆積
し、前記第２導電型ＭＯＳトランジスタ形成領域上およ
びバイポーラ・トランジスタ形成領域上を被覆し前記第
１導電型ＭＯＳトランジスタ形成領域とその周辺部を露
出させる第１のマスクを設けて前記多結晶シリコン膜を
除去し前記絶縁膜を異方性エッチングにより選択的に除
去して前記第１のゲート電極の側壁に第１のスペーサを
形成したのちイオン注入を利用して前記第１導電型ＭＯ
Ｓトランジスタ形成領域に前記第１のスペーサと自己整
合する一対の高濃度第１導電型ソース・ドレイン領域を
形成するとともに前記多結晶シリコン膜に第１導電型不
純物を導入する工程と、前記第１導電型ＭＯＳトランジ
スタ形成領域とその周辺部、前記第１の開口とその周辺
部および前記第２の開口とその周辺部をそれぞれ被覆す
る第２のマスクを設けて前記多結晶シリコン膜を除去し
前記絶縁膜を異方性エッチングにより選択的に除去して
前記第２のゲート電極の側壁に第２のスペーサを形成す
るとともにエミッタ電極およびコレクタ電極を形成する
工程と、イオン注入を利用して前記第２導電型ＭＯＳト
ランジスタ形成領域に前記第２のスペーサと自己整合す
る一対の高濃度第２導電型ソース・ドレイン領域を前記
ベース形成領域に前記エミッタ電極と自己整合する外部
ベース領域をそれぞれ形成する工程とを含むことを特徴
とするＢｉＣＭＯＳ集積回路の製造方法。 - 【請求項２】 前記第１導電型はＮ型であり、前記第２
導電型はＰ型である請求項１記載のＢｉＣＭＯＳ集積回
路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5273346A JP2541126B2 (ja) | 1993-11-01 | 1993-11-01 | ＢｉＣＭＯＳ集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5273346A JP2541126B2 (ja) | 1993-11-01 | 1993-11-01 | ＢｉＣＭＯＳ集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07130896A JPH07130896A (ja) | 1995-05-19 |
| JP2541126B2 true JP2541126B2 (ja) | 1996-10-09 |
Family
ID=17526621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5273346A Expired - Fee Related JP2541126B2 (ja) | 1993-11-01 | 1993-11-01 | ＢｉＣＭＯＳ集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2541126B2 (ja) |
-
1993
- 1993-11-01 JP JP5273346A patent/JP2541126B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07130896A (ja) | 1995-05-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5424572A (en) | Spacer formation in a semiconductor structure | |
| US4962053A (en) | Bipolar transistor fabrication utilizing CMOS techniques | |
| JPH0783024B2 (ja) | バイポ−ラトランジスタの製造方法 | |
| JP2581652B2 (ja) | バイポ−ラ・トランジスタ構造の製造方法 | |
| JPH0555484A (ja) | 半導体装置の製造方法 | |
| JPH09107042A (ja) | 半導体装置の製造方法 | |
| JP2587444B2 (ja) | Ｃｍｏｓ技術を用いたバイポーラ・トランジスタとその製造方法 | |
| US6303419B1 (en) | Method for fabricating a BiCMOS device featuring twin wells and an N type epitaxial layer | |
| JPH04221835A (ja) | バイポーラ・トランジスタとその製法 | |
| JPH0697185A (ja) | 半導体装置 | |
| US5065209A (en) | Bipolar transistor fabrication utilizing CMOS techniques | |
| JP2541126B2 (ja) | ＢｉＣＭＯＳ集積回路の製造方法 | |
| JP2575876B2 (ja) | 半導体装置 | |
| JP3097095B2 (ja) | 半導体装置の製造方法 | |
| JP2778126B2 (ja) | 半導体装置の製造方法 | |
| JP2000012714A (ja) | 半導体装置の製造方法 | |
| JP3055781B2 (ja) | 半導体装置及びその製造方法 | |
| JP4126583B2 (ja) | 半導体装置の製造方法 | |
| JP2830089B2 (ja) | 半導体集積回路の製造方法 | |
| JP3400326B2 (ja) | 半導体装置およびその製造方法 | |
| JP5017744B2 (ja) | 半導体装置の製造方法 | |
| JPH0575033A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPS6376470A (ja) | 半導体装置の製造方法 | |
| JPH07321239A (ja) | 半導体装置の製造方法 | |
| JPH02232963A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960528 |
|
| LAPS | Cancellation because of no payment of annual fees |