JP2000012714A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 224
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 103
- 238000000034 method Methods 0.000 claims abstract description 46
- 238000000059 patterning Methods 0.000 claims abstract description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 100
- 229920005591 polysilicon Polymers 0.000 claims description 100
- 239000012535 impurity Substances 0.000 claims description 43
- 239000000758 substrate Substances 0.000 claims description 42
- 229910052751 metal Inorganic materials 0.000 claims description 26
- 239000002184 metal Substances 0.000 claims description 26
- 239000010936 titanium Substances 0.000 claims description 18
- 238000002844 melting Methods 0.000 claims description 17
- 239000003870 refractory metal Substances 0.000 claims description 17
- 230000008018 melting Effects 0.000 claims description 15
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 12
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 12
- 229910021332 silicide Inorganic materials 0.000 claims description 9
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 9
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 8
- 229910052719 titanium Inorganic materials 0.000 claims description 8
- 239000010941 cobalt Substances 0.000 claims description 7
- 229910017052 cobalt Inorganic materials 0.000 claims description 7
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 7
- 238000010438 heat treatment Methods 0.000 claims description 7
- 229910052759 nickel Inorganic materials 0.000 claims description 7
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 6
- 239000011733 molybdenum Substances 0.000 claims description 6
- 229910052750 molybdenum Inorganic materials 0.000 claims description 6
- 229910052697 platinum Inorganic materials 0.000 claims description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 6
- 229910052721 tungsten Inorganic materials 0.000 claims description 6
- 239000010937 tungsten Substances 0.000 claims description 6
- 239000010410 layer Substances 0.000 description 128
- 229920002120 photoresistant polymer Polymers 0.000 description 35
- 230000015572 biosynthetic process Effects 0.000 description 22
- 125000006850 spacer group Chemical group 0.000 description 14
- 238000000137 annealing Methods 0.000 description 12
- 238000007796 conventional method Methods 0.000 description 11
- 239000002344 surface layer Substances 0.000 description 11
- 229910021341 titanium silicide Inorganic materials 0.000 description 11
- 238000005229 chemical vapour deposition Methods 0.000 description 9
- 238000002955 isolation Methods 0.000 description 9
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 8
- 230000001133 acceleration Effects 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 8
- 238000000926 separation method Methods 0.000 description 8
- 238000001312 dry etching Methods 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 238000000605 extraction Methods 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 229910010282 TiON Inorganic materials 0.000 description 3
- 229910008484 TiSi Inorganic materials 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
-
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0635—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors and diodes, or resistors, or capacitors
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Abstract
(57)【要約】
【課題】ＢｉＣＭＯＳのベースおよびコレクタ、ソース
／ドレインが低抵抗化され、製造工程が簡略化された半
導体装置の製造方法を提供する。 【解決手段】基板上に、ゲート電極（第１の半導体層）
１９（ｎ+ ）を形成する工程と、絶縁膜２６を形成する
工程と、第２の半導体層３４を形成する工程と、前記第
２の半導体層３４および前記絶縁膜２６のバイポーラ部
分を残し、ＣＭＯＳ部分を除去して前記ゲート電極１９
（ｎ+ ）にサイドウォール２８を形成する工程と、ソー
ス／ドレイン領域２９、３０を形成する工程と、全面に
Ｔｉ層を形成し、前記第２の半導体層、前記ソース／ド
レイン領域、前記ゲート電極表面をシリサイド化する
（３２）工程と、前記第２の半導体層をパターニングし
てベース電極を形成する工程を有する半導体装置の製造
方法。
／ドレインが低抵抗化され、製造工程が簡略化された半
導体装置の製造方法を提供する。 【解決手段】基板上に、ゲート電極（第１の半導体層）
１９（ｎ+ ）を形成する工程と、絶縁膜２６を形成する
工程と、第２の半導体層３４を形成する工程と、前記第
２の半導体層３４および前記絶縁膜２６のバイポーラ部
分を残し、ＣＭＯＳ部分を除去して前記ゲート電極１９
（ｎ+ ）にサイドウォール２８を形成する工程と、ソー
ス／ドレイン領域２９、３０を形成する工程と、全面に
Ｔｉ層を形成し、前記第２の半導体層、前記ソース／ド
レイン領域、前記ゲート電極表面をシリサイド化する
（３２）工程と、前記第２の半導体層をパターニングし
てベース電極を形成する工程を有する半導体装置の製造
方法。
Description
【０００１】
【発明の属する技術分野】本発明は、ＢｉＣＭＯＳトラ
ンジスタを有する半導体装置の製造方法に関し、特に、
バイポーラトランジスタのベースポリシリコン電極、お
よびＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉ
ｎ）構造のＭＯＳトランジスタのソース／ドレイン領域
を低抵抗化し、製造工程を簡略化することができる半導
体装置の製造方法に関する。
ンジスタを有する半導体装置の製造方法に関し、特に、
バイポーラトランジスタのベースポリシリコン電極、お
よびＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉ
ｎ）構造のＭＯＳトランジスタのソース／ドレイン領域
を低抵抗化し、製造工程を簡略化することができる半導
体装置の製造方法に関する。
【０００２】
【従来の技術】近年、電子機器の小型化、軽量化および
消費電力の低減が進行するに伴い、半導体装置の高集積
化および微細化に対する要求が高まっている。そこで、
低消費電力と高集積度という特性を有するＣＭＯＳと、
大きな駆動能力と高速性という特性を有するバイポーラ
トランジスタとを組み合わせたバイポーラ−ＣＭＯＳ
（Ｂｉ−ＣＭＯＳ）の開発が活発に行われている。Ｂｉ
−ＣＭＯＳには、一般にｎｐｎトランジスタとｐｎｐト
ランジスタが組み込まれて、ｐ型基板上にｎ型エピタキ
シャル層が設けられた構造の基板には、製造工程を簡略
化するために、ｎｐｎトランジスタを縦型（Ｖ−ＮＰ
Ｎ；ｖｅｒｔｉｃａｌ ＮＰＮ）、ｐｎｐトランジスタ
を横型（Ｌ−ＰＮＰ；ｌａｔｅｒａｌＰＮＰ）として製
造されることが多い。また、Ｂｉ−ＣＭＯＳトランジス
タのＣＭＯＳ部分は、標準のＣＭＯＳ形成プロセスから
プロセス条件をほとんど変更せずに形成することができ
る。
消費電力の低減が進行するに伴い、半導体装置の高集積
化および微細化に対する要求が高まっている。そこで、
低消費電力と高集積度という特性を有するＣＭＯＳと、
大きな駆動能力と高速性という特性を有するバイポーラ
トランジスタとを組み合わせたバイポーラ−ＣＭＯＳ
（Ｂｉ−ＣＭＯＳ）の開発が活発に行われている。Ｂｉ
−ＣＭＯＳには、一般にｎｐｎトランジスタとｐｎｐト
ランジスタが組み込まれて、ｐ型基板上にｎ型エピタキ
シャル層が設けられた構造の基板には、製造工程を簡略
化するために、ｎｐｎトランジスタを縦型（Ｖ−ＮＰ
Ｎ；ｖｅｒｔｉｃａｌ ＮＰＮ）、ｐｎｐトランジスタ
を横型（Ｌ−ＰＮＰ；ｌａｔｅｒａｌＰＮＰ）として製
造されることが多い。また、Ｂｉ−ＣＭＯＳトランジス
タのＣＭＯＳ部分は、標準のＣＭＯＳ形成プロセスから
プロセス条件をほとんど変更せずに形成することができ
る。
【０００３】従来の製造方法により製造されるＢｉＣＭ
ＯＳトランジスタの断面図を図８に示す。バイポーラト
ランジスタ部分は高速化に適したダブルポリシリコン構
造であり、また、ＭＯＳトランジスタ部分はＬＤＤ構造
と、ゲート電極およびソース／ドレイン領域表面がサリ
サイド化されていることにより、微細化と高速化が図ら
れている。図８の半導体装置においては、ポリシリコン
抵抗部分には、ｎ- ポリシリコン１９（ｎ- ）からなる
抵抗が形成されている。縦型ＮＰＮトランジスタ部分に
は、ｎ型コレクタ領域となるｎ型エピタキシャル層６の
下層にｎ型埋め込みコレクタ層４が形成され、ベース−
コレクタ間の高耐圧化が図られている。ｎ型エピタキシ
ャル層６の表面に、真性ベース領域３６とグラフトベー
ス領域３８が接続したｐ型ベース領域が形成され、その
表層にｎ型エミッタ拡散層３９’が形成されている。
ＯＳトランジスタの断面図を図８に示す。バイポーラト
ランジスタ部分は高速化に適したダブルポリシリコン構
造であり、また、ＭＯＳトランジスタ部分はＬＤＤ構造
と、ゲート電極およびソース／ドレイン領域表面がサリ
サイド化されていることにより、微細化と高速化が図ら
れている。図８の半導体装置においては、ポリシリコン
抵抗部分には、ｎ- ポリシリコン１９（ｎ- ）からなる
抵抗が形成されている。縦型ＮＰＮトランジスタ部分に
は、ｎ型コレクタ領域となるｎ型エピタキシャル層６の
下層にｎ型埋め込みコレクタ層４が形成され、ベース−
コレクタ間の高耐圧化が図られている。ｎ型エピタキシ
ャル層６の表面に、真性ベース領域３６とグラフトベー
ス領域３８が接続したｐ型ベース領域が形成され、その
表層にｎ型エミッタ拡散層３９’が形成されている。
【０００４】ＮＭＯＳトランジスタ部分には、ｐウェル
１５の表層にｎ型ソース／ドレイン領域２９が形成さ
れ、ソース／ドレイン間にゲート酸化膜１８を介してｎ
+ ポリシリコン１９（ｎ+ ）からなるゲート電極が形成
されている。ｎ型ソース／ドレイン領域２９およびｎ+
ゲート電極１９（ｎ+ ）の表層は低抵抗化のためシリサ
イド化され、チタンシリサイド３２となっている。ＰＭ
ＯＳトランジスタ部分には、ｐ型基板１と分離するため
のｎ型分離層５が形成され、さらに、ｎ型エピタキシャ
ル層６にｎウェル１７が形成されている。ｎウェル１７
の表層にｐ型ソース／ドレイン領域３０が形成され、ソ
ース／ドレイン間にゲート酸化膜１８を介してｎ+ ポリ
シリコン１９（ｎ+ ）からなるゲート電極が形成されて
いる。ｐ型ソース／ドレイン領域３０およびｎ+ ゲート
電極１９（ｎ+ ）の表層も低抵抗化のためシリサイド化
され、チタンシリサイド３２となっている。各トランジ
スタ間の基板表面には、ＬＯＣＯＳ１０が形成され、Ｌ
ＯＣＯＳ下層には、ｐ型Ｓｉ基板１まで接続するｐ型埋
め込み素子分離領域１４が形成されている。
１５の表層にｎ型ソース／ドレイン領域２９が形成さ
れ、ソース／ドレイン間にゲート酸化膜１８を介してｎ
+ ポリシリコン１９（ｎ+ ）からなるゲート電極が形成
されている。ｎ型ソース／ドレイン領域２９およびｎ+
ゲート電極１９（ｎ+ ）の表層は低抵抗化のためシリサ
イド化され、チタンシリサイド３２となっている。ＰＭ
ＯＳトランジスタ部分には、ｐ型基板１と分離するため
のｎ型分離層５が形成され、さらに、ｎ型エピタキシャ
ル層６にｎウェル１７が形成されている。ｎウェル１７
の表層にｐ型ソース／ドレイン領域３０が形成され、ソ
ース／ドレイン間にゲート酸化膜１８を介してｎ+ ポリ
シリコン１９（ｎ+ ）からなるゲート電極が形成されて
いる。ｐ型ソース／ドレイン領域３０およびｎ+ ゲート
電極１９（ｎ+ ）の表層も低抵抗化のためシリサイド化
され、チタンシリサイド３２となっている。各トランジ
スタ間の基板表面には、ＬＯＣＯＳ１０が形成され、Ｌ
ＯＣＯＳ下層には、ｐ型Ｓｉ基板１まで接続するｐ型埋
め込み素子分離領域１４が形成されている。
【０００５】上記のようなＢｉＣＭＯＳトランジスタが
形成された半導体装置の、従来の製造方法を図９〜図１
７を参照して以下に説明する。まず、図９（Ａ）に示す
ように、ｐ型（１００）Ｓｉ基板１上に、例えば熱酸化
により酸化膜２を膜厚１０ｎｍ程度形成してから、全面
にフォトレジスト３を堆積する。ＮＰＮトランジスタ形
成領域にｎ型埋め込みコレクタ層４を、ＰＭＯＳトラン
ジスタ形成領域にｎ型分離層５をそれぞれ形成するた
め、図９（Ａ）に示すようにフォトレジスト３に開口を
設ける。フォトレジスト３をマスクとして、例えばＡｓ
をイオン注入することによりｎ型埋め込み層（ｎ型埋め
込みコレクタ層４およびｎ型分離層５）を形成する。
形成された半導体装置の、従来の製造方法を図９〜図１
７を参照して以下に説明する。まず、図９（Ａ）に示す
ように、ｐ型（１００）Ｓｉ基板１上に、例えば熱酸化
により酸化膜２を膜厚１０ｎｍ程度形成してから、全面
にフォトレジスト３を堆積する。ＮＰＮトランジスタ形
成領域にｎ型埋め込みコレクタ層４を、ＰＭＯＳトラン
ジスタ形成領域にｎ型分離層５をそれぞれ形成するた
め、図９（Ａ）に示すようにフォトレジスト３に開口を
設ける。フォトレジスト３をマスクとして、例えばＡｓ
をイオン注入することによりｎ型埋め込み層（ｎ型埋め
込みコレクタ層４およびｎ型分離層５）を形成する。
【０００６】酸化膜２を除去した後、図９（Ｂ）に示す
ように抵抗１〜５Ωｃｍ、膜厚０．７〜２．０μｍ程度
のｎ型エピタキシャル層６を形成する。ｎ型エピタキシ
ャル層６表面に、熱酸化により膜厚５０ｎｍ程度の酸化
膜７を形成した後、ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐ
ｏｒ ｄｅｐｏｓｉｔｉｏｎ）法により膜厚１００ｎｍ
程度のシリコン窒化膜８を形成する。次に、フォトレジ
スト９を全面に堆積させてから、図９（Ｃ）に示すよう
にフォトレジスト９を素子分離領域が開口するようにパ
ターニングする。フォトレジスト９をマスクとしてシリ
コン窒化膜８および酸化膜７を除去し、さらに、Ｓｉ基
板（ｎ型エピタキシャル層６）を３００〜７５０ｎｍ程
度エッチングする。その後、１０００℃〜１０５０℃、
３〜８時間のスチーム酸化を行うことにより、図１０
（Ａ）に示すように、膜厚６００〜１５００ｎｍのフィ
ールド酸化膜（ＬＯＣＯＳ）１０が形成される。
ように抵抗１〜５Ωｃｍ、膜厚０．７〜２．０μｍ程度
のｎ型エピタキシャル層６を形成する。ｎ型エピタキシ
ャル層６表面に、熱酸化により膜厚５０ｎｍ程度の酸化
膜７を形成した後、ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐ
ｏｒ ｄｅｐｏｓｉｔｉｏｎ）法により膜厚１００ｎｍ
程度のシリコン窒化膜８を形成する。次に、フォトレジ
スト９を全面に堆積させてから、図９（Ｃ）に示すよう
にフォトレジスト９を素子分離領域が開口するようにパ
ターニングする。フォトレジスト９をマスクとしてシリ
コン窒化膜８および酸化膜７を除去し、さらに、Ｓｉ基
板（ｎ型エピタキシャル層６）を３００〜７５０ｎｍ程
度エッチングする。その後、１０００℃〜１０５０℃、
３〜８時間のスチーム酸化を行うことにより、図１０
（Ａ）に示すように、膜厚６００〜１５００ｎｍのフィ
ールド酸化膜（ＬＯＣＯＳ）１０が形成される。
【０００７】次に、図１０（Ｂ）に示すように、シリコ
ン窒化膜８を熱リン酸を用いたエッチングにより除去す
る。さらに、図１０（Ｃ）に示すように、ＬＯＣＯＳ１
０の表面を、例えば、フッ酸を用いたライトエッチング
により平坦化させる。図１１（Ａ）に示すように、全面
にフォトレジスト１１を堆積させ、フォトレジスト１１
にＮＰＮトランジスタのコレクタ引き出し部（ｎ+ シン
カー）を形成するための開口を設ける。フォトレジスト
１１をマスクとして、リン（Ｐ）を例えば加速エネルギ
ー７０ｋｅＶ、導入量５×１０15ａｔｍｓ／ｃｍ2 の条
件でイオン注入する。その後、１０００℃、３０分のア
ニールを行うことにより不純物が拡散され、図１１
（Ｂ）に示すように、ＮＰＮトランジスタにｎ+ シンカ
ー１２が形成される。
ン窒化膜８を熱リン酸を用いたエッチングにより除去す
る。さらに、図１０（Ｃ）に示すように、ＬＯＣＯＳ１
０の表面を、例えば、フッ酸を用いたライトエッチング
により平坦化させる。図１１（Ａ）に示すように、全面
にフォトレジスト１１を堆積させ、フォトレジスト１１
にＮＰＮトランジスタのコレクタ引き出し部（ｎ+ シン
カー）を形成するための開口を設ける。フォトレジスト
１１をマスクとして、リン（Ｐ）を例えば加速エネルギ
ー７０ｋｅＶ、導入量５×１０15ａｔｍｓ／ｃｍ2 の条
件でイオン注入する。その後、１０００℃、３０分のア
ニールを行うことにより不純物が拡散され、図１１
（Ｂ）に示すように、ＮＰＮトランジスタにｎ+ シンカ
ー１２が形成される。
【０００８】さらに、全面にフォトレジスト１３を堆積
させ、図１１（Ｂ）に示すように、フォトレジスト１３
に、ｐ型埋め込み素子分離領域１４およびＮＭＯＳトラ
ンジスタのｐウェル１５を形成するための開口を設け
る。フォトレジスト１３をマスクとしてホウ素（Ｂ）を
例えば加速エネルギー２００〜７２０ｋｅＶ、導入量１
×１０13〜１×１０14ａｔｍｓ／ｃｍ2 の条件でイオン
注入する。次に、図１２（Ａ）に示すように、フォトレ
ジスト１６を堆積させてから所定のパターニングを行
い、フォトレジスト１６をマスクとしてＰＭＯＳトラン
ジスタ部分にｎウェル１７を形成する。その後、フォト
レジスト１６を除去し、フッ酸を用いたライトエッチン
グを行って、酸化膜７を除去する。これにより、図１２
（Ｂ）に示すような構造となる。
させ、図１１（Ｂ）に示すように、フォトレジスト１３
に、ｐ型埋め込み素子分離領域１４およびＮＭＯＳトラ
ンジスタのｐウェル１５を形成するための開口を設け
る。フォトレジスト１３をマスクとしてホウ素（Ｂ）を
例えば加速エネルギー２００〜７２０ｋｅＶ、導入量１
×１０13〜１×１０14ａｔｍｓ／ｃｍ2 の条件でイオン
注入する。次に、図１２（Ａ）に示すように、フォトレ
ジスト１６を堆積させてから所定のパターニングを行
い、フォトレジスト１６をマスクとしてＰＭＯＳトラン
ジスタ部分にｎウェル１７を形成する。その後、フォト
レジスト１６を除去し、フッ酸を用いたライトエッチン
グを行って、酸化膜７を除去する。これにより、図１２
（Ｂ）に示すような構造となる。
【０００９】図１２（Ｃ）に示すように、８５０〜９５
０℃の熱酸化により、膜厚１５〜５０ｎｍのゲート酸化
膜１８を形成する。さらに、ＣＶＤ法により全面に膜厚
１５０〜３００ｎｍのポリシリコン層１９を形成する。
次に、全面にフォトレジスト２０を堆積させてから、図
１３（Ａ）に示すように、フォトレジスト２０のＭＯＳ
トランジスタ形成領域に開口を設ける。フォトレジスト
２０をマスクとして、高濃度のｎ型不純物をイオン注入
することにより、ＭＯＳトランジスタ形成領域のポリシ
リコン層１９をｎ+ ポリシリコン層とする。あるいは、
上記のｎ+ ポリシリコン層形成工程は、図１３（Ｂ）に
示すように、ＰＳＧ層２１からのリン（Ｐ）の拡散によ
っても行うことができる。この場合、まず、ポリシリコ
ン層１９上の全面にＰＳＧ層２１を堆積させ、ＭＯＳト
ランジスタ形成領域を残してＰＳＧ層２１を除去する。
その上層に、酸化膜２２を堆積させて、熱処理を行う。
これにより、ｎ+ ポリシリコン層１９（ｎ+ ）が形成さ
れる。
０℃の熱酸化により、膜厚１５〜５０ｎｍのゲート酸化
膜１８を形成する。さらに、ＣＶＤ法により全面に膜厚
１５０〜３００ｎｍのポリシリコン層１９を形成する。
次に、全面にフォトレジスト２０を堆積させてから、図
１３（Ａ）に示すように、フォトレジスト２０のＭＯＳ
トランジスタ形成領域に開口を設ける。フォトレジスト
２０をマスクとして、高濃度のｎ型不純物をイオン注入
することにより、ＭＯＳトランジスタ形成領域のポリシ
リコン層１９をｎ+ ポリシリコン層とする。あるいは、
上記のｎ+ ポリシリコン層形成工程は、図１３（Ｂ）に
示すように、ＰＳＧ層２１からのリン（Ｐ）の拡散によ
っても行うことができる。この場合、まず、ポリシリコ
ン層１９上の全面にＰＳＧ層２１を堆積させ、ＭＯＳト
ランジスタ形成領域を残してＰＳＧ層２１を除去する。
その上層に、酸化膜２２を堆積させて、熱処理を行う。
これにより、ｎ+ ポリシリコン層１９（ｎ+ ）が形成さ
れる。
【００１０】次に、図１４（Ａ）に示すように、フォト
レジスト２３を堆積させ、フォトレジスト２３のポリシ
リコン抵抗形成領域に開口を設ける。フォトレジスト２
３をマスクとして低濃度のｎ型不純物をイオン注入する
ことにより、ポリシリコン抵抗形成領域のポリシリコン
層１９をｎ- ポリシリコン層１９（ｎ- ）とする。
レジスト２３を堆積させ、フォトレジスト２３のポリシ
リコン抵抗形成領域に開口を設ける。フォトレジスト２
３をマスクとして低濃度のｎ型不純物をイオン注入する
ことにより、ポリシリコン抵抗形成領域のポリシリコン
層１９をｎ- ポリシリコン層１９（ｎ- ）とする。
【００１１】フォトレジスト２３を除去した後、レジス
トパターン（不図示）を用いて、例えばＣｌ2 ／ＣＨ2
Ｆ2 ／ＳＦ6 ガス系によるドライエッチングを行い、図
１４（Ｂ）に示すように、ＭＯＳトランジスタのゲート
ポリシリコン１９（ｎ+ ）およびポリシリコン抵抗１９
（ｎ- ）を形成する。その後、図１４（Ｃ）に示すよう
に、ＮＭＯＳトランジスタ形成領域にゲートポリシリコ
ン１９（ｎ+ ）をマスクとしてｎ型不純物をイオン注入
し、自己整合的にｎ型ＬＤＤ２４を形成する。また、Ｐ
ＭＯＳトランジスタ形成領域に、ゲートポリシリコン１
９（ｎ+ ）をマスクとしてｐ型不純物をイオン注入し、
自己整合的にｐ型ＬＤＤ２５を形成する。
トパターン（不図示）を用いて、例えばＣｌ2 ／ＣＨ2
Ｆ2 ／ＳＦ6 ガス系によるドライエッチングを行い、図
１４（Ｂ）に示すように、ＭＯＳトランジスタのゲート
ポリシリコン１９（ｎ+ ）およびポリシリコン抵抗１９
（ｎ- ）を形成する。その後、図１４（Ｃ）に示すよう
に、ＮＭＯＳトランジスタ形成領域にゲートポリシリコ
ン１９（ｎ+ ）をマスクとしてｎ型不純物をイオン注入
し、自己整合的にｎ型ＬＤＤ２４を形成する。また、Ｐ
ＭＯＳトランジスタ形成領域に、ゲートポリシリコン１
９（ｎ+ ）をマスクとしてｐ型不純物をイオン注入し、
自己整合的にｐ型ＬＤＤ２５を形成する。
【００１２】次に、図１５（Ａ）に示すように、全面に
膜厚２００ｎｍ程度の酸化膜（ＳｉＯ2 ）膜２６を形成
する。図１５（Ｂ）に示すように、全面にフォトレジス
ト２７を堆積させ、ＭＯＳトランジスタ形成領域のフォ
トレジスト２７に開口を設ける。フォトレジスト２７を
マスクとして、酸化膜２６およびゲート酸化膜１８にＲ
ＩＥを行い、幅０．１５μｍのＬＤＤスペーサー（サイ
ドウォール）２８を形成する。フォトレジスト２７を除
去した後、図１５（Ｃ）に示すように、ＮＭＯＳトラン
ジスタ形成領域にＬＤＤスペーサー２８をマスクとし
て、ｎ型不純物をイオン注入してｎ+ ソース／ドレイン
領域２９を形成する。また、ＰＭＯＳトランジスタ形成
領域にＬＤＤスペーサー２８をマスクとして、ｐ型不純
物をイオン注入してｐ+ ソース／ドレイン領域３０を形
成する。
膜厚２００ｎｍ程度の酸化膜（ＳｉＯ2 ）膜２６を形成
する。図１５（Ｂ）に示すように、全面にフォトレジス
ト２７を堆積させ、ＭＯＳトランジスタ形成領域のフォ
トレジスト２７に開口を設ける。フォトレジスト２７を
マスクとして、酸化膜２６およびゲート酸化膜１８にＲ
ＩＥを行い、幅０．１５μｍのＬＤＤスペーサー（サイ
ドウォール）２８を形成する。フォトレジスト２７を除
去した後、図１５（Ｃ）に示すように、ＮＭＯＳトラン
ジスタ形成領域にＬＤＤスペーサー２８をマスクとし
て、ｎ型不純物をイオン注入してｎ+ ソース／ドレイン
領域２９を形成する。また、ＰＭＯＳトランジスタ形成
領域にＬＤＤスペーサー２８をマスクとして、ｐ型不純
物をイオン注入してｐ+ ソース／ドレイン領域３０を形
成する。
【００１３】次に、図１６（Ａ）に示すように、スパッ
タリング等の方法により、全面に高融点金属層、例えば
Ｔｉ層３１を形成する。５００〜７００℃で１０〜３０
分程度のアニールを行うことにより、図１６（Ｂ）にチ
タンシリサイド（ＴｉＳｉx）３２として示すように、
ソース／ドレイン領域２９、３０の表面、およびゲート
電極上部のポリシリコン１９（ｎ+ ）がシリサイド化さ
れる。その後、絶縁膜上に形成された未反応のＴｉ層３
１をウェットエッチングにより除去する。これにより、
図１６（Ｃ）に示すような構造となる。
タリング等の方法により、全面に高融点金属層、例えば
Ｔｉ層３１を形成する。５００〜７００℃で１０〜３０
分程度のアニールを行うことにより、図１６（Ｂ）にチ
タンシリサイド（ＴｉＳｉx）３２として示すように、
ソース／ドレイン領域２９、３０の表面、およびゲート
電極上部のポリシリコン１９（ｎ+ ）がシリサイド化さ
れる。その後、絶縁膜上に形成された未反応のＴｉ層３
１をウェットエッチングにより除去する。これにより、
図１６（Ｃ）に示すような構造となる。
【００１４】図１７（Ａ）に示すように、全面に膜厚１
００ｎｍ程度の酸化膜（ＳｉＯ2 膜）３３を形成する。
ＮＰＮトランジスタのアクティブ領域の酸化膜３３、酸
化膜２６およびゲート酸化膜１８にドライエッチングを
行い、開口を設けてＳｉ基板を露出させる。次に、ＣＶ
Ｄ法により全面に膜厚１５０〜３００ｎｍ程度のポリシ
リコン層を形成し、ＢＦ2 をイオン注入することにより
ｐ+ ポリシリコン層とする。その後、レジストパターン
（不図示）を用いてドライエッチングを行い、図１７
（Ｂ）に示すように、ＮＰＮトランジスタのベース電極
３４を形成する。
００ｎｍ程度の酸化膜（ＳｉＯ2 膜）３３を形成する。
ＮＰＮトランジスタのアクティブ領域の酸化膜３３、酸
化膜２６およびゲート酸化膜１８にドライエッチングを
行い、開口を設けてＳｉ基板を露出させる。次に、ＣＶ
Ｄ法により全面に膜厚１５０〜３００ｎｍ程度のポリシ
リコン層を形成し、ＢＦ2 をイオン注入することにより
ｐ+ ポリシリコン層とする。その後、レジストパターン
（不図示）を用いてドライエッチングを行い、図１７
（Ｂ）に示すように、ＮＰＮトランジスタのベース電極
３４を形成する。
【００１５】図１７（Ｃ）に示すように、ＣＶＤ法によ
り全面に膜厚３００ｎｍ程度の酸化膜（ＳｉＯ2 ）３５
を形成する。ＮＰＮトランジスタのエミッタ形成部分の
酸化膜３５およびポリシリコン層（ベース電極３４）に
順次エッチングを行い、開口を設けて、Ｓｉ基板を露出
させる。エミッタ形成部分の開口に、例えばＢＦ2 を加
速エネルギー３０〜５０ｋｅＶ、導入量１×１０13〜１
×１０14ａｔｍｓ／ｃｍ2 の条件でイオン注入し、ＮＰ
Ｎトランジスタの真性ベース領域３６を形成する。
り全面に膜厚３００ｎｍ程度の酸化膜（ＳｉＯ2 ）３５
を形成する。ＮＰＮトランジスタのエミッタ形成部分の
酸化膜３５およびポリシリコン層（ベース電極３４）に
順次エッチングを行い、開口を設けて、Ｓｉ基板を露出
させる。エミッタ形成部分の開口に、例えばＢＦ2 を加
速エネルギー３０〜５０ｋｅＶ、導入量１×１０13〜１
×１０14ａｔｍｓ／ｃｍ2 の条件でイオン注入し、ＮＰ
Ｎトランジスタの真性ベース領域３６を形成する。
【００１６】さらに、エミッタ形成部分にサイドウォー
ルを設けるため、ＣＶＤ法により全面に膜厚６００ｎｍ
程度の酸化膜（不図示）を形成し、８５０〜９００℃、
１０分のアニールを行った後、酸化膜（不図示）の全面
エッチバックを行う。これにより、エミッタ／ベース分
離用のサイドウォール３７が形成される。このときのア
ニールにより、ＮＰＮトランジスタのポリシリコンベー
ス電極３４からｎ型エピタキシャル層６にｐ型不純物が
拡散されて、グラフトベース領域３８が形成され、活性
化された真性ベース領域３６と接続する。
ルを設けるため、ＣＶＤ法により全面に膜厚６００ｎｍ
程度の酸化膜（不図示）を形成し、８５０〜９００℃、
１０分のアニールを行った後、酸化膜（不図示）の全面
エッチバックを行う。これにより、エミッタ／ベース分
離用のサイドウォール３７が形成される。このときのア
ニールにより、ＮＰＮトランジスタのポリシリコンベー
ス電極３４からｎ型エピタキシャル層６にｐ型不純物が
拡散されて、グラフトベース領域３８が形成され、活性
化された真性ベース領域３６と接続する。
【００１７】次に、ＮＰＮトランジスタのエミッタポリ
シリコン３９（図８）を形成するため、ＣＶＤ法により
全面に膜厚１５０ｎｍ程度のポリシリコン層を堆積させ
てから、ヒ素（Ａｓ）を加速エネルギー３０〜７０ｋｅ
Ｖ、導入量１×１０15〜１×１０16ａｔｍｓ／ｃｍ2 の
条件でイオン注入する。続いて、１０００〜１１００
℃、５〜３０秒のアニールを行うことにより、エミッタ
ポリシリコン３９から不純物が拡散されて、図８に示す
ようにエミッタ拡散層３９’が形成される。その後、エ
ミッタ部分が残るようにドライエッチングを行い、エミ
ッタポリシリコン３９のパターニングを行う。
シリコン３９（図８）を形成するため、ＣＶＤ法により
全面に膜厚１５０ｎｍ程度のポリシリコン層を堆積させ
てから、ヒ素（Ａｓ）を加速エネルギー３０〜７０ｋｅ
Ｖ、導入量１×１０15〜１×１０16ａｔｍｓ／ｃｍ2 の
条件でイオン注入する。続いて、１０００〜１１００
℃、５〜３０秒のアニールを行うことにより、エミッタ
ポリシリコン３９から不純物が拡散されて、図８に示す
ようにエミッタ拡散層３９’が形成される。その後、エ
ミッタ部分が残るようにドライエッチングを行い、エミ
ッタポリシリコン３９のパターニングを行う。
【００１８】また、図８に示すように、ＮＰＮトランジ
スタのポリシリコンベース電極３４と、コレクタ引き出
し部であるｎ+ シンカー１２、およびＭＯＳトランジス
タのゲートポリシリコン１９（ｎ+ ）とソース／ドレイ
ン領域２９、３０の上部にそれぞれＲＩＥを行い、コン
タクトホールを形成する。全面にＴｉ／ＴｉＯＮ／Ａｌ
Ｓｉを順にスパッタリングした後、コンタクトホールを
被覆するメタル層のみ残してエッチングを行い、メタル
電極４０を形成する。これにより、図８に示す半導体装
置が得られる。
スタのポリシリコンベース電極３４と、コレクタ引き出
し部であるｎ+ シンカー１２、およびＭＯＳトランジス
タのゲートポリシリコン１９（ｎ+ ）とソース／ドレイ
ン領域２９、３０の上部にそれぞれＲＩＥを行い、コン
タクトホールを形成する。全面にＴｉ／ＴｉＯＮ／Ａｌ
Ｓｉを順にスパッタリングした後、コンタクトホールを
被覆するメタル層のみ残してエッチングを行い、メタル
電極４０を形成する。これにより、図８に示す半導体装
置が得られる。
【００１９】
【発明が解決しようとする課題】しかしながら、上記の
従来の製造方法により製造された半導体装置において
は、ＮＰＮトランジスタのポリシリコンベース電極がｐ
+ ポリシリコンから形成されているため、ｐ型ベースか
らのベース引き出し抵抗が大きくなるという問題があ
る。ベース抵抗が増大すると、ｆmax （最大発振周波
数）の低下や、ノイズの増加といった問題が起こる。
従来の製造方法により製造された半導体装置において
は、ＮＰＮトランジスタのポリシリコンベース電極がｐ
+ ポリシリコンから形成されているため、ｐ型ベースか
らのベース引き出し抵抗が大きくなるという問題があ
る。ベース抵抗が増大すると、ｆmax （最大発振周波
数）の低下や、ノイズの増加といった問題が起こる。
【００２０】また、ＭＯＳトランジスタのソース／ドレ
イン領域およびポリシリコンゲート電極上部をシリサイ
ド化させた後、全面に酸化膜を形成する必要がある（図
１７（Ａ）に示す工程で形成される、膜厚１００ｎｍ程
度の酸化膜３３）。上記の従来の製造方法によれば、図
１７（Ｂ）に示される、ポリシリコンベース電極３４を
ＲＩＥによりパターニングする工程において、基板がエ
ッチングされるのを防ぐため、酸化膜３３が必要とされ
る。
イン領域およびポリシリコンゲート電極上部をシリサイ
ド化させた後、全面に酸化膜を形成する必要がある（図
１７（Ａ）に示す工程で形成される、膜厚１００ｎｍ程
度の酸化膜３３）。上記の従来の製造方法によれば、図
１７（Ｂ）に示される、ポリシリコンベース電極３４を
ＲＩＥによりパターニングする工程において、基板がエ
ッチングされるのを防ぐため、酸化膜３３が必要とされ
る。
【００２１】しかしながら、酸化膜３３を形成すること
により、ＮＰＮトランジスタのコレクタ引き出し部（ｎ
+ シンカー１２の上部）や、ＭＯＳトランジスタのソー
ス／ドレイン領域２９、３０の上部で段差が大きくな
り、アスペクト比が増大する。アスペクト比の増大によ
り、メタル電極４０の被覆性が低下すると、半導体装置
の信頼性が低下するという問題も発生する。
により、ＮＰＮトランジスタのコレクタ引き出し部（ｎ
+ シンカー１２の上部）や、ＭＯＳトランジスタのソー
ス／ドレイン領域２９、３０の上部で段差が大きくな
り、アスペクト比が増大する。アスペクト比の増大によ
り、メタル電極４０の被覆性が低下すると、半導体装置
の信頼性が低下するという問題も発生する。
【００２２】本発明は上記の問題点を鑑みてなされたも
のであり、したがって本発明は、ＢｉＣＭＯＳトランジ
スタを形成する半導体装置の製造方法において、バイポ
ーラトランジスタのベースポリシリコン電極、およびＬ
ＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造
のＭＯＳトランジスタのソース／ドレイン領域を低抵抗
化できる半導体装置の製造方法を提供することを目的と
する。また、本発明は、製造工程を簡略化し、絶縁膜の
膜厚および段差を低減できる半導体装置の製造方法を提
供することを目的とする。
のであり、したがって本発明は、ＢｉＣＭＯＳトランジ
スタを形成する半導体装置の製造方法において、バイポ
ーラトランジスタのベースポリシリコン電極、およびＬ
ＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造
のＭＯＳトランジスタのソース／ドレイン領域を低抵抗
化できる半導体装置の製造方法を提供することを目的と
する。また、本発明は、製造工程を簡略化し、絶縁膜の
膜厚および段差を低減できる半導体装置の製造方法を提
供することを目的とする。
【００２３】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置の製造方法は、同一基板上に、
コレクタ領域と、エミッタ領域と、ベース領域とを有す
る第１の半導体素子と、ソース領域と、ドレイン領域
と、ゲート電極とを有する第２の半導体素子とを形成す
る半導体装置の製造方法において、基板上に、第１の半
導体層を形成し、前記第１の半導体層に不純物を拡散さ
せて所定のパターニングを行い、前記第２の半導体素子
のゲート電極を形成する工程と、少なくとも前記第１お
よび第２の半導体素子の上部に、絶縁膜を形成する工程
と、前記絶縁膜上に、第２の半導体層を堆積させる工程
と、前記第２の半導体素子上部の前記第２の半導体層お
よび前記絶縁膜を、前記ゲート電極側面部を除いて除去
し、前記ゲート電極に絶縁膜サイドウォールを形成する
工程と、前記第２の半導体素子に、前記ソース領域およ
び前記ドレイン領域を形成する工程と、全面に、高融点
金属層を形成して熱処理を行い、前記第１の半導体素子
上部の前記第２の半導体層、前記第２の半導体素子の前
記ソース領域、前記ドレイン領域および前記ゲート電極
の表面を、前記高融点金属と反応させる工程と、前記第
１の半導体素子上部の前記第２の半導体層に所定のパタ
ーニングを行い、前記第１の半導体素子のベース電極を
形成する工程とを有することを特徴とする。
め、本発明の半導体装置の製造方法は、同一基板上に、
コレクタ領域と、エミッタ領域と、ベース領域とを有す
る第１の半導体素子と、ソース領域と、ドレイン領域
と、ゲート電極とを有する第２の半導体素子とを形成す
る半導体装置の製造方法において、基板上に、第１の半
導体層を形成し、前記第１の半導体層に不純物を拡散さ
せて所定のパターニングを行い、前記第２の半導体素子
のゲート電極を形成する工程と、少なくとも前記第１お
よび第２の半導体素子の上部に、絶縁膜を形成する工程
と、前記絶縁膜上に、第２の半導体層を堆積させる工程
と、前記第２の半導体素子上部の前記第２の半導体層お
よび前記絶縁膜を、前記ゲート電極側面部を除いて除去
し、前記ゲート電極に絶縁膜サイドウォールを形成する
工程と、前記第２の半導体素子に、前記ソース領域およ
び前記ドレイン領域を形成する工程と、全面に、高融点
金属層を形成して熱処理を行い、前記第１の半導体素子
上部の前記第２の半導体層、前記第２の半導体素子の前
記ソース領域、前記ドレイン領域および前記ゲート電極
の表面を、前記高融点金属と反応させる工程と、前記第
１の半導体素子上部の前記第２の半導体層に所定のパタ
ーニングを行い、前記第１の半導体素子のベース電極を
形成する工程とを有することを特徴とする。
【００２４】本発明の半導体装置の製造方法は、好適に
は、前記第１および第２の半導体層は、ポリシリコンか
らなり、前記半導体層を高融点金属と反応させる工程
は、前記半導体層表面に、高融点金属シリサイドを形成
する工程であることを特徴とする。また、本発明の半導
体装置の製造方法は、好適には、前記絶縁膜を形成する
工程の前に、前記ソース領域および前記ドレイン領域
に、相対的に低濃度の不純物を拡散させる工程を有し、
前記第２の半導体素子に、前記ソース領域および前記ド
レイン領域を形成する工程は、前記絶縁膜サイドウォー
ルをマスクとして、相対的に高濃度の不純物を拡散さ
せ、ＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉ
ｎ）構造とする工程であることを特徴とする。本発明の
半導体装置の製造方法は、好適には、前記高融点金属
は、チタン、タングステン、モリブデン、コバルト、ニ
ッケル、白金のいずれかからなることを特徴とする。
は、前記第１および第２の半導体層は、ポリシリコンか
らなり、前記半導体層を高融点金属と反応させる工程
は、前記半導体層表面に、高融点金属シリサイドを形成
する工程であることを特徴とする。また、本発明の半導
体装置の製造方法は、好適には、前記絶縁膜を形成する
工程の前に、前記ソース領域および前記ドレイン領域
に、相対的に低濃度の不純物を拡散させる工程を有し、
前記第２の半導体素子に、前記ソース領域および前記ド
レイン領域を形成する工程は、前記絶縁膜サイドウォー
ルをマスクとして、相対的に高濃度の不純物を拡散さ
せ、ＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉ
ｎ）構造とする工程であることを特徴とする。本発明の
半導体装置の製造方法は、好適には、前記高融点金属
は、チタン、タングステン、モリブデン、コバルト、ニ
ッケル、白金のいずれかからなることを特徴とする。
【００２５】また、上記の目的を達成するため、本発明
の半導体装置の製造方法は、同一基板上に、コレクタ領
域と、エミッタ領域と、ベース領域とを有する第１の半
導体素子と、ソース領域と、ドレイン領域と、ゲート電
極とを有する第２の半導体素子と、半導体からなる抵抗
部とを形成する半導体装置の製造方法において、基板上
に、第１の半導体層を形成し、前記第１の半導体層に不
純物を拡散させて所定のパターニングを行い、前記第２
の半導体素子のゲート電極と、前記抵抗部を同時に形成
する工程と、少なくとも前記第１および第２の半導体素
子の上部に、絶縁膜を形成する工程と、前記絶縁膜上
に、第２の半導体層を堆積させる工程と、前記第２の半
導体素子上部の前記第２の半導体層および前記絶縁膜
を、前記ゲート電極側面部を除いて除去し、前記ゲート
電極に絶縁膜サイドウォールを形成する工程と、前記第
２の半導体素子に、前記ソース領域および前記ドレイン
領域を形成する工程と、全面に、高融点金属層を形成し
て熱処理を行い、前記第１の半導体素子上部の前記第２
の半導体層、前記第２の半導体素子の前記ソース領域、
前記ドレイン領域および前記ゲート電極の表面を、前記
高融点金属と反応させる工程と、前記第１の半導体素子
上部の前記第２の半導体層に所定のパターニングを行
い、前記第１の半導体素子のベース電極を形成する工程
とを有することを特徴とする。本発明の半導体装置の製
造方法は、好適には、前記第１の半導体層に不純物を拡
散させる工程は、前記第２の半導体素子を形成する領域
の前記第１の半導体層に、相対的に高濃度の不純物を拡
散させる工程と、前記抵抗部を形成する領域の前記第１
の半導体層に、前記第２の半導体素子を形成する領域よ
りも相対的に低濃度の不純物を拡散させる工程とを有す
ることを特徴とする。
の半導体装置の製造方法は、同一基板上に、コレクタ領
域と、エミッタ領域と、ベース領域とを有する第１の半
導体素子と、ソース領域と、ドレイン領域と、ゲート電
極とを有する第２の半導体素子と、半導体からなる抵抗
部とを形成する半導体装置の製造方法において、基板上
に、第１の半導体層を形成し、前記第１の半導体層に不
純物を拡散させて所定のパターニングを行い、前記第２
の半導体素子のゲート電極と、前記抵抗部を同時に形成
する工程と、少なくとも前記第１および第２の半導体素
子の上部に、絶縁膜を形成する工程と、前記絶縁膜上
に、第２の半導体層を堆積させる工程と、前記第２の半
導体素子上部の前記第２の半導体層および前記絶縁膜
を、前記ゲート電極側面部を除いて除去し、前記ゲート
電極に絶縁膜サイドウォールを形成する工程と、前記第
２の半導体素子に、前記ソース領域および前記ドレイン
領域を形成する工程と、全面に、高融点金属層を形成し
て熱処理を行い、前記第１の半導体素子上部の前記第２
の半導体層、前記第２の半導体素子の前記ソース領域、
前記ドレイン領域および前記ゲート電極の表面を、前記
高融点金属と反応させる工程と、前記第１の半導体素子
上部の前記第２の半導体層に所定のパターニングを行
い、前記第１の半導体素子のベース電極を形成する工程
とを有することを特徴とする。本発明の半導体装置の製
造方法は、好適には、前記第１の半導体層に不純物を拡
散させる工程は、前記第２の半導体素子を形成する領域
の前記第１の半導体層に、相対的に高濃度の不純物を拡
散させる工程と、前記抵抗部を形成する領域の前記第１
の半導体層に、前記第２の半導体素子を形成する領域よ
りも相対的に低濃度の不純物を拡散させる工程とを有す
ることを特徴とする。
【００２６】本発明の半導体装置の製造方法は、好適に
は、前記第１および第２の半導体層は、ポリシリコンか
らなり、前記半導体層を高融点金属と反応させる工程
は、前記半導体層表面に、高融点金属シリサイドを形成
する工程であることを特徴とする。また、本発明の半導
体装置の製造方法は、好適には、前記絶縁膜を形成する
工程の前に、前記ソース領域および前記ドレイン領域
に、相対的に低濃度の不純物を拡散させる工程を有し、
前記第２の半導体素子に、前記ソース領域および前記ド
レイン領域を形成する工程は、前記絶縁膜サイドウォー
ルをマスクとして、相対的に高濃度の不純物を拡散さ
せ、ＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉ
ｎ）構造とする工程であることを特徴とする。本発明の
半導体装置の製造方法は、好適には、前記高融点金属
は、チタン、タングステン、モリブデン、コバルト、ニ
ッケル、白金のいずれかからなることを特徴とする。
は、前記第１および第２の半導体層は、ポリシリコンか
らなり、前記半導体層を高融点金属と反応させる工程
は、前記半導体層表面に、高融点金属シリサイドを形成
する工程であることを特徴とする。また、本発明の半導
体装置の製造方法は、好適には、前記絶縁膜を形成する
工程の前に、前記ソース領域および前記ドレイン領域
に、相対的に低濃度の不純物を拡散させる工程を有し、
前記第２の半導体素子に、前記ソース領域および前記ド
レイン領域を形成する工程は、前記絶縁膜サイドウォー
ルをマスクとして、相対的に高濃度の不純物を拡散さ
せ、ＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉ
ｎ）構造とする工程であることを特徴とする。本発明の
半導体装置の製造方法は、好適には、前記高融点金属
は、チタン、タングステン、モリブデン、コバルト、ニ
ッケル、白金のいずれかからなることを特徴とする。
【００２７】本発明の半導体装置の製造方法によれば、
ＭＯＳトランジスタのゲート電極およびソース／ドレイ
ン領域をシリサイド化する際に、ＮＰＮトランジスタの
ベース電極（ベース引き出し電極）が同時にシリサイド
化される。したがって、製造工程を簡略化させながら、
ベース抵抗を低減させることが可能となる。上記のシリ
サイド化を行う工程において、ポリシリコン抵抗部は絶
縁膜またはポリシリコン層（第２の半導体層）により被
覆されているため、シリサイド化されない。したがっ
て、ポリシリコン抵抗部の高抵抗は維持される。
ＭＯＳトランジスタのゲート電極およびソース／ドレイ
ン領域をシリサイド化する際に、ＮＰＮトランジスタの
ベース電極（ベース引き出し電極）が同時にシリサイド
化される。したがって、製造工程を簡略化させながら、
ベース抵抗を低減させることが可能となる。上記のシリ
サイド化を行う工程において、ポリシリコン抵抗部は絶
縁膜またはポリシリコン層（第２の半導体層）により被
覆されているため、シリサイド化されない。したがっ
て、ポリシリコン抵抗部の高抵抗は維持される。
【００２８】また、上記の目的を達成するため、本発明
の半導体装置の製造方法は、同一基板上に、コレクタ領
域と、エミッタ領域と、ベース領域とを有する第１の半
導体素子と、ソース領域と、ドレイン領域と、ゲート電
極とを有する第２の半導体素子とを形成する半導体装置
の製造方法において、基板上に、第１の半導体層を形成
し、前記第１の半導体層に不純物を拡散させて所定のパ
ターニングを行い、前記第２の半導体素子のゲート電極
を形成する工程と、少なくとも前記第１および第２の半
導体素子の上部に、絶縁膜を形成する工程と、前記絶縁
膜の、前記第１の半導体素子を形成する領域に開口を設
けて、前記基板を露出させる工程と、全面に、第２の半
導体層を堆積させる工程と、前記第２の半導体素子のベ
ース電極パターンを有するマスクを形成する工程と、前
記マスクを用いて前記第２の半導体層および前記絶縁膜
のエッチングを行い、前記第１の半導体素子にベース電
極を形成する工程と、前記エッチングにおいて、前記ゲ
ート電極側面部の前記絶縁膜のみ残して、前記ゲート電
極に絶縁膜サイドウォールを形成する工程と、前記マス
クを除去する工程と、前記第２の半導体素子に、前記ソ
ース領域および前記ドレイン領域を形成する工程と、全
面に、高融点金属層を形成して熱処理を行い、前記第１
の半導体素子上部の前記ベース電極、前記コレクタ領域
の引き出し部、前記第２の半導体素子の前記ソース領
域、前記ドレイン領域および前記ゲート電極の表面を、
前記高融点金属と反応させる工程とを有することを特徴
とする。
の半導体装置の製造方法は、同一基板上に、コレクタ領
域と、エミッタ領域と、ベース領域とを有する第１の半
導体素子と、ソース領域と、ドレイン領域と、ゲート電
極とを有する第２の半導体素子とを形成する半導体装置
の製造方法において、基板上に、第１の半導体層を形成
し、前記第１の半導体層に不純物を拡散させて所定のパ
ターニングを行い、前記第２の半導体素子のゲート電極
を形成する工程と、少なくとも前記第１および第２の半
導体素子の上部に、絶縁膜を形成する工程と、前記絶縁
膜の、前記第１の半導体素子を形成する領域に開口を設
けて、前記基板を露出させる工程と、全面に、第２の半
導体層を堆積させる工程と、前記第２の半導体素子のベ
ース電極パターンを有するマスクを形成する工程と、前
記マスクを用いて前記第２の半導体層および前記絶縁膜
のエッチングを行い、前記第１の半導体素子にベース電
極を形成する工程と、前記エッチングにおいて、前記ゲ
ート電極側面部の前記絶縁膜のみ残して、前記ゲート電
極に絶縁膜サイドウォールを形成する工程と、前記マス
クを除去する工程と、前記第２の半導体素子に、前記ソ
ース領域および前記ドレイン領域を形成する工程と、全
面に、高融点金属層を形成して熱処理を行い、前記第１
の半導体素子上部の前記ベース電極、前記コレクタ領域
の引き出し部、前記第２の半導体素子の前記ソース領
域、前記ドレイン領域および前記ゲート電極の表面を、
前記高融点金属と反応させる工程とを有することを特徴
とする。
【００２９】本発明の半導体装置の製造方法は、好適に
は、前記第１および第２の半導体層は、ポリシリコンか
らなり、前記半導体層を高融点金属と反応させる工程
は、前記半導体層表面に、高融点金属シリサイドを形成
する工程であることを特徴とする。また、本発明の半導
体装置の製造方法は、好適には、前記絶縁膜を形成する
工程の前に、前記ソース領域および前記ドレイン領域
に、相対的に低濃度の不純物を拡散させる工程を有し、
前記第２の半導体素子に、前記ソース領域および前記ド
レイン領域を形成する工程は、前記絶縁膜サイドウォー
ルをマスクとして、相対的に高濃度の不純物を拡散さ
せ、ＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉ
ｎ）構造とする工程であることを特徴とする。本発明の
半導体装置の製造方法は、好適には、前記高融点金属
は、チタン、タングステン、モリブデン、コバルト、ニ
ッケル、白金のいずれかからなることを特徴とする。
は、前記第１および第２の半導体層は、ポリシリコンか
らなり、前記半導体層を高融点金属と反応させる工程
は、前記半導体層表面に、高融点金属シリサイドを形成
する工程であることを特徴とする。また、本発明の半導
体装置の製造方法は、好適には、前記絶縁膜を形成する
工程の前に、前記ソース領域および前記ドレイン領域
に、相対的に低濃度の不純物を拡散させる工程を有し、
前記第２の半導体素子に、前記ソース領域および前記ド
レイン領域を形成する工程は、前記絶縁膜サイドウォー
ルをマスクとして、相対的に高濃度の不純物を拡散さ
せ、ＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉ
ｎ）構造とする工程であることを特徴とする。本発明の
半導体装置の製造方法は、好適には、前記高融点金属
は、チタン、タングステン、モリブデン、コバルト、ニ
ッケル、白金のいずれかからなることを特徴とする。
【００３０】本発明の半導体装置の製造方法によれば、
ＭＯＳトランジスタのゲート電極およびソース／ドレイ
ン領域をシリサイド化する際に、ＮＰＮトランジスタの
ベース電極（ベース引き出し電極）と、コレクタ引き出
し部の表面が同時にシリサイド化される。したがって、
製造工程を簡略化させながら、ベース抵抗およびコレク
タを低減させることが可能となる。また、ＬＤＤ構造の
ソース／ドレイン領域を形成するためのエッチング（例
えばＲＩＥ）を行う際に、同一のマスクを用いてＮＰＮ
トランジスタのベース電極が形成される。したがって、
製造工程数が削減され、半導体装置の製造コストを低減
することができる。
ＭＯＳトランジスタのゲート電極およびソース／ドレイ
ン領域をシリサイド化する際に、ＮＰＮトランジスタの
ベース電極（ベース引き出し電極）と、コレクタ引き出
し部の表面が同時にシリサイド化される。したがって、
製造工程を簡略化させながら、ベース抵抗およびコレク
タを低減させることが可能となる。また、ＬＤＤ構造の
ソース／ドレイン領域を形成するためのエッチング（例
えばＲＩＥ）を行う際に、同一のマスクを用いてＮＰＮ
トランジスタのベース電極が形成される。したがって、
製造工程数が削減され、半導体装置の製造コストを低減
することができる。
【００３１】
【発明の実施の形態】以下に、本発明の半導体装置の製
造方法の実施の形態について、図面を参照して説明す
る。 （実施形態１）図１に、本実施形態の半導体装置の製造
方法により製造される、半導体装置の断面図を示す。本
実施形態の製造方法によれば、同一基板（ｐ型Ｓｉ基板
１およびｎ型エピタキシャル層６からなる基板）上に、
ＮＰＮトランジスタ、ＮＭＯＳおよびＰＭＯＳからなる
ＣＭＯＳ、およびポリシリコン抵抗が同時に形成され
る。ポリシリコン抵抗部分には、ｎ- ポリシリコンから
なる抵抗１９（ｎ- ）が形成されている。縦型ＮＰＮト
ランジスタ部分には、ｎ型コレクタ領域となるｎ型エピ
タキシャル層６の下層にｎ型埋め込みコレクタ層４が形
成され、ベース−コレクタ間の高耐圧化が図られてい
る。ｎ型エピタキシャル層６の表面に、真性ベース領域
３６とグラフトベース領域３８が接続したｐ型ベース領
域が形成され、その表層にｎ型エミッタ拡散層３９’が
形成されている。
造方法の実施の形態について、図面を参照して説明す
る。 （実施形態１）図１に、本実施形態の半導体装置の製造
方法により製造される、半導体装置の断面図を示す。本
実施形態の製造方法によれば、同一基板（ｐ型Ｓｉ基板
１およびｎ型エピタキシャル層６からなる基板）上に、
ＮＰＮトランジスタ、ＮＭＯＳおよびＰＭＯＳからなる
ＣＭＯＳ、およびポリシリコン抵抗が同時に形成され
る。ポリシリコン抵抗部分には、ｎ- ポリシリコンから
なる抵抗１９（ｎ- ）が形成されている。縦型ＮＰＮト
ランジスタ部分には、ｎ型コレクタ領域となるｎ型エピ
タキシャル層６の下層にｎ型埋め込みコレクタ層４が形
成され、ベース−コレクタ間の高耐圧化が図られてい
る。ｎ型エピタキシャル層６の表面に、真性ベース領域
３６とグラフトベース領域３８が接続したｐ型ベース領
域が形成され、その表層にｎ型エミッタ拡散層３９’が
形成されている。
【００３２】ＮＭＯＳトランジスタ部分には、ｐウェル
１５の表層にｎ型ソース／ドレイン領域２９が形成さ
れ、ソース／ドレイン間にゲート酸化膜１８を介してｎ
+ ポリシリコン１９（ｎ+ ）からなるゲート電極が形成
されている。ｎ型ソース／ドレイン領域２９およびｎ+
ゲート電極１９（ｎ+ ）の表層は低抵抗化のためシリサ
イド化され、チタンシリサイド３２となっている。ＰＭ
ＯＳトランジスタ部分には、ｐ型基板１と分離するため
のｎ型分離層５が形成され、さらに、ｎ型エピタキシャ
ル層６にｎウェル１７が形成されている。ｎウェル１７
の表層にｐ型ソース／ドレイン領域３０が形成され、ソ
ース／ドレイン間にゲート酸化膜１８を介してｎ+ ポリ
シリコン１９（ｎ+ ）からなるゲート電極が形成されて
いる。ｐ型ソース／ドレイン領域３０およびｎ+ ゲート
電極１９（ｎ+ ）の表層も低抵抗化のためシリサイド化
され、チタンシリサイド３２となっている。各トランジ
スタ間の基板表面には、ＬＯＣＯＳ１０が形成され、Ｌ
ＯＣＯＳ１０下層には、ｐ型Ｓｉ基板１まで接続するｐ
型埋め込み素子分離領域１４が形成されている。
１５の表層にｎ型ソース／ドレイン領域２９が形成さ
れ、ソース／ドレイン間にゲート酸化膜１８を介してｎ
+ ポリシリコン１９（ｎ+ ）からなるゲート電極が形成
されている。ｎ型ソース／ドレイン領域２９およびｎ+
ゲート電極１９（ｎ+ ）の表層は低抵抗化のためシリサ
イド化され、チタンシリサイド３２となっている。ＰＭ
ＯＳトランジスタ部分には、ｐ型基板１と分離するため
のｎ型分離層５が形成され、さらに、ｎ型エピタキシャ
ル層６にｎウェル１７が形成されている。ｎウェル１７
の表層にｐ型ソース／ドレイン領域３０が形成され、ソ
ース／ドレイン間にゲート酸化膜１８を介してｎ+ ポリ
シリコン１９（ｎ+ ）からなるゲート電極が形成されて
いる。ｐ型ソース／ドレイン領域３０およびｎ+ ゲート
電極１９（ｎ+ ）の表層も低抵抗化のためシリサイド化
され、チタンシリサイド３２となっている。各トランジ
スタ間の基板表面には、ＬＯＣＯＳ１０が形成され、Ｌ
ＯＣＯＳ１０下層には、ｐ型Ｓｉ基板１まで接続するｐ
型埋め込み素子分離領域１４が形成されている。
【００３３】次に、上記の本実施形態の半導体装置の製
造方法について、図２〜図４を参照して説明する。ま
ず、前述の従来の半導体装置の製造方法の、図９（Ａ）
〜図１５（Ａ）に示す工程と同様にして、ｐ型シリコン
基板１およびｎ型エピタキシャル層６からなる基板に、
ｎ- ポリシリコン抵抗１９（ｎ- ）、ＮＰＮトランジス
タのｎ型埋め込みコレクタ層４、ｎ+ シンカー１２、Ｎ
ＭＯＳトランジスタのｐウェル１５、ｎ型ＬＤＤ２４、
ＰＭＯＳトランジスタのｎ型分離層５、ｎウェル１７、
ｐ型ＬＤＤ２５、およびＮＭＯＳおよびＰＭＯＳトラン
ジスタのｎ+ ポリシリコンゲート電極１９（ｎ+ ）を形
成する。その後、図２（Ａ）に示すように、ＬＤＤスペ
ーサー２８を形成し、ＮＰＮトランジスタのアクティブ
領域に開口を設けるための酸化膜２６を形成する。
造方法について、図２〜図４を参照して説明する。ま
ず、前述の従来の半導体装置の製造方法の、図９（Ａ）
〜図１５（Ａ）に示す工程と同様にして、ｐ型シリコン
基板１およびｎ型エピタキシャル層６からなる基板に、
ｎ- ポリシリコン抵抗１９（ｎ- ）、ＮＰＮトランジス
タのｎ型埋め込みコレクタ層４、ｎ+ シンカー１２、Ｎ
ＭＯＳトランジスタのｐウェル１５、ｎ型ＬＤＤ２４、
ＰＭＯＳトランジスタのｎ型分離層５、ｎウェル１７、
ｐ型ＬＤＤ２５、およびＮＭＯＳおよびＰＭＯＳトラン
ジスタのｎ+ ポリシリコンゲート電極１９（ｎ+ ）を形
成する。その後、図２（Ａ）に示すように、ＬＤＤスペ
ーサー２８を形成し、ＮＰＮトランジスタのアクティブ
領域に開口を設けるための酸化膜２６を形成する。
【００３４】図２（Ｂ）に示すように、ＮＰＮトランジ
スタのアクティブ領域の酸化膜２６にＲＩＥを行い、開
口を設ける。さらに、酸化膜２６をマスクとして、フッ
酸を用いたライトエッチングを行い、開口部のゲート酸
化膜１８を除去して基板（ｎ型エピタキシャル層６）を
露出させる。さらに、図２（Ｂ）に示すように、ＣＶＤ
法により全面に膜厚１５０〜３００ｎｍ程度のポリシリ
コン層３４を形成し、ポリシリコン層３４にｐ型不純物
として、例えばＢＦ2 をイオン注入し、ｐ+ ポリシリコ
ン層とする。
スタのアクティブ領域の酸化膜２６にＲＩＥを行い、開
口を設ける。さらに、酸化膜２６をマスクとして、フッ
酸を用いたライトエッチングを行い、開口部のゲート酸
化膜１８を除去して基板（ｎ型エピタキシャル層６）を
露出させる。さらに、図２（Ｂ）に示すように、ＣＶＤ
法により全面に膜厚１５０〜３００ｎｍ程度のポリシリ
コン層３４を形成し、ポリシリコン層３４にｐ型不純物
として、例えばＢＦ2 をイオン注入し、ｐ+ ポリシリコ
ン層とする。
【００３５】次に、図２（Ｃ）に示すように、ＭＯＳト
ランジスタ形成領域に開口が設けられたフォトレジスト
４１を形成する。フォトレジスト４１をマスクとしてＲ
ＩＥを行い、ＭＯＳトランジスタ形成領域のｐ+ ポリシ
リコン層３４を除去する。さらに、図３（Ａ）に示すよ
うに、フォトレジスト４１をマスクとして酸化膜２６お
よびゲート酸化膜１８にＲＩＥを行い、幅０．１５μｍ
のＬＤＤスペーサー２８を形成する。このとき、ＮＰＮ
トランジスタのアクティブ領域はフォトレジスト４１に
より被覆されているため、ＲＩＥによる損傷が防止され
る。
ランジスタ形成領域に開口が設けられたフォトレジスト
４１を形成する。フォトレジスト４１をマスクとしてＲ
ＩＥを行い、ＭＯＳトランジスタ形成領域のｐ+ ポリシ
リコン層３４を除去する。さらに、図３（Ａ）に示すよ
うに、フォトレジスト４１をマスクとして酸化膜２６お
よびゲート酸化膜１８にＲＩＥを行い、幅０．１５μｍ
のＬＤＤスペーサー２８を形成する。このとき、ＮＰＮ
トランジスタのアクティブ領域はフォトレジスト４１に
より被覆されているため、ＲＩＥによる損傷が防止され
る。
【００３６】フォトレジスト４１を除去した後、図３
（Ｂ）に示すように、ＮＭＯＳトランジスタ形成領域に
ＬＤＤスペーサー２８をマスクとして、ｎ型不純物をイ
オン注入してｎ+ ソース／ドレイン領域２９を形成す
る。また、ＰＭＯＳトランジスタ形成領域にＬＤＤスペ
ーサー２８をマスクとして、ｐ型不純物をイオン注入し
てｐ+ ソース／ドレイン領域３０を形成する。
（Ｂ）に示すように、ＮＭＯＳトランジスタ形成領域に
ＬＤＤスペーサー２８をマスクとして、ｎ型不純物をイ
オン注入してｎ+ ソース／ドレイン領域２９を形成す
る。また、ＰＭＯＳトランジスタ形成領域にＬＤＤスペ
ーサー２８をマスクとして、ｐ型不純物をイオン注入し
てｐ+ ソース／ドレイン領域３０を形成する。
【００３７】次に、図３（Ｃ）に示すように、スパッタ
リング等の方法により、全面に高融点金属層、例えばＴ
ｉ層３１を形成する。５００〜７００℃で１０〜３０分
程度のアニールを行うことにより、図３（Ｃ）にチタン
シリサイド（ＴｉＳｉx ）３２として示すように、ＮＰ
Ｎトランジスタのポリシリコンベース電極３４上部、Ｍ
ＯＳトランジスタのソース／ドレイン領域２９、３０の
表面、およびゲート電極のポリシリコン１９（ｎ+ ）上
部がシリサイド化される。その後、絶縁膜上に形成され
た未反応のＴｉ層３１をウェットエッチングにより除去
する。これにより、図４（Ａ）に示すような構造とな
る。このとき、ポリシリコン抵抗が形成される領域は、
ポリシリコンベース電極を形成するためのｐ+ ポリシリ
コン層３４により被覆されているためシリサイド化され
ず、高抵抗のポリシリコン抵抗を形成することができ
る。
リング等の方法により、全面に高融点金属層、例えばＴ
ｉ層３１を形成する。５００〜７００℃で１０〜３０分
程度のアニールを行うことにより、図３（Ｃ）にチタン
シリサイド（ＴｉＳｉx ）３２として示すように、ＮＰ
Ｎトランジスタのポリシリコンベース電極３４上部、Ｍ
ＯＳトランジスタのソース／ドレイン領域２９、３０の
表面、およびゲート電極のポリシリコン１９（ｎ+ ）上
部がシリサイド化される。その後、絶縁膜上に形成され
た未反応のＴｉ層３１をウェットエッチングにより除去
する。これにより、図４（Ａ）に示すような構造とな
る。このとき、ポリシリコン抵抗が形成される領域は、
ポリシリコンベース電極を形成するためのｐ+ ポリシリ
コン層３４により被覆されているためシリサイド化され
ず、高抵抗のポリシリコン抵抗を形成することができ
る。
【００３８】続いて、フォトレジスト（不図示）を用い
て、シリサイド化されたｐ+ ポリシリコン層にドライエ
ッチングを行い、図４（Ｂ）に示すように、ＮＰＮトラ
ンジスタのベース電極３４を形成する。図４（Ｃ）に示
すように、ＣＶＤ法により全面に膜厚３００ｎｍ程度の
酸化膜（ＳｉＯ2 ）３５を形成する。ＮＰＮトランジス
タのエミッタ形成部分の酸化膜３５およびポリシリコン
層（ベース電極３４）に順次エッチングを行い、開口を
設けて、Ｓｉ基板を露出させる。エミッタ形成部分の開
口に、例えばＢＦ2 を加速エネルギー３０〜５０ｋｅ
Ｖ、導入量１×１０13〜１×１０14ａｔｍｓ／ｃｍ2 の
条件でイオン注入し、ＮＰＮトランジスタの真性ベース
領域３６を形成する。さらに、エミッタ形成部分にサイ
ドウォールを設けるため、ＣＶＤ法により全面に膜厚６
００ｎｍ程度の酸化膜（不図示）を形成し、８５０〜９
００℃、１０分のアニールを行った後、酸化膜（不図
示）の全面エッチバックを行う。これにより、エミッタ
／ベース分離用のサイドウォール３７が形成される。こ
のときのアニールにより、ＮＰＮトランジスタのポリシ
リコンベース電極３４からｎ型エピタキシャル層６にｐ
型不純物が拡散されて、グラフトベース領域３８が形成
され、活性化された真性ベース領域３６と接続する。
て、シリサイド化されたｐ+ ポリシリコン層にドライエ
ッチングを行い、図４（Ｂ）に示すように、ＮＰＮトラ
ンジスタのベース電極３４を形成する。図４（Ｃ）に示
すように、ＣＶＤ法により全面に膜厚３００ｎｍ程度の
酸化膜（ＳｉＯ2 ）３５を形成する。ＮＰＮトランジス
タのエミッタ形成部分の酸化膜３５およびポリシリコン
層（ベース電極３４）に順次エッチングを行い、開口を
設けて、Ｓｉ基板を露出させる。エミッタ形成部分の開
口に、例えばＢＦ2 を加速エネルギー３０〜５０ｋｅ
Ｖ、導入量１×１０13〜１×１０14ａｔｍｓ／ｃｍ2 の
条件でイオン注入し、ＮＰＮトランジスタの真性ベース
領域３６を形成する。さらに、エミッタ形成部分にサイ
ドウォールを設けるため、ＣＶＤ法により全面に膜厚６
００ｎｍ程度の酸化膜（不図示）を形成し、８５０〜９
００℃、１０分のアニールを行った後、酸化膜（不図
示）の全面エッチバックを行う。これにより、エミッタ
／ベース分離用のサイドウォール３７が形成される。こ
のときのアニールにより、ＮＰＮトランジスタのポリシ
リコンベース電極３４からｎ型エピタキシャル層６にｐ
型不純物が拡散されて、グラフトベース領域３８が形成
され、活性化された真性ベース領域３６と接続する。
【００３９】次に、ＮＰＮトランジスタのエミッタポリ
シリコン３９（図１）を形成するため、ＣＶＤ法により
全面に膜厚１５０ｎｍ程度のポリシリコン層を堆積させ
てから、ヒ素（Ａｓ）を加速エネルギー３０〜７０ｋｅ
Ｖ、導入量１×１０15〜１×１０16ａｔｍｓ／ｃｍ2 の
条件でイオン注入する。続いて、１０００〜１１００
℃、５〜３０秒のアニールを行うことにより、エミッタ
ポリシリコン３９から不純物が拡散されて、図１に示す
ようにエミッタ拡散層３９’が形成される。その後、エ
ミッタ部分が残るようにドライエッチングを行い、エミ
ッタポリシリコン３９のパターニングを行う。
シリコン３９（図１）を形成するため、ＣＶＤ法により
全面に膜厚１５０ｎｍ程度のポリシリコン層を堆積させ
てから、ヒ素（Ａｓ）を加速エネルギー３０〜７０ｋｅ
Ｖ、導入量１×１０15〜１×１０16ａｔｍｓ／ｃｍ2 の
条件でイオン注入する。続いて、１０００〜１１００
℃、５〜３０秒のアニールを行うことにより、エミッタ
ポリシリコン３９から不純物が拡散されて、図１に示す
ようにエミッタ拡散層３９’が形成される。その後、エ
ミッタ部分が残るようにドライエッチングを行い、エミ
ッタポリシリコン３９のパターニングを行う。
【００４０】また、図１に示すように、ＮＰＮトランジ
スタのポリシリコンベース電極３４と、コレクタ引き出
し部であるｎ+ シンカー１２、およびＭＯＳトランジス
タのゲートポリシリコン１９（ｎ+ ）とソース／ドレイ
ン領域２９、３０の上部にそれぞれＲＩＥを行い、コン
タクトホールを形成する。全面にＴｉ／ＴｉＯＮ／Ａｌ
Ｓｉを順にスパッタリングした後、コンタクトホールを
被覆するメタル層のみ残してエッチングを行い、メタル
電極４０を形成する。これにより、図１に示す半導体装
置が得られる。
スタのポリシリコンベース電極３４と、コレクタ引き出
し部であるｎ+ シンカー１２、およびＭＯＳトランジス
タのゲートポリシリコン１９（ｎ+ ）とソース／ドレイ
ン領域２９、３０の上部にそれぞれＲＩＥを行い、コン
タクトホールを形成する。全面にＴｉ／ＴｉＯＮ／Ａｌ
Ｓｉを順にスパッタリングした後、コンタクトホールを
被覆するメタル層のみ残してエッチングを行い、メタル
電極４０を形成する。これにより、図１に示す半導体装
置が得られる。
【００４１】上記の本実施形態の半導体装置の製造方法
によれば、ＭＯＳトランジスタのゲート電極１９
（ｎ+ ）およびソース／ドレイン領域２９、３０をシリ
サイド化する際に、ＮＰＮトランジスタのベース電極
（ベース引き出し電極）３４が同時にシリサイド化され
る。したがって、製造工程を簡略化させながら、ベース
抵抗を低減させることが可能となる。また、図３（Ｃ）
に示される、Ｔｉ層３１にシリサイド化を行う工程にお
いて、ポリシリコン抵抗１９（ｎ- ）は酸化膜２６およ
びポリシリコン層３４により被覆されているため、シリ
サイド化されない。したがって、ポリシリコン抵抗の高
抵抗は維持される。
によれば、ＭＯＳトランジスタのゲート電極１９
（ｎ+ ）およびソース／ドレイン領域２９、３０をシリ
サイド化する際に、ＮＰＮトランジスタのベース電極
（ベース引き出し電極）３４が同時にシリサイド化され
る。したがって、製造工程を簡略化させながら、ベース
抵抗を低減させることが可能となる。また、図３（Ｃ）
に示される、Ｔｉ層３１にシリサイド化を行う工程にお
いて、ポリシリコン抵抗１９（ｎ- ）は酸化膜２６およ
びポリシリコン層３４により被覆されているため、シリ
サイド化されない。したがって、ポリシリコン抵抗の高
抵抗は維持される。
【００４２】（実施形態２）図５に、本実施形態の半導
体装置の製造方法により製造される、半導体装置の断面
図を示す。本実施形態の製造方法によれば、ｐ型Ｓｉ基
板１およびｎ型エピタキシャル層６からなる同一基板上
に、ＮＰＮトランジスタと、ＮＭＯＳおよびＰＭＯＳか
らなるＣＭＯＳが同時に形成される。ポリシリコン抵抗
を形成する必要が無い場合には、実施形態１の製造方法
よりも製造工程を簡略化して、さらに、ＮＰＮトランジ
スタのコレクタ引き出し部１２を低抵抗化することがで
きる。
体装置の製造方法により製造される、半導体装置の断面
図を示す。本実施形態の製造方法によれば、ｐ型Ｓｉ基
板１およびｎ型エピタキシャル層６からなる同一基板上
に、ＮＰＮトランジスタと、ＮＭＯＳおよびＰＭＯＳか
らなるＣＭＯＳが同時に形成される。ポリシリコン抵抗
を形成する必要が無い場合には、実施形態１の製造方法
よりも製造工程を簡略化して、さらに、ＮＰＮトランジ
スタのコレクタ引き出し部１２を低抵抗化することがで
きる。
【００４３】図５の半導体装置において、縦型ＮＰＮト
ランジスタ部分には、実施形態１と同様にｎ型埋め込み
コレクタ層４が形成され、ベース−コレクタ間の高耐圧
化が図られている。ｎ型エピタキシャル層６の表面に、
真性ベース領域３６とグラフトベース領域３８が接続し
たｐ型ベース領域が形成され、その表層にｎ型エミッタ
拡散層３９’が形成されている。コレクタ取り出し部で
あるｎ+ シンカー１２およびポリシリコンベース電極の
表面にはチタンシリサイド３２が形成されている。
ランジスタ部分には、実施形態１と同様にｎ型埋め込み
コレクタ層４が形成され、ベース−コレクタ間の高耐圧
化が図られている。ｎ型エピタキシャル層６の表面に、
真性ベース領域３６とグラフトベース領域３８が接続し
たｐ型ベース領域が形成され、その表層にｎ型エミッタ
拡散層３９’が形成されている。コレクタ取り出し部で
あるｎ+ シンカー１２およびポリシリコンベース電極の
表面にはチタンシリサイド３２が形成されている。
【００４４】ＮＭＯＳトランジスタ部分には、実施形態
１と同様に、ｐウェル１５、ｎ型ソース／ドレイン領域
２９、ゲート酸化膜１８およびｎ+ ポリシリコン１９
（ｎ+）からなるゲート電極が形成されている。ｎ型ソ
ース／ドレイン領域２９およびｎ+ ゲート電極１９（ｎ
+ ）の表層は低抵抗化のためシリサイド化され、チタン
シリサイド３２となっている。ＰＭＯＳトランジスタ部
分には、実施形態１と同様に、ｐ型基板１と分離するた
めのｎ型分離層５が形成されている。また、ｎウェル１
７、ｐ型ソース／ドレイン領域３０、ゲート酸化膜１８
およびｎ+ ポリシリコン１９（ｎ+ ）からなるゲート電
極が形成されている。ｐ型ソース／ドレイン領域３０お
よびｎ+ ゲート電極１９（ｎ+ ）の表層も低抵抗化のた
めシリサイド化され、チタンシリサイド３２となってい
る。各トランジスタ間の基板表面には、ＬＯＣＯＳ１０
が形成され、ＬＯＣＯＳ１０下層には、ｐ型Ｓｉ基板１
まで接続するｐ型埋め込み素子分離領域１４が形成され
ている。
１と同様に、ｐウェル１５、ｎ型ソース／ドレイン領域
２９、ゲート酸化膜１８およびｎ+ ポリシリコン１９
（ｎ+）からなるゲート電極が形成されている。ｎ型ソ
ース／ドレイン領域２９およびｎ+ ゲート電極１９（ｎ
+ ）の表層は低抵抗化のためシリサイド化され、チタン
シリサイド３２となっている。ＰＭＯＳトランジスタ部
分には、実施形態１と同様に、ｐ型基板１と分離するた
めのｎ型分離層５が形成されている。また、ｎウェル１
７、ｐ型ソース／ドレイン領域３０、ゲート酸化膜１８
およびｎ+ ポリシリコン１９（ｎ+ ）からなるゲート電
極が形成されている。ｐ型ソース／ドレイン領域３０お
よびｎ+ ゲート電極１９（ｎ+ ）の表層も低抵抗化のた
めシリサイド化され、チタンシリサイド３２となってい
る。各トランジスタ間の基板表面には、ＬＯＣＯＳ１０
が形成され、ＬＯＣＯＳ１０下層には、ｐ型Ｓｉ基板１
まで接続するｐ型埋め込み素子分離領域１４が形成され
ている。
【００４５】次に、上記の本実施形態の半導体装置の製
造方法について、図６〜図７を参照して説明する。ま
ず、前述の従来の半導体装置の製造方法の、図９（Ａ）
〜図１５（Ａ）に示す工程からｎ- ポリシリコン抵抗１
９（ｎ- ）形成工程のみを省略して、図６（Ａ）に示す
ように、ダブルポリシリコン構造の基板に、ＮＰＮトラ
ンジスタのｎ型埋め込みコレクタ層４、ｎ+ シンカー１
２、ＮＭＯＳトランジスタのｐウェル１５、ｎ型ＬＤＤ
２４、ＰＭＯＳトランジスタのｎ型分離層、ｎウェル１
７、ｐ型ＬＤＤ２５、およびＮＭＯＳおよびＰＭＯＳト
ランジスタのｎ+ ポリシリコンゲート電極１９（ｎ+ ）
を形成する。
造方法について、図６〜図７を参照して説明する。ま
ず、前述の従来の半導体装置の製造方法の、図９（Ａ）
〜図１５（Ａ）に示す工程からｎ- ポリシリコン抵抗１
９（ｎ- ）形成工程のみを省略して、図６（Ａ）に示す
ように、ダブルポリシリコン構造の基板に、ＮＰＮトラ
ンジスタのｎ型埋め込みコレクタ層４、ｎ+ シンカー１
２、ＮＭＯＳトランジスタのｐウェル１５、ｎ型ＬＤＤ
２４、ＰＭＯＳトランジスタのｎ型分離層、ｎウェル１
７、ｐ型ＬＤＤ２５、およびＮＭＯＳおよびＰＭＯＳト
ランジスタのｎ+ ポリシリコンゲート電極１９（ｎ+ ）
を形成する。
【００４６】その後、図６（Ａ）に示すように、ＬＤＤ
スペーサー２８を形成し、ＮＰＮトランジスタのアクテ
ィブ領域に開口を設けるための酸化膜２６を形成する。
続いて、ＮＰＮトランジスタのアクティブ領域の酸化膜
２６にＲＩＥを行い、開口を設ける。さらに、酸化膜２
６をマスクとして、フッ酸を用いたライトエッチングを
行い、開口部のゲート酸化膜１８を除去して基板（ｎ型
エピタキシャル層６）を露出させる。さらに、ＣＶＤ法
により全面に膜厚１５０〜３００ｎｍ程度のポリシリコ
ン層３４を形成し、ポリシリコン層３４にｐ型不純物と
して、例えばＢＦ2 をイオン注入し、ｐ+ ポリシリコン
層とする。
スペーサー２８を形成し、ＮＰＮトランジスタのアクテ
ィブ領域に開口を設けるための酸化膜２６を形成する。
続いて、ＮＰＮトランジスタのアクティブ領域の酸化膜
２６にＲＩＥを行い、開口を設ける。さらに、酸化膜２
６をマスクとして、フッ酸を用いたライトエッチングを
行い、開口部のゲート酸化膜１８を除去して基板（ｎ型
エピタキシャル層６）を露出させる。さらに、ＣＶＤ法
により全面に膜厚１５０〜３００ｎｍ程度のポリシリコ
ン層３４を形成し、ポリシリコン層３４にｐ型不純物と
して、例えばＢＦ2 をイオン注入し、ｐ+ ポリシリコン
層とする。
【００４７】次に、図６（Ｂ）に示すように、ＮＰＮト
ランジスタのベース電極のパターンを有するフォトレジ
スト４２を形成する。フォトレジスト４２をマスクとし
てＲＩＥを行い、ＮＰＮトランジスタのベース電極以外
のｐ+ ポリシリコン層３４を除去する。さらに、図６
（Ｃ）に示すように、フォトレジスト４２をマスクとし
て酸化膜２６およびゲート酸化膜１８にＲＩＥを行い、
幅０．１５μｍのＬＤＤスペーサー２８を形成する。こ
のＲＩＥにより、ＭＯＳトランジスタのソース／ドレイ
ン形成領域とＮＰＮトランジスタのコレクタ引き出し部
１２のＳｉ基板（ｎ型エピタキシャル層６）が露出す
る。また、ＮＰＮトランジスタのアクティブ領域はフォ
トレジスト４２により被覆されているため、ＲＩＥによ
る損傷が防止される。
ランジスタのベース電極のパターンを有するフォトレジ
スト４２を形成する。フォトレジスト４２をマスクとし
てＲＩＥを行い、ＮＰＮトランジスタのベース電極以外
のｐ+ ポリシリコン層３４を除去する。さらに、図６
（Ｃ）に示すように、フォトレジスト４２をマスクとし
て酸化膜２６およびゲート酸化膜１８にＲＩＥを行い、
幅０．１５μｍのＬＤＤスペーサー２８を形成する。こ
のＲＩＥにより、ＭＯＳトランジスタのソース／ドレイ
ン形成領域とＮＰＮトランジスタのコレクタ引き出し部
１２のＳｉ基板（ｎ型エピタキシャル層６）が露出す
る。また、ＮＰＮトランジスタのアクティブ領域はフォ
トレジスト４２により被覆されているため、ＲＩＥによ
る損傷が防止される。
【００４８】フォトレジスト４２を除去した後、図７
（Ａ）に示すように、ＮＭＯＳトランジスタ形成領域に
ＬＤＤスペーサー２８をマスクとして、ｎ型不純物をイ
オン注入してｎ+ ソース／ドレイン領域２９を形成す
る。また、ＰＭＯＳトランジスタ形成領域にＬＤＤスペ
ーサー２８をマスクとして、ｐ型不純物をイオン注入し
てｐ+ ソース／ドレイン領域３０を形成する。
（Ａ）に示すように、ＮＭＯＳトランジスタ形成領域に
ＬＤＤスペーサー２８をマスクとして、ｎ型不純物をイ
オン注入してｎ+ ソース／ドレイン領域２９を形成す
る。また、ＰＭＯＳトランジスタ形成領域にＬＤＤスペ
ーサー２８をマスクとして、ｐ型不純物をイオン注入し
てｐ+ ソース／ドレイン領域３０を形成する。
【００４９】次に、実施形態１と同様にスパッタリング
等の方法により、全面に高融点金属層、例えばＴｉ層を
形成し、５００〜７００℃で１０〜３０分程度のアニー
ルを行ってシリサイド化した後、絶縁膜上に形成された
未反応のＴｉ層をウェットエッチングにより除去する。
これにより、図７（Ｂ）に示すように、ＮＰＮトランジ
スタのポリシリコンベース電極３４とコレクタ引き出し
部（ｎ+ シンカー１２）の）上部、ＭＯＳトランジスタ
のソース／ドレイン領域２９、３０の表面、およびゲー
ト電極上部のポリシリコン１９（ｎ+ ）にチタンシリサ
イド（ＴｉＳｉx ）３２が形成される。Ｔｉ層をシリサ
イド化する際に、ＭＯＳトランジスタのソース／ドレイ
ン領域とゲートポリシリコン１９（ｎ+ ）の間にはＬＤ
Ｄスペーサー２８が形成されているため、シリサイドの
ブリッジの形成が抑制され、ショートの発生が防止され
る。
等の方法により、全面に高融点金属層、例えばＴｉ層を
形成し、５００〜７００℃で１０〜３０分程度のアニー
ルを行ってシリサイド化した後、絶縁膜上に形成された
未反応のＴｉ層をウェットエッチングにより除去する。
これにより、図７（Ｂ）に示すように、ＮＰＮトランジ
スタのポリシリコンベース電極３４とコレクタ引き出し
部（ｎ+ シンカー１２）の）上部、ＭＯＳトランジスタ
のソース／ドレイン領域２９、３０の表面、およびゲー
ト電極上部のポリシリコン１９（ｎ+ ）にチタンシリサ
イド（ＴｉＳｉx ）３２が形成される。Ｔｉ層をシリサ
イド化する際に、ＭＯＳトランジスタのソース／ドレイ
ン領域とゲートポリシリコン１９（ｎ+ ）の間にはＬＤ
Ｄスペーサー２８が形成されているため、シリサイドの
ブリッジの形成が抑制され、ショートの発生が防止され
る。
【００５０】図７（Ｃ）に示すように、ＣＶＤ法により
全面に膜厚３００ｎｍ程度の酸化膜（ＳｉＯ2 ）３５を
形成する。ＮＰＮトランジスタのエミッタ形成部分の酸
化膜３５およびポリシリコン層（ベース電極３４）に順
次エッチングを行い、開口を設けて、Ｓｉ基板を露出さ
せる。エミッタ形成部分の開口に、例えばＢＦ2 を加速
エネルギー３０〜５０ｋｅＶ、導入量１×１０13〜１×
１０14ａｔｍｓ／ｃｍ2 の条件でイオン注入し、ＮＰＮ
トランジスタの真性ベース領域３６を形成する。
全面に膜厚３００ｎｍ程度の酸化膜（ＳｉＯ2 ）３５を
形成する。ＮＰＮトランジスタのエミッタ形成部分の酸
化膜３５およびポリシリコン層（ベース電極３４）に順
次エッチングを行い、開口を設けて、Ｓｉ基板を露出さ
せる。エミッタ形成部分の開口に、例えばＢＦ2 を加速
エネルギー３０〜５０ｋｅＶ、導入量１×１０13〜１×
１０14ａｔｍｓ／ｃｍ2 の条件でイオン注入し、ＮＰＮ
トランジスタの真性ベース領域３６を形成する。
【００５１】さらに、エミッタ形成部分にサイドウォー
ルを設けるため、ＣＶＤ法により全面に膜厚６００ｎｍ
程度の酸化膜（不図示）を形成し、８５０〜９００℃、
１０分のアニールを行った後、酸化膜（不図示）の全面
エッチバックを行う。これにより、エミッタ／ベース分
離用のサイドウォール３７が形成される。このときのア
ニールにより、ＮＰＮトランジスタのポリシリコンベー
ス電極３４からｎ型エピタキシャル層６にｐ型不純物が
拡散されて、グラフトベース領域３８が形成され、活性
化された真性ベース領域３６と接続する。
ルを設けるため、ＣＶＤ法により全面に膜厚６００ｎｍ
程度の酸化膜（不図示）を形成し、８５０〜９００℃、
１０分のアニールを行った後、酸化膜（不図示）の全面
エッチバックを行う。これにより、エミッタ／ベース分
離用のサイドウォール３７が形成される。このときのア
ニールにより、ＮＰＮトランジスタのポリシリコンベー
ス電極３４からｎ型エピタキシャル層６にｐ型不純物が
拡散されて、グラフトベース領域３８が形成され、活性
化された真性ベース領域３６と接続する。
【００５２】次に、ＮＰＮトランジスタのエミッタポリ
シリコン３９（図５）を形成するため、ＣＶＤ法により
全面に膜厚１５０ｎｍ程度のポリシリコン層を堆積させ
てから、ヒ素（Ａｓ）を加速エネルギー３０〜７０ｋｅ
Ｖ、導入量１×１０15〜１×１０16ａｔｍｓ／ｃｍ2 の
条件でイオン注入する。続いて、１０００〜１１００
℃、５〜３０秒のアニールを行うことにより、エミッタ
ポリシリコン３９から不純物が拡散されて、図５に示す
ようにエミッタ拡散層３９’が形成される。その後、エ
ミッタ部分が残るようにドライエッチングを行い、エミ
ッタポリシリコン３９のパターニングを行う。
シリコン３９（図５）を形成するため、ＣＶＤ法により
全面に膜厚１５０ｎｍ程度のポリシリコン層を堆積させ
てから、ヒ素（Ａｓ）を加速エネルギー３０〜７０ｋｅ
Ｖ、導入量１×１０15〜１×１０16ａｔｍｓ／ｃｍ2 の
条件でイオン注入する。続いて、１０００〜１１００
℃、５〜３０秒のアニールを行うことにより、エミッタ
ポリシリコン３９から不純物が拡散されて、図５に示す
ようにエミッタ拡散層３９’が形成される。その後、エ
ミッタ部分が残るようにドライエッチングを行い、エミ
ッタポリシリコン３９のパターニングを行う。
【００５３】また、図５に示すように、ＮＰＮトランジ
スタのポリシリコンベース電極３４と、コレクタ引き出
し部であるｎ+ シンカー１２、およびＭＯＳトランジス
タのゲートポリシリコン１９（ｎ+ ）とソース／ドレイ
ン領域２９、３０の上部にそれぞれＲＩＥを行い、コン
タクトホールを形成する。全面にＴｉ／ＴｉＯＮ／Ａｌ
Ｓｉを順にスパッタリングした後、コンタクトホールを
被覆するメタル層のみ残してエッチングを行い、メタル
電極４０を形成する。これにより、図５に示す半導体装
置が得られる。
スタのポリシリコンベース電極３４と、コレクタ引き出
し部であるｎ+ シンカー１２、およびＭＯＳトランジス
タのゲートポリシリコン１９（ｎ+ ）とソース／ドレイ
ン領域２９、３０の上部にそれぞれＲＩＥを行い、コン
タクトホールを形成する。全面にＴｉ／ＴｉＯＮ／Ａｌ
Ｓｉを順にスパッタリングした後、コンタクトホールを
被覆するメタル層のみ残してエッチングを行い、メタル
電極４０を形成する。これにより、図５に示す半導体装
置が得られる。
【００５４】上記の本実施形態の半導体装置の製造方法
によれば、ポリシリコン層のシリサイド化を行う際に、
ＮＰＮトランジスタのコレクタ引き出し部の表層も同時
にシリサイド化される。したがって、コレクタ抵抗を低
減させることができる。また、本実施形態の半導体装置
の製造方法によれば、ＬＤＤスペーサー形成のＲＩＥ工
程（図６（Ｃ）に示す工程）において、ＬＤＤスペーサ
ー形成用のマスクと同一のマスクを用いて、ベース電極
のパターニングが行われる。したがって、実施形態１に
比較して製造工程が削減され、製造コストを低減するこ
とができる。本実施形態の半導体装置の製造方法は、特
に、ベース電極３４を形成した後、基板が露出した状態
でのＲＩＥ工程が不要である半導体装置の製造方法、す
なわち、半導体装置にポリシリコン抵抗等を形成しない
場合等に有効である。
によれば、ポリシリコン層のシリサイド化を行う際に、
ＮＰＮトランジスタのコレクタ引き出し部の表層も同時
にシリサイド化される。したがって、コレクタ抵抗を低
減させることができる。また、本実施形態の半導体装置
の製造方法によれば、ＬＤＤスペーサー形成のＲＩＥ工
程（図６（Ｃ）に示す工程）において、ＬＤＤスペーサ
ー形成用のマスクと同一のマスクを用いて、ベース電極
のパターニングが行われる。したがって、実施形態１に
比較して製造工程が削減され、製造コストを低減するこ
とができる。本実施形態の半導体装置の製造方法は、特
に、ベース電極３４を形成した後、基板が露出した状態
でのＲＩＥ工程が不要である半導体装置の製造方法、す
なわち、半導体装置にポリシリコン抵抗等を形成しない
場合等に有効である。
【００５５】本発明の半導体装置の製造方法は、上記の
実施の形態に限定されない。例えば、シリサイドを形成
する金属は上記のチタンを用いる以外に、コバルト、ニ
ッケル等、他の高融点金属に変更することもできる。そ
の他、本発明の要旨を逸脱しない範囲で、種々の変更が
可能である。
実施の形態に限定されない。例えば、シリサイドを形成
する金属は上記のチタンを用いる以外に、コバルト、ニ
ッケル等、他の高融点金属に変更することもできる。そ
の他、本発明の要旨を逸脱しない範囲で、種々の変更が
可能である。
【００５６】
【発明の効果】本発明の半導体装置の製造方法によれ
ば、ＭＯＳトランジスタのソース／ドレイン領域、ＮＰ
Ｎトランジスタのベース電極およびコレクタ引き出し部
が同一工程でシリサイド化され、コレクタ抵抗およびベ
ース抵抗が低減される。したがって、ベース抵抗に起因
する、ｆmax の低下およびノイズの増大を防止すること
ができる。また、本発明の半導体装置の製造方法によれ
ば、ＢｉＣＭＯＳと同一基板上に、高抵抗のポリシリコ
ン抵抗を形成することができる。本発明の半導体装置の
製造方法によれば、製造工程を簡略化し、絶縁膜の膜厚
および段差を低減することができる。したがって、絶縁
膜に形成されるコンタクトホールのアスペクト比が増大
せず、半導体装置の信頼性を向上させることができる。
ば、ＭＯＳトランジスタのソース／ドレイン領域、ＮＰ
Ｎトランジスタのベース電極およびコレクタ引き出し部
が同一工程でシリサイド化され、コレクタ抵抗およびベ
ース抵抗が低減される。したがって、ベース抵抗に起因
する、ｆmax の低下およびノイズの増大を防止すること
ができる。また、本発明の半導体装置の製造方法によれ
ば、ＢｉＣＭＯＳと同一基板上に、高抵抗のポリシリコ
ン抵抗を形成することができる。本発明の半導体装置の
製造方法によれば、製造工程を簡略化し、絶縁膜の膜厚
および段差を低減することができる。したがって、絶縁
膜に形成されるコンタクトホールのアスペクト比が増大
せず、半導体装置の信頼性を向上させることができる。
【図１】本発明の半導体装置の製造方法により製造され
る、半導体装置の断面図である。
る、半導体装置の断面図である。
【図２】本発明の半導体装置の製造方法の製造工程を示
す断面図である。
す断面図である。
【図３】本発明の半導体装置の製造方法の製造工程を示
す断面図である。
す断面図である。
【図４】本発明の半導体装置の製造方法の製造工程を示
す断面図である。
す断面図である。
【図５】本発明の半導体装置の製造方法により製造され
る、半導体装置の断面図である。
る、半導体装置の断面図である。
【図６】本発明の半導体装置の製造方法の製造工程を示
す断面図である。
す断面図である。
【図７】本発明の半導体装置の製造方法の製造工程を示
す断面図である。
す断面図である。
【図８】従来の半導体装置の製造方法により製造され
る、半導体装置の断面図である。
る、半導体装置の断面図である。
【図９】従来の半導体装置の製造方法の製造工程を示す
断面図である。
断面図である。
【図１０】従来の半導体装置の製造方法の製造工程を示
す断面図である。
す断面図である。
【図１１】従来の半導体装置の製造方法の製造工程を示
す断面図である。
す断面図である。
【図１２】従来の半導体装置の製造方法の製造工程を示
す断面図である。
す断面図である。
【図１３】従来の半導体装置の製造方法の製造工程を示
す断面図である。
す断面図である。
【図１４】従来の半導体装置の製造方法の製造工程を示
す断面図である。
す断面図である。
【図１５】従来の半導体装置の製造方法の製造工程を示
す断面図である。
す断面図である。
【図１６】従来の半導体装置の製造方法の製造工程を示
す断面図である。
す断面図である。
【図１７】従来の半導体装置の製造方法の製造工程を示
す断面図である。
す断面図である。
１…ｐ型シリコン基板、２、７、２２、２６、３３、３
５…酸化膜、３、９、１１、１３、１６、２０、２３、
２７、４１、４２…フォトレジスト、４…ｎ型埋め込み
コレクタ層、５…ｎ型分離層、６…ｎ型エピタキシャル
層、８…シリコン窒化膜、１０…ＬＯＣＯＳ、１２…ｎ
+ シンカー、１４…ｐ型埋め込み素子分離領域、１５…
ｐウェル、１７…ｎウェル、１８…ゲート酸化膜、１９
…ポリシリコン層、２１…ＰＳＧ層、２４…ｎ型ＬＤ
Ｄ、２５…ｐ型ＬＤＤ、２８…ＬＤＤスペーサー、２９
…ｎ+ ソース／ドレイン領域、３０…ｐ+ ソース／ドレ
イン領域、３１…チタン層、３２…チタンシリサイド、
３４…ベース電極、３６…真性ベース領域、３７…サイ
ドウォール、３８…グラフトベース領域、３９…エミッ
タポリシリコン、３９’…エミッタ拡散層、４０…メタ
ル電極。
５…酸化膜、３、９、１１、１３、１６、２０、２３、
２７、４１、４２…フォトレジスト、４…ｎ型埋め込み
コレクタ層、５…ｎ型分離層、６…ｎ型エピタキシャル
層、８…シリコン窒化膜、１０…ＬＯＣＯＳ、１２…ｎ
+ シンカー、１４…ｐ型埋め込み素子分離領域、１５…
ｐウェル、１７…ｎウェル、１８…ゲート酸化膜、１９
…ポリシリコン層、２１…ＰＳＧ層、２４…ｎ型ＬＤ
Ｄ、２５…ｐ型ＬＤＤ、２８…ＬＤＤスペーサー、２９
…ｎ+ ソース／ドレイン領域、３０…ｐ+ ソース／ドレ
イン領域、３１…チタン層、３２…チタンシリサイド、
３４…ベース電極、３６…真性ベース領域、３７…サイ
ドウォール、３８…グラフトベース領域、３９…エミッ
タポリシリコン、３９’…エミッタ拡散層、４０…メタ
ル電極。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F048 AA09 AC05 AC10 BB06 BB07 BB08 BC06 BE03 BF03 BF06 BF07 BG12 BH01 CA03 CA07 DA25
Claims (13)
- 【請求項１】同一基板上に、 コレクタ領域と、エミッタ領域と、ベース領域とを有す
る第１の半導体素子と、 ソース領域と、ドレイン領域と、ゲート電極とを有する
第２の半導体素子とを形成する半導体装置の製造方法に
おいて、 基板上に、第１の半導体層を形成し、前記第１の半導体
層に不純物を拡散させて所定のパターニングを行い、前
記第２の半導体素子のゲート電極を形成する工程と、 少なくとも前記第１および第２の半導体素子の上部に、
絶縁膜を形成する工程と、 前記絶縁膜上に、第２の半導体層を堆積させる工程と、 前記第２の半導体素子上部の前記第２の半導体層および
前記絶縁膜を、前記ゲート電極側面部を除いて除去し、
前記ゲート電極に絶縁膜サイドウォールを形成する工程
と、 前記第２の半導体素子に、前記ソース領域および前記ド
レイン領域を形成する工程と、 全面に、高融点金属層を形成して熱処理を行い、前記第
１の半導体素子上部の前記第２の半導体層、前記第２の
半導体素子の前記ソース領域、前記ドレイン領域および
前記ゲート電極の表面を、前記高融点金属と反応させる
工程と、 前記第１の半導体素子上部の前記第２の半導体層に所定
のパターニングを行い、前記第１の半導体素子のベース
電極を形成する工程とを有する半導体装置の製造方法。 - 【請求項２】前記第１および第２の半導体層は、ポリシ
リコンからなり、 前記半導体層を高融点金属と反応させる工程は、前記半
導体層表面に、高融点金属シリサイドを形成する工程で
ある請求項１記載の半導体装置の製造方法。 - 【請求項３】前記絶縁膜を形成する工程の前に、前記ソ
ース領域および前記ドレイン領域に、相対的に低濃度の
不純物を拡散させる工程を有し、 前記第２の半導体素子に、前記ソース領域および前記ド
レイン領域を形成する工程は、前記絶縁膜サイドウォー
ルをマスクとして、相対的に高濃度の不純物を拡散さ
せ、ＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉ
ｎ）構造とする工程である請求項１記載の半導体装置の
製造方法。 - 【請求項４】前記高融点金属は、チタン、タングステ
ン、モリブデン、コバルト、ニッケル、白金のいずれか
からなる請求項１記載の半導体装置の製造方法。 - 【請求項５】同一基板上に、 コレクタ領域と、エミッタ領域と、ベース領域とを有す
る第１の半導体素子と、 ソース領域と、ドレイン領域と、ゲート電極とを有する
第２の半導体素子と、 半導体からなる抵抗部とを形成する半導体装置の製造方
法において、 基板上に、第１の半導体層を形成し、前記第１の半導体
層に不純物を拡散させて所定のパターニングを行い、前
記第２の半導体素子のゲート電極と、前記抵抗部を同時
に形成する工程と、 少なくとも前記第１および第２の半導体素子の上部に、
絶縁膜を形成する工程と、 前記絶縁膜上に、第２の半導体層を堆積させる工程と、 前記第２の半導体素子上部の前記第２の半導体層および
前記絶縁膜を、前記ゲート電極側面部を除いて除去し、
前記ゲート電極に絶縁膜サイドウォールを形成する工程
と、 前記第２の半導体素子に、前記ソース領域および前記ド
レイン領域を形成する工程と、 全面に、高融点金属層を形成して熱処理を行い、前記第
１の半導体素子上部の前記第２の半導体層、前記第２の
半導体素子の前記ソース領域、前記ドレイン領域および
前記ゲート電極の表面を、前記高融点金属と反応させる
工程と、 前記第１の半導体素子上部の前記第２の半導体層に所定
のパターニングを行い、前記第１の半導体素子のベース
電極を形成する工程とを有する半導体装置の製造方法。 - 【請求項６】前記第１の半導体層に不純物を拡散させる
工程は、前記第２の半導体素子を形成する領域の前記第
１の半導体層に、相対的に高濃度の不純物を拡散させる
工程と、 前記抵抗部を形成する領域の前記第１の半導体層に、前
記第２の半導体素子を形成する領域よりも相対的に低濃
度の不純物を拡散させる工程とを有する請求項５記載の
半導体装置の製造方法。 - 【請求項７】前記第１および第２の半導体層は、ポリシ
リコンからなり、 前記半導体層を高融点金属と反応させる工程は、前記半
導体層表面に、高融点金属シリサイドを形成する工程で
ある請求項５記載の半導体装置の製造方法。 - 【請求項８】前記絶縁膜を形成する工程の前に、前記ソ
ース領域および前記ドレイン領域に、相対的に低濃度の
不純物を拡散させる工程を有し、 前記第２の半導体素子に、前記ソース領域および前記ド
レイン領域を形成する工程は、前記絶縁膜サイドウォー
ルをマスクとして、相対的に高濃度の不純物を拡散さ
せ、ＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉ
ｎ）構造とする工程である請求項５記載の半導体装置の
製造方法。 - 【請求項９】前記高融点金属は、チタン、タングステ
ン、モリブデン、コバルト、ニッケル、白金のいずれか
からなる請求項５記載の半導体装置の製造方法。 - 【請求項１０】同一基板上に、 コレクタ領域と、エミッタ領域と、ベース領域とを有す
る第１の半導体素子と、 ソース領域と、ドレイン領域と、ゲート電極とを有する
第２の半導体素子とを形成する半導体装置の製造方法に
おいて、 基板上に、第１の半導体層を形成し、前記第１の半導体
層に不純物を拡散させて所定のパターニングを行い、前
記第２の半導体素子のゲート電極を形成する工程と、 少なくとも前記第１および第２の半導体素子の上部に、
絶縁膜を形成する工程と、 前記絶縁膜の、前記第１の半導体素子を形成する領域に
開口を設けて、前記基板を露出させる工程と、 全面に、第２の半導体層を堆積させる工程と、 前記第２の半導体素子のベース電極パターンを有するマ
スクを形成する工程と、 前記マスクを用いて前記第２の半導体層および前記絶縁
膜のエッチングを行い、前記第１の半導体素子にベース
電極を形成する工程と、 前記エッチングにおいて、前記ゲート電極側面部の前記
絶縁膜のみ残して、前記ゲート電極に絶縁膜サイドウォ
ールを形成する工程と、 前記マスクを除去する工程と、 前記第２の半導体素子に、前記ソース領域および前記ド
レイン領域を形成する工程と、 全面に、高融点金属層を形成して熱処理を行い、前記第
１の半導体素子上部の前記ベース電極、前記コレクタ領
域の引き出し部、前記第２の半導体素子の前記ソース領
域、前記ドレイン領域および前記ゲート電極の表面を、
前記高融点金属と反応させる工程とを有する半導体装置
の製造方法。 - 【請求項１１】前記第１および第２の半導体層は、ポリ
シリコンからなり、 前記半導体層を高融点金属と反応させる工程は、前記半
導体層表面に、高融点金属シリサイドを形成する工程で
ある請求項１０記載の半導体装置の製造方法。 - 【請求項１２】前記絶縁膜を形成する工程の前に、前記
ソース領域および前記ドレイン領域に、相対的に低濃度
の不純物を拡散させる工程を有し、 前記第２の半導体素子に、前記ソース領域および前記ド
レイン領域を形成する工程は、前記絶縁膜サイドウォー
ルをマスクとして、相対的に高濃度の不純物を拡散さ
せ、ＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉ
ｎ）構造とする工程である請求項１０記載の半導体装置
の製造方法。 - 【請求項１３】前記高融点金属は、チタン、タングステ
ン、モリブデン、コバルト、ニッケル、白金のいずれか
からなる請求項１０記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10174971A JP2000012714A (ja) | 1998-06-22 | 1998-06-22 | 半導体装置の製造方法 |
| US09/332,038 US6159784A (en) | 1998-06-22 | 1999-06-14 | Method of producing semiconductor device |
| EP99112001A EP0967645A3 (en) | 1998-06-22 | 1999-06-21 | Method of producing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10174971A JP2000012714A (ja) | 1998-06-22 | 1998-06-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000012714A true JP2000012714A (ja) | 2000-01-14 |
Family
ID=15987949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10174971A Pending JP2000012714A (ja) | 1998-06-22 | 1998-06-22 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6159784A (ja) |
| EP (1) | EP0967645A3 (ja) |
| JP (1) | JP2000012714A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6436747B1 (en) * | 1999-04-21 | 2002-08-20 | Matsushita Electtric Industrial Co., Ltd. | Method of fabricating semiconductor device |
| KR100640978B1 (ko) * | 2005-06-07 | 2006-11-02 | 동부일렉트로닉스 주식회사 | 씨모스 이미지 센서의 제조방법 |
| KR100746222B1 (ko) * | 2005-07-11 | 2007-08-03 | 삼성전자주식회사 | 이미지 센서의 제조방법들 |
| US20070069295A1 (en) * | 2005-09-28 | 2007-03-29 | Kerr Daniel C | Process to integrate fabrication of bipolar devices into a CMOS process flow |
| CN104681603B (zh) * | 2013-12-03 | 2018-02-06 | 上海华虹宏力半导体制造有限公司 | Bcd工艺中纵向双极型晶体管 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4727046A (en) * | 1986-07-16 | 1988-02-23 | Fairchild Semiconductor Corporation | Method of fabricating high performance BiCMOS structures having poly emitters and silicided bases |
| JP2866389B2 (ja) * | 1989-03-20 | 1999-03-08 | 株式会社日立製作所 | 半導体集積回路装置 |
| US5158900A (en) * | 1991-10-18 | 1992-10-27 | Hewlett-Packard Company | Method of separately fabricating a base/emitter structure of a BiCMOS device |
| JP2886420B2 (ja) * | 1992-10-23 | 1999-04-26 | 三菱電機株式会社 | 半導体装置の製造方法 |
| KR940018967A (ko) * | 1993-01-30 | 1994-08-19 | 오가 노리오 | 반도체장치 및 그 제조방법 |
| US5506158A (en) * | 1994-07-27 | 1996-04-09 | Texas Instruments Incorporated | BiCMOS process with surface channel PMOS transistor |
| JP3444002B2 (ja) * | 1995-02-14 | 2003-09-08 | ソニー株式会社 | 半導体装置およびその製造方法 |
-
1998
- 1998-06-22 JP JP10174971A patent/JP2000012714A/ja active Pending
-
1999
- 1999-06-14 US US09/332,038 patent/US6159784A/en not_active Expired - Fee Related
- 1999-06-21 EP EP99112001A patent/EP0967645A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| US6159784A (en) | 2000-12-12 |
| EP0967645A2 (en) | 1999-12-29 |
| EP0967645A3 (en) | 2000-10-25 |
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