JP3444002B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は縦型バイポーラ・トラン
ジスタとＬＤＤ（Lightly Doped Drain)型ＭＯＳトラン
ジスタとを同一基板上に混載した信頼性の高い半導体装
置と、これを低コストで製造する方法に関する。
ジスタとＬＤＤ（Lightly Doped Drain)型ＭＯＳトラン
ジスタとを同一基板上に混載した信頼性の高い半導体装
置と、これを低コストで製造する方法に関する。
【０００２】
【従来の技術】半導体装置のデザイン・ルールが縮小
し、１チップ当たりに集積されるトランジスタ数が増加
するに伴い、チップ面積は増加の一途を辿っている。こ
れにより、チップ上では多数の負荷が接続された配線や
大容量の長い配線を引き回すことが必要となる。かかる
大容量負荷を高速に駆動するためには、ＭＯＳトランジ
スタに比べて電流駆動能力に優れ、トランス・コンダク
タンスが大きいバイポーラ・トランジスタが適してい
る。その一方で、高集積性と低消費電力化の観点から
は、ＣＭＯＳトランジスタ回路が優位である。そこでＶ
ＬＳＩ，ＵＬＳＩといった近年の半導体装置において
は、バイポーラ・トランジスタとＣＭＯＳトランジスタ
回路とを組み合わせて両者のメリットを得ることを可能
としたバイＣＭＯＳトランジスタ回路（以下、ＢｉＣＭ
ＯＳと略する。）が多く採用されており、その性能はテ
レビ機器、ビデオ機器、携帯電話機器、あるいはハード
ディスク装置や高速メモリ素子に活かされている。
し、１チップ当たりに集積されるトランジスタ数が増加
するに伴い、チップ面積は増加の一途を辿っている。こ
れにより、チップ上では多数の負荷が接続された配線や
大容量の長い配線を引き回すことが必要となる。かかる
大容量負荷を高速に駆動するためには、ＭＯＳトランジ
スタに比べて電流駆動能力に優れ、トランス・コンダク
タンスが大きいバイポーラ・トランジスタが適してい
る。その一方で、高集積性と低消費電力化の観点から
は、ＣＭＯＳトランジスタ回路が優位である。そこでＶ
ＬＳＩ，ＵＬＳＩといった近年の半導体装置において
は、バイポーラ・トランジスタとＣＭＯＳトランジスタ
回路とを組み合わせて両者のメリットを得ることを可能
としたバイＣＭＯＳトランジスタ回路（以下、ＢｉＣＭ
ＯＳと略する。）が多く採用されており、その性能はテ
レビ機器、ビデオ機器、携帯電話機器、あるいはハード
ディスク装置や高速メモリ素子に活かされている。
【０００３】ところで、ＢｉＣＭＯＳのように複雑な構
造を有する半導体装置については、高性能化はもちろん
のこと、いかに製造工程数を減らしてコストを削減でき
るかも、実用化や普及を図る上での重要な鍵となる。こ
こで、従来の一般的なＢｉＣＭＯＳの製造工程について
説明する。なお、ここで採り上げるＢｉＣＭＯＳに含ま
れるバイポーラ・トランジスタは、エミッタ／ベース／
コレクタに対応するｎｐｎ接合またはｐｎｐ接合が基板
の深さ方向（縦方向）に形成されている縦型バイポーラ
・トランジスタであり、典型的には１層目半導体膜でベ
ース取出し電極を構成し、２層目半導体膜でエミッタ取
出し電極を構成するプロセスにより形成される。これら
１層目半導体膜と２層目半導体膜としては、不純物を含
有するポリシリコン膜あるいはポリサイド膜が通常用い
られることから、かかるバイポーラ・トランジスタの構
成を“ダブル・ポリシリコン構成”と称することもあ
る。上記エミッタ取出し電極は、上記ベース取出し電極
に開口された窓（エミッタ窓）の内部で基板に自己整合
的にコンタクトされ、両取出し電極はベース取出し電極
を被覆する絶縁膜および上記エミッタ窓の側壁面上に形
成されたエミッタ・サイドウォールにより互いに絶縁さ
れる。
造を有する半導体装置については、高性能化はもちろん
のこと、いかに製造工程数を減らしてコストを削減でき
るかも、実用化や普及を図る上での重要な鍵となる。こ
こで、従来の一般的なＢｉＣＭＯＳの製造工程について
説明する。なお、ここで採り上げるＢｉＣＭＯＳに含ま
れるバイポーラ・トランジスタは、エミッタ／ベース／
コレクタに対応するｎｐｎ接合またはｐｎｐ接合が基板
の深さ方向（縦方向）に形成されている縦型バイポーラ
・トランジスタであり、典型的には１層目半導体膜でベ
ース取出し電極を構成し、２層目半導体膜でエミッタ取
出し電極を構成するプロセスにより形成される。これら
１層目半導体膜と２層目半導体膜としては、不純物を含
有するポリシリコン膜あるいはポリサイド膜が通常用い
られることから、かかるバイポーラ・トランジスタの構
成を“ダブル・ポリシリコン構成”と称することもあ
る。上記エミッタ取出し電極は、上記ベース取出し電極
に開口された窓（エミッタ窓）の内部で基板に自己整合
的にコンタクトされ、両取出し電極はベース取出し電極
を被覆する絶縁膜および上記エミッタ窓の側壁面上に形
成されたエミッタ・サイドウォールにより互いに絶縁さ
れる。
【０００４】典型的な製造プロセスを図１７ないし図２
１に示すが、これらの図面では紙面の都合上、ＰＭＯＳ
トランジスタは省略し、ＮＰＮバイポーラ・トランジス
タ（ＮＰＮ−Ｔｒ）とＮＭＯＳトランジスタのみを図示
する。したがって、ＰＭＯＳトランジスタの形成プロセ
スに関する説明はここでは省略する。
１に示すが、これらの図面では紙面の都合上、ＰＭＯＳ
トランジスタは省略し、ＮＰＮバイポーラ・トランジス
タ（ＮＰＮ−Ｔｒ）とＮＭＯＳトランジスタのみを図示
する。したがって、ＰＭＯＳトランジスタの形成プロセ
スに関する説明はここでは省略する。
【０００５】まず、ｐ型のシリコン基板１（ｐ−Ｓｕ
ｂ）の表層部にｎ+ 型の埋込みコレクタ領域２（ｎ+ −
ＢＬ）を形成し、続いて全面にｎ型エピタキシャル層３
（ｎ−Ｅｐｉ）を成長させる。次に、公知のＬＯＣＯＳ
法にしたがって素子分離用のフィールド酸化膜４を形成
し、このフィールド酸化膜４と図示されないレジスト・
マスクとを介してイオン注入を行うことによりｐ型ウェ
ル５（ｐ−Ｗｅｌｌ）を形成し、さらに高エネルギー・
イオン注入によりフィールド酸化膜４の下側の基板内に
ｐ+ 型のチャネル・ストップ領域６を形成する。この
後、アニールを行ってｐ型ウェル５とチャネル・ストッ
プ領域６をシリコン基板１と接続する。
ｂ）の表層部にｎ+ 型の埋込みコレクタ領域２（ｎ+ −
ＢＬ）を形成し、続いて全面にｎ型エピタキシャル層３
（ｎ−Ｅｐｉ）を成長させる。次に、公知のＬＯＣＯＳ
法にしたがって素子分離用のフィールド酸化膜４を形成
し、このフィールド酸化膜４と図示されないレジスト・
マスクとを介してイオン注入を行うことによりｐ型ウェ
ル５（ｐ−Ｗｅｌｌ）を形成し、さらに高エネルギー・
イオン注入によりフィールド酸化膜４の下側の基板内に
ｐ+ 型のチャネル・ストップ領域６を形成する。この
後、アニールを行ってｐ型ウェル５とチャネル・ストッ
プ領域６をシリコン基板１と接続する。
【０００６】次に、熱酸化によりシリコン基板１の活性
領域にゲート酸化膜７を形成し、続いてこのゲート酸化
膜７をＮＰＮ−Ｔｒのベース形成領域において選択的に
除去し、ベース窓７ＢＷを形成する。次に基体の全面に
１層目ポリシリコン膜を堆積させ、そのベース取出し電
極となる領域にはホウ素（ＢＦ2 + ）、ＮＭＯＳのゲー
ト電極となる領域にはリン（Ｐ+ ）をそれぞれ図示され
ないフォトレジスト・マスクを用いたイオン注入により
打ち分ける。次に、この１層目ポリシリコン膜をパター
ニングし、ＮＰＮ−Ｔｒ部にはベース取出し電極８Ｂ、
ＮＭＯＳ部にはゲート電極８Ｇを同時に形成する。さら
に、ＮＭＯＳ部の活性領域にリン（Ｐ+）の低濃度イオ
ン注入を行い、ｎ- 型のＬＤＤ領域を形成する。このＬ
ＤＤ領域は、後工程においてソース／ドレイン領域１６
ＳＤのチャネル端近傍の構成部分となり、ドレイン端近
傍の高電界を緩和してＭＯＳトランジスタのホット・キ
ャリア耐性を向上させる働きをする。
領域にゲート酸化膜７を形成し、続いてこのゲート酸化
膜７をＮＰＮ−Ｔｒのベース形成領域において選択的に
除去し、ベース窓７ＢＷを形成する。次に基体の全面に
１層目ポリシリコン膜を堆積させ、そのベース取出し電
極となる領域にはホウ素（ＢＦ2 + ）、ＮＭＯＳのゲー
ト電極となる領域にはリン（Ｐ+ ）をそれぞれ図示され
ないフォトレジスト・マスクを用いたイオン注入により
打ち分ける。次に、この１層目ポリシリコン膜をパター
ニングし、ＮＰＮ−Ｔｒ部にはベース取出し電極８Ｂ、
ＮＭＯＳ部にはゲート電極８Ｇを同時に形成する。さら
に、ＮＭＯＳ部の活性領域にリン（Ｐ+）の低濃度イオ
ン注入を行い、ｎ- 型のＬＤＤ領域を形成する。このＬ
ＤＤ領域は、後工程においてソース／ドレイン領域１６
ＳＤのチャネル端近傍の構成部分となり、ドレイン端近
傍の高電界を緩和してＭＯＳトランジスタのホット・キ
ャリア耐性を向上させる働きをする。
【０００７】次に、基体の全面に絶縁膜を堆積させ、こ
れを全面的にエッチバックして上記ゲート電極８Ｇの側
壁面上にゲート・サイドウォール１００Ｇを形成する。
なおこのとき、ベース取出し電極８Ｂの側壁面上にもサ
イドウォール１００が形成される。さらに、この状態で
活性領域に対してヒ素（Ａｓ+ ）の高濃度イオン注入を
行い、ＬＤＤ型ＮＭＯＳのソース／ドレイン領域１６Ｓ
Ｄ、およびＮＰＮ−Ｔｒのコレクタ取出し領域１６Ｃを
形成する。図１７には、ここまでの工程を終了した状態
が示されている。
れを全面的にエッチバックして上記ゲート電極８Ｇの側
壁面上にゲート・サイドウォール１００Ｇを形成する。
なおこのとき、ベース取出し電極８Ｂの側壁面上にもサ
イドウォール１００が形成される。さらに、この状態で
活性領域に対してヒ素（Ａｓ+ ）の高濃度イオン注入を
行い、ＬＤＤ型ＮＭＯＳのソース／ドレイン領域１６Ｓ
Ｄ、およびＮＰＮ−Ｔｒのコレクタ取出し領域１６Ｃを
形成する。図１７には、ここまでの工程を終了した状態
が示されている。
【０００８】次に、基体の全面にＳｉＯx 層間絶縁膜１
０１を堆積させ、ＮＰＮ−Ｔｒ部のエミッタ形成領域に
おいてこのＳｉＯx 層間絶縁膜１０１とベース取出し電
極８Ｂとを一括的にパターニングし、エミッタ窓８ＥＷ
を開口する。このエミッタ窓８ＥＷを通じてホウ素（Ｂ
Ｆ2 + ）をイオン注入し、ｐ型の真性ベース領域１１を
形成する。図１８には、ここまでの工程を終了した状態
が示されている。
０１を堆積させ、ＮＰＮ−Ｔｒ部のエミッタ形成領域に
おいてこのＳｉＯx 層間絶縁膜１０１とベース取出し電
極８Ｂとを一括的にパターニングし、エミッタ窓８ＥＷ
を開口する。このエミッタ窓８ＥＷを通じてホウ素（Ｂ
Ｆ2 + ）をイオン注入し、ｐ型の真性ベース領域１１を
形成する。図１８には、ここまでの工程を終了した状態
が示されている。
【０００９】次に、基体の全面に絶縁膜を堆積させた
後、熱処理を行い、既に活性領域内に導入された不純物
を活性化させると共に、ベース取出し電極８Ｂから活性
領域内へホウ素を拡散させ、ｐ+ 型のグラフト・ベース
領域１３を形成する。続いて上記の絶縁膜を全面エッチ
バックし、エミッタ窓８ＥＷの内壁面上にエミッタ・サ
イドウォール１２を形成する。このエミッタ・サイドウ
ォール１２は、ベース取出し電極８Ｂと後述のエミッタ
取出し電極１４Ｅとを絶縁するためのものである。続い
て、基体の全面に２層目ポリシリコン膜を堆積させ、こ
の膜にエミッタ不純物となるヒ素（Ａｓ+ ）をイオン注
入した後、熱処理によりこのヒ素を真性ベース領域１１
内に拡散させてエミッタ領域１７を形成する。その後、
さらに図示されないレジスト・マスクを介して２層目ポ
リシリコン膜を異方性エッチングすることにより、エミ
ッタ取出し電極１４Ｅを形成する。図１９には、ここま
での工程を終了した状態が示されている。
後、熱処理を行い、既に活性領域内に導入された不純物
を活性化させると共に、ベース取出し電極８Ｂから活性
領域内へホウ素を拡散させ、ｐ+ 型のグラフト・ベース
領域１３を形成する。続いて上記の絶縁膜を全面エッチ
バックし、エミッタ窓８ＥＷの内壁面上にエミッタ・サ
イドウォール１２を形成する。このエミッタ・サイドウ
ォール１２は、ベース取出し電極８Ｂと後述のエミッタ
取出し電極１４Ｅとを絶縁するためのものである。続い
て、基体の全面に２層目ポリシリコン膜を堆積させ、こ
の膜にエミッタ不純物となるヒ素（Ａｓ+ ）をイオン注
入した後、熱処理によりこのヒ素を真性ベース領域１１
内に拡散させてエミッタ領域１７を形成する。その後、
さらに図示されないレジスト・マスクを介して２層目ポ
リシリコン膜を異方性エッチングすることにより、エミ
ッタ取出し電極１４Ｅを形成する。図１９には、ここま
での工程を終了した状態が示されている。
【００１０】次に、図２０に示されるように、基体の全
面にＳｉＯx 層間絶縁膜１０２を堆積させる。さらに図
２１に示されるように、エミッタ取出し電極１４Ｅに臨
む領域ではこのＳｉＯx 層間絶縁膜１０２を、またベー
ス取出し電極８Ｂ，コレクタ取出し領域１６Ｃ，ソース
／ドレイン領域１６ＳＤにそれぞれ臨む領域ではＳｉＯ
x 層間絶縁膜１０２，１０１の双方を図示されないレジ
スト・マスクを介してドライエッチングすることによ
り、接続孔１０３を開口する。さらに、基体の全面に公
知の配線材料膜を成膜し、これをパターニングすること
により、ＮＰＮ−Ｔｒ部ではベース電極１０４Ｂ，エミ
ッタ電極１０４Ｅおよびコレクタ電極１０４Ｃを、また
ＮＭＯＳ部ではソース／ドレイン電極１０４ＳＤをそれ
ぞれ形成する。
面にＳｉＯx 層間絶縁膜１０２を堆積させる。さらに図
２１に示されるように、エミッタ取出し電極１４Ｅに臨
む領域ではこのＳｉＯx 層間絶縁膜１０２を、またベー
ス取出し電極８Ｂ，コレクタ取出し領域１６Ｃ，ソース
／ドレイン領域１６ＳＤにそれぞれ臨む領域ではＳｉＯ
x 層間絶縁膜１０２，１０１の双方を図示されないレジ
スト・マスクを介してドライエッチングすることによ
り、接続孔１０３を開口する。さらに、基体の全面に公
知の配線材料膜を成膜し、これをパターニングすること
により、ＮＰＮ−Ｔｒ部ではベース電極１０４Ｂ，エミ
ッタ電極１０４Ｅおよびコレクタ電極１０４Ｃを、また
ＮＭＯＳ部ではソース／ドレイン電極１０４ＳＤをそれ
ぞれ形成する。
【００１１】
【発明が解決しようとする課題】ところで、上述のＢｉ
ＣＭＯＳの製造プロセスでは、専らゲート・サイドウォ
ール１００Ｇを形成することを目的として絶縁膜の全面
堆積とエッチバックの２工程が費やされているが、これ
らの工程は他の何らかの工程と兼ねることにより削減し
たい。
ＣＭＯＳの製造プロセスでは、専らゲート・サイドウォ
ール１００Ｇを形成することを目的として絶縁膜の全面
堆積とエッチバックの２工程が費やされているが、これ
らの工程は他の何らかの工程と兼ねることにより削減し
たい。
【００１２】また、図２１からも明らかなように、接続
孔１０３を形成する際、ベース取出し電極８Ｂ，コレク
タ取出し領域１６Ｃ，ソース／ドレイン領域１６ＳＤに
それぞれ臨む領域では２層のＳｉＯx 層間絶縁膜１０
２，１０１が一括的にパターニングされているが、これ
は接続孔１０３のアスペクト比を増大させる原因となっ
ている。たとえば、ＳｉＯx 層間絶縁膜１０１の膜厚を
３５０ｎｍ、ＳｉＯx 層間絶縁膜１０２の膜厚を４００
ｎｍ、接続孔１０３の開口径を０．８μｍ（＝８００ｎ
ｍ）とすると、絶縁膜１０２のみを開口するだけのエミ
ッタ・コンタクト部では接続孔１０３のアスペクト比が
０．５であるのに対し、基板コンタクト部およびベース
取出し電極８Ｂへのコンタクト部ではそのアスペクト比
は０．９４にも上昇する。接続孔は一般に、そのアスペ
クト比が０．５を超えるとスパッタリングによる上層配
線の埋込みに支障をもたらすと言われており、コンタク
ト不良や開口端の段差部における断線（いわゆる段切
れ）を発生させ易くなる。アスペクト比の高い接続孔に
ついては、たとえばブランケット・タングステン法によ
るメタル埋め込みも有効であるが、ＣＶＤ原料ガスのＷ
Ｆ6 が高価である上、エッチバック工程が別に必要とな
り、しかもこのエッチバックの終点判定に高度な技術を
要する等の問題があり、半導体装置のコスト上昇の原因
となる。さらに、上述のようにアスペクト比の大きく異
なる複数の接続孔１０３を同一工程にて開口しようとす
る場合には、エミッタ取出し電極１４Ｅに極めて優れた
オーバーエッチング耐性が要求される。
孔１０３を形成する際、ベース取出し電極８Ｂ，コレク
タ取出し領域１６Ｃ，ソース／ドレイン領域１６ＳＤに
それぞれ臨む領域では２層のＳｉＯx 層間絶縁膜１０
２，１０１が一括的にパターニングされているが、これ
は接続孔１０３のアスペクト比を増大させる原因となっ
ている。たとえば、ＳｉＯx 層間絶縁膜１０１の膜厚を
３５０ｎｍ、ＳｉＯx 層間絶縁膜１０２の膜厚を４００
ｎｍ、接続孔１０３の開口径を０．８μｍ（＝８００ｎ
ｍ）とすると、絶縁膜１０２のみを開口するだけのエミ
ッタ・コンタクト部では接続孔１０３のアスペクト比が
０．５であるのに対し、基板コンタクト部およびベース
取出し電極８Ｂへのコンタクト部ではそのアスペクト比
は０．９４にも上昇する。接続孔は一般に、そのアスペ
クト比が０．５を超えるとスパッタリングによる上層配
線の埋込みに支障をもたらすと言われており、コンタク
ト不良や開口端の段差部における断線（いわゆる段切
れ）を発生させ易くなる。アスペクト比の高い接続孔に
ついては、たとえばブランケット・タングステン法によ
るメタル埋め込みも有効であるが、ＣＶＤ原料ガスのＷ
Ｆ6 が高価である上、エッチバック工程が別に必要とな
り、しかもこのエッチバックの終点判定に高度な技術を
要する等の問題があり、半導体装置のコスト上昇の原因
となる。さらに、上述のようにアスペクト比の大きく異
なる複数の接続孔１０３を同一工程にて開口しようとす
る場合には、エミッタ取出し電極１４Ｅに極めて優れた
オーバーエッチング耐性が要求される。
【００１３】このように、従来のＢｉＣＭＯＳおよびそ
の製造方法は、コスト的にも精度的にも必ずしも満足の
ゆくものではなかった。そこで本発明は、信頼性の高い
ＢｉＣＭＯＳを含む半導体装置、およびこれを製造工程
数を削減するかもしくはその増加を最小限に抑えながら
精度良く製造する方法を提供することを目的とする。
の製造方法は、コスト的にも精度的にも必ずしも満足の
ゆくものではなかった。そこで本発明は、信頼性の高い
ＢｉＣＭＯＳを含む半導体装置、およびこれを製造工程
数を削減するかもしくはその増加を最小限に抑えながら
精度良く製造する方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明に係る半導体装置
は、上記した目的を達成するために提案されたものであ
って、基板上に形成された１層目半導体膜を用いて形成
された第１導電型のベース取出し電極と、該１層目半導
体膜上に絶縁膜を介して積層される２層目半導体膜を用
いて前記ベース取出し電極に一部重なるごとく形成され
た第２の導電型のエミッタ取出し電極とを有する縦型バ
イポーラ・トランジスタと、前記１層目半導体膜を用い
て形成されたゲート電極の側壁面上にゲート・サイドウ
ォールを備えたＬＤＤ型ＭＯＳトランジスタとが同一基
板上に形成された半導体装置であって、前記ベース取出
し電極と前記エミッタ取出し電極との重なり領域に選択
的に残されると共に前記ゲート・サイドウォールの少な
くとも一部を構成する絶縁膜と、前記絶縁膜とは異なる
工程で形成され、前記エミッタ取出し電極と前記ベース
取出し電極とを絶縁してなるエミッタ・サイドウォール
とを有するものである。
は、上記した目的を達成するために提案されたものであ
って、基板上に形成された１層目半導体膜を用いて形成
された第１導電型のベース取出し電極と、該１層目半導
体膜上に絶縁膜を介して積層される２層目半導体膜を用
いて前記ベース取出し電極に一部重なるごとく形成され
た第２の導電型のエミッタ取出し電極とを有する縦型バ
イポーラ・トランジスタと、前記１層目半導体膜を用い
て形成されたゲート電極の側壁面上にゲート・サイドウ
ォールを備えたＬＤＤ型ＭＯＳトランジスタとが同一基
板上に形成された半導体装置であって、前記ベース取出
し電極と前記エミッタ取出し電極との重なり領域に選択
的に残されると共に前記ゲート・サイドウォールの少な
くとも一部を構成する絶縁膜と、前記絶縁膜とは異なる
工程で形成され、前記エミッタ取出し電極と前記ベース
取出し電極とを絶縁してなるエミッタ・サイドウォール
とを有するものである。
【００１５】かかる半導体装置を製造するためには、基
板上で１層目半導体膜をパターニングして縦型バイポー
ラ・トランジスタの第１導電型のベース取出し電極とＬ
ＤＤ型ＭＯＳトランジスタのゲート電極とを形成する第
１工程と、前記ゲート電極をマスクとして前記基板ヘ低
濃度イオン注入を行うことによりＬＤＤ型ＭＯＳトラン
ジスタのＬＤＤ領域を形成する第２工程と、基体の全面
を絶縁膜で被覆する第３工程と、前記絶縁膜と前記ベー
ス取出し電極とを一括的にパターニングし、前記基板を
露出させるごとくエミッタ窓を開口する第４工程と、前
記エミッタ窓の内壁面上に絶縁性のエミッタ・サイドウ
ォールを形成する第５工程と、基体の全面に２層目半導
体膜を堆積させる第６工程と、前記２層目半導体膜をパ
ターニングして第２導電型のエミッタ取出し電極を形成
する第７工程と、前記エミッタ取出し電極をマスクとし
て前記絶縁膜をエッチバックし、少なくとも前記ゲート
電極の上面、前記ベース取出し電極の一部、および前記
基板の活性領域を露出させると共に、前記ゲート電極の
側壁面上にゲート・サイドウォールを形成する第８工程
と、前記ゲート電極と前記ゲート・サイドウォールとを
マスクとして前記基板へ高濃度イオン注入を行うことに
よりＬＤＤ型ＭＯＳトランジスタのソース／ドレイン領
域を形成する第９工程とを経る。なお、本プロセスの最
大の特色である絶縁膜のエッチバック時には、エミッタ
取出し電極そのものを単独でマスクとして用いても良い
が、このエミッタ取出し電極のパターニング用に形成さ
れたレジスト・マスクを残しておき、このレジスト・マ
スクとエミッタ取出し電極とを併せてマスクとして用い
ても良い。
板上で１層目半導体膜をパターニングして縦型バイポー
ラ・トランジスタの第１導電型のベース取出し電極とＬ
ＤＤ型ＭＯＳトランジスタのゲート電極とを形成する第
１工程と、前記ゲート電極をマスクとして前記基板ヘ低
濃度イオン注入を行うことによりＬＤＤ型ＭＯＳトラン
ジスタのＬＤＤ領域を形成する第２工程と、基体の全面
を絶縁膜で被覆する第３工程と、前記絶縁膜と前記ベー
ス取出し電極とを一括的にパターニングし、前記基板を
露出させるごとくエミッタ窓を開口する第４工程と、前
記エミッタ窓の内壁面上に絶縁性のエミッタ・サイドウ
ォールを形成する第５工程と、基体の全面に２層目半導
体膜を堆積させる第６工程と、前記２層目半導体膜をパ
ターニングして第２導電型のエミッタ取出し電極を形成
する第７工程と、前記エミッタ取出し電極をマスクとし
て前記絶縁膜をエッチバックし、少なくとも前記ゲート
電極の上面、前記ベース取出し電極の一部、および前記
基板の活性領域を露出させると共に、前記ゲート電極の
側壁面上にゲート・サイドウォールを形成する第８工程
と、前記ゲート電極と前記ゲート・サイドウォールとを
マスクとして前記基板へ高濃度イオン注入を行うことに
よりＬＤＤ型ＭＯＳトランジスタのソース／ドレイン領
域を形成する第９工程とを経る。なお、本プロセスの最
大の特色である絶縁膜のエッチバック時には、エミッタ
取出し電極そのものを単独でマスクとして用いても良い
が、このエミッタ取出し電極のパターニング用に形成さ
れたレジスト・マスクを残しておき、このレジスト・マ
スクとエミッタ取出し電極とを併せてマスクとして用い
ても良い。
【００１６】ここで、上記第９工程の高濃度イオン注入
では、同時に縦型バイポーラ・トランジスタのコレクタ
取出し領域を形成することができる。
では、同時に縦型バイポーラ・トランジスタのコレクタ
取出し領域を形成することができる。
【００１７】本発明の半導体装置はまた、コンタクト抵
抗を低減させるために、前記ベース取出し電極上におけ
る前記絶縁膜の不在領域、前記エミッタ取出し電極、前
記ゲート電極、前記バイポーラ・トランジスタのコレク
タ取出し領域、および前記ＬＤＤ型ＭＯＳトランジスタ
のソース・ドレイン領域の各々表層部に高融点金属シリ
サイド層が形成されたものであっても良い。この場合の
高融点金属としては、たとえばタングステン（Ｗ），モ
リブデン（Ｍｏ），チタン（Ｔｉ），ジルコニウム（Ｚ
ｒ），ハフニウム（Ｈｆ），コバルト（Ｃｏ），ニッケ
ル（Ｎｉ），プラチナ（Ｐｔ）を用いることができる。
抗を低減させるために、前記ベース取出し電極上におけ
る前記絶縁膜の不在領域、前記エミッタ取出し電極、前
記ゲート電極、前記バイポーラ・トランジスタのコレク
タ取出し領域、および前記ＬＤＤ型ＭＯＳトランジスタ
のソース・ドレイン領域の各々表層部に高融点金属シリ
サイド層が形成されたものであっても良い。この場合の
高融点金属としては、たとえばタングステン（Ｗ），モ
リブデン（Ｍｏ），チタン（Ｔｉ），ジルコニウム（Ｚ
ｒ），ハフニウム（Ｈｆ），コバルト（Ｃｏ），ニッケ
ル（Ｎｉ），プラチナ（Ｐｔ）を用いることができる。
【００１８】かかる半導体装置は、前記基板としてシリ
コン基板、前記１層目半導体膜および前記２層目半導体
膜として共に不純物を含有するシリコン系薄膜を用いた
場合に、いわゆるＳＡＬＩＣＩＤＥ（自己整合的シリサ
イド化）プロセスにより製造することができる。すなわ
ち、上記第８工程を終了後、基体の全面を高融点金属薄
膜で被覆して熱処理を行うことにより、前記ゲート電
極、前記ベース取出し電極の一部、前記エミッタ取出し
電極、および前記基板の活性領域の各々の表層部を自己
整合的に高融点金属シリサイド層に変化させれば良い。
コン基板、前記１層目半導体膜および前記２層目半導体
膜として共に不純物を含有するシリコン系薄膜を用いた
場合に、いわゆるＳＡＬＩＣＩＤＥ（自己整合的シリサ
イド化）プロセスにより製造することができる。すなわ
ち、上記第８工程を終了後、基体の全面を高融点金属薄
膜で被覆して熱処理を行うことにより、前記ゲート電
極、前記ベース取出し電極の一部、前記エミッタ取出し
電極、および前記基板の活性領域の各々の表層部を自己
整合的に高融点金属シリサイド層に変化させれば良い。
【００１９】本発明ではさらにＬＤＤ型ＭＯＳトランジ
スタのＬＤＤ領域の長さを短縮して動作速度の向上を図
るために、上記ゲート・サイドウォールを上記ゲート電
極の側壁面に接する内側ゲート・サイドウォールとさら
にその表面を被覆する外側ゲート・サイドウォールの２
層構造とし、上記絶縁膜に該外側ゲート・サイドウォー
ルを構成させても良い。
スタのＬＤＤ領域の長さを短縮して動作速度の向上を図
るために、上記ゲート・サイドウォールを上記ゲート電
極の側壁面に接する内側ゲート・サイドウォールとさら
にその表面を被覆する外側ゲート・サイドウォールの２
層構造とし、上記絶縁膜に該外側ゲート・サイドウォー
ルを構成させても良い。
【００２０】かかる半導体装置を製造するには、内側ゲ
ート・サイドウォールの形成後に高濃度イオン注入を行
って、バイポーラ・トランジスタ部よりも先にＭＯＳト
ランジスタ部を完成させる。すなわち、基板上で１層目
半導体膜をパターニングして縦型バイポーラ・トランジ
スタの第１導電型のベース取出し電極とＬＤＤ型ＭＯＳ
トランジスタのゲート電極とを形成する第１工程と、前
記ゲート電極をマスクとして前記基板ヘ低濃度イオン注
入を行うことによりＬＤＤ型ＭＯＳトランジスタのＬＤ
Ｄ領域を形成する第２工程と、基体の全面を第１絶縁膜
で被覆する第３工程と、前記第１絶縁膜をエッチバック
して前記ゲート電極の側壁面上に内側ゲート・サイドウ
ォールを形成する第４工程と、前記ゲート電極と前記内
側ゲート・サイドウォールとをマスクとして前記基板へ
高濃度イオン注入を行うことによりＬＤＤ型ＭＯＳトラ
ンジスタのソース／ドレイン領域を形成する第５工程
と、基体の全面を第２絶縁膜で被覆する第６工程と、前
記第２絶縁膜と前記ベース取出し電極とを一括的にパタ
ーニングし、前記基板を露出させるごとくエミッタ窓を
開口する第７工程と、前記エミッタ窓の内壁面上に絶縁
性のエミッタ・サイドウォールを形成する第８工程と、
基体の全面に２層目半導体膜を堆積させる第９工程と、
前記２層目半導体膜をパターニングして第２導電型のエ
ミッタ取出し電極を形成する第１０工程と、前記エミッ
タ取出し電極をマスクとして前記第２絶縁膜をエッチバ
ックし、少なくとも前記ゲート電極の上面、前記ベース
取出し電極の一部、および前記基板の活性領域を露出さ
せると共に、前記内側ゲート・サイドウォールの側壁面
上に外側ゲート・サイドウォールを形成する第１１工程
とを経る。
ート・サイドウォールの形成後に高濃度イオン注入を行
って、バイポーラ・トランジスタ部よりも先にＭＯＳト
ランジスタ部を完成させる。すなわち、基板上で１層目
半導体膜をパターニングして縦型バイポーラ・トランジ
スタの第１導電型のベース取出し電極とＬＤＤ型ＭＯＳ
トランジスタのゲート電極とを形成する第１工程と、前
記ゲート電極をマスクとして前記基板ヘ低濃度イオン注
入を行うことによりＬＤＤ型ＭＯＳトランジスタのＬＤ
Ｄ領域を形成する第２工程と、基体の全面を第１絶縁膜
で被覆する第３工程と、前記第１絶縁膜をエッチバック
して前記ゲート電極の側壁面上に内側ゲート・サイドウ
ォールを形成する第４工程と、前記ゲート電極と前記内
側ゲート・サイドウォールとをマスクとして前記基板へ
高濃度イオン注入を行うことによりＬＤＤ型ＭＯＳトラ
ンジスタのソース／ドレイン領域を形成する第５工程
と、基体の全面を第２絶縁膜で被覆する第６工程と、前
記第２絶縁膜と前記ベース取出し電極とを一括的にパタ
ーニングし、前記基板を露出させるごとくエミッタ窓を
開口する第７工程と、前記エミッタ窓の内壁面上に絶縁
性のエミッタ・サイドウォールを形成する第８工程と、
基体の全面に２層目半導体膜を堆積させる第９工程と、
前記２層目半導体膜をパターニングして第２導電型のエ
ミッタ取出し電極を形成する第１０工程と、前記エミッ
タ取出し電極をマスクとして前記第２絶縁膜をエッチバ
ックし、少なくとも前記ゲート電極の上面、前記ベース
取出し電極の一部、および前記基板の活性領域を露出さ
せると共に、前記内側ゲート・サイドウォールの側壁面
上に外側ゲート・サイドウォールを形成する第１１工程
とを経る。
【００２１】この場合も、前記第５工程の高濃度イオン
注入により、縦型バイポーラ・トランジスタのコレクタ
取出し領域を同時に形成することができる。また、前記
第１１工程を終了後、基体の全面を高融点金属薄膜で被
覆して熱処理を行えば、前記ゲート電極、前記ベース取
出し電極の一部、前記エミッタ取出し電極、および前記
基板の活性領域の各々の表層部を自己整合的に高融点金
属シリサイド層に変化させることができる。
注入により、縦型バイポーラ・トランジスタのコレクタ
取出し領域を同時に形成することができる。また、前記
第１１工程を終了後、基体の全面を高融点金属薄膜で被
覆して熱処理を行えば、前記ゲート電極、前記ベース取
出し電極の一部、前記エミッタ取出し電極、および前記
基板の活性領域の各々の表層部を自己整合的に高融点金
属シリサイド層に変化させることができる。
【００２２】
【作用】本発明によれば、ＬＤＤ型ＭＯＳトランジスタ
のゲート・サイドウォールが、縦型バイポーラ・トラン
ジスタのベース取出し電極とエミッタ取出し電極との間
の絶縁に寄与する絶縁膜を用いて同時に形成されるの
で、該ゲート・サイドウォールの形成を独立工程で行っ
ていた従来のＢｉＣＭＯＳの製造プロセスに比べて工程
数を削減することができる。このゲート・サイドウォー
ルの形成は絶縁膜の異方性エッチバックにより行われる
ため、エッチバック終了時には基板の活性領域やベース
取出し電極の一部が露出する。したがって、後工程でこ
の活性領域に形成されるソース／ドレイン領域やコレク
タ領域への上層配線のコンタクト、あるいはベース取出
し電極へのコンタクトは、この後新たに形成される絶縁
膜のみを貫通するアスペクト比の比較的小さい接続孔を
通じて行われることになり、断線やコンタクト不良を防
止することができる。また、本発明ではこのエッチバッ
クによりベース取出し電極の上表面を一旦露出させるた
め、従来プロセスでは不可能であったベース取出し電極
の表面の自己整合的シリサイド化を行うことが可能とな
り、ベース抵抗を低減させることができる。
のゲート・サイドウォールが、縦型バイポーラ・トラン
ジスタのベース取出し電極とエミッタ取出し電極との間
の絶縁に寄与する絶縁膜を用いて同時に形成されるの
で、該ゲート・サイドウォールの形成を独立工程で行っ
ていた従来のＢｉＣＭＯＳの製造プロセスに比べて工程
数を削減することができる。このゲート・サイドウォー
ルの形成は絶縁膜の異方性エッチバックにより行われる
ため、エッチバック終了時には基板の活性領域やベース
取出し電極の一部が露出する。したがって、後工程でこ
の活性領域に形成されるソース／ドレイン領域やコレク
タ領域への上層配線のコンタクト、あるいはベース取出
し電極へのコンタクトは、この後新たに形成される絶縁
膜のみを貫通するアスペクト比の比較的小さい接続孔を
通じて行われることになり、断線やコンタクト不良を防
止することができる。また、本発明ではこのエッチバッ
クによりベース取出し電極の上表面を一旦露出させるた
め、従来プロセスでは不可能であったベース取出し電極
の表面の自己整合的シリサイド化を行うことが可能とな
り、ベース抵抗を低減させることができる。
【００２３】本発明においてゲート・サイドウォールの
形成を２回に分けて行う場合は、上述した従来プロセス
と工程数は変わらないが、ＭＯＳトランジスタ部の性能
向上を図ることができる。これに対し、従来プロセスの
延長で同様のことを行おうとすると、内側ゲート・サイ
ドウォール形成用に絶縁膜の全面堆積とそのエッチバッ
クが独立工程として必要となるので、ＭＯＳトランジス
タ部の性能向上が必然的に工程増を伴うことになり、コ
スト的に不利である。
形成を２回に分けて行う場合は、上述した従来プロセス
と工程数は変わらないが、ＭＯＳトランジスタ部の性能
向上を図ることができる。これに対し、従来プロセスの
延長で同様のことを行おうとすると、内側ゲート・サイ
ドウォール形成用に絶縁膜の全面堆積とそのエッチバッ
クが独立工程として必要となるので、ＭＯＳトランジス
タ部の性能向上が必然的に工程増を伴うことになり、コ
スト的に不利である。
【００２４】
【実施例】以下、本発明の具体的な実施例について説明
する。
する。
【００２５】実施例１
本実施例では、縦型ＮＰＮ−Ｔｒのエミッタ取出し電極
直下の絶縁膜とＬＤＤ型ＮＭＯＳのゲート・サイドウォ
ールとを同時に形成するＢｉＣＭＯＳの製造方法と、こ
れにより得られるＢｉＣＭＯＳの長所について説明す
る。
直下の絶縁膜とＬＤＤ型ＮＭＯＳのゲート・サイドウォ
ールとを同時に形成するＢｉＣＭＯＳの製造方法と、こ
れにより得られるＢｉＣＭＯＳの長所について説明す
る。
【００２６】初めに、製造方法について図１ないし図８
を参照しながら説明する。ただし、本明細書中で以下参
照する図面はすべて、紙面の都合でＣＭＯＳトランジス
タ回路中のＮＭＯＳ部のみを図示するため、ＰＭＯＳ部
およびその形成プロセスに関する記載はごく簡単にとど
める。
を参照しながら説明する。ただし、本明細書中で以下参
照する図面はすべて、紙面の都合でＣＭＯＳトランジス
タ回路中のＮＭＯＳ部のみを図示するため、ＰＭＯＳ部
およびその形成プロセスに関する記載はごく簡単にとど
める。
【００２７】まず、ｐ型〈１００〉Ｓｉ基板１（ｐ−Ｓ
ｕｂ）のＮＰＮ−Ｔｒ形成領域に酸化膜マスク（図示せ
ず。）を用いて約１２００℃にてアンチモン（Ｓｂ）を
固相拡散させ、ｎ+ 型の埋込みコレクタ領域２（ｎ+ −
ＢＬ）を形成した。このときのシート抵抗ρｓは、たと
えば２０〜４０Ω／□、接合深さｘj は１〜２μｍとし
た。次に、基体の全面にｎ型エピタキシャル層３（ｎ−
Ｅｐｉ）を成長させた。このｎ型エピタキシャル層３の
抵抗率は５Ωｃｍ、厚さは１．０μｍとした。このと
き、上記埋込みコレクタ領域２（ｎ+ −ＢＬ）は上方へ
約０．２μｍ拡散した。
ｕｂ）のＮＰＮ−Ｔｒ形成領域に酸化膜マスク（図示せ
ず。）を用いて約１２００℃にてアンチモン（Ｓｂ）を
固相拡散させ、ｎ+ 型の埋込みコレクタ領域２（ｎ+ −
ＢＬ）を形成した。このときのシート抵抗ρｓは、たと
えば２０〜４０Ω／□、接合深さｘj は１〜２μｍとし
た。次に、基体の全面にｎ型エピタキシャル層３（ｎ−
Ｅｐｉ）を成長させた。このｎ型エピタキシャル層３の
抵抗率は５Ωｃｍ、厚さは１．０μｍとした。このと
き、上記埋込みコレクタ領域２（ｎ+ −ＢＬ）は上方へ
約０．２μｍ拡散した。
【００２８】次に、ＬＯＣＯＳ法により基体を酸化し、
フィールド酸化膜４を形成した。このＬＯＣＯＳ法では
まず、常法にしたがって熱酸化法により基体の全面に厚
さ２０〜５０ｎｍのパッド酸化膜を形成し、さらに減圧
ＣＶＤにより厚さ５０〜１００ｎｍのＳｉ3 Ｎ4 膜を形
成した。これらの膜厚は、バーズビーク長、選択酸化に
伴う応力や欠陥発生の制御性を考慮して最適化した。次
に、レジスト・マスクを介してＳｉ3 Ｎ4 膜，パッド酸
化膜を順次エッチングし、選択酸化用マスクを形成し
た。この状態で９５０℃，１２０分間程度のパイロジェ
ニック酸化を行い、厚さ約４００ｎｍのフィールド酸化
膜４を形成した。
フィールド酸化膜４を形成した。このＬＯＣＯＳ法では
まず、常法にしたがって熱酸化法により基体の全面に厚
さ２０〜５０ｎｍのパッド酸化膜を形成し、さらに減圧
ＣＶＤにより厚さ５０〜１００ｎｍのＳｉ3 Ｎ4 膜を形
成した。これらの膜厚は、バーズビーク長、選択酸化に
伴う応力や欠陥発生の制御性を考慮して最適化した。次
に、レジスト・マスクを介してＳｉ3 Ｎ4 膜，パッド酸
化膜を順次エッチングし、選択酸化用マスクを形成し
た。この状態で９５０℃，１２０分間程度のパイロジェ
ニック酸化を行い、厚さ約４００ｎｍのフィールド酸化
膜４を形成した。
【００２９】次に、Ｓｉ3 Ｎ4 膜を除去し、パッド酸化
膜を残したまま基体上にレジスト・マスクを形成し、Ｎ
ＭＯＳ形成領域となるｐ型ウェル５をホウ素（Ｂ+ ）の
イオン注入により形成した。このときのイオン注入条件
は、たとえばイオン加速エネルギー３６０ｋｅＶ，ドー
ス量１×１０13／ｃｍ2 のオーダーとした。続いて、別
のレジスト・マスクを形成し、フィールド酸化膜４の直
下にｐ+ 型のチャネル・ストップ領域６をホウ素
（Ｂ+ ）のイオン注入により形成した。このときのイオ
ン注入条件は、たとえばイオン加速エネルギー５５０ｋ
ｅＶ，ドース量５×１０13／ｃｍ2 とした。この後、Ｎ
2 雰囲気中、９５０℃，６０分間程度のアニールを行う
ことにより不純物を活性化し、ｐ型ウェル５とチャネル
・ストップ領域６をｐ型Ｓｉ基板１と接続させた。
膜を残したまま基体上にレジスト・マスクを形成し、Ｎ
ＭＯＳ形成領域となるｐ型ウェル５をホウ素（Ｂ+ ）の
イオン注入により形成した。このときのイオン注入条件
は、たとえばイオン加速エネルギー３６０ｋｅＶ，ドー
ス量１×１０13／ｃｍ2 のオーダーとした。続いて、別
のレジスト・マスクを形成し、フィールド酸化膜４の直
下にｐ+ 型のチャネル・ストップ領域６をホウ素
（Ｂ+ ）のイオン注入により形成した。このときのイオ
ン注入条件は、たとえばイオン加速エネルギー５５０ｋ
ｅＶ，ドース量５×１０13／ｃｍ2 とした。この後、Ｎ
2 雰囲気中、９５０℃，６０分間程度のアニールを行う
ことにより不純物を活性化し、ｐ型ウェル５とチャネル
・ストップ領域６をｐ型Ｓｉ基板１と接続させた。
【００３０】次に、上記パッド酸化膜を除去し、続いて
たとえば９５０℃，１８分間程度のパイロジェニック酸
化を行い、基体の活性領域の表面に厚さ約２０ｎｍのゲ
ート酸化膜７を形成した。この後、ＮＰＮ−Ｔｒ部のベ
ース形成領域においてこの酸化膜をパターニングし、ベ
ース窓７ＢＷを開口した。さらに、約６５０℃で減圧Ｃ
ＶＤを行い、基体の全面に厚さ約１５０ｎｍの１層目ポ
リシリコン膜８を成膜した。この１層目ポリシリコン膜
８のうち、後にベース取出し電極８Ｂ（図２参照。）と
なる領域にはホウ素（ＢＦ2 + ）、後にゲート電極８Ｇ
（図２参照。）となる領域にはリン（Ｐ+ ）をそれぞれ
選択的にイオン注入した。このときのイオン注入条件
は、共にたとえばイオン加速エネルギー１０〜３０ｋｅ
Ｖ，ドース量３×１０15／ｃｍ2 のオーダーとした。図
１には、ここまでの工程が示されている。なお、上記の
イオン注入の際には、図示されないＰＭＯＳ部のゲート
電極形成領域に対しても同様にリンを導入して良いが、
近年ではゲート電極の仕事関数を変化させて閾値電圧Ｖ
thを制御することも行われているため、ＰＭＯＳ部へは
レジスト・マスクを介してホウ素を導入するようにして
も良い。
たとえば９５０℃，１８分間程度のパイロジェニック酸
化を行い、基体の活性領域の表面に厚さ約２０ｎｍのゲ
ート酸化膜７を形成した。この後、ＮＰＮ−Ｔｒ部のベ
ース形成領域においてこの酸化膜をパターニングし、ベ
ース窓７ＢＷを開口した。さらに、約６５０℃で減圧Ｃ
ＶＤを行い、基体の全面に厚さ約１５０ｎｍの１層目ポ
リシリコン膜８を成膜した。この１層目ポリシリコン膜
８のうち、後にベース取出し電極８Ｂ（図２参照。）と
なる領域にはホウ素（ＢＦ2 + ）、後にゲート電極８Ｇ
（図２参照。）となる領域にはリン（Ｐ+ ）をそれぞれ
選択的にイオン注入した。このときのイオン注入条件
は、共にたとえばイオン加速エネルギー１０〜３０ｋｅ
Ｖ，ドース量３×１０15／ｃｍ2 のオーダーとした。図
１には、ここまでの工程が示されている。なお、上記の
イオン注入の際には、図示されないＰＭＯＳ部のゲート
電極形成領域に対しても同様にリンを導入して良いが、
近年ではゲート電極の仕事関数を変化させて閾値電圧Ｖ
thを制御することも行われているため、ＰＭＯＳ部へは
レジスト・マスクを介してホウ素を導入するようにして
も良い。
【００３１】次に、図２に示されるように、上記１層目
ポリシリコン膜８をパターニングしてベース取出し電極
８Ｂおよびゲート電極８Ｇを同時に形成した。このパタ
ーニングは、図示されないレジスト・マスクを介し、た
とえばＳＦ6 ／Ｃ2 Ｃｌ3 Ｆ3 混合ガスを用いたドライ
エッチングにより行った。さらに、上記ゲート電極８Ｇ
をマスクとしてＮＭＯＳ部にリン（Ｐ+ ）の低濃度イオ
ン注入を行うことにより、自己整合的にｎ- 型のＬＤＤ
領域９を形成した。このときのイオン注入条件は、たと
えばイオン加速エネルギー２５ｋｅＶ，ドース量５×１
０13／ｃｍ2 とした。なお、図示されないＰＭＯＳ部に
ついては、ホウ素（ＢＦ2 + ）をイオン注入してｐ- 型
のＬＤＤ領域を形成した。
ポリシリコン膜８をパターニングしてベース取出し電極
８Ｂおよびゲート電極８Ｇを同時に形成した。このパタ
ーニングは、図示されないレジスト・マスクを介し、た
とえばＳＦ6 ／Ｃ2 Ｃｌ3 Ｆ3 混合ガスを用いたドライ
エッチングにより行った。さらに、上記ゲート電極８Ｇ
をマスクとしてＮＭＯＳ部にリン（Ｐ+ ）の低濃度イオ
ン注入を行うことにより、自己整合的にｎ- 型のＬＤＤ
領域９を形成した。このときのイオン注入条件は、たと
えばイオン加速エネルギー２５ｋｅＶ，ドース量５×１
０13／ｃｍ2 とした。なお、図示されないＰＭＯＳ部に
ついては、ホウ素（ＢＦ2 + ）をイオン注入してｐ- 型
のＬＤＤ領域を形成した。
【００３２】次に、約４００℃で減圧ＣＶＤを行うこと
により、図３に示されるように基体の全面に絶縁膜であ
るＳｉＯx 膜１０を約３００ｎｍの厚さに形成した。続
いて図示されないレジスト・マスクを介して上記ＳｉＯ
x 膜１０とベース取出し電極８Ｂを順次ドライエッチン
グし、エミッタ窓８ＥＷを開口した。さらに、このエミ
ッタ窓８ＥＷを通じてＢＦ2 + をイオン注入してｐ型の
真性ベース領域１１を形成した。このときのイオン注入
条件は、たとえばイオン加速エネルギー３０〜１００ｋ
ｅＶ，ドース量１×１０13-14 ／ｃｍ2 のオーダーとし
た。
により、図３に示されるように基体の全面に絶縁膜であ
るＳｉＯx 膜１０を約３００ｎｍの厚さに形成した。続
いて図示されないレジスト・マスクを介して上記ＳｉＯ
x 膜１０とベース取出し電極８Ｂを順次ドライエッチン
グし、エミッタ窓８ＥＷを開口した。さらに、このエミ
ッタ窓８ＥＷを通じてＢＦ2 + をイオン注入してｐ型の
真性ベース領域１１を形成した。このときのイオン注入
条件は、たとえばイオン加速エネルギー３０〜１００ｋ
ｅＶ，ドース量１×１０13-14 ／ｃｍ2 のオーダーとし
た。
【００３３】次に、原料ガスとしてＴＥＯＳ（テトラエ
トキシシラン）を用いて７４０℃で減圧ＣＶＤを行うこ
とにより、基体の全面に厚さ約６００ｎｍのＳｉＯx 膜
を形成した。続いて、９００℃，２０分間程度のアニー
ルを行い、ベース取出し電極８Ｂからｎ型エピタキシャ
ル層３内へホウ素を拡散させてグラフト・ベース領域１
３を形成すると共に、真性ベース領域１１に導入された
ホウ素も活性化させた。次に、たとえばＣＨＦ3 ／Ｏ2
混合ガスを用いた異方性エッチバックを行い、エミッタ
窓８ＥＷの側壁面上にエミッタ・サイドウォール１２を
形成した。このエミッタ・サイドウォール１２は、ベー
ス取出し電極８Ｂと後工程で形成されるエミッタ取出し
電極１４Ｅ（図６参照。）とを絶縁するためのものであ
る。図４には、ここまでの工程が示されている。
トキシシラン）を用いて７４０℃で減圧ＣＶＤを行うこ
とにより、基体の全面に厚さ約６００ｎｍのＳｉＯx 膜
を形成した。続いて、９００℃，２０分間程度のアニー
ルを行い、ベース取出し電極８Ｂからｎ型エピタキシャ
ル層３内へホウ素を拡散させてグラフト・ベース領域１
３を形成すると共に、真性ベース領域１１に導入された
ホウ素も活性化させた。次に、たとえばＣＨＦ3 ／Ｏ2
混合ガスを用いた異方性エッチバックを行い、エミッタ
窓８ＥＷの側壁面上にエミッタ・サイドウォール１２を
形成した。このエミッタ・サイドウォール１２は、ベー
ス取出し電極８Ｂと後工程で形成されるエミッタ取出し
電極１４Ｅ（図６参照。）とを絶縁するためのものであ
る。図４には、ここまでの工程が示されている。
【００３４】次に、図５に示されるように、原料ガスと
してＳｉＨ4 を用いて６５０℃で減圧ＣＶＤを行うこと
により、基体の全面に厚さ約１５０ｎｍの２層目ポリシ
リコン膜１４を形成した。この２層目ポリシリコン膜１
４には、たとえばイオン加速エネルギー４０ｋｅＶ，ド
ース量１×１０16／ｃｍ2 の条件でヒ素（Ａｓ）をイオ
ン注入した。このヒ素は、エミッタ不純物である。続い
て、図示されないＳｉＯx 膜で基体の全面を被覆してか
らアニールを行い、上記２層目ポリシリコン膜１４から
真性ベース領域１１内へ向けてヒ素を拡散させ、ｎ+ 型
のエミッタ領域１７を形成した。
してＳｉＨ4 を用いて６５０℃で減圧ＣＶＤを行うこと
により、基体の全面に厚さ約１５０ｎｍの２層目ポリシ
リコン膜１４を形成した。この２層目ポリシリコン膜１
４には、たとえばイオン加速エネルギー４０ｋｅＶ，ド
ース量１×１０16／ｃｍ2 の条件でヒ素（Ａｓ）をイオ
ン注入した。このヒ素は、エミッタ不純物である。続い
て、図示されないＳｉＯx 膜で基体の全面を被覆してか
らアニールを行い、上記２層目ポリシリコン膜１４から
真性ベース領域１１内へ向けてヒ素を拡散させ、ｎ+ 型
のエミッタ領域１７を形成した。
【００３５】次に、基体の全面を被覆していたＳｉＯx
膜を除去した後、露出した２層目ポリシリコン膜１４上
にレジスト・マスク１５を形成し、たとえばＳＦ6 ／Ｃ
2 Ｃｌ3 Ｆ3 ガスを用いたドライエッチングを行うこと
により、図６に示されるようなエミッタ取出し電極１４
Ｅを形成した。
膜を除去した後、露出した２層目ポリシリコン膜１４上
にレジスト・マスク１５を形成し、たとえばＳＦ6 ／Ｃ
2 Ｃｌ3 Ｆ3 ガスを用いたドライエッチングを行うこと
により、図６に示されるようなエミッタ取出し電極１４
Ｅを形成した。
【００３６】次に、この時点で露出しているＳｉＯx 膜
１０を、上記のレジスト・マスク１５を引き続き用いて
エッチバックした。このエッチバックにより、図７に示
されるように、ＳｉＯx 膜１０をベース取出し電極８Ｂ
上であってエミッタ取出し電極１０に遮蔽された領域に
残すと共に、ＮＭＯＳ部のゲート電極８Ｇの側壁面上に
ゲート・サイドウォール１０ＧＳＷを形成した。なおこ
のとき、ベース取出し電極８Ｂの側壁面上にもサイドウ
ォール１０ＳＷが形成された。この時点で、基体の活性
領域上のＳｉＯx 膜１０は消失する。この工程は、本発
明の最も重要なポイントである。
１０を、上記のレジスト・マスク１５を引き続き用いて
エッチバックした。このエッチバックにより、図７に示
されるように、ＳｉＯx 膜１０をベース取出し電極８Ｂ
上であってエミッタ取出し電極１０に遮蔽された領域に
残すと共に、ＮＭＯＳ部のゲート電極８Ｇの側壁面上に
ゲート・サイドウォール１０ＧＳＷを形成した。なおこ
のとき、ベース取出し電極８Ｂの側壁面上にもサイドウ
ォール１０ＳＷが形成された。この時点で、基体の活性
領域上のＳｉＯx 膜１０は消失する。この工程は、本発
明の最も重要なポイントである。
【００３７】この後、ＮＰＮ−Ｔｒ部のコレクタ形成領
域とＮＭＯＳ部に対してヒ素（Ａｓ+ ）の高濃度イオン
注入を行い、コレクタ取出し領域１６Ｃとソース／ドレ
イン領域１６ＳＤを形成した。このときのイオン注入条
件は、たとえばイオン加速エネルギー７０ｋｅＶ，ドー
ス量７×１０15／ｃｍ2 とした。図７は、ここまでの工
程を示している。なお、図示されないＰＭＯＳ部におい
ても、レジスト・マスクを用いてホウ素（ＢＦ2 + ）を
イオン注入した。
域とＮＭＯＳ部に対してヒ素（Ａｓ+ ）の高濃度イオン
注入を行い、コレクタ取出し領域１６Ｃとソース／ドレ
イン領域１６ＳＤを形成した。このときのイオン注入条
件は、たとえばイオン加速エネルギー７０ｋｅＶ，ドー
ス量７×１０15／ｃｍ2 とした。図７は、ここまでの工
程を示している。なお、図示されないＰＭＯＳ部におい
ても、レジスト・マスクを用いてホウ素（ＢＦ2 + ）を
イオン注入した。
【００３８】次に、４００℃で減圧ＣＶＤを行うことに
より、基体の全面にＳｉＯx 層間絶縁膜１８を約４００
ｎｍの厚さに形成した。この状態で９００〜１１００
℃，１０秒〜３分間のアニールを行い、ソース／ドレイ
ン領域１６ＳＤに導入されている不純物を活性化させ
た。この後、図示されないレジスト・マスクを用いてＳ
ｉＯx 層間絶縁膜１８をパターニングし、ベース取出し
電極８Ｂ，エミッタ取出し電極１４Ｅ，コレクタ取出し
領域１６Ｃ，ソース／ドレイン領域１６ＳＤにそれぞれ
臨んで開口径０．８μｍ（８００ｎｍ）の接続孔１９を
開口した。この工程では、前出の図２１に示した従来の
ＢｉＣＭＯＳの製造プロセスとは異なり、活性領域上あ
るいはベース取出し電極８Ｂ上でも被エッチング層はＳ
ｉＯx 層間絶縁膜１８の１層のみであるため、接続孔１
９のアスペクト比を０．５に抑えることができた。ま
た、接続孔１９の深さがいずれのコンタクト部において
もほぼ等しいため、過剰なオーバーエッチングが不要と
なり、従来に比べて特にエミッタ取出し電極１４Ｅの浸
触を大幅に減ずることができた。
より、基体の全面にＳｉＯx 層間絶縁膜１８を約４００
ｎｍの厚さに形成した。この状態で９００〜１１００
℃，１０秒〜３分間のアニールを行い、ソース／ドレイ
ン領域１６ＳＤに導入されている不純物を活性化させ
た。この後、図示されないレジスト・マスクを用いてＳ
ｉＯx 層間絶縁膜１８をパターニングし、ベース取出し
電極８Ｂ，エミッタ取出し電極１４Ｅ，コレクタ取出し
領域１６Ｃ，ソース／ドレイン領域１６ＳＤにそれぞれ
臨んで開口径０．８μｍ（８００ｎｍ）の接続孔１９を
開口した。この工程では、前出の図２１に示した従来の
ＢｉＣＭＯＳの製造プロセスとは異なり、活性領域上あ
るいはベース取出し電極８Ｂ上でも被エッチング層はＳ
ｉＯx 層間絶縁膜１８の１層のみであるため、接続孔１
９のアスペクト比を０．５に抑えることができた。ま
た、接続孔１９の深さがいずれのコンタクト部において
もほぼ等しいため、過剰なオーバーエッチングが不要と
なり、従来に比べて特にエミッタ取出し電極１４Ｅの浸
触を大幅に減ずることができた。
【００３９】この後、レジスト・マスクを除去し、基体
の全面にたとえばバリヤメタルとＡｌ−１％Ｓｉ膜から
なる積層配線膜をスパッタリングにより被着させた。こ
のとき、接続孔１９内への積層配線膜の埋込み特性やカ
バレージは、いずれも良好であった。さらに、この積層
配線膜をパターニングして上層配線であるベース電極２
０Ｂ，エミッタ電極２０Ｅ，コレクタ電極２０Ｃ，ソー
ス／ドレイン電極２０ＳＤをそれぞれ形成し、図８に示
されるようなＢｉＣＭＯＳを完成した。
の全面にたとえばバリヤメタルとＡｌ−１％Ｓｉ膜から
なる積層配線膜をスパッタリングにより被着させた。こ
のとき、接続孔１９内への積層配線膜の埋込み特性やカ
バレージは、いずれも良好であった。さらに、この積層
配線膜をパターニングして上層配線であるベース電極２
０Ｂ，エミッタ電極２０Ｅ，コレクタ電極２０Ｃ，ソー
ス／ドレイン電極２０ＳＤをそれぞれ形成し、図８に示
されるようなＢｉＣＭＯＳを完成した。
【００４０】本実施例で完成されたＢｉＣＭＯＳにおい
ては、ＭＯＳトランジスタのゲート・サイドウォール１
０ＧＳＷと同一起源のＳｉＯx 膜１０がエミッタ取出し
電極１４Ｅの直下を除いて除去されることにより、コレ
クタ取出し領域１６Ｃやソース／ドレイン領域１６ＳＤ
へのコンタクトをとるための接続孔１９のアスペクト比
が低く抑えられている。この結果、上層配線の信頼性が
向上されている。また、接続孔１９を開口する際のオー
バーエッチングが軽減されているため、各接続孔１９の
底面における下地材料層の浸触が防止され、設計どおり
の素子特性が達成さている。さらに、従来のＢｉＣＭＯ
Ｓプロセスに比べて工程数が削減されているため、コス
ト的にも有利となっている。
ては、ＭＯＳトランジスタのゲート・サイドウォール１
０ＧＳＷと同一起源のＳｉＯx 膜１０がエミッタ取出し
電極１４Ｅの直下を除いて除去されることにより、コレ
クタ取出し領域１６Ｃやソース／ドレイン領域１６ＳＤ
へのコンタクトをとるための接続孔１９のアスペクト比
が低く抑えられている。この結果、上層配線の信頼性が
向上されている。また、接続孔１９を開口する際のオー
バーエッチングが軽減されているため、各接続孔１９の
底面における下地材料層の浸触が防止され、設計どおり
の素子特性が達成さている。さらに、従来のＢｉＣＭＯ
Ｓプロセスに比べて工程数が削減されているため、コス
ト的にも有利となっている。
【００４１】実施例２
本実施例では、ＢｉＣＭＯＳのより一層のコンタクト抵
抗の低減を図るために、ＳＡＬＩＣＩＤＥプロセスを採
り入れた。初めに、このＢｉＣＭＯＳの製造方法につい
て図９ないし図１１を参照しながら説明する。なお、こ
れらの図面の参照符号は先の図１ないし図８と一部共通
であり、共通部分については詳しい説明は省略する。
抗の低減を図るために、ＳＡＬＩＣＩＤＥプロセスを採
り入れた。初めに、このＢｉＣＭＯＳの製造方法につい
て図９ないし図１１を参照しながら説明する。なお、こ
れらの図面の参照符号は先の図１ないし図８と一部共通
であり、共通部分については詳しい説明は省略する。
【００４２】まず、ＳｉＯx 膜１０のエッチバックおよ
びソース／ドレイン領域１６ＳＤの形成までの工程を実
施例１と同様に行った後、図９に示されるように、基体
の全面に高融点金属薄膜としてＷ膜２１を約８０ｎｍの
膜厚に成膜した。この成膜は、スパッタリング、もしく
はＷＦ6 ／Ｈ2 混合ガスを用いた約７００℃の減圧ＣＶ
Ｄを行うことにより行った。
びソース／ドレイン領域１６ＳＤの形成までの工程を実
施例１と同様に行った後、図９に示されるように、基体
の全面に高融点金属薄膜としてＷ膜２１を約８０ｎｍの
膜厚に成膜した。この成膜は、スパッタリング、もしく
はＷＦ6 ／Ｈ2 混合ガスを用いた約７００℃の減圧ＣＶ
Ｄを行うことにより行った。
【００４３】この後、７００〜８００℃，１０〜３０分
間程度のアニールを行い、自己整合的なシリサイド化を
進行させた。これにより、図１０に示されるように、ベ
ース取出し電極８Ｂの表面のうちサイドウォール１０Ｓ
ＷやＳｉＯx 膜１０に被覆されていない部分、エミッタ
取出し電極１４Ｅの露出面、コレクタ取出し領域１６
Ｃ、ゲート電極８Ｇの露出面、およびソース／ドレイン
領域１６ＳＤにおいて、その各表層部にＷＳｉx 層２２
Ｂ，２２Ｅ，２２Ｃ，２２ＳＤがそれぞれ形成された。
続いて、未反応のＷ膜２１をＮＨ4 ＯＨ−Ｈ2 Ｏ2 混合
溶液等のエッチング溶液を用いて除去した。この後、Ｓ
ｉＯx 層間絶縁膜１８の形成、接続孔１９の開口、上層
配線の形成を実施例１と同様に行い、図１１に示される
ようなＢｉＣＭＯＳを完成させた。
間程度のアニールを行い、自己整合的なシリサイド化を
進行させた。これにより、図１０に示されるように、ベ
ース取出し電極８Ｂの表面のうちサイドウォール１０Ｓ
ＷやＳｉＯx 膜１０に被覆されていない部分、エミッタ
取出し電極１４Ｅの露出面、コレクタ取出し領域１６
Ｃ、ゲート電極８Ｇの露出面、およびソース／ドレイン
領域１６ＳＤにおいて、その各表層部にＷＳｉx 層２２
Ｂ，２２Ｅ，２２Ｃ，２２ＳＤがそれぞれ形成された。
続いて、未反応のＷ膜２１をＮＨ4 ＯＨ−Ｈ2 Ｏ2 混合
溶液等のエッチング溶液を用いて除去した。この後、Ｓ
ｉＯx 層間絶縁膜１８の形成、接続孔１９の開口、上層
配線の形成を実施例１と同様に行い、図１１に示される
ようなＢｉＣＭＯＳを完成させた。
【００４４】上述のようにして作成されたＢｉＣＭＯＳ
では、ベース取出し電極８Ｂ，エミッタ取出し電極１４
Ｅおよびゲート電極８Ｇが自己整合的にポリサイド構造
を獲得するため、コンタクト抵抗が実施例１のＢｉＣＭ
ＯＳに比べて約１／１０に低減され、これにより動作の
高速化が実現された。なお、本実施例では高融点金属薄
膜としてＷ膜を用いたが、これをたとえばチタン（Ｔ
ｉ）膜に替えても良い。
では、ベース取出し電極８Ｂ，エミッタ取出し電極１４
Ｅおよびゲート電極８Ｇが自己整合的にポリサイド構造
を獲得するため、コンタクト抵抗が実施例１のＢｉＣＭ
ＯＳに比べて約１／１０に低減され、これにより動作の
高速化が実現された。なお、本実施例では高融点金属薄
膜としてＷ膜を用いたが、これをたとえばチタン（Ｔ
ｉ）膜に替えても良い。
【００４５】ところで、不純物拡散層の直上に高融点金
属ポリサイド膜が積層されている場合、高融点金属シリ
サイドの持つ高い反応性により不純物拡散層中の不純物
が吸い上げられ、該ポリサイド膜と該拡散層の界面近傍
の不純物濃度が低下し、素子特性に影響を与えることが
従来より知られている。特に、ＷやＴｉによるｐ型拡散
層からのホウ素（Ｂ）の吸い上げは、顕著な問題を生じ
ている。図１１に示した構造中、ｐ型不純物濃度の低下
が問題となりそうな部位はグラフト・ベース領域１３で
あるが、この領域の直上のベース取出し電極８Ｂの表層
部はＳｉＯx 膜１０の存在ゆえにシリサイド化を起こし
ていない。すなわち、本実施例のＢｉＣＭＯＳではＷＳ
ｉx 層２２Ｂの形成範囲が自動的にオフセットされてい
るので、ホウ素の吸い上げが緩和され、素子特性上も有
利となっている。
属ポリサイド膜が積層されている場合、高融点金属シリ
サイドの持つ高い反応性により不純物拡散層中の不純物
が吸い上げられ、該ポリサイド膜と該拡散層の界面近傍
の不純物濃度が低下し、素子特性に影響を与えることが
従来より知られている。特に、ＷやＴｉによるｐ型拡散
層からのホウ素（Ｂ）の吸い上げは、顕著な問題を生じ
ている。図１１に示した構造中、ｐ型不純物濃度の低下
が問題となりそうな部位はグラフト・ベース領域１３で
あるが、この領域の直上のベース取出し電極８Ｂの表層
部はＳｉＯx 膜１０の存在ゆえにシリサイド化を起こし
ていない。すなわち、本実施例のＢｉＣＭＯＳではＷＳ
ｉx 層２２Ｂの形成範囲が自動的にオフセットされてい
るので、ホウ素の吸い上げが緩和され、素子特性上も有
利となっている。
【００４６】実施例３
本実施例では、ＮＭＯＳ部のゲート・サイドウォールの
形成を２段階化し、これによりＳＡＬＩＣＩＤＥプロセ
スにおける短絡の問題を解決しながら、ＬＤＤ領域の長
さを短縮してＣＭＯＳトランジスタ回路の動作の高速化
を図った例である。一般にＳＡＬＩＣＩＤＥプロセスを
ＭＯＳトランジスタの製造に適用する場合、ソース／ド
レイン領域上のシリサイド層のサイドウォール上への這
い上がりを抑制し、ゲート電極との短絡を防止すること
が重要である。そのためには、ゲート・サイドウォール
を厚膜化することが有効であるが、この厚膜化はＬＤＤ
領域の長さを増大させ、ＬＤＤ構造に特有の劣化モード
を助長する原因となる。たとえばＮＭＯＳの場合には、
ゲート端とｎ+ 領域との間のｎ- 領域（中間ＬＤＤ領
域）の長さが延長する。ＬＤＤ型ＮＭＯＳトランジスタ
においては、ゲート直下のＬＤＤ領域の先端で電子が捕
獲されると、これに近接する中間ＬＤＤ領域中の電子が
反発力により追い出され、実効的に中間ＬＤＤ領域の抵
抗が増大し、電流レベルが劣化する。しかも、この中間
ＬＤＤ領域はゲート直下のＬＤＤ領域と異なりゲート電
極による制御を受けにくいため、チャネル反転後も抵抗
が増大したままの状態となる。このようなＬＤＤ構造に
特有の劣化モードを抑えるためには、中間ＬＤＤ領域を
短縮することが望ましく、よってゲート・サイドウォー
ルの厚膜化は好ましくないことになる。本実施例は、こ
の相反する要求を満たすために、ゲート・サイドウォー
ルの形成を２段階化するものである。本実施例のＢｉＣ
ＭＯＳの製造方法について、図１２ないし図１６を参照
しながら説明する。なお、これらの図面の参照符号は先
の図１ないし図８と一部共通であり、共通部分について
は詳しい説明は省略する。
形成を２段階化し、これによりＳＡＬＩＣＩＤＥプロセ
スにおける短絡の問題を解決しながら、ＬＤＤ領域の長
さを短縮してＣＭＯＳトランジスタ回路の動作の高速化
を図った例である。一般にＳＡＬＩＣＩＤＥプロセスを
ＭＯＳトランジスタの製造に適用する場合、ソース／ド
レイン領域上のシリサイド層のサイドウォール上への這
い上がりを抑制し、ゲート電極との短絡を防止すること
が重要である。そのためには、ゲート・サイドウォール
を厚膜化することが有効であるが、この厚膜化はＬＤＤ
領域の長さを増大させ、ＬＤＤ構造に特有の劣化モード
を助長する原因となる。たとえばＮＭＯＳの場合には、
ゲート端とｎ+ 領域との間のｎ- 領域（中間ＬＤＤ領
域）の長さが延長する。ＬＤＤ型ＮＭＯＳトランジスタ
においては、ゲート直下のＬＤＤ領域の先端で電子が捕
獲されると、これに近接する中間ＬＤＤ領域中の電子が
反発力により追い出され、実効的に中間ＬＤＤ領域の抵
抗が増大し、電流レベルが劣化する。しかも、この中間
ＬＤＤ領域はゲート直下のＬＤＤ領域と異なりゲート電
極による制御を受けにくいため、チャネル反転後も抵抗
が増大したままの状態となる。このようなＬＤＤ構造に
特有の劣化モードを抑えるためには、中間ＬＤＤ領域を
短縮することが望ましく、よってゲート・サイドウォー
ルの厚膜化は好ましくないことになる。本実施例は、こ
の相反する要求を満たすために、ゲート・サイドウォー
ルの形成を２段階化するものである。本実施例のＢｉＣ
ＭＯＳの製造方法について、図１２ないし図１６を参照
しながら説明する。なお、これらの図面の参照符号は先
の図１ないし図８と一部共通であり、共通部分について
は詳しい説明は省略する。
【００４７】本実施例では、ＮＭＯＳ部をＮＰＮ−Ｔｒ
部よりも先に完成させる。すなわち、ベース取出し電極
８Ｂとゲート電極８Ｇの同時形成、および低濃度イオン
注入によるｎ- 型のＬＤＤ領域９（図２参照。）の形成
までの工程を実施例１と同様に行った後、４００℃で減
圧ＣＶＤを行うことにより基体の全面に厚さ約２００ｎ
ｍのＳｉＯx 膜（第１絶縁膜）を形成した。続いてこの
ＳｉＯx 膜をエッチバックし、ゲート電極８Ｇの側壁面
上に幅約０．１５μｍの薄い内側ゲート・サイドウォー
ル２３ＧＳＷを形成した。なおこのとき、ベース取出し
電極８Ｂの側壁面上にも同時にサイドウォール２３ＳＷ
が形成された。続いて、ＮＰＮ−Ｔｒ部のコレクタ取出
し領域およびＮＭＯＳ部にＡｓ+ の高濃度イオン注入を
行い、コレクタ取出し領域２４Ｃおよびソース／ドレイ
ン領域２４ＳＤを形成した。図１２には、ここまでの工
程が示されている。
部よりも先に完成させる。すなわち、ベース取出し電極
８Ｂとゲート電極８Ｇの同時形成、および低濃度イオン
注入によるｎ- 型のＬＤＤ領域９（図２参照。）の形成
までの工程を実施例１と同様に行った後、４００℃で減
圧ＣＶＤを行うことにより基体の全面に厚さ約２００ｎ
ｍのＳｉＯx 膜（第１絶縁膜）を形成した。続いてこの
ＳｉＯx 膜をエッチバックし、ゲート電極８Ｇの側壁面
上に幅約０．１５μｍの薄い内側ゲート・サイドウォー
ル２３ＧＳＷを形成した。なおこのとき、ベース取出し
電極８Ｂの側壁面上にも同時にサイドウォール２３ＳＷ
が形成された。続いて、ＮＰＮ−Ｔｒ部のコレクタ取出
し領域およびＮＭＯＳ部にＡｓ+ の高濃度イオン注入を
行い、コレクタ取出し領域２４Ｃおよびソース／ドレイ
ン領域２４ＳＤを形成した。図１２には、ここまでの工
程が示されている。
【００４８】次に、４００℃で減圧ＣＶＤを行うことに
より、図１３に示されるように第２絶縁膜であるＳｉＯ
x 膜２５を約３００ｎｍの厚さに形成した。続いて、エ
ミッタ窓８ＥＷの開口、イオン注入による真性ベース領
域１１の形成、エミッタ・サイドウォール用絶縁膜の全
面堆積、拡散アニールによるグラフト・ベース領域１３
の形成、上記エミッタ・サイドウォール用絶縁膜のエッ
チバックによるエミッタ・サイドウォール１２の形成、
２層目ポリシリコン膜１４の全面堆積、拡散アニールに
よるエミッタ領域１７の形成、レジスト・マスク１５を
用いた２層目ポリシリコン膜１４のパターニングによる
エミッタ取出し電極１４Ｅの形成を実施例１と同様に行
った。なお、上記グラフト・ベース領域１３が形成され
る際には、ＮＭＯＳ部のソース／ドレイン領域２４Ｓ
Ｄ、および図示されないＰＭＯＳ部のソース／ドレイン
領域も同時に活性化される。また、このようにソース／
ドレイン領域が先に活性化されてしまうため、上記エミ
ッタ不純物の拡散アニールはエミッタ領域１７の形成の
みに必要な最小限の時間で行えば良く、浅い接合を実現
することができる。図１４には、ここまでの工程が示さ
れている。
より、図１３に示されるように第２絶縁膜であるＳｉＯ
x 膜２５を約３００ｎｍの厚さに形成した。続いて、エ
ミッタ窓８ＥＷの開口、イオン注入による真性ベース領
域１１の形成、エミッタ・サイドウォール用絶縁膜の全
面堆積、拡散アニールによるグラフト・ベース領域１３
の形成、上記エミッタ・サイドウォール用絶縁膜のエッ
チバックによるエミッタ・サイドウォール１２の形成、
２層目ポリシリコン膜１４の全面堆積、拡散アニールに
よるエミッタ領域１７の形成、レジスト・マスク１５を
用いた２層目ポリシリコン膜１４のパターニングによる
エミッタ取出し電極１４Ｅの形成を実施例１と同様に行
った。なお、上記グラフト・ベース領域１３が形成され
る際には、ＮＭＯＳ部のソース／ドレイン領域２４Ｓ
Ｄ、および図示されないＰＭＯＳ部のソース／ドレイン
領域も同時に活性化される。また、このようにソース／
ドレイン領域が先に活性化されてしまうため、上記エミ
ッタ不純物の拡散アニールはエミッタ領域１７の形成の
みに必要な最小限の時間で行えば良く、浅い接合を実現
することができる。図１４には、ここまでの工程が示さ
れている。
【００４９】次に、図１５に示されるように、ＳｉＯx
膜２５をエッチバックした。これにより、ゲート電極８
Ｇの側壁面上では内側ゲート・サイドウォール２３ＧＳ
Ｗに積層される形で外側ゲート・サイドウォール２５Ｇ
ＳＷが形成された。この結果、ゲート電極８Ｇの側壁面
上のサイドウォール幅は、併せて０．３μｍとなった。
なおこのとき、ベース取出し電極８Ｂの側壁面上でも、
サイドウォール２３ＳＷに積層される形でサイドウォー
ル２５ＳＷが形成された。
膜２５をエッチバックした。これにより、ゲート電極８
Ｇの側壁面上では内側ゲート・サイドウォール２３ＧＳ
Ｗに積層される形で外側ゲート・サイドウォール２５Ｇ
ＳＷが形成された。この結果、ゲート電極８Ｇの側壁面
上のサイドウォール幅は、併せて０．３μｍとなった。
なおこのとき、ベース取出し電極８Ｂの側壁面上でも、
サイドウォール２３ＳＷに積層される形でサイドウォー
ル２５ＳＷが形成された。
【００５０】さらに、Ｗ膜２１の全面堆積、アニールに
よる自己整合的シリサイド化（ＳＡＬＩＣＩＤＥ）、Ｓ
ｉＯx 層間絶縁膜１８の堆積、接続孔１９の開口、およ
び上層配線（ベース電極２０Ｂ，エミッタ電極２０Ｅ，
コレクタ電極２０Ｃ，ソース／ドレイン電極２０ＳＤ）
の形成を実施例２と同様に行い、図１６に示されるよう
なＢｉＣＭＯＳを完成させた。
よる自己整合的シリサイド化（ＳＡＬＩＣＩＤＥ）、Ｓ
ｉＯx 層間絶縁膜１８の堆積、接続孔１９の開口、およ
び上層配線（ベース電極２０Ｂ，エミッタ電極２０Ｅ，
コレクタ電極２０Ｃ，ソース／ドレイン電極２０ＳＤ）
の形成を実施例２と同様に行い、図１６に示されるよう
なＢｉＣＭＯＳを完成させた。
【００５１】このようにして形成されたＢｉＣＭＯＳで
は、ｎ- 型のＬＤＤ領域の長さが薄い内側ゲート・サイ
ドウォール２３ＧＳＷで短く規定されているために、Ｌ
ＤＤ領域の抵抗が低減されており、動作速度が向上し
た。また、ＣＭＯＳトランジスタ回路部のゲート・サイ
ドウォールの幅が十分に大きく確保されているため、Ｓ
ＡＬＩＣＩＤＥを適用してもソース／ドレイン領域２４
ＳＤとゲート電極８Ｇとの間の短絡が効果的に防止され
ていた。
は、ｎ- 型のＬＤＤ領域の長さが薄い内側ゲート・サイ
ドウォール２３ＧＳＷで短く規定されているために、Ｌ
ＤＤ領域の抵抗が低減されており、動作速度が向上し
た。また、ＣＭＯＳトランジスタ回路部のゲート・サイ
ドウォールの幅が十分に大きく確保されているため、Ｓ
ＡＬＩＣＩＤＥを適用してもソース／ドレイン領域２４
ＳＤとゲート電極８Ｇとの間の短絡が効果的に防止され
ていた。
【００５２】以上、本発明を３例の実施例にもとづいて
説明したが、本発明はこれらの実施例に何ら限定される
ものではなく、ＢｉＣＭＯＳの各部の寸法、成膜条件、
エッチング条件、イオン注入条件、絶縁膜，高融点金属
膜，積層配線膜といった各部の使用材料等は、いずれも
適宜変更が可能である。
説明したが、本発明はこれらの実施例に何ら限定される
ものではなく、ＢｉＣＭＯＳの各部の寸法、成膜条件、
エッチング条件、イオン注入条件、絶縁膜，高融点金属
膜，積層配線膜といった各部の使用材料等は、いずれも
適宜変更が可能である。
【００５３】
【発明の効果】以上の説明からも明らかなように、本発
明によれば従来プロセスに比べて製造工程数を削減しな
がら、より信頼性の高いＢｉＣＭＯＳを安価に製造する
ことが可能となる。あるいは、工程数を等しく保ったま
ま、ＢｉＣＭＯＳのより一層の性能向上を図ることがで
きる。
明によれば従来プロセスに比べて製造工程数を削減しな
がら、より信頼性の高いＢｉＣＭＯＳを安価に製造する
ことが可能となる。あるいは、工程数を等しく保ったま
ま、ＢｉＣＭＯＳのより一層の性能向上を図ることがで
きる。
【図１】本発明を適用したＢｉＣＭＯＳの製造プロセス
において、Ｓｉ基板上でコレクタ埋込み領域の形成、ｎ
型エピタキシャル層の形成、素子分離、ウェル形成、ゲ
ート酸化膜の形成、ベース窓の開口を経て全面に１層目
ポリシリコン膜を成膜した状態を示す模式的断面図であ
る。
において、Ｓｉ基板上でコレクタ埋込み領域の形成、ｎ
型エピタキシャル層の形成、素子分離、ウェル形成、ゲ
ート酸化膜の形成、ベース窓の開口を経て全面に１層目
ポリシリコン膜を成膜した状態を示す模式的断面図であ
る。
【図２】１層目ポリシリコン膜のパターニングによるベ
ース取出し電極とゲート電極の形成、および低濃度イオ
ン注入によるＬＤＤ領域の形成を行った状態を示す模式
的断面図である。
ース取出し電極とゲート電極の形成、および低濃度イオ
ン注入によるＬＤＤ領域の形成を行った状態を示す模式
的断面図である。
【図３】ＳｉＯx 膜の全面堆積、エミッタ窓の開口、真
性ベース領域形成用のイオン注入を行った状態を示す模
式的断面図である。
性ベース領域形成用のイオン注入を行った状態を示す模
式的断面図である。
【図４】ＳｉＯx 膜の全面堆積、拡散アニールによるグ
ラフト・ベース領域の形成、ＳｉＯx 膜のエッチバック
によるエミッタ・サイドウォールの形成を行った状態を
示す模式的断面図である。
ラフト・ベース領域の形成、ＳｉＯx 膜のエッチバック
によるエミッタ・サイドウォールの形成を行った状態を
示す模式的断面図である。
【図５】２層目ポリシリコン膜の全面堆積、およびエミ
ッタ不純物の導入を行った状態を示す模式的断面図であ
る。
ッタ不純物の導入を行った状態を示す模式的断面図であ
る。
【図６】拡散アニールによるエミッタ領域の形成および
２層目ポリシリコン膜のパターニングによるエミッタ取
出し電極の形成を行った状態を示す模式的断面図であ
る。
２層目ポリシリコン膜のパターニングによるエミッタ取
出し電極の形成を行った状態を示す模式的断面図であ
る。
【図７】エミッタ取出し電極をマスクとしたＳｉＯx 膜
のエッチバックによるゲート・サイドウォールの形成、
および高濃度イオン注入によるコレクタ取出し領域とソ
ース／ドレイン領域の形成を行った状態を示す模式的断
面図である。
のエッチバックによるゲート・サイドウォールの形成、
および高濃度イオン注入によるコレクタ取出し領域とソ
ース／ドレイン領域の形成を行った状態を示す模式的断
面図である。
【図８】ＳｉＯx 層間絶縁膜の全面堆積、接続孔の開
口、上層配線の形成を行いＢｉＣＭＯＳを完成させた状
態を示す模式的断面図である。
口、上層配線の形成を行いＢｉＣＭＯＳを完成させた状
態を示す模式的断面図である。
【図９】本発明を適用した他のＢｉＣＭＯＳの製造プロ
セスにおいて、ＳｉＯx 膜のエッチバックを終了した
後、基体の全面にＷ膜を堆積させた状態を示す模式的断
面図である。
セスにおいて、ＳｉＯx 膜のエッチバックを終了した
後、基体の全面にＷ膜を堆積させた状態を示す模式的断
面図である。
【図１０】アニールによる自己整合的シリサイド化を進
行させた状態を示す模式的断面図である。
行させた状態を示す模式的断面図である。
【図１１】ＳｉＯx 層間絶縁膜の全面堆積、接続孔の開
口、上層配線の形成を行いＢｉＣＭＯＳを完成させた状
態を示す模式的断面図である。
口、上層配線の形成を行いＢｉＣＭＯＳを完成させた状
態を示す模式的断面図である。
【図１２】本発明を適用したさらに他のＢｉＣＭＯＳの
製造プロセスにおいて、ベース取出し電極とゲート電極
の形成、低濃度イオン注入によるＬＤＤ領域の形成、Ｓ
ｉＯx 膜の全面堆積とエッチバックによる内側ゲート・
サイドウォールの形成、高濃度イオン注入によるコレク
タ取出し領域およびソース／ドレイン領域の形成を行っ
た状態を示す模式的断面図である。
製造プロセスにおいて、ベース取出し電極とゲート電極
の形成、低濃度イオン注入によるＬＤＤ領域の形成、Ｓ
ｉＯx 膜の全面堆積とエッチバックによる内側ゲート・
サイドウォールの形成、高濃度イオン注入によるコレク
タ取出し領域およびソース／ドレイン領域の形成を行っ
た状態を示す模式的断面図である。
【図１３】ＳｉＯx 膜を全面堆積させた状態を示す模式
的断面図である。
的断面図である。
【図１４】エミッタ窓の開口、真性ベース領域の形成、
ＳｉＯx 膜の全面堆積、拡散アニールによるグラフト・
ベース領域の形成、ＳｉＯx 膜のエッチバックによるエ
ミッタ・サイドウォールの形成、２層目ポリシリコン膜
の全面堆積、拡散アニールによるエミッタ領域の形成、
２層目ポリシリコン膜のパターニングによるエミッタ取
出し電極の形成を行った状態を示す模式的断面図であ
る。
ＳｉＯx 膜の全面堆積、拡散アニールによるグラフト・
ベース領域の形成、ＳｉＯx 膜のエッチバックによるエ
ミッタ・サイドウォールの形成、２層目ポリシリコン膜
の全面堆積、拡散アニールによるエミッタ領域の形成、
２層目ポリシリコン膜のパターニングによるエミッタ取
出し電極の形成を行った状態を示す模式的断面図であ
る。
【図１５】ＳｉＯx 膜の全面堆積およびそのエッチバッ
クにより外側ゲート・サイドウォールを形成した状態を
示す模式的断面図である。
クにより外側ゲート・サイドウォールを形成した状態を
示す模式的断面図である。
【図１６】ＳｉＯx 層間絶縁膜の全面堆積、接続孔の開
口、上層配線の形成を行いＢｉＣＭＯＳを完成させた状
態を示す模式的断面図である。
口、上層配線の形成を行いＢｉＣＭＯＳを完成させた状
態を示す模式的断面図である。
【図１７】従来のＢｉＣＭＯＳの製造プロセスにおい
て、Ｓｉ基板上でコレクタ埋込み領域の形成、ｎ型エピ
タキシャル層の形成、素子分離、ウェル形成、ゲート酸
化膜の形成、ベース窓の開口、１層目ポリシリコンの全
面堆積およびパターニングによるベース取出し電極およ
びゲート電極の形成、低濃度イオン注入によるＬＤＤ領
域の形成、ＳｉＯx 膜の全面堆積およびエッチバックに
よるゲート・サイドウォールの形成、高濃度イオン注入
によるコレクタ取出し領域およびソース／ドレイン領域
の形成を行った状態を示す模式的断面図である。
て、Ｓｉ基板上でコレクタ埋込み領域の形成、ｎ型エピ
タキシャル層の形成、素子分離、ウェル形成、ゲート酸
化膜の形成、ベース窓の開口、１層目ポリシリコンの全
面堆積およびパターニングによるベース取出し電極およ
びゲート電極の形成、低濃度イオン注入によるＬＤＤ領
域の形成、ＳｉＯx 膜の全面堆積およびエッチバックに
よるゲート・サイドウォールの形成、高濃度イオン注入
によるコレクタ取出し領域およびソース／ドレイン領域
の形成を行った状態を示す模式的断面図である。
【図１８】ＳｉＯx 膜の全面堆積、エミッタ窓の開口、
イオン注入による真性ベース領域の形成を行った状態を
示す模式的断面図である。
イオン注入による真性ベース領域の形成を行った状態を
示す模式的断面図である。
【図１９】ＳｉＯx 膜の全面堆積、拡散アニールによる
グラフト・ベース領域の形成、ＳｉＯx 膜のエッチバッ
クによるエミッタ・サイドウォールの形成、２層目ポリ
シリコン膜の全面堆積、拡散アニールによるエミッタ領
域の形成、２層目ポリシリコン膜のパターニングによる
エミッタ取出し電極の形成を行った状態を示す模式的断
面図である。
グラフト・ベース領域の形成、ＳｉＯx 膜のエッチバッ
クによるエミッタ・サイドウォールの形成、２層目ポリ
シリコン膜の全面堆積、拡散アニールによるエミッタ領
域の形成、２層目ポリシリコン膜のパターニングによる
エミッタ取出し電極の形成を行った状態を示す模式的断
面図である。
【図２０】ＳｉＯx 層間絶縁膜膜の全面堆積、およびエ
ミッタ不純物の導入を行った状態を示す模式的断面図で
ある。
ミッタ不純物の導入を行った状態を示す模式的断面図で
ある。
【図２１】接続孔の開口および上層配線の形成を行いＢ
ｉＣＭＯＳを完成させた状態を示す模式的断面図であ
る。
ｉＣＭＯＳを完成させた状態を示す模式的断面図であ
る。
８Ｂ ベース取出し電極
８Ｇ ゲート電極
９ ＬＤＤ領域
１０ＧＳＷ ゲート・サイドウォール
１１ 真性ベース領域
１２ エミッタ・サイドウォール
１３ グラフト・ベース領域
１４Ｅ エミッタ取出し電極
１６Ｃ コレクタ取出し領域
１６ＳＤ，２４ＳＤ ソース／ドレイン領域
１７ エミッタ領域
１８ ＳｉＯx 層間絶縁膜
１９ 接続孔
２２Ｂ，２２Ｅ，２２Ｃ，２２ＳＤ ＷＳｉx 層
２３ＧＳＷ 内側ゲート・サイドウォール
２５ＧＳＷ 外側ゲート・サイドウォール
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8249
H01L 21/33
H01L 21/8222
H01L 27/06
H01L 29/70
Claims (9)
- 【請求項１】 基板上に形成された１層目半導体膜を用
いて形成された第１導電型のベース取出し電極と、該１
層目半導体膜上に絶縁膜を介して積層される２層目半導
体膜を用いて前記ベース取出し電極に一部重なるごとく
形成された第２の導電型のエミッタ取出し電極とを有す
る縦型バイポーラ・トランジスタと、前記１層目半導体
膜を用いて形成されたゲート電極の側壁面上にゲート・
サイドウォールを備えたＬＤＤ型ＭＯＳトランジスタと
が同一基板上に形成された半導体装置であって、 前記ベース取出し電極と前記エミッタ取出し電極との重
なり領域に選択的に残されると共に前記ゲート・サイド
ウォールの少なくとも一部を構成する絶縁膜と、 前記絶縁膜とは異なる工程で形成され、前記エミッタ取
出し電極と前記ベース取出し電極とを絶縁してなるエミ
ッタ・サイドウォールとを有す る半導体装置。 - 【請求項２】 前記基板がシリコン基板、前記１層目半
導体膜および前記２層目半導体膜が共に不純物を含有す
るシリコン系薄膜であり、前記ベース取出し電極上にお
ける前記絶縁膜の不在領域、前記エミッタ取出し電極、
前記ゲート電極、前記バイポーラ・トランジスタのコレ
クタ取出し領域、および前記ＬＤＤ型ＭＯＳトランジス
タのソース／ドレイン領域の各々表層部に高融点金属シ
リサイド層が形成されてなる請求項１記載の半導体装
置。 - 【請求項３】 前記ゲート・サイドウォールが前記ゲー
ト電極の側壁面に接する内側ゲート・サイドウォールと
さらにその表面を被覆する外側ゲート・サイドウォール
の２層構造を有し、前記絶縁膜が該外側ゲート・サイド
ウォールを構成する請求項１または請求項２に記載の半
導体装置。 - 【請求項４】 基板上で１層目半導体膜をパターニング
して縦型バイポーラ・トランジスタの第１導電型のベー
ス取出し電極とＬＤＤ型ＭＯＳトランジスタのゲート電
極とを形成する第１工程と、 前記ゲート電極をマスクとして前記基板ヘ低濃度イオン
注入を行うことによりＬＤＤ型ＭＯＳトランジスタのＬ
ＤＤ領域を形成する第２工程と、 基体の全面を絶縁膜で被覆する第３工程と、 前記絶縁膜と前記ベース取出し電極とを一括的にパター
ニングし、前記基板を露出させるごとくエミッタ窓を開
口する第４工程と、 前記エミッタ窓の内壁面上に絶縁性のエミッタ・サイド
ウォールを形成する第５工程と、 基体の全面に２層目半導体膜を堆積させる第６工程と、 前記２層目半導体膜をパターニングして第２導電型のエ
ミッタ取出し電極を形成する第７工程と、 前記エミッタ取出し電極をマスクとして前記絶縁膜をエ
ッチバックし、少なくとも前記ゲート電極の上面、前記
ベース取出し電極の一部、および前記基板の活性領域を
露出させると共に、前記ゲート電極の側壁面上にゲート
・サイドウォールを形成する第８工程と、 前記ゲート電極と前記ゲート・サイドウォールとをマス
クとして前記基板へ高濃度イオン注入を行うことにより
ＬＤＤ型ＭＯＳトランジスタのソース／ドレイン領域を
形成する第９工程とを有する半導体装置の製造方法。 - 【請求項５】 前記第９工程の高濃度イオン注入によ
り、縦型バイポーラ・トランジスタのコレクタ取出し領
域を同時に形成する請求項４記載の半導体装置の製造方
法。 - 【請求項６】 前記基板がシリコン基板、前記１層目半
導体膜および前記２層目半導体膜が共に不純物を含有す
るシリコン系薄膜であり、前記第８工程を終了後、基体
の全面を高融点金属薄膜で被覆して熱処理を行うことに
より、前記ゲート電極、前記ベース取出し電極の一部、
前記エミッタ取出し電極、および前記基板の活性領域の
各々の表層部を自己整合的に高融点金属シリサイド層に
変化させる請求項４または請求項５に記載の半導体装置
の製造方法。 - 【請求項７】 基板上で１層目半導体膜をパターニング
して縦型バイポーラ・トランジスタの第１導電型のベー
ス取出し電極とＬＤＤ型ＭＯＳトランジスタのゲート電
極とを形成する第１工程と、 前記ゲート電極をマスクとして前記基板ヘ低濃度イオン
注入を行うことによりＬＤＤ型ＭＯＳトランジスタのＬ
ＤＤ領域を形成する第２工程と、 基体の全面を第１絶縁膜で被覆する第３工程と、 前記第１絶縁膜をエッチバックして前記ゲート電極の側
壁面上に内側ゲート・サイドウォールを形成する第４工
程と、 前記ゲート電極と前記内側ゲート・サイドウォールとを
マスクとして前記基板へ高濃度イオン注入を行うことに
よりＬＤＤ型ＭＯＳトランジスタのソース／ドレイン領
域を形成する第５工程と、 基体の全面を第２絶縁膜で被覆する第６工程と、 前記第２絶縁膜と前記ベース取出し電極とを一括的にパ
ターニングし、前記基板を露出させるごとくエミッタ窓
を開口する第７工程と、 前記エミッタ窓の内壁面上に絶縁性のエミッタ・サイド
ウォールを形成する第８工程と、 基体の全面に２層目半導体膜を堆積させる第９工程と、 前記２層目半導体膜をパターニングして第２導電型のエ
ミッタ取出し電極を形成する第１０工程と、 前記エミッタ取出し電極をマスクとして前記第２絶縁膜
をエッチバックし、少なくとも前記ゲート電極の上面、
前記ベース取出し電極の一部、および前記基板の活性領
域を露出させると共に、前記内側ゲート・サイドウォー
ルの側壁面上に外側ゲート・サイドウォールを形成する
第１１工程とを有する半導体装置の製造方法。 - 【請求項８】 前記第５工程の高濃度イオン注入によ
り、縦型バイポーラ・トランジスタのコレクタ取出し領
域を同時に形成する請求項７記載の半導体装置の製造方
法。 - 【請求項９】 前記基板がシリコン基板、前記１層目半
導体膜および前記２層目半導体膜が共に不純物を含有す
るシリコン系薄膜であり、前記第１１工程を終了後、基
体の全面を高融点金属薄膜で被覆して熱処理を行うこと
により、前記ゲート電極、前記ベース取出し電極の一
部、前記エミッタ取出し電極、および前記基板の活性領
域の各々の表層部を自己整合的に高融点金属シリサイド
層に変化させる請求項７または請求項８に記載の半導体
装置の製造方法。
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