JP2982762B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に、短チャネル特性を劣化させることな
く、またｎＭＯＳＦＥＴおよびｐＭＯＳＦＥＴのオン電
流を増加させることができるｐ‐ｎゲート型ＣＭＯＳ半
導体装置を、フォトリソグラフィーの回数を増やさずに
製造する方法に関する。

【０００２】

【従来技術】ＣＭＯＳ半導体装置の構造、特にゲート電
極の構造は大きく２つに分けることができる。一つは、
ｎＭＯＳＦＥＴおよびｐＭＯＳＦＥＴ共にｎ型のゲート
ポリシリコンを用いるｎ‐ｎゲート型であり、もう一つ
は、ｎＭＯＳＦＥＴにはｎ型ポリシリコン、ｐＭＯＳＦ
ＥＴにはｐ型ポリシリコンを用いるｐ‐ｎゲート型であ
る。また、Ｍ０Ｓ半導体装置では、素子の微細化が進む
につれ、チャージシェアやパンチスルーの発生によりし
きい電圧が低下するいわゆる短チャネル効果が顕著にな
り、これを抑制することが必要になってきている。

【０００３】ＣＭＯＳ半導体装置の構造としては、上述
のように、ｎ‐ｎゲート型とｐ‐ｎゲート型の二つの構
造があるが、短チャネル効果を抑制しやすいのはｐ‐ｎ
ゲート型であり、現在では微細ＣＭＯＳ開発の主流とな
っている。このｐ‐ｎゲート型のＣＭＯＳＦＥＴの形成
方法の概略について、図３（ａ）乃至図３（ｅ）を参照
して説明する。

【０００４】図３（ａ）に示すように、周知の技術によ
り、シリコン基板（５１）に酸化膜からなる素子分離領
域（５２）を形成する。この素子分離領域（５２）形成
には、通常、少なくとも１回のフォトリソグラフィー工
程を必要とする。

【０００５】その後、図３（ｂ）に示すように、１回の
フォトリソグラフィー工程を用い、ｎ型ウェル領域形成
予定領域上をレジスト（５３）でマスクした後、ｐ型不
純物（５４）をイオン注入することによりｐ型ウェル領
域（５５）を形成する。なお、このｐ型ウェル領域（５
５）の形成には、ｎ型ＭＯＳＦＥＴのしきい電圧調整用
のイオン注入工程も含まれている。

【０００６】その後、図３（ｃ）に示すように、１回の
フォトリソグラフィー工程を用い、ｐ型ウェル領域（５
５）上をレジスト（５６）でマスクした後、ｎ型不純物
（５７）をイオン注入することによりｎ型ウェル領域
（５８）を形成する。なお、このｎ型ウェル領域（５
８）の形成には、ｐ型ＭＯＳＦＥＴのしきい電圧調整の
イオン注入工程も含まれている。

【０００７】その後、図３（ｄ）に示すように、ゲート
酸化膜（５９）を形成した後、ゲート電極材料となるノ
ンドープのポリシリコン（６０）を堆積し、その後、１
回のフォトリソグラフィー工程を用い、エッチングを行
うことにより、ゲート電極（６１）を形成する。

【０００８】その後、サイドウォール（６２）を形成し
た後、図３（ｅ）に示すように、１回のフォトリソグラ
フィー工程を用い、ｎ型ウェル領域（５８）上をレジス
ト（６３）で覆った後、ｎ型不純物（６４）をイオン注
入することにより、ｎ⁺型ソースドレイン領域（６５）
を形成する。尚、同時にゲートのポリシリコンもｎ⁺型
にドーピングされ、ｎ⁺型ゲート電極（６６）となる。

【０００９】その後、図３（ｆ）に示すように、１回の
フォトリソグラフィー工程を用い、ｐ型ウェル（５５）
上をレジスト（６７）で覆った後、ｐ型不純物（６８）
をイオン注入することにより、ｐ⁺型ソースドレイン領
域（６９）を形成する。尚、同時にゲートのポリシリコ
ンもｐ⁺型にドーピングされ、ｐ⁺型ゲート電極（７０）
となる。

【００１０】以上、素子分離領域形成からソースドレイ
ン領域形成までに６回のフォトリソグラフィー工程を経
た後、層間の絶縁膜、配線等を形成し、ＣＭ０Ｓ半導体
装置が完成される。

【００１１】しかしながら、図３（ａ）乃至図３（ｆ）
に示した従来例では、以下に説明するような欠点が存在
する。すなわち、図３（ａ）乃至図３（ｆ）に示した従
来例では、ゲートポリシリコン（６０）へのドーピング
をソースドレイン注入と同時に行っており、このイオン
注入において、イオン注入エネルギーやイオン注入ドー
ズ量が不十分な場合、ゲートのポリシリコン（６０）と
ゲート酸化膜（５９）界面近傍までドーパントが到達せ
ず、その結果、ゲートの反転容量が低下するという、所
請ゲート電極の空乏化という現象が起きてしまう。

【００１２】この現象についてはこれまで様々な報告が
なされている。図４は、ＭＯＳキャパシタの反転容量と
ゲートポリシリコン／ゲート酸化膜界面でのキャリア密
度との関係を示す「C.Y.Wong et al."DOPING OF N⁺ANDP
⁺POLYSILICON IN A DUAL‐GATE CMOS PROCESS",IEDM88,
238,1988」より引用した図である。図４より、ゲートポ
リシリコン／ゲート電極界面でのキャリ密度が低下する
とゲートの反転容量が低下していくと共に、この現象は
ゲート酸化膜厚が薄くなるにつれ顕著となっていくこと
が分かる。ＭＯＳ半導体装置において、素子の微細化に
伴いゲート酸化膜の薄膜化は必須であり、従って、ゲ−
トの空乏化はますます顕著となってくることが予想され
る。

【００１３】このゲートの空乏化を抑制する方法の一つ
として、ソースドレインイオン注入のエネルギー、およ
びイオン注入ドーズ量を高くすることが挙げられる。し
かしながら、この方法を用いた場合は、以下に示す二つ
の問題が生じてしまう。一つはソースドレイン領域の接
合を深くするため、短チャネル特性が劣化してしまうと
いう問題点である。またもう一つは、このイオン注入時
に不純物がゲートポリシリコンおよびゲート酸化膜を突
き抜けてしまい、チャネル領域に達してしまうという問
題点である。この不純物に突き抜けが生じると、ゲート
酸化膜の信頼性が低下し、また、しきい値電圧がばらつ
く等の問題が生ずる。

【００１４】特開平８−１８１２２０号公報には、この
ゲートの空乏化を抑制し、かつこれを短チャネル効果の
劣化や、不純物のゲート突き抜けを抑制しつつ可能とす
るｐ‐ｎゲート構造のＣＭＯＳＦＥＴの製造方法が記載
されている。図５は、そのような従来技術を示すもので
あり、以下、図５（ａ）乃至図５（ｅ）を参照してその
製造方法について説明する。

【００１５】まず、図５（ａ）に示すように、シリコン
基板（８１）に素子分離領域（８２）、ｐ型ウェル領域
（８３）およびｎ型ウェル領域（８４）を形成する。こ
の素子分離領域（８２）形成に１回、またウェル領域形
成には２回のフォトリソグラフィー工程を要することは
図３において説明したとおりである。その後、ゲート酸
化膜（８５）およびポリシリコン（８６）層を形成す
る。

【００１６】その後、ｎ型ＭＯＳＦＥＴ領域およびｐ型
ＭＯＳＦＥＴ領域それぞれのポリシリコン（８６）層に
ドーピングを行う。すなわち、図５（ｂ）に示すように
ポリシリコン（８６）上に全面にＢＳＧ（ｐ型不純物と
してボロンＢを含む珪化ガラス）膜（８７）を堆積した
後、連続してｐ型不純物を含まないＴＥＯＳ膜（８８）
を全面に堆積する。その後、図５（ｃ）に示すように、
１回のフォトリソグラフィー工程を行うことにより、ｎ
型ウェル領域（８４）上の部分をレジスト（８９）で覆
った後、ｐ型ウェル領域（８３）上のＴＥＯＳ膜（８
８）およびＢＳＧ膜（８７）を連続的にエッチング除去
する。

【００１７】その後、レジスト（８９）を除去した後、
図５（ｄ）に示すようにＰＳＧ（ｎ型不純物としてリン
Ｐを含む珪化ガラス）膜（９０）を全面に堆積する。そ
の後、図５（ｅ）に示すように、８００℃〜１０００℃
の熱処理を行い、ＰＳＧ膜（９０）からその直下のポリ
シリコン層へＰを、またＢＳＧ膜（８７）からその直下
のポリシリコン層にＢを固相拡散させ、ｎ⁺型ポリシリ
コン領域（９１）およびｐ⁺型ポリシリコン領域（９
２）を形成する。

【００１８】その後は、図３に示す方法で、ゲート電極
形成、ｎ⁺型ソースドレイン領域形成、ｐ⁺ソースドレイ
ン領域を形成する。なお、これらの形成にはそれぞれ１
回ずつのフォトリソグラフィー工程を必要とすること
は、図３において説明したとおりである。

【００１９】また、同様に、ゲートの空乏化を抑制し、
且つ短チャネル効果の劣化や、不純物のゲートの突き抜
けを抑制しつつ可能とするｐ‐ｎゲート型のＣＭＯＳＦ
ＥＴを形成する他の従来技術について図６を参照して説
明する。図６（ａ）乃至図６（ｄ）は、「Y.Okazaki,et
al.Symp.on VLSI Tech,p95 1993」より引用したもので
ある。

【００２０】図６（ａ）に示すように、シリコン基板
（１０１）に素子分離領域（１０２）を形成した後、ｐ
型ウェル領域（１０３）およぴｎ型ウェル領域（１０
４）を形成する。なお、これらの形成にそれぞれ１回ず
つのフォトリソグラフィー工程を必要とする。

【００２１】その後、図６（ｂ）に示すように、酸化膜
（１０５）を形成した後、リンＰをドービングしたｎ⁺
ドープポリシリコンを半導体基板全面に堆積し、１回の
フォトリソグラフィー工程を用いることにより、ｎ型ウ
ェル領域（１０４）上のみｎ⁺ドープポリシリコンを除
去し、ｐ型ウェル領域（１０３）上のみにｎ⁺ドープポ
リシリコン（１０６）を残す。その後、ｎ型ウェル領域
（１０４）およぴｎ⁺ドープポリシリコン（１０６）領
域表面を酸化し、酸化膜（１０７）を形成する。

【００２２】その後、図６（ｃ）に示すように、ボロン
Ｂをドーピングしたｐ⁺ドープポリシリコン（１０８）
を半導体基板全面に堆積した後、レジスト（１０９）を
塗布する。

【００２３】その後、図６（ｄ）に示すように、全面エ
ッチバックを行うことによりｐウェル領域（１０３）上
のｐ⁺ドープポリシリコン（１０８）を除去し、ｐ型ウ
ェル領域（１０３）上にｎ⁺ドープポリシリコン（１０
６）、ｎ型ウェル領域（１０４）上にｐ⁺ドープポリシ
リコン（１０８）を配置する。

【００２４】その後は、図３に示す方法で、ゲート電
極、ｎ⁺型ソースドレイン領域、ｐ⁺ソースドレイン領域
が形成される。なお、これらの形成にはそれぞれ１回ず
つのフォトリソグラフィー工程を必要とすることは、図
３において説明したとおりである。

【００２５】このように、図５（ａ）乃至図５（ｅ）に
示した従来例では、ｐ型不純物およびｎ型不純物を高濃
度に含んだＢＳＧもしくはＰＳＧから固相拡散すること
によりｐ型ゲート電極およびｎ型ゲート電極にドーピン
グを行うため、双方のゲート電極の空乏化を十分に抑制
することが可能となる。また固相拡散を用いてゲートへ
のドーピングを行うため、不純物がゲート酸化膜を突き
抜けてチャネル領域まで達することもない。また、予め
ゲートへの不純物のド−ピング行った後、ソースドレイ
ン領域を形成するため、ソースドレイン注入を必要以上
に高エネルギー化、もしくは高ドーズ化する必要がない
ため、短チャネル特性を劣化させることもない。

【００２６】また、図６（ａ）乃至図６（ｄ）に示した
従来例においても、予め高濃度にドーピングを行ってあ
るｎ⁺ドープポリシリコンおよびｐ⁺ドープポリシリコン
を堆積するため、ｎ型ＭＯＳＦＥＴ、ｐ型ＭＯＳＦＥＴ
共にゲート電極が空乏化する恐れがない。また、図５
（ａ）乃至図５（ｅ）に示した従来例と同様に、不純物
のゲートの突き抜けや、短チャネル効果の劣化をもたら
すことなく、ゲートの空乏化抑制を実現できる。

【００２７】しかしながら、図５（ａ）乃至図５
（ｅ）、およぴ図６（ａ）乃至図６（ｄ）に示した従来
例では、素子分離領域形成（フィールド形成）からソー
スドレイン領域形成までの間に７回のフォトリソグラフ
ィー工程を要し、図３（ａ）乃至図３（ｆ）に示した従
来例と比較してフォトリソグラフィーの回数が１回増え
てしまうという問題点がある。すなわち、ゲートへのド
ーピングの際、１回多くフォトリソグラフィーを要する
ことになる。フォトリソグラフィーの回数の増大は、製
造コストの増大につながるため、その回数は出来るだけ
少ない方がよい。

【００２８】

【発明が解決しようとする課題】以上述べたように、ｐ
‐ｎゲート構造のＣＭＯＳＦＥＴにおいて、短チャネル
特性の劣化やゲートの不純物の突き抜けをもたらすこと
なく、ゲートの空乏化を抑制するためには、図５に示さ
れているように、ゲートのポリシリコンに固相拡散によ
りドーピングを行うか、もしくは、図６に示されている
ように、予めボロン、または燐等が高濃度にドーピング
されているポリシリコンを堆積することが有効である
が、製造コスト削減のためには、これらの工程をフォト
リソグラフィーの回数を増加させることなく実現するこ
とが必要となる。

【００２９】本発明は、上記の問題点に鑑み、フォトリ
ソグラフィーの回数を増加することなく、ゲートの空乏
化を抑制し、かつ短チャネル特性の劣化あるいは不純物
のゲート突き抜けを抑制することができる半導体装置の
製造方法を提供すること目的とするものである。

【００３０】

【課題を解決するための手段】本発明に関わる半導体装
置の製造方法は、半導体基板に素子分離領域を形成する
工程と、第１導電型のウェル領域を形成する工程と、ゲ
ート酸化膜および第２導電型ポリシリコン層を形成する
工程と、前記第１導電型のウェル領域上の第２導電型の
ポリシリコン層上にマスク材を形成する工程と、前記第
１導電型のウェル領域以外の部分の第２導電型のポリシ
リコン層を除去する工程と、前記マスク材を再度マスク
として用いて第２導電型の不純物をイオン注入し、第２
導電型のウェル領域を形成する工程と、前記半導体基板
全面に第１導電型のポリシリコンを堆積する工程と、平
坦化することにより第１導電型のウェル領域上の第１導
電型のポリシリコン層を除去する工程を具備することを
特徴とするものである。

【００３１】以上のように本発明では、第２導電型ウェ
ル領域形成予定領域上の第２導電型のポリシリコン層を
除去する工程と、第２導電型ウェル領域を形成する工程
を、同一のフォトリソグラフィー工程で行っているの
で、図５もしくは図６に示した従来例と比較して、フォ
トリソグラフィーの回数を１回減らすことが可能とな
り、図３に示す従来例と同じ回数によって、図３の製造
方法による問題点を解決することができる。

【００３２】

【発明の実施の形態】図１は、本発明の実施の形態を製
造工程順に示した断面図であり、本発明をＣＭＯＳＦＥ
Ｔの製造に適用した例を示している。以下、本発明の製
造工程を、図１を参照して順に説明する。

【００３３】まず、図１（ａ）に示すように、周知の通
り、１回のフォトリソグラフィー工程を用いて、シリコ
ン基板（１）にフィールド酸化膜（２）を形成し、素子
分離を行う。その後、周知の通り、１回のフォトリソグ
ラフィー工程を用い、ｎ型ウェル形成予定領域上をレジ
スト（３）でマスクした後、ｐ型ウェル領域（４）を形
成する。このｐ型ウェル領域（４）の形成には、例えば
Ｂ⁺（５）をイオン注入エネルギー３００ｋｅＶ、ドー
ズ量２×１０¹³ｃｍ^-2でイオン注入した後、例えばＢ⁺
（６）をイオン注入エネルギー３０ｋｅＶ、ドーズ量５
×１０¹²ｃｍ^-2でイオン注入することにより形成する。

【００３４】次いで、図１（ｂ）に示すように、熱酸化
法により５ｎｍ程度のゲート酸化膜（７）をシリコン基
板全面に形成する。その後、ゲート酸化膜（７）上にＣ
ＶＤ法により、例えば燐を１×１０²¹ｃｍ^-3程度ドーピ
ングしたｎ⁺ドープポリシリコン（８）膜を２００ｎｍ
程度堆積する。

【００３５】その後、図１（ｃ）に示すように、ｐ型ウ
ェル領域（４）上をレジスト（９）でマスクした後、Ｒ
ＩＥ法によりｎ⁺ドープポリシリコン（８）をエッチン
グ除去する。その後、同じレジスト（９）をマスクとし
てｎ型ウェル領域（１０）の形成を行う。このｎ型ウェ
ル領域（１０）の形成には、例えぱＰ⁺（１１）をイオ
ン注入エネルギー７００ｋｅＶ、ドーズ量１．５×１０
¹³ｃｍ^-2でイオン注入した後、Ａｓ⁺（１２）をイオン
注入エネルギー１００ｋｅＶ、ドーズ量５×１０¹²ｃｍ
^-2でイオン注入することにより形成する。

【００３６】その後、図１（ｄ）に示すように、例えぱ
ボロンを１×１０²¹ｃｍ^-3程度ドープしたｐ⁺ドープポ
リシりコン（１３）膜を、シリコン基板全面に２００ｎ
ｍ程度堆積する。

【００３７】その後は、図６（ａ）乃至図６（ｄ）に示
した従来例の如く、レジストを塗布し、エッチバックす
ることにより平坦化し、ｎ⁺ドープポリシリコン（８）
上のｐ⁺ドープポリシリコン（１３）層を除去し、図１
（ｅ）に示すように、ｎ型ウェル領域（１０）上にｐ⁺
ドープポリシリコン（１３）、ｐ型ウェル領域（４）上
にｎ⁺型ドープポリシリコン（８）を配置する。尚、化
学的機械的研磨工程を用いて平坦化することも可能であ
る。

【００３８】その後は、周知の手順により、１回のフォ
トリソグラフィー工程を用い、ｎ⁺ドープポリシリコン
（８）およびｐ⁺ドープポリシリコン（１３）をゲート
電極に加工し、また１回のフォトリソグラフィー工程を
用い、ｎ⁺型ソースドレイン領域を形成し、さらに１回
のフォトリソグラフィー工程を用い、ｐ＋型ソースドレ
イン領域を形成する。 ”以上の工程によ
り、予め高濃度にドープされているポリシリコンをゲ―
ト電極に用いることによりゲートの空乏化を抑制し、ま
たフィールド形成からソースドレイン領域形成までのフ
ォトリソグラフィーの回数を６回に抑えることが可能と
なる。すなわち、本発明においては、レジスト（マス
ク）９を、ｎ⁺ドープポリシリコン膜（８）のエッチン
グ工程とｎ型ウェル領域を形成する工程（図３（ｃ）参
照）に兼用しているので、その分フォトリソグラフィー
の回数を減らすことができる。

【００３９】なお、ゲート電極としては、ｎ⁺ドープポ
リシリコン（８）およびｐ⁺ドープポリシリコン（１
３）に限定されるものではなく、予め高濃度にドープさ
れた適宜の半導体膜を用いることができる。更に、シリ
コンを用いる場合にも、多結晶シリコンあるいは非晶質
シリコン等を用いることができる。

【００４０】図２は本発明をＣＭＯＳＦＥＴの製造に適
用した他の実施の形態を示すものである。まず、図２
（ａ）に示すように、周知の通り、１回のフォトリソグ
ラフィー工程を用い、シリコン基板（２１）にフィール
ド酸化膜（２２）を形成し、素子分離を行う。その後、
周知の通り、１回のフォトリソグラフィー工程を用い、
ｎ型ウェル形成予定領域上をレジスト（２３）でマスク
した後、ｐ型ウェル領域（２４）を形成する。このｐ型
ウェル領域（２４）の形成には、例えばＢ⁺（２５）を
イオン注入エネルギー３００ｋｅＶ、ドーズ量２×１０
¹³ｃｍ^-2でイオン注入した後、例えばＢ⁺（２６）をイ
オン注入エネルギー３０ｋｅＶ、ドーズ量５×１０¹²ｃ
ｍ^-2でイオン注入することにより形成する。

【００４１】次いで、図２（ｂ）に示すように、熱酸化
法により５ｎｍ程度の熱酸化膜（２７）をシリコン基板
全面に形成する。その後、熱酸化膜（２７）上にＣＶＤ
法により、例えば燐を１×１０²¹ｃｍ^-3程度ドーピング
したｎ⁺ドープポリシリコン（２８）膜を２００ｎｍ程
度堆積する。

【００４２】その後、図２（ｃ）に示すように、ｐ型ウ
ェル領域（２４）上をレジスト（２９）でマスクした
後、ＲＩＥ法によりｎ⁺ドープポリシリコン（２８）を
エッチング除去する。その後、この同じレジスト（２
９）をマスクとしてｎ型ウェル領域（３０）の形成を行
う。このｎ型ウェル領域（３０）の形成には、例えぱＰ
⁺（３１）をイオン注入エネルギー７００ｋｅＶ、ドー
ズ量１．５×１０^l3ｃｍ^-2でイオン注入した後、Ａｓ⁺
（３２）をイオン注入エネルギー１００ｋｅＶ、ドーズ
量５×１０¹²ｃｍ^-2でイオン注入することにより形成す
る。

【００４３】その後、図２（ｄ）に示すように、例え
ぱ、弗酸を用いることにより、ｎ型ウェル領域（３０）
上の熱酸化膜（２７）を除去する。その後、図２（ｅ）
に示すように、例えば熱酸化法により５ｎｍ程度の熱酸
化膜（３３）を形成する。その後、例えばボロンを１×
１０²¹ｃｍ^-3程度ドープしたｐ⁺ドープポリシリコン
（３４）膜を、シリコン基板全面に２００ｎｍ程度堆積
する。

【００４４】その後は、図６（ａ）乃至図６（ｄ）に示
した従来例の如く、レジストを塗布し、エッチバックす
ることにより平坦化し、ｎ⁺ドープポリシリコン（２
８）上のｐ⁺ドープポリシリコン（３４）層を除去し、
図２（ｆ）に示すように、ｎ型ウェル領域（３０）上に
ｐ⁺ドープポリシリコン（３４）、ｐ型ウェル領域（２
４）上にｎ⁺型ドープポリシリコン（２８）を配置す
る。なお、化学的機械的研磨工程を用いて平坦化するこ
とも可能である。

【００４５】なお、ｐ⁺ドープポリシリコン（３４）と
ｎ⁺ドープポリシリコン（２８）の間に熱酸化膜（３
３）層が残るが、これは、平坦化後、弗酸等を用いウェ
ットエッチングすることにより除去することが可能であ
る。また、ＣＭＯＳＦＥＴのゲート電極として、この部
分のポリシリコンを接続する必要がある場合には、後に
それぞれのポリシリコン層をシリサイド化する際に十分
に接続可能である。

【００４６】その後は、周知の手順により、１回のフォ
トリソグラフィー工程を用い、ｎ⁺ドープポリシリコン
（２８）およびｐ⁺ドープポリシリコン（３４）をゲー
ト電極に加工し、また１回のフォトリソグラフィー工程
を用いｎ⁺型ソースドレイン領域を形成し、さらに１回
のフォトリソグラフィー工程を用いｐ⁺型ソースドレイ
ン領域を形成する。

【００４７】以上の工程により、予め高濃度にドープさ
れているポリシリコンをゲート電極に用いることにより
ゲートの空乏化を抑制し、またフィールド形成からソー
スドレイン領域形成までのフォトリソグラフィーの回数
を図３の場合と同じ６回に抑えることが可能となる。

【００４８】

【発明の効果】以上のように、本発明によれば、予め高
濃度にドープしたポリシリコンをゲート電極に用いるこ
とにより、ゲート電極の空乏化を十分に抑制することが
可能となるとともに、これを、従来行われてきたソース
ドレインイオン注入時にゲートへのドーピングを行うプ
ロセスと同数のフォトリソグラフィー回数で行うことが
可能となり、製造コストの増大を抑えることができる。

【００４９】

【図面の簡単な説明】

【図１】本発明の実施の形態を示す図である。

【図２】本発明の他の実施の形態を示す図である。

【図３】従来の製造工程を示す図である。

【図４】従来例の特性を説明するための図である。

【図５】従来の製造工程を示す図である。

【図６】従来の製造工程を示す図である。

【符号の説明】

１，２１，５１，８１，１０１ シリコン基板 ２ フィールド酸化膜 ３，９，２３，２９，５３，５６，６３，６７，８９，
１０９ レジスト ４，２４，５５，８３，１０３ ｐ型ウェル領域 ５，６，２５，２６ Ｂ⁺ ７，５９，８５ ゲート酸化膜 ８，２８，１０６ ｎ⁺ドープポリシリコン １０，３０，５８，８４，１０４ ｎ型ウェル領域 １１，３１ Ｐ⁺ １２，３２ Ａｓ⁺ １３，３４，１０８ ｐ⁺ドープポリシリコン ２２ フィールド酸化膜 ２７，３３ 熱酸化膜 ５２，８２，１０２ 素子分離領域 ５４，６８ ｐ型不純物 ５７，６４ ｎ型不純物 ６０，８６ ポリシリコン ６１ ゲート電極 ６２ サイドウォール ６５ ｎ⁺型ソースドレイン領域 ６６ ｎ⁺ゲート電極 ６９ ｐ⁺型ソースドレイン領域 ７０ ｐ⁺型ゲート電極 ８７ ＢＳＧ膜 ８８ ＴＥＯＳ膜 ９０ ＰＳＧ膜 ９１ ｎ⁺型ポリシリコン領域 ９２ ｐ⁺型ポリシリコン領域 １０５，１０７ 酸化膜

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板に素子分離領域を形成する工
   程と、前記半導体基板に第１導電型のウェル領域を形成
   する工程と、前記半導体基板にゲート酸化膜を形成する
   工程と、前記ゲート酸化膜上に第２導電型の第１の半導
   体膜を形成する工程と、前記第１導電型のウェル領域上
   に、マスク材を形成する工程と、前記第１導電型のウェ
   ル領域上以外の部分の前記第２導電型の第１の半導体膜
   を除去する工程と、前記マスク材をマスクとして第２導
   電型の不純物をイオン注入して第２導電型のウェル領域
   を形成する工程と、前記半導体基板全面に第１導電型の
   第２の半導体膜を形成する工程と、平坦化することによ
   り第１導電型のウェル領域上の第１導電型の第２の半導
   体膜を除去する工程を具備することを特徴とする半導体
   装置の製造方法。
2. 【請求項２】 半導体基板に素子分離領域を形成する工
   程と、前記半導体基板に第１導電型のウェル領域を形成
   する工程と、前記半導体基板に第１のゲート酸化膜を形
   成する工程と、前記第１のゲート酸化膜上に第２導電型
   の第１の半導体膜を形成する工程と、前記第１導電型の
   ウェル領域上に、マスク材を形成する工程と、前記第１
   導電型のウェル領域上以外の部分の前記第２導電型の第
   １の半導体膜を除去する工程と、前記マスク材をマスク
   として第２導電型の不純物をイオン注入して第２導電型
   のウェル領域を形成する工程と、前記第２導電型のウェ
   ル領域上の前記第１のゲート酸化膜を除去する工程と、
   前記第２導電型のウェル領域表面および前記第１の半導
   体膜表面を酸化することにより第２のゲート酸化膜を形
   成する工程と、前記半導体基板全面に第１導電型の第２
   の半導体膜を形成する工程と、平坦化することにより第
   １導電型のウェル領域上の第１導電型の第２の半導体膜
   を除去する工程を具備することを特徴とする半導体装置
   の製造方法。
3. 【請求項３】 前記第１の半導体膜は多結晶シリコンで
   あることを特徴とする請求項１または２記載の半導体装
   置の製造方法。
4. 【請求項４】 前記第１の半導体膜は非晶質シリコンで
   あることを特徴とする請求項１または２記載の半導体装
   置の製造方法。
5. 【請求項５】 前記第２の半導体膜は多結晶シリコンで
   あることを特徴とする請求項１または２記載の半導体装
   置の製造方法。
6. 【請求項６】 前記第２の半導体膜は非晶質シリコンで
   あることを特徴とする請求項１または２記載の半導体装
   置の製造方法。
7. 【請求項７】 前記マスク材はフォトレジストであるこ
   とを特徴とする請求項１または２記載の半導体装置の製
   遺方法。
8. 【請求項８】 前記半導体装置は、ｐ‐ｎゲート型ＣＭ
   ＯＳ半導体装置であることを特徴とする請求項１または
   ２記載の半導体装置の製造方法。