JPH0355850A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

以下の順序に従って本発明を説明する。 Ａ．産業上の利用分野 Ｂ．発明の概要 Ｃ．従来技術［第７図１ Ｄ．発明が解決しようとする問題点 Ｅ．問題点を解決するための手段 Ｆ，作用 Ｇ．実施例［第１図乃至第６図］ ａ．第１の実施例［第１図］ ｂ．第２の実施例［第２図］ Ｃ．第３の実施例［第３図］ ｄ．第４の実施例

【第４図、第５図】 ｅ．第５の実施例［第６図］ Ｈ．発明の効果 （Ａ．産業上の利用分野） 本発明は半導体装置の製造方法、 特に半導体基 板の表面部に例えばボロンＢ等の不純物をドーブしてｐ
’ｎ接合を形成する半導体装置の製造方法に関する。 （Ｂ．発明の概要） 本発明は、上記の半導体装置の製造方法において、 チャネリングを防止したり、接合深さを浅＜シたりする
ため、 ゲート絶縁膜上にポリシリコン層とアモルファスシリコ
ン層を順次積層してなるゲートを形成し、該ゲートをマ
スクとして半導体基板へ不純物を導入したり、 あるいは、半導体基板上に高融点金属シリコン化合物層
を形威し、該高融点金属シリコン化合物層越しにボロン
Ｂをイオン注入するものである。 （Ｃ．従来技術）［第７図］ 第７図（Ａ）乃至（Ｄ）はＭＯＳＬＳＩの製造方法の従
来例の一を工程順に示す断面図である。 （Ａ）半導体基板ａの表面部を選択的に酸化することに
よりフィールド絶縁膜ｂを形成し、半導体基板ａの素子
を形成すべき領域の表面を酸化することによりゲート絶
縁膜Ｃを形成し、その後、ゲートとなるポリシリコン層
ｄをＣＶＤにより形成する。第７図（Ａ）はポリシリコ
ン層ｄの形成後の状態を示す。 （Ｂ）次に、同図（Ｂ）に示すように不純物、例えばＰ
ＯＣＩ．をボリシリコン層ｄ内にドーブし、その後アニ
ールすることによりポリシリコン層ｄを導体化する。 （Ｃ）次に、同図（Ｃ）に示すようにポリシリコン層ｄ
をフォトエッチングすることによりゲートｆを形成する
。ｅはこのエッチングに際してマスクとなったレジスト
膜である。 （Ｄ）次に、同図（Ｄ）に示すようにゲートｆ及びフィ
ールド絶縁膜ｂをマスクとして不純物、例えばボロンＢ
をイオン打込みすることにより、ソース領域ｇ及びドレ
イン領域ｈを形成する。 （Ｄ．発明が解決しようとする問題点）ところで、第７
図に示すＭＯＳＬＳＩの製造方法によれば、先ず、第１
に同図（Ｄ）に示す不純物のイオン打込みの際にチャネ
リングが生じるという問題があった。同図（Ｄ）中のｉ
はチャンネル部に入った不純物を示す。特に素子の微細
化に伴うゲートの薄膜化によってチャネリングが生じ易
くなる傾向にあり、この問題は無視できない。 尤も、ソース領域ｇ、ドレイン領域ｈの形成前にポリシ
リコン層ｄの表面を酸化し、これによって生じたシリコ
ン酸化膜により不純物の突き抜けを防止する技術が存在
している。しかし、熱工程の低温化によってこの技術は
使えなくなりつつある。 第２に、第７図に示す製造方法にはソース、ドレインの
接合深さを浅くすることが難しいという問題がある。特
に、ｐチャンネルＭＯＳ｝ランジスタのソース、ドレイ
ンを形或する場合に接合深さを浅くすることが難しい。 というのは、ｐ型半導体領域を形成する場合、不純物と
してボロンＢをドープしなければならない．ところが、
ボロンＢは砒素Ａｓと比較して拡散定数が大きい。その
ため、ボロンＢが半導体基板内に深く拡散しようとする
のでｐ９・ｎ接合の接合深さが深くなってしまうのであ
る。従って、ＲＴＰの如き不安定な熱処理を施すことに
より接合深さを浅くするというような姑息な手段を採ら
ざるを得なかった．これでは、信頼度の高い高性能の安
定した特性のＬＳＩ，ＶＬＳＩを得ることが難しくなる
． 本発明はこのような問題点を解決すべく為されたもので
あり、第１にチャネリングを防止することを目的とする
ものであり、第２にｐ０・ｎ接合の接合深さを浅くする
ことを目的とするものである． （Ｅ．問題点を解決するための手段） 本発明半導体装置の製造方法の第ｌのものは、上記問題
点を解決するため、ゲート絶縁膜上にポリシリコン層と
アモルファスシリコン層を順次積層してなるゲートを形
成し、該ゲートをマスクとして半導体基板へ不純物をド
ーブすることを特徴とする。 本発明半導体装置の製造方法の第２のものは、半導体基
板上に高融点金属シリコン化合物層を形成し、該高融点
金属シリコン化合物層越しにボロンＢをイオン注入する
ことを特徴とする。 （Ｆ．作用） 本発明半導体装置の製造方法の第１のものによれば、ポ
リシリコン層とアモルファスシリコン層を積層したゲー
トをマスクとして不純物のイオン注入を行なうのできめ
がこまかく、従って不純物の通過を阻む性質の強いアモ
ルファスシリコン層によってチャンネリングを防止する
ことができる。 そして、イオン注入の際のアモルファスシリコン層のチ
ャージアップはアモルファスシリコン層の下側にある多
結晶シリコン層によって阻むことができるので、アモル
ファスシリコン層のチヤージアップによってゲート絶縁
膜が絶縁破壊する虞れもない。即ち、ゲート絶縁膜の絶
縁破壊の虞れなくチャネリングを防止することができる
。 また、本発明半導体装置の製造方法の第２のものによれ
ば、高融点金属シリコン化合物層内にてボロンＢが相当
に拡散し、イオン注入したボロンＢのごく一部のみが半
導体基板の表面部に入ってｐ１　・ｎ接合が形成される
ようにすることができる。従って、半導体基板表面から
のｐ０・ｎ接合の深さを浅くすることができる。 （Ｇ．実施例）［第１図乃至第６図］ 以下、本発明半導体装置の製造方法を図示実施例に従っ
て詳細に説明する。 （ａ．第１の実施例）［第１図］ 第１図（Ａ）乃至（Ｅ）は本発明半導体装置の製造方法
の一つの実施例を工程順に示す断面図である． （Ａ）半導体基板１の表面部を選択的に酸化することに
よりフィールド絶縁膜２を形成し、半導体基板１の素子
を形成すべき領域の表面を酸化することによりゲート絶
縁膜３を形成し、その後、ゲートとなるポリシリコン層
４を例えばＣＶＤにより形成する。第１図（Ａ）はポリ
シリコン層４形成後の状態を示す。 （Ｂ）次に、同図（Ｂ）に示すように不純物、例えばＰ
ＯＣ　１　．をボリシリコン層４内にドーブし、その後
、アニールすることによりポリシリコン層４を導体化す
る。 （Ｃ）次に、同図（Ｃ）に示すようにポリシリコン層４
の表面上にアモルファスシリコン層５をスパッタリング
、プラズマＣＶＤ又はＬＰＣＶＤにより形成する。この
アモルファスシリコン層５の厚さはポリシリコン層４に
比較して薄く形成する。そして、アモルファスシリコン
層５とポリシリコン層４の厚さの和が第７図に示した従
来例におけるゲートｆの厚さに略等しくなるようにする
と良い。 （Ｄ）次に、同図（Ｄ）に示すようにアモルファスシリ
コン層５及びポリシリコン層４ａをフォトエッチングす
ることにより、ポリシリコン層４の及びアモルファスシ
リコン層５ａからなる二層構造のゲートを形成する．６
はこのエッチングに際してマスクとなったレジスト膜で
ある。 （Ｅ）次に、同図（Ｅ）に示すようにゲート４ａ，５ａ
及びフィールド絶縁膜２をマスクとして不純物をイオン
注入することによりソース領域７及びドレイン領域８を
形成する。 このイオン注入の際アモルファスシリコン層５ａがチャ
ネリングを抑止するので、不純物がゲート４ａ，５ａを
突き抜けてチャンネルに達してしきい値電圧が変動する
ことを防止することができる。アモルファスシリコン層
５ａは、単結晶と単結晶との間に大きな隙間を有するポ
リシリコン層４ａとは異なり非常に緻密なので、チャネ
リング防止効果を有する． （Ｆ）イオン注入後ソース領域７、ドレイン領域８の活
性化のためにアニールを行なう。すると、そのアニール
によってポリシリコン層４ａ中の不純物がアモルファス
シリコン層５ａ中に再拡散して第１図（Ｆ）に示すよう
にアモルファスシリコン層５ａがポリシリコン層４ａに
一体化してポリシリコン化したゲート９ができる。従っ
て、ゲート９には第７図に示す製造方法におけるゲート
ｆと略同じ特性（例えば仕事関数等）を持たせることが
できる。 尚、本半導体装置の製造方法において、工程（Ａ）でゲ
ート材料としてポリシリコン層ではなくアモルファスシ
リコン層を形成し、これをフォトエッチングしてゲート
を形成し、その後ソース領域７及びドレイン領域８を形
成するための不純物イオン打込みを行なうようにするこ
とも考えられ得る。即ち、ゲート９をポリシリコン層と
アモルファスシリコン層の二層構造にするのではなく、
アモルファスシリコン層のみからなる単層構造にしてイ
オン注入をすることが考えられなくはないのである。 しかし、これはイオン注入によるチャージアップによっ
てゲート絶縁膜３が絶縁破壊する虞れがあるという問題
があるので実用性が全くない。なぜならば、アモルファ
スシリコン層は比抵抗が非常に大きいのでイオン注入に
よりチャージアップされ、アモルファスシリコン層のみ
からなるゲートと半導体基板との間に大きな電位差が生
じ、その結果、ゲート絶縁膜３が絶縁破壊する虞れが生
じるからである。 しかるに、本半導体装置の製造方法においてはアモルフ
ァスシリコン層５ａの下側に不純物（本例ではＰＯＣＩ
ｓ）がドープされて導体化したポリシリコン層４ａがあ
るので、イオン注入の際にアモルファスシリコン層５ａ
がチャージアップする虞れはなく、従って、ゲート絶縁
膜３の絶縁破壊の虞れもない。 尚、ゲートをアモルファスシリコン層のみで形成するこ
ととし、それに不純物をドーブして導体化した上でソー
ス領域７、ドレイン領域８形成のためのイオン注入をす
ることによりチャージアップしないようにすることも考
えられ得るが、このようにした場合はアモルファスシリ
コン層が導体化された段階でポリシリコン層化してしま
うので、チャンネリング防止効果が得られなくなり、無
意味となる。 （ｂ．第２の実施例）［第２図］ 第２図（Ａ）乃至（Ｆ）は本発明半導体装置の製造方法
の第２の実施例を工程順に示す断面図である。本実施例
は、第１の実施例を埋込みコンタクトを設けた半導体装
置の製造方法に応用したものである。 （Ａ）半導体基板ｌを選択酸化することによりフィール
ド絶縁膜２を形或した後、素子を形或すべき領域の表面
部に薄いゲート絶縁膜（膜厚例えば２００人）３を形成
し、次いで．全面にポリシリコン層（膜厚例えば１　０
００人）４を形成し、その後、埋込みコンタクトを形成
すべき部分以外をレジストｌＩｌ６でマスクする。第２
図（Ａ）はこのマスクをした後の状態を示す。 （Ｂ）次に、上記レジスト膜６をマスクとしてポリシリ
コン層４を除去する。次いでマスクとじて用いたレジス
ト膜６を除去する。そして、この除去及び前処理工程の
時に半導体基板１の表面に成長した低級酸化膜（厚さ３
０人程度）１１をＨＰ　：　Ｈａ　Ｏ＝５　：　１　０
０の液によりエッチング除去する。このとき、ゲート絶
縁膜３は１　０００人もの厚さのポリシリコン層４によ
りマスクされているのでエッチオフされる虜れはない。 第２図（Ｂ）は低級酸化膜除去時の状態を示す。 （Ｃ）上記低級絶縁膜ｌ１のエッチング除去を終えると
、同図（Ｃ）に示すように全面にアモルファスシリコン
層５を形成する。このアモルファスシリコン層５と上記
ポリシリコン層４の厚さの和がゲートの厚さになる。 （Ｄ）次に、同図（Ｄ）に示すようにゲート電極及び配
線膜となる部分をレジスト膜６で覆う。 （Ｅ）次に、レジスト膜６をマスクとしてアモルファス
シリコン層５及びポリシリコン層４をエッチングし、更
に素子分離用の溝１２を形成する。 第２図（Ｅ）は溝ｌ２形成後の状態を示す。 （Ｆ）次に、同図（Ｆ）に示すようにソース７、ドレイ
ン８を形成するために不純物のイオン注入を行なう。 この際、ゲートなる部分のアモルファスシリコン層５ａ
がチャンネリングを防止する働きをする。 その後、アニールすると、ソース７、ドレイン８が活性
化されるだけでなく、アモルファスシリコン層５の半導
体基板１と接する部分が埋込みコンタクト領域となる。 この半導体装置の製造方法は低級酸化膜の除去をゲート
絶縁膜のエッチオフを伴うことなく行なうことができる
だけでなく、チャンネリングを防止することができると
いう効果をも奏する。 （ｃ．第３の実施例）［第３図］ 第３図（Ａ）乃至（Ｆ）は本発明半導体装置の製造方法
の第３の実施例を工程順に示す断面図である。本実施例
は第２の実施例を素子分離用の膚ｌ２を形成する必要性
がないように改良したものである。 （Ａ）半導体基板ｌにフィールド絶縁膜２を形成し、次
いで拡散領域１３を形成し、しかる後ゲート絶縁膜３を
形成する。そして、その後、ポリシリコン層４を形成し
、該ポリシリコン層４をレジスト膜６により選択的にマ
スクする。第３図（Ａ）はこのマスクをした後の状態を
示す。 （Ｂ）次に、レジスト膜６をマスクとしてポリシリコン
層４を除去し、更にレジストの除去及び前処理工程にお
いて生じた低級酸化膜１１を除去する．この工程（Ｂ）
は第２の実施例における工程（Ｂ）と全く同じである。 第３図（Ｂ）は低級酸化膜除去時の状態を示す。 （Ｃ）次に同図（Ｃ）に示すようにアモルファスシリコ
ン層５を形成する。 （Ｄ）次に、同図（Ｄ）に示すようにゲート及び配線と
なる部分をレジスト膜６で覆う。尚、配線用のシリコン
層５のＦＥＴ側の端は拡散領域１３のＦＥＴ側の端を越
えないようにレイアウトする必要がある。 （Ｅ）次に、レジスト膜６をマスクとしてアモルファス
シリコン層５及びポリシリコン層４をエッチングする。 第３図（Ｅ）はこのエッチング後の状態を示す。 （Ｆ）次に、同図（Ｆ）に示すように不純物のイオン注
入をしてソース７、ドレイン８を形成すると共に埋込み
コンタクトをとる。 （ｄ．第４の実施例）［第４図、第５図］第４図（Ａ）
乃至（Ｇ）は本発明半導体装置の製造方法の第４の実施
例を工程順に示す断面図であり、第５図はイオン注入に
おける深さ方向の不純物濃度分布プロファイル図である
。 本実施例は接合深さの浅いｐ゜型ソース、ドレインを形
成しようとするものである。 （Ａ）半導体基板１表面部のｎ型ウエル１ａのゲート絶
縁膜３上にポリシリコン層からなるゲート１４及び該ゲ
ートｌ４表面を覆う絶縁層ｌ５を形成し、その後、サイ
ドウォール形成用絶縁膜ｌ５を形成する。 絶縁層ｌ５の材料は例えばＳｉ　Ｏ　２である。 （Ｂ）次に、上記サイドウォール形成用絶縁層１５に対
してＲＩＥを行なうことによりゲート１４の側面にサイ
ドウォール１５ａを形成する。 同図（Ｂ）はサイドウォール１５ａ形成後の状態を示す
。 尚、ゲート絶縁膜３のゲート１４以外の部分は除去され
る。 （Ｃ）次に、同図（Ｃ）に示すように全面的にタングス
テンシリサイド膜１６を形成する。このタングステンシ
リサイド膜１６はソース、ドレインの接合深さを浅くす
るために形成するが、本実施例においてはソース電極、
ドレイン電極としても用いられる。 （Ｄ）次に、同図（Ｄ）に示すようにタングステンシリ
サイド膜ｌ６の電極と、配線となる部分をレジスト膜６
でマスクする。 （Ｅ）次に、同図（Ｅ）に示すようにタングステンシリ
サイド膜１６をフォトエッチングする。 （Ｆ）その後、同図（Ｆ）に示すようにボロンＢをイオ
ン注入する。この場合、深さ方法における不純物濃度分
布のピークが第５図に示すようにタングステンシリサイ
ド膜１６と半導体基板（の半導体ウエル）ｌａとの界面
よりもやや浅いところに来るように打ち込みエネルギー
を設定することが接合深さを浅くするために必要である
。 （Ｇ）その後、熱処理（アニール）を行なうと、第４図
（Ｇ）に示すようにソースｌ７、ドレインｌ８が形成さ
れる。 本半導体装置の製造方法によれば、高融点金属シリコン
化合物であるタングステンシリサイド膜１６中に深さ方
法における不純物濃度分布のピークが来るようにボロン
Ｂをイオン注入してｐ０ｎ接合を形成するので、接合深
さを戊くすることができる。 というのは、もともとボロンＢはシリコン半導体基板中
における拡散定数が大きいが、しかし、タングステンシ
リサイド膜等高融点金属シリコン化合物層中における拡
散定数の方がもっと大きい。従って、半導体基板上に高
融点金属シリコン化合物層を形成し、該高融点金属シリ
コン化合物層越しに半導体基板表面部にイオン注入する
と深さ方法における不純物濃度分布のピークを高融点金
属シリコン化合物層中になるようにイオン注入エネルギ
ーを設定した場合、イオン注入されたボロンＢは大部分
が高融点金属シリコン化合物層中にとどまり、半導体基
板へは僅かしか拡敗しない。しかも、半導体基板中のボ
ロンＢは高融点金属シリコンン化合層中へ容易に拡散す
る。 しかして、高融点金属シリコンン化合層によって半導体
基板へのボロンＢの拡散を極めて有効に抑制することが
でき、延いてはボロンＢの半導体基板表面からの拡散深
さを極めて浅くすることができるのである。 （ｅ．第５の実施例）［第６図］ 第６図（Ａ）、（Ｂ）は本発明半導体装置の製造方法の
第５の実施例を工程順に示す断面図である。 本実施例はＭＯＳＩ−ランジスタのソース、ドレインを
形成するのではなく、単にｐ９・ｎ接合を形成するもの
である。 先ず、同図（Ａ）に示すようにｎ型半導体基板１の表面
にボロンＢをイオン注入し、次いでアニールすることに
よりｐ０型半導体層ｌ８を形成する。 その後、同図（Ｂ）に示すように高融点金属シリコン化
合物層ｌ６を除去する。 このようにソース、ドレイン以外のｐ′″　・ｎ接合の
形成においても接合深さを浅くするという効果を奏する
。 （Ｈ．発明の効果） 以上に述べたように、木発明半導体装置の製造方法の第
１のものは、ゲート絶縁膜上にポリシリコン層とアモル
ファスシリコン層を順次積層してなるゲートを形成する
工程と、該ゲートをマスクとして不純物を導入する工程
と、を有することを特徴とするものである。 従って、本発明半導体装置の製造方法の第ｌのものによ
れば、ポリシリコン層とアモルファスシリコン層を積層
したゲートをマスクとして不純物のイオン注入を行なう
ので、きめがこまかく不純物の通過を阻む性質の強いア
モルファスシリコン層によってチャンネリングを防止す
ることができる。そして、イオン注入の際のアモルファ
スシリコン層のチャージアップはアモルファスシリコン
層の下側にある多結晶シリコン層によって阻むことがで
きるので、アモルファスシリコン層のチャージアップに
よってゲート絶縁膜が絶縁破壊する虞れもない。即ち、
ゲート絶縁膜の絶縁膜破壊の虞れなくチャネリングを防
止することができるのである。 本発明半導体装置の製造方法の第２のものは、半導体基
板上に高融点金属シリコン化合物層を形或し、該高融点
金属シリコン化合物層越しにボロンＢをイオン注入する
ことを特徴とする。 従って、本発明半導体装置の製造方法の第２のものによ
れば、高融点金属シリコン化合物層内にてボロンＢが相
当拡敗し、イオン注入したボロンＢのごく一部のみが半
導体基板の表面部に入ってｐ′″　・ｎ接合が形成され
るようにすることができる。従って、半導体基板表面か
らのｐ０・ｎ接合の深さを浅くすることができるのであ
る。

【図面の簡単な説明】

第１図（Ａ）乃至（Ｆ）は本発明半導体装置の製造方法
の第１の実施例を工程順に示す断面図、第２図（Ａ）乃
至（Ｆ）は本発明半導体装置の製造方法の第２の実施例
を工程順に示す断面図、第３図（Ａ）乃至（Ｆ）は本発
明半導体装置の製造方法の第３の実施例を工程順に示す
断面図、第４図及び第５図は本発明半導体装置の製造方
法の第４の実施例を説明するためのもので、第４図（Ａ
）乃至（Ｇ）は製造方法を工程順に示す断面図、第５図
はイオン注入したときの不純物の深さ方法における不純
物濃度分布図、第６図（Ａ）、（Ｂ）は本発明半導体装
置の製造方法の第５の実施例を工程順に示す断面図、第
７図（Ａ）乃至（Ｄ）は従来例を工程順に示す断面図で
ある。 符号の説明 ｉ・・・半導体基板、３・・・ゲート絶縁膜、４、４ａ
・・・ポリシリコン層、 ５、５ａ・・・アモルファスシリコン層、１６・・・高
融点金属シリコン化合物層、ｌ７・・・不純物。 ０ Ｈ）　　　ｖ−

Claims (2)

【特許請求の範囲】
1. （１）ゲート絶縁膜上にポリシリコン層とアモルファス
   シリコン層を順次積層してなるゲートを形成する工程と
   、 上記ゲートをマスクとして不純物を導入する工程と、 を有することを特徴とする半導体装置の製造方法
2. （２）半導体基板上に高融点金属シリコン化合物層を形
   成する工程と、 深さ方向における不純物濃度分布のピークが上記高融点
   金属シリコン化合物層内にくるエネルギーでボロンを含
   むイオンを注入するイオン注入工程と、 を有することを特徴とする半導体装置の製造方法