JP2002076287A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JP2002076287A JP2002076287A JP2000256591A JP2000256591A JP2002076287A JP 2002076287 A JP2002076287 A JP 2002076287A JP 2000256591 A JP2000256591 A JP 2000256591A JP 2000256591 A JP2000256591 A JP 2000256591A JP 2002076287 A JP2002076287 A JP 2002076287A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- forming
- nitride film
- silicon
- trench
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 29
- 239000004065 semiconductor Substances 0.000 title claims description 50
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 93
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 93
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 89
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 89
- 125000006850 spacer group Chemical group 0.000 claims abstract description 62
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 58
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 58
- 239000010703 silicon Substances 0.000 claims abstract description 58
- 239000000758 substrate Substances 0.000 claims abstract description 56
- 239000012535 impurity Substances 0.000 claims abstract description 54
- 238000000034 method Methods 0.000 claims description 22
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 12
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 5
- 150000004767 nitrides Chemical class 0.000 claims description 4
- 230000000873 masking effect Effects 0.000 claims description 2
- 239000007788 liquid Substances 0.000 claims 1
- 238000002955 isolation Methods 0.000 abstract description 19
- 230000015572 biosynthetic process Effects 0.000 abstract description 3
- 108091006146 Channels Proteins 0.000 description 36
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 6
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 6
- 239000010410 layer Substances 0.000 description 6
- 238000009413 insulation Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- 239000002344 surface layer Substances 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 101710171219 30S ribosomal protein S13 Proteins 0.000 description 1
- 101710171217 30S ribosomal protein S15 Proteins 0.000 description 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- -1 phosphorus ions Chemical class 0.000 description 1
- 238000002203 pretreatment Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
Abstract
(57)【要約】
【課題】 ＳＴＩ構造により分離されたＭＯＳＦＥＴの
ゲート幅方向のチャネル領域端での閾値電圧（Ｖｔｈ）
の低下および製造バラツキを防止する 【解決手段】 ＭＯＳＦＥＴを分離するシリコン窒化膜
ライナ２８を有する絶縁分離領域２４を形成する段階に
おいて、開口を有するシリコン窒化膜４０の開口内壁に
シリコン酸化膜スペーサ４４を形成する前に、シリコン
窒化膜４０をマスクとして、チャネル領域３２と同一導
電型でチャネル領域より高濃度のＰ型不純物領域３３を
形成し、シリコン酸化膜スペーサ４４を形成後、シリコ
ン酸化膜スペーサ４４をマスクとしてシリコン基板２１
にトレンチ２２を形成し、シリコン酸化膜スペーサ４４
を除去後にシリコン窒化膜ライナ２８をトレンチ２２内
部に形成する。
ゲート幅方向のチャネル領域端での閾値電圧（Ｖｔｈ）
の低下および製造バラツキを防止する 【解決手段】 ＭＯＳＦＥＴを分離するシリコン窒化膜
ライナ２８を有する絶縁分離領域２４を形成する段階に
おいて、開口を有するシリコン窒化膜４０の開口内壁に
シリコン酸化膜スペーサ４４を形成する前に、シリコン
窒化膜４０をマスクとして、チャネル領域３２と同一導
電型でチャネル領域より高濃度のＰ型不純物領域３３を
形成し、シリコン酸化膜スペーサ４４を形成後、シリコ
ン酸化膜スペーサ４４をマスクとしてシリコン基板２１
にトレンチ２２を形成し、シリコン酸化膜スペーサ４４
を除去後にシリコン窒化膜ライナ２８をトレンチ２２内
部に形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、シリコン窒化膜ラ
イナ（SiN liner）を有するＳＴＩ（Shallow Trench Is
olation）構造を用いてＭＯＳＦＥＴを絶縁分離形成し
た半導体装置およびその製造方法に関する。
イナ（SiN liner）を有するＳＴＩ（Shallow Trench Is
olation）構造を用いてＭＯＳＦＥＴを絶縁分離形成し
た半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】ＬＳＩにおける素子の絶縁分離技術とし
て、シリコン基板表面に形成された単位素子間に絶縁分
離に必要な深さのトレンチを設け、このトレンチ内部を
シリコン酸化膜で埋めるＳＴＩ技術が用いられている。
また、このＳＴＩ技術において、トレンチ内壁の酸化に
よるストレスを防止するために、トレンチ内部をシリコ
ン酸化膜で埋める前に、トレンチ内壁にシリコン窒化膜
ライナを設けることが行われている。
て、シリコン基板表面に形成された単位素子間に絶縁分
離に必要な深さのトレンチを設け、このトレンチ内部を
シリコン酸化膜で埋めるＳＴＩ技術が用いられている。
また、このＳＴＩ技術において、トレンチ内壁の酸化に
よるストレスを防止するために、トレンチ内部をシリコ
ン酸化膜で埋める前に、トレンチ内壁にシリコン窒化膜
ライナを設けることが行われている。
【０００３】以下に、シリコン窒化膜ライナを有するＳ
ＴＩ構造を用いてＭＯＳＦＥＴを絶縁分離形成した半導
体装置を図４を参照して説明する。図４は、ＮＭＯＳＦ
ＥＴのゲート幅方向を表す断面を示し、図において、１
はＰ- 型シリコン基板で、シリコン基板１の一主面側に
トレンチ２が形成され、トレンチ２の内部にトレンチ分
離領域４が形成されている。トレンチ分離領域４は、ト
レンチ２の内壁に熱酸化膜６およびその上にシリコン窒
化膜ライナ８が形成され、これらが形成されたトレンチ
２内にシリコン酸化膜１０が埋め込まれて構成されてい
る。トレンチ分離領域４で分離されたシリコン基板１の
表面層には、シリコン基板１と同一導電型でシリコン基
板より濃度の高い不純物がドープされたチャネル領域１
２が形成されている。チャネル領域１２上には、ゲート
酸化膜１４を介してポリシリコンと金属シリサイドとの
積層膜からなるゲート電極１６が形成されている。この
ゲート電極１６は、ゲート幅方向にトレンチ分離領域４
上まで延在している。尚、図面の垂直方向がゲート長方
向で、チャネル領域１２を挟んで、シリコン基板１の表
面層に、図示しないソース拡散層とドレイン拡散層が形
成されている。
ＴＩ構造を用いてＭＯＳＦＥＴを絶縁分離形成した半導
体装置を図４を参照して説明する。図４は、ＮＭＯＳＦ
ＥＴのゲート幅方向を表す断面を示し、図において、１
はＰ- 型シリコン基板で、シリコン基板１の一主面側に
トレンチ２が形成され、トレンチ２の内部にトレンチ分
離領域４が形成されている。トレンチ分離領域４は、ト
レンチ２の内壁に熱酸化膜６およびその上にシリコン窒
化膜ライナ８が形成され、これらが形成されたトレンチ
２内にシリコン酸化膜１０が埋め込まれて構成されてい
る。トレンチ分離領域４で分離されたシリコン基板１の
表面層には、シリコン基板１と同一導電型でシリコン基
板より濃度の高い不純物がドープされたチャネル領域１
２が形成されている。チャネル領域１２上には、ゲート
酸化膜１４を介してポリシリコンと金属シリサイドとの
積層膜からなるゲート電極１６が形成されている。この
ゲート電極１６は、ゲート幅方向にトレンチ分離領域４
上まで延在している。尚、図面の垂直方向がゲート長方
向で、チャネル領域１２を挟んで、シリコン基板１の表
面層に、図示しないソース拡散層とドレイン拡散層が形
成されている。
【０００４】上記構成において、ゲート電極１６は、チ
ャネル領域１２上だけでなくトレンチ分離領域４上にも
形成されており、ゲート電極１６に電圧を印加していく
と、チャネル領域端１２ａにおいては、垂直方向の電界
のほかに、トレンチ分離領域４上のゲート電極１２から
のフリンジング電界もかかる。また、Ｐ型チャネル領域
１２は、ホウ素をイオン注入して形成しており、チャネ
ル領域端１２ａは、チャネル領域１２形成より後工程の
熱処理により、ホウ素がトレンチ分離領域４のシリコン
酸化膜６中に偏析し、ホウ素濃度が低下する。これらに
より、ゲート電極１６に電圧を印加していくと、チャネ
ル領域１２中央よりチャネル領域端１２ａのほうが先に
導通状態になり、閾値電圧（Ｖｔｈ）が低下し、また、
閾値電圧の製造バラツキが発生するという問題がある。
ＰＭＯＳＦＥＴの場合、チャネル領域はリンや砒素をイ
オン注入して形成しており、ホウ素が偏析することはな
いが、トレンチ分離領域上のゲート電極からのフリンジ
ング電界はかかり、ＮＭＯＳＦＥＴほどではないが、上
記問題が生じる虞はある。
ャネル領域１２上だけでなくトレンチ分離領域４上にも
形成されており、ゲート電極１６に電圧を印加していく
と、チャネル領域端１２ａにおいては、垂直方向の電界
のほかに、トレンチ分離領域４上のゲート電極１２から
のフリンジング電界もかかる。また、Ｐ型チャネル領域
１２は、ホウ素をイオン注入して形成しており、チャネ
ル領域端１２ａは、チャネル領域１２形成より後工程の
熱処理により、ホウ素がトレンチ分離領域４のシリコン
酸化膜６中に偏析し、ホウ素濃度が低下する。これらに
より、ゲート電極１６に電圧を印加していくと、チャネ
ル領域１２中央よりチャネル領域端１２ａのほうが先に
導通状態になり、閾値電圧（Ｖｔｈ）が低下し、また、
閾値電圧の製造バラツキが発生するという問題がある。
ＰＭＯＳＦＥＴの場合、チャネル領域はリンや砒素をイ
オン注入して形成しており、ホウ素が偏析することはな
いが、トレンチ分離領域上のゲート電極からのフリンジ
ング電界はかかり、ＮＭＯＳＦＥＴほどではないが、上
記問題が生じる虞はある。
【０００５】ＳＴＩ構造を用いてＭＯＳＦＥＴを絶縁分
離形成した半導体装置において、上記のようなチャネル
領域端での問題を解決する技術が、例えば、特開平１１
−５４７１２号公報に、ＤＲＡＭを例にして記載されて
いる。この公報によれば、シリコン基板上にシリコン窒
化膜をマスクとしてトレンチを形成した後、ＮＭＯＳ部
をレジストマスクで覆い、ＰＭＯＳ部にのみ、リンイオ
ンを、トレンチ内壁面に注入されるようにシリコン基板
に垂直な方向から所定角度傾けてイオン注入する。その
後、レジストマスクを除去し、ウェーハ全面にボロンが
ドープされたＢＳＧ酸化膜を成長させる。これにより、
後工程で加えられる熱処理により、ＮＭＯＳ部において
は、ＢＳＧ酸化膜からトレンチ内壁面にボロンが析出
し、トレンチ分離領域を取り囲むＰ型不純物領域とな
り、ＰＭＯＳ部においては、イオン注入されたリンによ
りトレンチ分離領域を取り囲むＮ型不純物領域となり、
上記問題を解決する。
離形成した半導体装置において、上記のようなチャネル
領域端での問題を解決する技術が、例えば、特開平１１
−５４７１２号公報に、ＤＲＡＭを例にして記載されて
いる。この公報によれば、シリコン基板上にシリコン窒
化膜をマスクとしてトレンチを形成した後、ＮＭＯＳ部
をレジストマスクで覆い、ＰＭＯＳ部にのみ、リンイオ
ンを、トレンチ内壁面に注入されるようにシリコン基板
に垂直な方向から所定角度傾けてイオン注入する。その
後、レジストマスクを除去し、ウェーハ全面にボロンが
ドープされたＢＳＧ酸化膜を成長させる。これにより、
後工程で加えられる熱処理により、ＮＭＯＳ部において
は、ＢＳＧ酸化膜からトレンチ内壁面にボロンが析出
し、トレンチ分離領域を取り囲むＰ型不純物領域とな
り、ＰＭＯＳ部においては、イオン注入されたリンによ
りトレンチ分離領域を取り囲むＮ型不純物領域となり、
上記問題を解決する。
【０００６】
【発明が解決しようとする課題】ところで、上記公報で
は、ＤＲＡＭを例にしており、ＰＭＯＳ部は周辺回路と
して構成されるため、ゲート幅が、メモリセルとして構
成されるＮＭＯＳ部のゲート幅に比べ十分に大きい。従
って、できるだけゲート幅方向に浅く形成する必要があ
るＮＭＯＳ部のＰ型不純物領域に比べ、ＰＭＯＳ部のＮ
型不純物領域はゲート幅方向にある程度深く形成するこ
とができるため、上記のように斜め方向からのイオン注
入を採用しても問題ない。しかしながら、メモリセルが
ＣＭＯＳ構造のＳＲＡＭにこの技術を採用すると、ＮＭ
ＯＳＦＥＴのＰ型不純物領域と同様にゲート幅方向に浅
く形成する必要があるメモリセルを構成するＰＭＯＳＦ
ＥＴのＮ型不純物領域が深くなり過ぎるという問題があ
る。また、チャネル領域端での問題が特に生じやすいＮ
ＭＯＳＦＥＴにだけＰ型不純物領域を形成し、ＰＭＯＳ
ＦＥＴにはＮ型不純物領域を形成しない場合に、上述の
技術を用いて、ウェーハ全面に成長させるボロンがドー
プされたＢＳＧ酸化膜によりＮＭＯＳＦＥＴにＰ型不純
物領域を形成すると、ＰＭＯＳＦＥＴにもＰ型不純物領
域が形成され、ＮＭＯＳＦＥＴにだけＰ型不純物領域を
形成するのは困難である。本発明は上記問題点に鑑みて
なされたものであり、その目的は、チャネル幅方向のチ
ャネル領域端にチャネル領域と同一導電型でゲート幅方
向に浅い不純物領域を形成した、シリコン窒化膜ライナ
を有するＳＴＩ構造を用いてＭＯＳＦＥＴを絶縁分離形
成した半導体装置およびその製造方法を提供することで
ある。
は、ＤＲＡＭを例にしており、ＰＭＯＳ部は周辺回路と
して構成されるため、ゲート幅が、メモリセルとして構
成されるＮＭＯＳ部のゲート幅に比べ十分に大きい。従
って、できるだけゲート幅方向に浅く形成する必要があ
るＮＭＯＳ部のＰ型不純物領域に比べ、ＰＭＯＳ部のＮ
型不純物領域はゲート幅方向にある程度深く形成するこ
とができるため、上記のように斜め方向からのイオン注
入を採用しても問題ない。しかしながら、メモリセルが
ＣＭＯＳ構造のＳＲＡＭにこの技術を採用すると、ＮＭ
ＯＳＦＥＴのＰ型不純物領域と同様にゲート幅方向に浅
く形成する必要があるメモリセルを構成するＰＭＯＳＦ
ＥＴのＮ型不純物領域が深くなり過ぎるという問題があ
る。また、チャネル領域端での問題が特に生じやすいＮ
ＭＯＳＦＥＴにだけＰ型不純物領域を形成し、ＰＭＯＳ
ＦＥＴにはＮ型不純物領域を形成しない場合に、上述の
技術を用いて、ウェーハ全面に成長させるボロンがドー
プされたＢＳＧ酸化膜によりＮＭＯＳＦＥＴにＰ型不純
物領域を形成すると、ＰＭＯＳＦＥＴにもＰ型不純物領
域が形成され、ＮＭＯＳＦＥＴにだけＰ型不純物領域を
形成するのは困難である。本発明は上記問題点に鑑みて
なされたものであり、その目的は、チャネル幅方向のチ
ャネル領域端にチャネル領域と同一導電型でゲート幅方
向に浅い不純物領域を形成した、シリコン窒化膜ライナ
を有するＳＴＩ構造を用いてＭＯＳＦＥＴを絶縁分離形
成した半導体装置およびその製造方法を提供することで
ある。
【０００７】
【課題を解決するための手段】（１）本発明の半導体装
置は、シリコン基板に形成した多数のＭＯＳＦＥＴを、
内壁にシリコン窒化膜ライナを有するトレンチにより絶
縁分離したＳＴＩ構造の半導体装置において、前記シリ
コン基板のＭＯＳＦＥＴが形成される領域に、開口を有
するシリコン窒化膜をマスクとして、ＭＯＳＦＥＴのチ
ャネル領域と同一導電型でチャネル領域より高濃度の不
純物領域を形成し、前記シリコン窒化膜の開口内壁にシ
リコン酸化膜スペーサを形成し、このシリコン酸化膜ス
ペーサをマスクとしてトレンチを形成し、前記シリコン
酸化膜スペーサを除去してトレンチ内壁に前記シリコン
窒化膜ライナを形成したことを特徴とする。 （２）本発明の半導体装置は、上記（１）項において、
前記ＭＯＳＦＥＴが、ＮＭＯＳＦＥＴまたはＰＭＯＳＦ
ＥＴであることを特徴とする。 （３）本発明の半導体装置は、シリコン基板に形成した
多数のＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴを、内壁に
シリコン窒化膜ライナを有するトレンチにより絶縁分離
したＳＴＩ構造の半導体装置において、前記シリコン基
板のＮＭＯＳＦＥＴが形成される領域および／またはＰ
ＭＯＳＦＥＴが形成される領域に、開口を有するシリコ
ン窒化膜をマスクとして、それぞれのＭＯＳＦＥＴのチ
ャネル領域と同一導電型でチャネル領域より高濃度の不
純物領域を形成し、前記シリコン窒化膜の開口内壁にシ
リコン酸化膜スペーサを形成し、このシリコン酸化膜ス
ペーサをマスクとしてトレンチを形成し、前記シリコン
酸化膜スペーサを除去してトレンチ内壁に前記シリコン
窒化膜ライナを形成したことを特徴とする。 （４）本発明の半導体装置は、上記（３）項において、
前記ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴによりＳＲＡ
Ｍを構成したことを特徴とする。 （５）本発明の半導体装置は、上記（１）項乃至（４）
項のうち１つにおいて、前記シリコン窒化膜ライナは、
膜厚が５ｎｍより厚く形成されていることを特徴とす
る。 （６）本発明の半導体装置の製造方法は、内壁にシリコ
ン窒化膜ライナを有するトレンチにより絶縁分離して、
多数のＭＯＳＦＥＴをシリコン基板に形成するＳＴＩ構
造の半導体装置の製造方法において、前記シリコン基板
のＭＯＳＦＥＴが形成される領域に、開口を有するシリ
コン窒化膜をマスクとして、ＭＯＳＦＥＴのチャネル領
域と同一導電型でチャネル領域より高濃度の不純物領域
を形成し、前記シリコン窒化膜の開口内壁にシリコン酸
化膜スペーサを形成し、このシリコン酸化膜スペーサを
マスクとしてトレンチを形成し、前記シリコン酸化膜ス
ペーサを除去してトレンチ内壁に前記シリコン窒化膜ラ
イナを形成することを特徴とする。 （７）本発明の半導体装置の製造方法は、内壁にシリコ
ン窒化膜ライナを有するトレンチにより絶縁分離して、
多数のＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴをシリコン
基板に形成するＳＴＩ構造の半導体装置の製造方法にお
いて、前記シリコン基板のＮＭＯＳＦＥＴが形成される
領域および／またはＰＭＯＳＦＥＴが形成される領域
に、開口を有するシリコン窒化膜をマスクとして、それ
ぞれのＭＯＳＦＥＴのチャネル領域と同一導電型でチャ
ネル領域より高濃度の不純物領域を形成し、前記シリコ
ン窒化膜の開口内壁にシリコン酸化膜スペーサを形成
し、このシリコン酸化膜スペーサをマスクとしてトレン
チを形成し、前記シリコン酸化膜スペーサを除去してト
レンチ内壁に前記シリコン窒化膜ライナを形成すること
を特徴とする。
置は、シリコン基板に形成した多数のＭＯＳＦＥＴを、
内壁にシリコン窒化膜ライナを有するトレンチにより絶
縁分離したＳＴＩ構造の半導体装置において、前記シリ
コン基板のＭＯＳＦＥＴが形成される領域に、開口を有
するシリコン窒化膜をマスクとして、ＭＯＳＦＥＴのチ
ャネル領域と同一導電型でチャネル領域より高濃度の不
純物領域を形成し、前記シリコン窒化膜の開口内壁にシ
リコン酸化膜スペーサを形成し、このシリコン酸化膜ス
ペーサをマスクとしてトレンチを形成し、前記シリコン
酸化膜スペーサを除去してトレンチ内壁に前記シリコン
窒化膜ライナを形成したことを特徴とする。 （２）本発明の半導体装置は、上記（１）項において、
前記ＭＯＳＦＥＴが、ＮＭＯＳＦＥＴまたはＰＭＯＳＦ
ＥＴであることを特徴とする。 （３）本発明の半導体装置は、シリコン基板に形成した
多数のＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴを、内壁に
シリコン窒化膜ライナを有するトレンチにより絶縁分離
したＳＴＩ構造の半導体装置において、前記シリコン基
板のＮＭＯＳＦＥＴが形成される領域および／またはＰ
ＭＯＳＦＥＴが形成される領域に、開口を有するシリコ
ン窒化膜をマスクとして、それぞれのＭＯＳＦＥＴのチ
ャネル領域と同一導電型でチャネル領域より高濃度の不
純物領域を形成し、前記シリコン窒化膜の開口内壁にシ
リコン酸化膜スペーサを形成し、このシリコン酸化膜ス
ペーサをマスクとしてトレンチを形成し、前記シリコン
酸化膜スペーサを除去してトレンチ内壁に前記シリコン
窒化膜ライナを形成したことを特徴とする。 （４）本発明の半導体装置は、上記（３）項において、
前記ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴによりＳＲＡ
Ｍを構成したことを特徴とする。 （５）本発明の半導体装置は、上記（１）項乃至（４）
項のうち１つにおいて、前記シリコン窒化膜ライナは、
膜厚が５ｎｍより厚く形成されていることを特徴とす
る。 （６）本発明の半導体装置の製造方法は、内壁にシリコ
ン窒化膜ライナを有するトレンチにより絶縁分離して、
多数のＭＯＳＦＥＴをシリコン基板に形成するＳＴＩ構
造の半導体装置の製造方法において、前記シリコン基板
のＭＯＳＦＥＴが形成される領域に、開口を有するシリ
コン窒化膜をマスクとして、ＭＯＳＦＥＴのチャネル領
域と同一導電型でチャネル領域より高濃度の不純物領域
を形成し、前記シリコン窒化膜の開口内壁にシリコン酸
化膜スペーサを形成し、このシリコン酸化膜スペーサを
マスクとしてトレンチを形成し、前記シリコン酸化膜ス
ペーサを除去してトレンチ内壁に前記シリコン窒化膜ラ
イナを形成することを特徴とする。 （７）本発明の半導体装置の製造方法は、内壁にシリコ
ン窒化膜ライナを有するトレンチにより絶縁分離して、
多数のＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴをシリコン
基板に形成するＳＴＩ構造の半導体装置の製造方法にお
いて、前記シリコン基板のＮＭＯＳＦＥＴが形成される
領域および／またはＰＭＯＳＦＥＴが形成される領域
に、開口を有するシリコン窒化膜をマスクとして、それ
ぞれのＭＯＳＦＥＴのチャネル領域と同一導電型でチャ
ネル領域より高濃度の不純物領域を形成し、前記シリコ
ン窒化膜の開口内壁にシリコン酸化膜スペーサを形成
し、このシリコン酸化膜スペーサをマスクとしてトレン
チを形成し、前記シリコン酸化膜スペーサを除去してト
レンチ内壁に前記シリコン窒化膜ライナを形成すること
を特徴とする。
【０００８】
【発明の実施の形態】以下に、本発明に基づき、一実施
例のシリコン窒化膜ライナを有するＳＴＩ構造を用いて
ＭＯＳＦＥＴを絶縁分離形成した半導体装置を図１を参
照して説明する。図１は、ＮＭＯＳＦＥＴのゲート幅方
向を表す断面を示し、図において、２１はＰ- 型シリコ
ン基板で、シリコン基板１の一主面側にトレンチ２２が
形成され、このトレンチ２２の内部にトレンチ分離領域
２４が形成されている。トレンチ分離領域２４は、トレ
ンチ２２の内壁に熱酸化膜２６およびその上にシリコン
窒化膜ライナ２８が形成され、これらが形成されたトレ
ンチ２２内に絶縁分離用シリコン酸化膜３０が埋め込ま
れて構成されている。トレンチ分離領域２４で分離され
たシリコン基板２１の表面層には、シリコン基板２１と
同一導電型でシリコン基板２１より濃度の高い不純物が
ドープされたチャネル領域３２が形成され、さらに、表
面層のゲート幅方向端にチャネル領域３２と同一導電型
でチャネル領域３２より濃度の高い不純物がチャネル領
域３２より深くドープされたＰ型不純物領域３３が形成
されている。Ｐ型不純物領域３３は、後述する製造工程
において、開口を有するシリコン窒化膜の開口内壁に形
成したシリコン酸化膜スペーサをマスクとしてシリコン
基板２１にトレンチ２２を形成し、シリコン酸化膜スペ
ーサを除去後にシリコン窒化膜ライナ２８をトレンチ２
２内部に形成する際、シリコン酸化膜スペーサを形成す
る前に、シリコン窒化膜をマスクとして形成される。チ
ャネル領域３２およびＰ型不純物領域３３上には、ゲー
ト酸化膜３４を介してポリシリコンと金属シリサイドと
の積層膜からなるゲート電極３６が形成されている。こ
のゲート電極３６は、ゲート幅方向にシリコン酸化膜３
０上まで延在している。尚、図面の垂直方向がゲート長
方向で、チャネル領域３２を挟んで、シリコン基板２１
の表面層に、図示しないソース拡散層とドレイン拡散層
が形成されている。
例のシリコン窒化膜ライナを有するＳＴＩ構造を用いて
ＭＯＳＦＥＴを絶縁分離形成した半導体装置を図１を参
照して説明する。図１は、ＮＭＯＳＦＥＴのゲート幅方
向を表す断面を示し、図において、２１はＰ- 型シリコ
ン基板で、シリコン基板１の一主面側にトレンチ２２が
形成され、このトレンチ２２の内部にトレンチ分離領域
２４が形成されている。トレンチ分離領域２４は、トレ
ンチ２２の内壁に熱酸化膜２６およびその上にシリコン
窒化膜ライナ２８が形成され、これらが形成されたトレ
ンチ２２内に絶縁分離用シリコン酸化膜３０が埋め込ま
れて構成されている。トレンチ分離領域２４で分離され
たシリコン基板２１の表面層には、シリコン基板２１と
同一導電型でシリコン基板２１より濃度の高い不純物が
ドープされたチャネル領域３２が形成され、さらに、表
面層のゲート幅方向端にチャネル領域３２と同一導電型
でチャネル領域３２より濃度の高い不純物がチャネル領
域３２より深くドープされたＰ型不純物領域３３が形成
されている。Ｐ型不純物領域３３は、後述する製造工程
において、開口を有するシリコン窒化膜の開口内壁に形
成したシリコン酸化膜スペーサをマスクとしてシリコン
基板２１にトレンチ２２を形成し、シリコン酸化膜スペ
ーサを除去後にシリコン窒化膜ライナ２８をトレンチ２
２内部に形成する際、シリコン酸化膜スペーサを形成す
る前に、シリコン窒化膜をマスクとして形成される。チ
ャネル領域３２およびＰ型不純物領域３３上には、ゲー
ト酸化膜３４を介してポリシリコンと金属シリサイドと
の積層膜からなるゲート電極３６が形成されている。こ
のゲート電極３６は、ゲート幅方向にシリコン酸化膜３
０上まで延在している。尚、図面の垂直方向がゲート長
方向で、チャネル領域３２を挟んで、シリコン基板２１
の表面層に、図示しないソース拡散層とドレイン拡散層
が形成されている。
【０００９】以上のように、シリコン酸化膜スペーサを
形成する前に、シリコン窒化膜をマスクとして、ＮＭＯ
ＳＦＥＴのゲート幅方向のチャネル領域端を挟む、チャ
ネル領域３２と同一導電型でチャネル領域より高濃度の
Ｐ型不純物領域３３を形成しているので、トレンチ２２
の内壁からゲート幅方向にシリコン酸化膜スペーサの膜
厚分だけの深さのＰ型不純物領域３３となり、シリコン
酸化膜スペーサの膜厚をゲート幅に対して薄く設計する
ことにより、トレンチ２２の内壁からゲート幅方向に浅
いＰ型不純物領域３３を有するＭＯＳＦＥＴを形成した
半導体装置を構成することができ、ゲート幅方向のチャ
ネル領域端での閾値電圧（Ｖｔｈ）の低下および製造バ
ラツキを防止できる。
形成する前に、シリコン窒化膜をマスクとして、ＮＭＯ
ＳＦＥＴのゲート幅方向のチャネル領域端を挟む、チャ
ネル領域３２と同一導電型でチャネル領域より高濃度の
Ｐ型不純物領域３３を形成しているので、トレンチ２２
の内壁からゲート幅方向にシリコン酸化膜スペーサの膜
厚分だけの深さのＰ型不純物領域３３となり、シリコン
酸化膜スペーサの膜厚をゲート幅に対して薄く設計する
ことにより、トレンチ２２の内壁からゲート幅方向に浅
いＰ型不純物領域３３を有するＭＯＳＦＥＴを形成した
半導体装置を構成することができ、ゲート幅方向のチャ
ネル領域端での閾値電圧（Ｖｔｈ）の低下および製造バ
ラツキを防止できる。
【００１０】次に上記構成の半導体装置の製造方法を図
２および図３を参照して説明する。
２および図３を参照して説明する。
【００１１】（ａ）第１工程は、この工程の完了後を図
２（ａ）に示すように、シリコン基板２１上に、熱酸化
法を用いて、パッド酸化膜として第１のシリコン酸化膜
３８を、例えば、厚さ５〜２０ｎｍの範囲で形成し、そ
の上に、ＣＶＤ法を用いて、パッド窒化膜としてシリコ
ン窒化膜４０を、例えば、厚さ１００〜３００ｎｍの範
囲で成長させる。次に、リソグラフィ技術を用いて、ト
レンチが形成される所定領域を中央位置として、この所
定領域より所定値だけ広くした開口部を有するレジスト
パターン４２を形成する。その後、ドライエッチング技
術を用いて、開口部のシリコン窒化膜４０および第１の
シリコン酸化膜３８を順次異方性エッチングにより除去
する。その後、シリコン基板２１上の開口部に、イオン
注入法によりホウ素をイオン注入し、Ｐ型不純物領域３
３を形成する。尚、メモリセルがＣＭＯＳ構造のＳＲＡ
Ｍのように、ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴを有
する半導体装置の場合は、レジストパターン４２を除去
した後に、ＰＭＯＳＦＥＴが形成される領域をレジスト
パターンでマスクをして、ＮＭＯＳＦＥＴが形成される
領域に上記イオン注入を行う。また、ＮＭＯＳＦＥＴに
Ｐ型不純物領域を形成すると同様に、ＰＭＯＳＦＥＴに
Ｎ型不純物領域を形成する場合は、上記イオン注入の
後、レジストパターンを除去した後に、ＮＭＯＳＦＥＴ
が形成される領域をレジストパターンでマスクして、Ｐ
ＭＯＳＦＥＴが形成される領域にＮ型不純物をイオン注
入する。
２（ａ）に示すように、シリコン基板２１上に、熱酸化
法を用いて、パッド酸化膜として第１のシリコン酸化膜
３８を、例えば、厚さ５〜２０ｎｍの範囲で形成し、そ
の上に、ＣＶＤ法を用いて、パッド窒化膜としてシリコ
ン窒化膜４０を、例えば、厚さ１００〜３００ｎｍの範
囲で成長させる。次に、リソグラフィ技術を用いて、ト
レンチが形成される所定領域を中央位置として、この所
定領域より所定値だけ広くした開口部を有するレジスト
パターン４２を形成する。その後、ドライエッチング技
術を用いて、開口部のシリコン窒化膜４０および第１の
シリコン酸化膜３８を順次異方性エッチングにより除去
する。その後、シリコン基板２１上の開口部に、イオン
注入法によりホウ素をイオン注入し、Ｐ型不純物領域３
３を形成する。尚、メモリセルがＣＭＯＳ構造のＳＲＡ
Ｍのように、ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴを有
する半導体装置の場合は、レジストパターン４２を除去
した後に、ＰＭＯＳＦＥＴが形成される領域をレジスト
パターンでマスクをして、ＮＭＯＳＦＥＴが形成される
領域に上記イオン注入を行う。また、ＮＭＯＳＦＥＴに
Ｐ型不純物領域を形成すると同様に、ＰＭＯＳＦＥＴに
Ｎ型不純物領域を形成する場合は、上記イオン注入の
後、レジストパターンを除去した後に、ＮＭＯＳＦＥＴ
が形成される領域をレジストパターンでマスクして、Ｐ
ＭＯＳＦＥＴが形成される領域にＮ型不純物をイオン注
入する。
【００１２】（ｂ）第２工程は、この工程の完了後を図
２（ｂ）に示すように、第１工程完了後、レジストパタ
ーン４２を除去した後に、全面に、ＣＶＤ法を用いて、
第２のシリコン酸化膜を所定膜厚で成長させる。次に、
ドライエッチング技術を用いて、第２のシリコン酸化膜
を異方性エッチングによりエッチバックして、シリコン
窒化膜４０および第１のシリコン酸化膜３８の開口部の
内壁に、第２のシリコン酸化膜をシリコン酸化膜スペー
サ４４として上記所定膜厚とほぼ同一膜厚で残留させ
る。第１工程におけるレジストパターン４２の開口部
は、この所定膜厚分をトレンチ２２が形成される所定領
域より広くしておく。このシリコン酸化膜スペーサ４４
の膜厚は、次のように設定される。先ず、シリコン窒化
膜４０の開口部を完全に埋設しない厚さに設定する必要
があり、例えば、開口部の最小幅が２００ｎｍとする
と、その半分である１００ｎｍより薄い膜厚に設定す
る。また、シリコン酸化膜スペーサ４４の膜厚は、厚く
するほど、トレンチ肩部でのシリコン窒化膜ライナ２８
の凹みに対して有利であるが、膜厚３０ｎｍと薄く設定
しても、シリコン窒化膜ライナ２８の膜厚をライナ機能
を確保できる５ｎｍ以上にしても、トレンチ肩部にシリ
コン窒化膜ライナの凹みは発生しない。また、Ｐ型不純
物領域３３のゲート幅方向の深さを深くすると、ＭＯＳ
ＦＥＴのゲート幅を確保できなくなるので、シリコン酸
化膜スペーサ４４の膜厚は、できるだけ薄く設定して、
Ｐ型不純物領域３３のゲート幅方向の深さを浅くする必
要がある。以上のことを考慮して、シリコン酸化膜スペ
ーサ４４の膜厚は、例えば、３０〜５０ｎｍの範囲とす
る。
２（ｂ）に示すように、第１工程完了後、レジストパタ
ーン４２を除去した後に、全面に、ＣＶＤ法を用いて、
第２のシリコン酸化膜を所定膜厚で成長させる。次に、
ドライエッチング技術を用いて、第２のシリコン酸化膜
を異方性エッチングによりエッチバックして、シリコン
窒化膜４０および第１のシリコン酸化膜３８の開口部の
内壁に、第２のシリコン酸化膜をシリコン酸化膜スペー
サ４４として上記所定膜厚とほぼ同一膜厚で残留させ
る。第１工程におけるレジストパターン４２の開口部
は、この所定膜厚分をトレンチ２２が形成される所定領
域より広くしておく。このシリコン酸化膜スペーサ４４
の膜厚は、次のように設定される。先ず、シリコン窒化
膜４０の開口部を完全に埋設しない厚さに設定する必要
があり、例えば、開口部の最小幅が２００ｎｍとする
と、その半分である１００ｎｍより薄い膜厚に設定す
る。また、シリコン酸化膜スペーサ４４の膜厚は、厚く
するほど、トレンチ肩部でのシリコン窒化膜ライナ２８
の凹みに対して有利であるが、膜厚３０ｎｍと薄く設定
しても、シリコン窒化膜ライナ２８の膜厚をライナ機能
を確保できる５ｎｍ以上にしても、トレンチ肩部にシリ
コン窒化膜ライナの凹みは発生しない。また、Ｐ型不純
物領域３３のゲート幅方向の深さを深くすると、ＭＯＳ
ＦＥＴのゲート幅を確保できなくなるので、シリコン酸
化膜スペーサ４４の膜厚は、できるだけ薄く設定して、
Ｐ型不純物領域３３のゲート幅方向の深さを浅くする必
要がある。以上のことを考慮して、シリコン酸化膜スペ
ーサ４４の膜厚は、例えば、３０〜５０ｎｍの範囲とす
る。
【００１３】（ｃ）第３工程は、この工程の完了後を図
２（ｃ）に示すように、第２工程完了後、シリコン窒化
膜４０およびシリコン酸化膜スペーサ４４をエッチング
マスクとして、ドライエッチング技術を用いて、シリコ
ン基板２１を異方性エッチングし、トレンチ２２を、例
えば、深さ２００〜５００ｎｍの範囲で形成する。尚、
トレンチ２２を形成する際、開口部のシリコン基板２１
上に異物や自然酸化膜が残っていると、トレンチにシリ
コン残りが発生し、これを防止するために、前処理とし
て、希弗酸溶液で処理した後、減圧ＩＰＡ方式により、
ウェーハを乾燥する。
２（ｃ）に示すように、第２工程完了後、シリコン窒化
膜４０およびシリコン酸化膜スペーサ４４をエッチング
マスクとして、ドライエッチング技術を用いて、シリコ
ン基板２１を異方性エッチングし、トレンチ２２を、例
えば、深さ２００〜５００ｎｍの範囲で形成する。尚、
トレンチ２２を形成する際、開口部のシリコン基板２１
上に異物や自然酸化膜が残っていると、トレンチにシリ
コン残りが発生し、これを防止するために、前処理とし
て、希弗酸溶液で処理した後、減圧ＩＰＡ方式により、
ウェーハを乾燥する。
【００１４】（ｄ）第４工程は、この工程の完了後を図
２（ｄ）に示すように、第３工程完了後、弗酸溶液を用
いて、シリコン酸化膜スペーサ４４を除去する。その
後、シリコン基板２１表面およびトレンチ２２の内壁
に、熱酸化法を用いて、トレンチ２２形成時の内壁表面
に生じたダメージを除去するための第３のシリコン酸化
膜（熱酸化膜）２６を、例えば、厚さ５〜１５ｎｍの範
囲で形成し、さらに、トレンチ２２の内壁を含んでシリ
コン基板２１全面に、ＣＶＤ法を用いて、シリコン窒化
膜ライナ２８を成長させる。ここで、シリコン窒化膜ラ
イナ２８の膜厚は、例えば、シリコン酸化膜スペーサ４
４の膜厚が３０〜５０ｎｍの範囲に設定した場合、ライ
ナ機能を確保できる５ｎｍより厚く設定することができ
る。
２（ｄ）に示すように、第３工程完了後、弗酸溶液を用
いて、シリコン酸化膜スペーサ４４を除去する。その
後、シリコン基板２１表面およびトレンチ２２の内壁
に、熱酸化法を用いて、トレンチ２２形成時の内壁表面
に生じたダメージを除去するための第３のシリコン酸化
膜（熱酸化膜）２６を、例えば、厚さ５〜１５ｎｍの範
囲で形成し、さらに、トレンチ２２の内壁を含んでシリ
コン基板２１全面に、ＣＶＤ法を用いて、シリコン窒化
膜ライナ２８を成長させる。ここで、シリコン窒化膜ラ
イナ２８の膜厚は、例えば、シリコン酸化膜スペーサ４
４の膜厚が３０〜５０ｎｍの範囲に設定した場合、ライ
ナ機能を確保できる５ｎｍより厚く設定することができ
る。
【００１５】（ｅ）第５工程は、この工程の完了後を図
３（ｅ）に示すように、第４工程完了後、シリコン窒化
膜ライナ２８上に、ＣＶＤ法を用いて、トレンチ２２を
完全に充填するように、第４のシリコン酸化膜（絶縁分
離用シリコン酸化膜）３０を成長させる。
３（ｅ）に示すように、第４工程完了後、シリコン窒化
膜ライナ２８上に、ＣＶＤ法を用いて、トレンチ２２を
完全に充填するように、第４のシリコン酸化膜（絶縁分
離用シリコン酸化膜）３０を成長させる。
【００１６】（ｆ）第６工程は、この工程の完了後を図
３（ｆ）に示すように、第５工程完了後、第４のシリコ
ン酸化膜３０の緻密化のためのアニーリング工程を経た
後、ＣＭＰ法またはエッチバック法等を用いて、シリコ
ン窒化膜ライナ２８またはシリコン窒化膜４０の表面が
露出するまで第４のシリコン酸化膜３０を除去する。
３（ｆ）に示すように、第５工程完了後、第４のシリコ
ン酸化膜３０の緻密化のためのアニーリング工程を経た
後、ＣＭＰ法またはエッチバック法等を用いて、シリコ
ン窒化膜ライナ２８またはシリコン窒化膜４０の表面が
露出するまで第４のシリコン酸化膜３０を除去する。
【００１７】（ｇ）第７工程は、この工程の完了後を図
３（ｇ）に示すように、第６工程完了後、熱燐酸溶液を
用いて、シリコン窒化膜４０を除去する。
３（ｇ）に示すように、第６工程完了後、熱燐酸溶液を
用いて、シリコン窒化膜４０を除去する。
【００１８】（ｈ）第８工程は、この工程の完了後を図
３（ｈ）に示すように、第７工程完了後、弗酸溶液を用
いて、第１のシリコン酸化膜３８およびシリコン基板２
１表面上に突出した第４のシリコン酸化膜３０を除去す
る。尚、シリコン窒化膜ライナ２８がシリコン基板２１
から突出する場合は、ほぼ面一になるまで、熱燐酸溶液
による除去を追加してもよい。
３（ｈ）に示すように、第７工程完了後、弗酸溶液を用
いて、第１のシリコン酸化膜３８およびシリコン基板２
１表面上に突出した第４のシリコン酸化膜３０を除去す
る。尚、シリコン窒化膜ライナ２８がシリコン基板２１
から突出する場合は、ほぼ面一になるまで、熱燐酸溶液
による除去を追加してもよい。
【００１９】第８工程完了後、通常の製造工程により、
チャネル領域３２、ゲート酸化膜３４、ゲート電極３
６、ソース拡散層およびドレイン拡散層が形成され、図
１に示す半導体装置となる。
チャネル領域３２、ゲート酸化膜３４、ゲート電極３
６、ソース拡散層およびドレイン拡散層が形成され、図
１に示す半導体装置となる。
【００２０】以上のように、シリコン窒化膜４０の開口
内壁にシリコン酸化膜スペーサ４４を形成する前に、シ
リコン窒化膜４０をマスクとしてシリコン基板２１にＰ
型不純物領域３３を形成しているので、Ｐ型不純物領域
３３はトレンチ２２の内壁からゲート幅方向にシリコン
酸化膜スペーサ４４の膜厚分だけの深さで形成され、シ
リコン酸化膜スペーサ４４の膜厚を例えば、３０〜５０
ｎｍの範囲で、ゲート幅に対して薄く設計することによ
り、Ｐ型不純物領域３３はトレンチ２２の内壁からゲー
ト幅方向に浅く形成することができ、ゲート幅方向のチ
ャネル領域端での閾値電圧（Ｖｔｈ）の低下および製造
バラツキを防止できる。また、シリコン窒化膜４０の開
口内壁をトレンチ２２の内壁からシリコン酸化膜スペー
サ４４の膜厚分だけ後退させて配置しているので、シリ
コン窒化膜ライナ２８は、トレンチ２２内およびシリコ
ン窒化膜４０上以外に、トレンチ２２とシリコン窒化膜
４０間のシリコン酸化膜スペーサ４４を除去したシリコ
ン基板２１上にも形成される。第５工程で、トレンチ２
２内にシリコン酸化膜３０を充填した後、第７工程で、
シリコン窒化膜４０を熱燐酸溶液で除去するとき、シリ
コン窒化膜４０の開口内壁のシリコン窒化膜ライナ２８
も同時に除去されるが、トレンチ肩部との間のシリコン
基板２１上に形成されたシリコン窒化膜ライナ２８は、
シリコン基板２１とシリコン酸化膜３０に挟まれている
ため、熱燐酸溶液がトレンチ肩部まで容易に浸透せず、
シリコン窒化膜ライナ２８はトレンチ２２の肩部まで除
去されず、シリコン窒化膜ライナ２８の凹みは発生しな
い。
内壁にシリコン酸化膜スペーサ４４を形成する前に、シ
リコン窒化膜４０をマスクとしてシリコン基板２１にＰ
型不純物領域３３を形成しているので、Ｐ型不純物領域
３３はトレンチ２２の内壁からゲート幅方向にシリコン
酸化膜スペーサ４４の膜厚分だけの深さで形成され、シ
リコン酸化膜スペーサ４４の膜厚を例えば、３０〜５０
ｎｍの範囲で、ゲート幅に対して薄く設計することによ
り、Ｐ型不純物領域３３はトレンチ２２の内壁からゲー
ト幅方向に浅く形成することができ、ゲート幅方向のチ
ャネル領域端での閾値電圧（Ｖｔｈ）の低下および製造
バラツキを防止できる。また、シリコン窒化膜４０の開
口内壁をトレンチ２２の内壁からシリコン酸化膜スペー
サ４４の膜厚分だけ後退させて配置しているので、シリ
コン窒化膜ライナ２８は、トレンチ２２内およびシリコ
ン窒化膜４０上以外に、トレンチ２２とシリコン窒化膜
４０間のシリコン酸化膜スペーサ４４を除去したシリコ
ン基板２１上にも形成される。第５工程で、トレンチ２
２内にシリコン酸化膜３０を充填した後、第７工程で、
シリコン窒化膜４０を熱燐酸溶液で除去するとき、シリ
コン窒化膜４０の開口内壁のシリコン窒化膜ライナ２８
も同時に除去されるが、トレンチ肩部との間のシリコン
基板２１上に形成されたシリコン窒化膜ライナ２８は、
シリコン基板２１とシリコン酸化膜３０に挟まれている
ため、熱燐酸溶液がトレンチ肩部まで容易に浸透せず、
シリコン窒化膜ライナ２８はトレンチ２２の肩部まで除
去されず、シリコン窒化膜ライナ２８の凹みは発生しな
い。
【００２１】尚、上記実施例において、トレンチ２２を
形成するとき、酸化膜スペーサ４４およびシリコン窒化
膜４０をマスクとしたが、トレンチ形成時のエッチング
でのシリコン基板に対するマスク性を高めるため、シリ
コン窒化膜４０の上にさらにマスク用シリコン酸化膜を
成長させて、酸化膜スペーサおよびマスク用シリコン酸
化膜をマスクとして、トレンチを形成してもよい。
形成するとき、酸化膜スペーサ４４およびシリコン窒化
膜４０をマスクとしたが、トレンチ形成時のエッチング
でのシリコン基板に対するマスク性を高めるため、シリ
コン窒化膜４０の上にさらにマスク用シリコン酸化膜を
成長させて、酸化膜スペーサおよびマスク用シリコン酸
化膜をマスクとして、トレンチを形成してもよい。
【００２２】
【発明の効果】本発明によれば、シリコン窒化膜の開口
内壁にシリコン酸化膜スペーサを形成する前に、シリコ
ン窒化膜をマスクとしてシリコン基板にＰ型不純物領域
を形成しているので、Ｐ型不純物領域のゲート幅方向の
深さはシリコン酸化膜スペーサの膜厚分だけであり、シ
リコン酸化膜スペーサの膜厚をゲート幅に対して薄く設
計することにより、Ｐ型不純物領域はトレンチの内壁か
らゲート幅方向に浅く形成することができ、ゲート幅方
向のチャネル領域端での閾値電圧（Ｖｔｈ）の低下およ
び製造バラツキを防止できる。
内壁にシリコン酸化膜スペーサを形成する前に、シリコ
ン窒化膜をマスクとしてシリコン基板にＰ型不純物領域
を形成しているので、Ｐ型不純物領域のゲート幅方向の
深さはシリコン酸化膜スペーサの膜厚分だけであり、シ
リコン酸化膜スペーサの膜厚をゲート幅に対して薄く設
計することにより、Ｐ型不純物領域はトレンチの内壁か
らゲート幅方向に浅く形成することができ、ゲート幅方
向のチャネル領域端での閾値電圧（Ｖｔｈ）の低下およ
び製造バラツキを防止できる。
【図１】 本発明の一実施例に係る半導体装置の要部断
面図。
面図。
【図２】 図１の半導体装置の製造方法を工程順に示す
要部断面図。
要部断面図。
【図３】 図２に続く図１の半導体装置の製造方法を工
程順に示す要部断面図。
程順に示す要部断面図。
【図４】 従来の半導体装置の要部断面図。
２１ シリコン基板 ２２ トレンチ ２４ トレンチ分離領域 ２６ 熱酸化膜（第２のシリコン酸化膜） ２８ シリコン窒化膜ライナ ３０ 絶縁分離用シリコン酸化膜（第３のシリコン酸化
膜） ３２ Ｐ型不純物領域 ３４ ゲート酸化膜 ３６ ゲート電極 ３８ 第１のシリコン酸化膜（パッド酸化膜） ４０ シリコン窒化膜（パッド窒化膜） ４２ レジストパターン ４４ シリコン酸化膜スペーサ
膜） ３２ Ｐ型不純物領域 ３４ ゲート酸化膜 ３６ ゲート電極 ３８ 第１のシリコン酸化膜（パッド酸化膜） ４０ シリコン窒化膜（パッド窒化膜） ４２ レジストパターン ４４ シリコン酸化膜スペーサ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F032 AA34 AA44 AA45 AA46 AA70 BA05 CA17 DA02 DA23 DA24 DA25 DA74 5F040 DA06 DC01 EE05 EK05 FC10 FC21 5F048 AB01 AC01 AC03 BA01 BD04 BG14 5F083 BS02 BS06 BS14 BS18 BS27 NA01
Claims (17)
- 【請求項１】シリコン基板に形成した多数のＭＯＳＦＥ
Ｔを、内壁にシリコン窒化膜ライナを有するトレンチに
より絶縁分離したＳＴＩ構造の半導体装置において、 前記シリコン基板のＭＯＳＦＥＴが形成される領域に、
開口を有するシリコン窒化膜をマスクとして、ＭＯＳＦ
ＥＴのチャネル領域と同一導電型でチャネル領域より高
濃度の不純物領域を形成し、前記シリコン窒化膜の開口
内壁にシリコン酸化膜スペーサを形成し、このシリコン
酸化膜スペーサをマスクとしてトレンチを形成し、前記
シリコン酸化膜スペーサを除去してトレンチ内壁に前記
シリコン窒化膜ライナを形成したことを特徴とする半導
体装置。 - 【請求項２】前記ＭＯＳＦＥＴが、ＮＭＯＳＦＥＴまた
はＰＭＯＳＦＥＴであることを特徴とする請求項１記載
の半導体装置。 - 【請求項３】シリコン基板に形成した多数のＮＭＯＳＦ
ＥＴおよびＰＭＯＳＦＥＴを、内壁にシリコン窒化膜ラ
イナを有するトレンチにより絶縁分離したＳＴＩ構造の
半導体装置において、 前記シリコン基板のＮＭＯＳＦＥＴが形成される領域お
よび／またはＰＭＯＳＦＥＴが形成される領域に、開口
を有するシリコン窒化膜をマスクとして、それぞれのＭ
ＯＳＦＥＴのチャネル領域と同一導電型でチャネル領域
より高濃度の不純物領域を形成し、前記シリコン窒化膜
の開口内壁にシリコン酸化膜スペーサを形成し、このシ
リコン酸化膜スペーサをマスクとしてトレンチを形成
し、前記シリコン酸化膜スペーサを除去してトレンチ内
壁に前記シリコン窒化膜ライナを形成したことを特徴と
する半導体装置。 - 【請求項４】前記ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴ
によりＳＲＡＭを構成したことを特徴とする請求項３に
記載の半導体装置。 - 【請求項５】前記シリコン窒化膜ライナは、膜厚が５ｎ
ｍより厚く形成されていることを特徴とする請求項１乃
至請求項４記載の半導体装置。 - 【請求項６】内壁にシリコン窒化膜ライナを有するトレ
ンチにより絶縁分離して、多数のＭＯＳＦＥＴをシリコ
ン基板に形成するＳＴＩ構造の半導体装置の製造方法に
おいて、 前記シリコン基板のＭＯＳＦＥＴが形成される領域に、
開口を有するシリコン窒化膜をマスクとして、ＭＯＳＦ
ＥＴのチャネル領域と同一導電型でチャネル領域より高
濃度の不純物領域を形成し、前記シリコン窒化膜の開口
内壁にシリコン酸化膜スペーサを形成し、このシリコン
酸化膜スペーサをマスクとしてトレンチを形成し、前記
シリコン酸化膜スペーサを除去してトレンチ内壁に前記
シリコン窒化膜ライナを形成することを特徴とする半導
体装置の製造方法。 - 【請求項７】前記ＭＯＳＦＥＴが、ＮＭＯＳＦＥＴまた
はＰＭＯＳＦＥＴであることを特徴とする請求項６記載
の半導体装置の製造方法。 - 【請求項８】内壁にシリコン窒化膜ライナを有するトレ
ンチにより絶縁分離して、多数のＮＭＯＳＦＥＴおよび
ＰＭＯＳＦＥＴをシリコン基板に形成するＳＴＩ構造の
半導体装置の製造方法において、 前記シリコン基板のＮＭＯＳＦＥＴが形成される領域お
よび／またはＰＭＯＳＦＥＴが形成される領域に、開口
を有するシリコン窒化膜をマスクとして、それぞれのＭ
ＯＳＦＥＴのチャネル領域と同一導電型でチャネル領域
より高濃度の不純物領域を形成し、前記シリコン窒化膜
の開口内壁にシリコン酸化膜スペーサを形成し、このシ
リコン酸化膜スペーサをマスクとしてトレンチを形成
し、前記シリコン酸化膜スペーサを除去してトレンチ内
壁に前記シリコン窒化膜ライナを形成することを特徴と
する半導体装置の製造方法。 - 【請求項９】前記ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴ
によりＳＲＡＭを構成したことを特徴とする請求項８に
記載の半導体装置の製造方法。 - 【請求項１０】前記シリコン窒化膜ライナは、膜厚が５
ｎｍより厚く形成されることを特徴とする請求項６乃至
請求項９のうち１つに記載の半導体装置の製造方法。 - 【請求項１１】前記シリコン酸化膜スペーサは、膜厚が
３０〜５０ｎｍの範囲で形成されることを特徴とする請
求項６乃至請求項９のうち１つに記載の半導体装置の製
造方法。 - 【請求項１２】シリコン窒化膜ライナを有するＳＴＩ構
造を用いてＭＯＳＦＥＴを絶縁分離形成する半導体装置
の製造方法において、 開口を有するシリコン窒化膜をシリコン基板上に形成す
る工程と、 前記シリコン窒化膜をマスクとして前記ＭＯＳＦＥＴが
形成されるシリコン基板の領域に前記ＭＯＳＦＥＴのチ
ャネル領域と同一導電型でチャネル領域より高濃度の不
純物領域を形成する工程と、 前記シリコン窒化膜の開口内壁にシリコン酸化膜スペー
サを形成する工程と、 前記シリコン酸化膜スペーサをマスクとしてトレンチを
形成する工程と、 前記トレンチを形成した後、前記シリコン酸化膜スペー
サを除去する工程と、 前記シリコン酸化膜スペーサを除去した後、前記トレン
チの内壁に熱酸化膜を形成する工程と、 前記熱酸化膜を形成した後、前記トレンチの内壁を含む
シリコン基板上全面にシリコン窒化膜ライナを形成する
工程と、 前記シリコン窒化膜ライナ上に前記トレンチが完全に埋
まるようにシリコン酸化膜を形成する工程と、 前記シリコン窒化膜を熱燐酸溶液で除去する工程とを含
む半導体装置の製造方法。 - 【請求項１３】前記シリコン酸化膜スペーサは、前記不
純物領域を形成後、シリコン基板上全面に前記シリコン
酸化膜スペーサのためのシリコン酸化膜を形成し、この
シリコン酸化膜を異方性エッチングによりエッチバック
して形成することを特徴とする請求項１２記載の半導体
装置の製造方法。 - 【請求項１４】前記シリコン窒化膜ライナは、膜厚が５
ｎｍより厚く形成されることを特徴とする請求項１２記
載の半導体装置の製造方法。 - 【請求項１５】シリコン窒化膜ライナを有するＳＴＩ構
造を用いてＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴを絶縁
分離形成する半導体装置の製造方法において、 開口を有するシリコン窒化膜をシリコン基板上に形成す
る工程と、 前記シリコン窒化膜をマスクとして前記ＮＭＯＳＦＥＴ
が形成されるシリコン基板の領域および／またはＰＭＯ
ＳＦＥＴが形成されるシリコン基板の領域にそれぞれの
ＭＯＳＦＥＴのチャネル領域と同一導電型でチャネル領
域より高濃度の不純物領域を形成する工程と、 前記シリコン窒化膜の開口内壁にシリコン酸化膜スペー
サを形成する工程と、 前記シリコン酸化膜スペーサをマスクとしてトレンチを
形成する工程と、 前記トレンチを形成した後、前記シリコン酸化膜スペー
サを除去する工程と、 前記シリコン酸化膜スペーサを除去した後、前記トレン
チの内壁に熱酸化膜を形成する工程と、 前記熱酸化膜を形成した後、前記トレンチの内壁を含む
シリコン基板上全面にシリコン窒化膜ライナを形成する
工程と、 前記シリコン窒化膜ライナ上に前記トレンチが完全に埋
まるようにシリコン酸化膜を形成する工程と、 前記シリコン窒化膜を熱燐酸溶液で除去する工程とを含
む半導体装置の製造方法。 - 【請求項１６】前記不純物領域を形成する工程におい
て、前記ＰＭＯＳＦＥＴが形成される領域にレジストパ
ターンでマスクをして、前記ＮＭＯＳＦＥＴにのみ前記
不純物領域を形成することを特徴とする請求項１５記載
の半導体装置の製造方法。 - 【請求項１７】前記不純物領域を形成する工程におい
て、前記ＮＭＯＳＦＥＴに前記不純物領域を形成すると
き、前記ＰＭＯＳＦＥＴが形成される領域をレジストパ
ターンでマスクをし、前記ＰＭＯＳＦＥＴに前記不純物
領域を形成するとき、前記ＮＭＯＳＦＥＴが形成される
領域をレジストパターンでマスクして、前記ＮＭＯＳＦ
ＥＴにＰ型および前記ＰＭＯＳＦＥＴにＮ型の前記不純
物領域を形成することを特徴とする請求項１５記載の半
導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000256591A JP2002076287A (ja) | 2000-08-28 | 2000-08-28 | 半導体装置およびその製造方法 |
| US09/939,458 US20020031890A1 (en) | 2000-08-28 | 2001-08-24 | Semiconductor device of STI structure and method of fabricating MOS transistors having consistent threshold voltages |
| KR10-2001-0051689A KR100420534B1 (ko) | 2000-08-28 | 2001-08-27 | 얕은 트렌치 분리 구조의 반도체 장치와 일관된 임계전압을 갖는 모스 트랜지스터 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000256591A JP2002076287A (ja) | 2000-08-28 | 2000-08-28 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002076287A true JP2002076287A (ja) | 2002-03-15 |
Family
ID=18745177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000256591A Pending JP2002076287A (ja) | 2000-08-28 | 2000-08-28 | 半導体装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20020031890A1 (ja) |
| JP (1) | JP2002076287A (ja) |
| KR (1) | KR100420534B1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006049413A (ja) * | 2004-08-02 | 2006-02-16 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| KR100804155B1 (ko) | 2006-06-29 | 2008-02-19 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| CN109216257A (zh) * | 2017-07-03 | 2019-01-15 | 无锡华润上华科技有限公司 | Ldmos的隔离结构的制造方法 |
| JP2020068369A (ja) * | 2018-10-18 | 2020-04-30 | キヤノン株式会社 | 半導体装置、半導体メモリ、光電変換装置、移動体、光電変換装置の製造方法、および半導体メモリの製造方法 |
| CN116053195A (zh) * | 2023-03-27 | 2023-05-02 | 合肥晶合集成电路股份有限公司 | 浅沟槽隔离结构的形成方法 |
Families Citing this family (44)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002289683A (ja) * | 2001-03-28 | 2002-10-04 | Nec Corp | トレンチ分離構造の形成方法および半導体装置 |
| JP2003179157A (ja) * | 2001-12-10 | 2003-06-27 | Nec Corp | Ｍｏｓ型半導体装置 |
| US6562697B1 (en) * | 2002-03-07 | 2003-05-13 | Samsung Electronics Co., Ltd. | Methods of implanting ions into different active areas to provide active areas having increased ion concentrations adjacent to isolation structures |
| KR100480896B1 (ko) * | 2002-12-09 | 2005-04-07 | 매그나칩 반도체 유한회사 | 반도체소자의 소자분리막 형성방법 |
| KR100480897B1 (ko) * | 2002-12-09 | 2005-04-07 | 매그나칩 반도체 유한회사 | 반도체소자의 소자분리막 형성방법 |
| US6900502B2 (en) * | 2003-04-03 | 2005-05-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strained channel on insulator device |
| US6882025B2 (en) * | 2003-04-25 | 2005-04-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strained-channel transistor and methods of manufacture |
| US6867433B2 (en) | 2003-04-30 | 2005-03-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor-on-insulator chip incorporating strained-channel partially-depleted, fully-depleted, and multiple-gate transistors |
| US20050012087A1 (en) * | 2003-07-15 | 2005-01-20 | Yi-Ming Sheu | Self-aligned MOSFET having an oxide region below the channel |
| US6940705B2 (en) * | 2003-07-25 | 2005-09-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Capacitor with enhanced performance and method of manufacture |
| US6936881B2 (en) * | 2003-07-25 | 2005-08-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Capacitor that includes high permittivity capacitor dielectric |
| US7078742B2 (en) * | 2003-07-25 | 2006-07-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Strained-channel semiconductor structure and method of fabricating the same |
| US7101742B2 (en) * | 2003-08-12 | 2006-09-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strained channel complementary field-effect transistors and methods of manufacture |
| US20050035369A1 (en) * | 2003-08-15 | 2005-02-17 | Chun-Chieh Lin | Structure and method of forming integrated circuits utilizing strained channel transistors |
| US7112495B2 (en) * | 2003-08-15 | 2006-09-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure and method of a strained channel transistor and a second semiconductor component in an integrated circuit |
| US20050035410A1 (en) * | 2003-08-15 | 2005-02-17 | Yee-Chia Yeo | Semiconductor diode with reduced leakage |
| US6974755B2 (en) * | 2003-08-15 | 2005-12-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Isolation structure with nitrogen-containing liner and methods of manufacture |
| US7071052B2 (en) * | 2003-08-18 | 2006-07-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Resistor with reduced leakage |
| US7888201B2 (en) | 2003-11-04 | 2011-02-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor-on-insulator SRAM configured using partially-depleted and fully-depleted transistors |
| US20050186722A1 (en) * | 2004-02-25 | 2005-08-25 | Kuan-Lun Cheng | Method and structure for CMOS device with stress relaxed by ion implantation of carbon or oxygen containing ions |
| US20050266632A1 (en) * | 2004-05-26 | 2005-12-01 | Yun-Hsiu Chen | Integrated circuit with strained and non-strained transistors, and method of forming thereof |
| WO2006085245A1 (en) * | 2005-02-11 | 2006-08-17 | Nxp B.V. | Method of forming sti regions in electronic devices |
| CN100382236C (zh) * | 2005-04-18 | 2008-04-16 | 力晶半导体股份有限公司 | 防止击穿的半导体元件的制造方法 |
| US7396728B2 (en) * | 2005-06-29 | 2008-07-08 | Texas Instruments Incorporated | Methods of improving drive currents by employing strain inducing STI liners |
| US8501632B2 (en) * | 2005-12-20 | 2013-08-06 | Infineon Technologies Ag | Methods of fabricating isolation regions of semiconductor devices and structures thereof |
| KR100729911B1 (ko) * | 2006-01-02 | 2007-06-18 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| US8936995B2 (en) * | 2006-03-01 | 2015-01-20 | Infineon Technologies Ag | Methods of fabricating isolation regions of semiconductor devices and structures thereof |
| US8558278B2 (en) * | 2007-01-16 | 2013-10-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strained transistor with optimized drive current and method of forming |
| US7943961B2 (en) * | 2008-03-13 | 2011-05-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strain bars in stressed layers of MOS devices |
| JP2009224543A (ja) * | 2008-03-17 | 2009-10-01 | Sony Corp | 半導体装置の製造方法 |
| US7808051B2 (en) * | 2008-09-29 | 2010-10-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Standard cell without OD space effect in Y-direction |
| US8637916B2 (en) * | 2010-04-12 | 2014-01-28 | United Microelectronics Corp. | Semiconductor device with mini SONOS cell |
| CN102376621A (zh) * | 2010-08-09 | 2012-03-14 | 中芯国际集成电路制造(上海)有限公司 | 浅槽隔离结构的制作方法 |
| CN102969266A (zh) * | 2011-08-31 | 2013-03-13 | 上海华力微电子有限公司 | 浅沟槽隔离结构制造方法 |
| KR101979637B1 (ko) * | 2012-11-26 | 2019-08-28 | 삼성전자주식회사 | 반도체 소자 |
| KR20130062969A (ko) * | 2013-05-24 | 2013-06-13 | 한국전자통신연구원 | 웨이퍼 본딩을 사용한 수직 공진형 표면 방출 레이저 구조 및 제작 방법 |
| US9419134B2 (en) | 2014-01-13 | 2016-08-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strain enhancement for FinFETs |
| US10056293B2 (en) * | 2014-07-18 | 2018-08-21 | International Business Machines Corporation | Techniques for creating a local interconnect using a SOI wafer |
| US9847363B2 (en) | 2015-10-20 | 2017-12-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device with a radiation sensing region and method for forming the same |
| DE102016106967A1 (de) * | 2016-04-15 | 2017-10-19 | Infineon Technologies Ag | Halbleiterbauelemente und ein Verfahren zum Bilden eines Halbleiterbauelements |
| US11088022B2 (en) | 2018-09-27 | 2021-08-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Different isolation liners for different type FinFETs and associated isolation feature fabrication |
| FR3091007B1 (fr) | 2018-12-21 | 2021-03-05 | St Microelectronics Crolles 2 Sas | Fabrication de cavités |
| CN110112130B (zh) * | 2019-04-30 | 2024-02-09 | 苏州固锝电子股份有限公司 | 一种新型四颗二极管集成芯片的制造工艺 |
| CN116525614B (zh) * | 2023-06-26 | 2023-10-13 | 合肥晶合集成电路股份有限公司 | 一种半导体器件及其制作方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW406350B (en) * | 1998-12-07 | 2000-09-21 | United Microelectronics Corp | Method for manufacturing the shallow trench isolation area |
| US6255152B1 (en) * | 1999-10-01 | 2001-07-03 | United Microelectronics Corp. | Method of fabricating CMOS using Si-B layer to form source/drain extension junction |
-
2000
- 2000-08-28 JP JP2000256591A patent/JP2002076287A/ja active Pending
-
2001
- 2001-08-24 US US09/939,458 patent/US20020031890A1/en not_active Abandoned
- 2001-08-27 KR KR10-2001-0051689A patent/KR100420534B1/ko not_active IP Right Cessation
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006049413A (ja) * | 2004-08-02 | 2006-02-16 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| KR100804155B1 (ko) | 2006-06-29 | 2008-02-19 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| CN109216257A (zh) * | 2017-07-03 | 2019-01-15 | 无锡华润上华科技有限公司 | Ldmos的隔离结构的制造方法 |
| CN109216257B (zh) * | 2017-07-03 | 2020-12-15 | 无锡华润上华科技有限公司 | Ldmos的隔离结构的制造方法 |
| US11127840B2 (en) | 2017-07-03 | 2021-09-21 | Csmc Technologies Fab2 Co., Ltd. | Method for manufacturing isolation structure for LDMOS |
| JP2020068369A (ja) * | 2018-10-18 | 2020-04-30 | キヤノン株式会社 | 半導体装置、半導体メモリ、光電変換装置、移動体、光電変換装置の製造方法、および半導体メモリの製造方法 |
| CN116053195A (zh) * | 2023-03-27 | 2023-05-02 | 合肥晶合集成电路股份有限公司 | 浅沟槽隔离结构的形成方法 |
| CN116053195B (zh) * | 2023-03-27 | 2023-06-30 | 合肥晶合集成电路股份有限公司 | 浅沟槽隔离结构的形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100420534B1 (ko) | 2004-03-02 |
| KR20020018015A (ko) | 2002-03-07 |
| US20020031890A1 (en) | 2002-03-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2002076287A (ja) | 半導体装置およびその製造方法 | |
| US6518623B1 (en) | Semiconductor device having a buried-channel MOS structure | |
| CN100527421C (zh) | 应用自对准双应力层的cmos结构和方法 | |
| JP5605134B2 (ja) | 半導体装置及びその製造方法 | |
| JP4305610B2 (ja) | 半導体素子の製造方法 | |
| TW201605045A (zh) | 半導體器件以及其製造方法 | |
| JP2001119020A (ja) | 半導体装置およびその製造方法 | |
| KR20020085067A (ko) | 씨모스형 반도체 장치 형성 방법 | |
| JP2005019892A (ja) | 半導体装置及びその製造方法 | |
| JP5060002B2 (ja) | 半導体装置の製造方法 | |
| JP2007201337A (ja) | 半導体装置及びその製造方法 | |
| JP2906460B2 (ja) | 相補型ｍｏｓ半導体装置の製造方法 | |
| KR101044385B1 (ko) | 반도체 소자의 제조방법 | |
| JP2845186B2 (ja) | 半導体装置とその製造方法 | |
| JP2001007323A (ja) | 半導体装置の製造方法 | |
| JP2003031679A (ja) | 半導体装置の製造方法 | |
| JP2004186359A (ja) | 半導体集積回路装置およびその製造方法 | |
| US6740572B2 (en) | Method for fabricating CMOS transistor of a semiconductor device | |
| JPH0355850A (ja) | 半導体装置の製造方法 | |
| JP2008235567A (ja) | 半導体装置の製造方法および半導体装置 | |
| JP2000124327A (ja) | 半導体装置及びその製造方法 | |
| KR100503745B1 (ko) | 반도체 소자의 제조방법 | |
| JP2748854B2 (ja) | 半導体装置の製造方法 | |
| JPH11265953A (ja) | 半導体装置の製造方法 | |
| JP2002076137A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050118 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050510 |