JP2002076137A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 素子分離幅が縮小され、かつ信頼性の高いＣ
ＭＯＳデバイスなどの半導体装置及びその製造方法を提
供する。 【解決手段】 ＮＭＯＳ形成領域Ｒnmのみを覆う第１の
レジストマスクを用いてＮ型不純物のイオン注入を行な
って、Ｎ型ウェル拡散層８を形成した後、ＰＭＯＳ形成
領域Ｒpmのみを覆う第２のレジストマスク９を用いて、
Ｐ型不純物のイオン注入を行なって、Ｐ型ウェル拡散層
１１を形成する。第２のレジストマスク９の寸法を小さ
くしていることから、体積の収縮に起因する第２のレジ
ストマスク９の変形はほとんど生じない。したがって、
素子分離用酸化膜２のうちＮＭＯＳ形成領域ＲnmとＰＭ
ＯＳ形成領域Ｒpmとの間に位置する部分には、Ｎ／Ｐ型
ウェル拡散層１２がほとんど形成されず、素子分離幅が
小さく分離機能の高いＣＭＯＳデバイスが得られる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＭＯＳ型トラン
ジスタ素子を有する半導体装置及びその製造方法に係
り、特にＣＭＯＳ型トランジスタを形成する各ウェル拡
散層の構造及びその製造方法に関するものである。

【０００２】

【従来の技術】近年、ＬＳＩの微細化が進み、ＣＭＯＳ
デバイスを形成するためのＮ型ウェル拡散層とＰ型ウェ
ル拡散層と間の素子分離用絶縁膜の幅（以下、「ウェル
間分離幅」という）を縮小化する提案が数多くみられ
る。そこで、従来、提案されているＣＭＯＳ型半導体装
置及びその製造方法の一例について、図１５〜図２０を
参照しながら説明する。

【０００３】まず、図１５に示す工程で、熱酸化法によ
り、シリコン単結晶からなるＰ型シリコン基板１０１の
上に、厚みが約２０ｎｍのパッド酸化膜１０５を形成す
る。その後、減圧ＣＶＤ法により、パッド酸化膜１０５
の上に厚みが約１００ｎｍの保護窒化膜を形成した後、
トレンチを形成しようとする領域が開口されたレジスト
マスクを形成し、このレジストマスクを用いたドライエ
ッチングにより、保護窒化膜及びパッド酸化膜１０５の
うち，レジストマスクの開口部に位置する各部分を除去
し、続いて、Ｐ型シリコン基板１０１のうちレジストマ
スクの開口部に位置する部分の上部を除去して、深さ約
４００ｎｍのトレンチを形成する。次に、熱酸化法によ
り、シリコン基板１０１のトレンチ内に露出している表
面上に厚み約２０ｎｍの保護酸化膜を形成した後、ＣＶ
Ｄ法により、基板上に厚み約８００ｎｍのシリコン酸化
膜を堆積する。次に、ＣＭＰ法により、シリコン酸化膜
を保護窒化膜の表面が露出するまで除去して、シリコン
酸化膜をトレンチ内に埋め込んでなる素子分離用酸化膜
１０４を形成する。その後、熱燐酸を用いたエッチング
により、保護窒化膜を選択的に除去する。このとき、図
１５に示すように、ＰＭＯＳＦＥＴが形成されるＰＭＯ
Ｓ形成領域Ｒpmと、ＮＭＯＳＦＥＴが形成されるＮＭＯ
Ｓ形成領域Ｒnmとが素子分離用酸化膜１０４により互い
に区画された状態となる。

【０００４】次に、図１６（ａ），（ｂ）に示す工程
で、基板上に燐注入用の厚みが約３μｍのレジスト膜を
塗布した後、フォトリソグラフィーにより、ＰＭＯＳ形
成領域Ｒpmの直上位置にイオン注入窓１３２が開口され
たレジストマスク１３１を形成する。次に、レジストマ
スク１３１の上方から燐イオン（Ｐ⁺ ）を注入エネルギ
ー，ドーズ量を変えて３回に分けて注入して、Ｐ型シリ
コン基板１０１内のＰＭＯＳ形成領域Ｒpmに、素子分離
用酸化膜１０４よりも深いＮ型ウェル拡散層１０８を形
成する。

【０００５】次に、図１７（ａ），（ｂ）に示す工程
で、燐注入用のレジストマスク１３１を除去した後、フ
ォトリソグラフィーにより、基板上にボロン注入用の厚
みが約３μｍのレジスト膜を塗布し、さらに、フォトリ
ソグラフィーにより、ＮＭＯＳ形成領域Ｒnmの直上とな
る位置に、イオン注入窓１３４が開口されたレジストマ
スク１３３を形成する。次に、レジストマスク１３３の
上方から、ボロンイオン（Ｂ⁺ ）を注入エネルギー，ド
ーズ量を変えて３回に分けて注入して、Ｐ型シリコン基
板１０１内のＮＭＯＳ形成領域Ｒnmに、素子分離用酸化
膜１０４よりも深いＰ型ウェル拡散層１１１を形成す
る。このとき、Ｎ型ウェル拡散層１０８とＰ型ウェル拡
散層１１１の境界領域には、Ｎ／Ｐ型ウェル拡散層１１
２が形成される。その後、レジストマスク１３３を除去
した後、熱処理を施して、各ウェル拡散層中の不純物を
活性化させる。

【０００６】次に、図１８に示す工程で、レジストマス
ク１３３を除去した後、フッ酸によるウェットエッチン
グによりパッド酸化膜１０５を除去し、さらに、ドライ
熱酸化法により、基板上に厚み約４ｎｍのゲート酸化膜
１１３を形成する。次に、ＣＶＤ法により、基板上に厚
み約３００ｎｍの多結晶シリコン膜を堆積した後、イオ
ン注入法により、多結晶シリコン膜のＮＭＯＳ形成領域
Ｒnm上に位置する部分には燐を、ＰＭＯＳ形成領域Ｒpm
上に位置する部分にはボロンを、それぞれ個別に形成し
たレジストマスクを用いて注入する。さらに、ゲートパ
ターニング用レジストマスクを用いたドライエッチング
により、多結晶シリコン膜をパターニングして、ゲート
電極１１４を形成する。

【０００７】次に、図１９に示す工程で、ＮＭＯＳ形成
領域Ｒnm，ＰＭＯＳ形成領域Ｒpmを開口したレジストマ
スクの形成と、レジストマスク及びゲート電極１１４を
マスクとして用いた低濃度のＮ型，Ｐ型不純物のイオン
注入とを個別に行なう。つまり、Ｐ型ウェル拡散層１１
１，Ｎ型ウェル拡散層１０８のうちゲート電極１１４の
両側方に位置する領域内に低濃度の砒素イオン（Ａｓ+
），フッ化ボロンイオン（ＢＦ₂+）をそれぞれ注入
し、ＮＭＯＳトランジスタ，ＰＭＯＳトランジスタのＬ
ＤＤ領域をそれぞれ形成する。さらに、ＣＶＤ法によ
り、厚みが約１００ｎｍのシリコン酸化膜を堆積した
後、ドライエッチングによるエッチバックを行なって、
ゲート電極１１４の側面上にサイドウォール１１５を形
成する。次に、ＮＭＯＳ形成領域Ｒnm，ＰＭＯＳ形成領
域Ｒpmを開口したレジストマスクの形成と、レジストマ
スク，ゲート電極１１４及びサイドウォール１１５をマ
スクとして用いた高濃度のＮ型，Ｐ型不純物のイオン注
入とを個別に行なう。つまり、Ｐ型ウェル拡散層１１
１，Ｎ型ウェル拡散層１０８のうちゲート電極１１４及
びサイドウォール１１５の両側方に位置する領域内に高
濃度の砒素イオン（Ａｓ+ ），フッ化ボロンイオン（Ｂ
Ｆ₂+）をそれぞれ注入し、ＮＭＯＳトランジスタ，ＰＭ
ＯＳトランジスタのＮ+ ソース・ドレイン領域１１６，
Ｐ+ ソース・ドレイン領域１１７をそれぞれ形成する。
なお、図１９においては、見やすくするためにＬＤＤ領
域はＮ+ ソース・ドレイン領域１１６，Ｐ+ ソース・ド
レイン領域１１７と一体化して表示されている。その
後、急速熱処理により、各領域中に導入された不純物を
活性化する。次に、サリサイドプロセスを行なって、ゲ
ート電極１１４の上面と、Ｎ+ ソース・ドレイン領域１
１６，Ｐ+ ソース・ドレイン領域１１７の表面とに選択
的にＣｏシリサイド膜１１８を形成する。

【０００８】次に、図２０に示す工程で、ＣＶＤ法によ
り、基板上に厚みが約１０００ｎｍの層間絶縁膜１１９
を形成した後、ドライエッチングにより、層間絶縁膜１
１９に各ソース・ドレイン領域１１６，１１７上のＣｏ
シリサイド膜１１８に到達するコンタクトホールを形成
する。そして、ＣＶＤ法により、コンタクトホール内に
タングステンを埋め込んで、コンタクトプラグ１２０を
形成する。図２０には示されていないが、その後、層間
絶縁膜１１９の上に配線を形成するなどの処理を行なっ
て、ＣＭＯＳデバイスを形成する。

【０００９】ここで、ＣＭＯＳデバイスを搭載したＬＳ
Ｉを微細化するためには、図２０に示すウェル間分離幅
Ｗ１を縮小すればよく、これにより、簡単にＬＳＩの微
細化を実現することができる。

【００１０】

【発明が解決しようとする課題】しかしながら、図１５
〜図２０に示すＣＭＯＳバデイスの製造工程において、
ウェル間分離幅Ｗ１を縮小しようとすると、以下のよう
な不具合があった。

【００１１】すなわち、高エネルギーイオン注入法によ
ってレトログレードウェルであるＮ型ウェル拡散層１０
８、Ｐ型ウェル拡散層１１１を形成する際には、上述の
ように、厚みが３μｍ程度の厚膜のレジストマスク１３
１，１３３を注入マスクとして用い、燐イオン（Ｐ+ ）
の注入とボロンイオン（Ｂ+ ）の注入とを行う必要があ
るが、厚いレジストマスク１３１，１３３は、ベーク後
の寸法が露光時の寸法よりも収縮するために変形すると
いう現象が発生する。

【００１２】図２１は、図１７（ｂ）に示す工程におけ
るレジストマスク１３３の収縮状態を説明するための断
面図である。同図に示すように、Ｐ型ウェル拡散層１１
１を形成する場合に、注入窓１３４を有するレジストマ
スク１３３を用いて、ボロンイオン（Ｂ+ ）の注入を行
なう。その際、フォトリソグラフィー工程におけるレジ
ストマスク１３３の体積収縮により、レジストマスク１
３３全体の断面形状は台形になる。そして、レジストマ
スク１３３のエッジがウェル拡散層同士の境界からずれ
ることになる。図１６（ｂ）に示す燐イオン（Ｐ+ ）の
際にも、レジストマスク１３１が収縮するという現象が
生じる。このレジストマスクの変形後の断面形状は一定
ではなく、ロット間におけるバラツキが大きい。このよ
うにレジストマスク１３１，１３３が収縮した状態で、
燐イオン，ボロンイオンの注入を行うと、Ｐ型ウェル拡
散層１１１とＮ型ウェル拡散層１０８とが互いに広い範
囲でオーバーラップする。その結果、Ｐ型ウェル拡散層
１１１とＮ型ウェル拡散層１０８とが混ざり合って、広
いＮ／Ｐウェル拡散層１１２が形成され、Ｎ型ウェル拡
散層１０８とＰ型ウェル拡散層１１１の接合がブロード
になるため、素子分離用絶縁膜１０４による分離耐圧が
低下することになる。

【００１３】本発明の目的は、ウェル拡散層形成のため
の注入用レジストマスクの体積収縮に起因する広いＮ／
Ｐウェル拡散層の形成を抑制する手段を講ずることによ
り、微細化されかつ素子間の分離機能の高い半導体装置
及びその製造方法を提供することにある。

【００１４】

【課題を解決するための手段】本発明の半導体装置は、
半導体領域を有する基板と、上記半導体領域の上部に設
けられたトレンチ型の素子分離用絶縁膜と、上記半導体
領域の上部において上記素子分離用絶縁膜に取り囲まれ
かつ上記素子分離用絶縁膜の一部を挟むとともに、上記
素子分離用絶縁膜の下方において相隣接する第１，第２
の素子形成領域と、上記第１，第２の素子形成領域にそ
れぞれ設けられ、第１，第２の導電型の不純物を含み上
記素子分離用絶縁膜よりも浅い第１，第２の不純物拡散
層と、上記半導体領域内で上記第２の不純物拡散層を取
り囲んで設けられ、第１導電型の不純物を含み上記素子
分離用絶縁膜よりも深い第１のウェル拡散層と、上記半
導体力内で上記第１の不純物拡散層を取り囲んで設けら
れ、第２導電型の不純物を含み上記素子分離用絶縁膜よ
りも深い第２のウェル拡散層とを備え、上記半導体領域
の上記素子分離用絶縁膜の下方に位置する領域におい
て、上記第１のウェル拡散層を除く領域には上記第２導
電型不純物が導入されている。

【００１５】これにより、半導体装置の製造工程で第１
ウェル拡散層を形成する際に用いられるレジストマスク
の平面寸法が従来に比べて必然的に小さくなるので、素
子分離用絶縁膜のうち第１素子形成領域−第２素子形成
領域間に介在する一部の下方において、レジストマスク
の体積の縮小に起因する第１，第２ウェル拡散層のオー
バーラップ量が少なくなり、微細化された、かつ、素子
分離絶縁膜による分離機能の優れた半導体装置が得られ
ることになる。

【００１６】上記素子分離用絶縁膜のうち上記第１，第
２の素子形成領域間に位置する上記一部以外の部分の下
方において、上記第１導電型不純物及び第２導電型不純
物が導入された第３のウェル拡散層を設けることが好ま
しい。

【００１７】上記第３のウェル拡散層を、上記第１のウ
ェル拡散層及び第２のウェル拡散層を含む領域の外周に
接するように設けることができる。

【００１８】上記第３のウェル拡散層を、上記第１のウ
ェル拡散層及び第２のウェル拡散層を囲んだリング状と
することもできる。

【００１９】上記素子分離用絶縁膜の下方において、平
面的に見たときに上記第１，第２のウェル拡散層のうち
いずれか一方を複数個設け、その複数個を上記第３のウ
ェル拡散層で囲んで島状に設けることもできる。

【００２０】上記半導体装置が、第１導電型ＭＩＳＦＥ
Ｔ及び第２導電型ＭＩＳＦＥＴを備えている場合には、
上記第１，第２の不純物拡散層を、それぞれ上記第１，
第２導電型ＭＩＳＦＥＴのソース・ドレイン領域とする
ことができる。

【００２１】本発明の半導体装置の製造方法は、基板上
の半導体領域に、第１の素子形成領域と第２の素子形成
領域とをそれらの上部において区画するトレンチ型の素
子分離用絶縁膜を形成する工程（ａ）と、基板上に、実
質的に上記第１の素子形成領域の上方に位置する部分の
みを覆う第１のレジストマスクを形成する工程（ｂ）
と、上記第１のレジストマスクの上方から第１導電型不
純物のイオン注入を行なって、上記半導体領域のうち第
１の素子形成領域を除く領域に第１導電型不純物を導入
する工程（ｃ）と、基板上に、上記第１のレジストマス
クと実質的にオーバーラップしない範囲で、少なくとも
上記第２の素子形成領域の上方に位置する部分を覆う第
２のレジストマスクを形成する工程（ｄ）と、上記第２
のレジストマスクの上方から第２導電型不純物のイオン
注入を行なって、上記半導体領域のうち第２の素子形成
領域を除く領域に第２導電型不純物を導入する工程
（ｅ）とを含み、上記工程（ｂ），（ｃ）の組と、上記
工程（ｄ），（ｅ）の組とは、いずれかが一方の組を先
に行ない他方の組をその後に行なう。

【００２２】この方法により、第１のレジストマスクが
極めて小さくなるので、レジストマスクの露光−ベーク
間における体積の収縮量が小さくなり、素子分離用絶縁
膜のうち第１素子形成領域−第２素子形成領域間に介在
する一部の下方において、レジストマスクの体積の縮小
に起因する第１，第２ウェル拡散層のオーバーラップ量
が少なくなるので、微細化されても、レジストマスクの
体積の収縮に起因する素子分離用絶縁膜の分離機能の悪
化のない信頼性の高い半導体装置が形成される。

【００２３】上記工程（ｄ）では、実質的に基板上の上
記第２の素子形成領域の上方に位置する部分のみを覆う
ように上記第２のレジストマスクを形成することができ
る。

【００２４】上記工程（ｄ）では、実質的に上記第１の
レジストマスクの反転パターンとなるように上記第２の
レジストマスクを形成することができる。

【００２５】上記工程（ｄ）では、上記第２のレジスト
マスクを、実質的に基板上の上記第２の素子形成領域の
上方に位置する部分のみを覆う第１部分マスクと、上記
第１部分マスクとは切り離され上記素子分離用絶縁膜の
上方に位置する部分を覆う第２部分マスクとを有するよ
うに形成することもできる。

【００２６】その場合、上記第２部分マスクを単一の部
材としてもよいし、互いに分離された複数個の島状の部
材と部分を有していてもよい。

【００２７】上記工程（ｂ）では、上記第１のレジスト
マスクの露光時の寸法を、レジストパターン寸法と露光
−ベーク間における収縮量との相関関係に基づいて予め
補正しておくことにより、素子分離用絶縁膜による分離
機能の悪化をより有効に防止することができる。

【００２８】上記工程（ｄ）では、上記第２のレジスト
マスクの露光時の寸法を、レジストパターン寸法と露光
−ベーク間における収縮量との相関関係に基づいて予め
補正しておくことがさらに好ましい。

【００２９】上記工程（ｄ）では、上記第２のレジスト
マスクのうち第１部分マスクの露光時の寸法を、レジス
トパターン寸法と露光−ベーク間における収縮量との相
関関係に基づいて予め補正しておくことが好ましい。

【００３０】

【発明の実施の形態】（第１の実施形態）まず、第１の
実施形態について説明する。図１〜図６は、第１の実施
形態における半導体装置の製造工程を示す断面図であ
る。

【００３１】まず、図１に示す工程で、比抵抗が１０〜
２０Ω・ｃｍで、（１００）面を主面とするシリコン単
結晶からなるＰ型シリコン基板１の表面に、約９００℃
における熱酸化により、厚みが約２０ｎｍのパッド酸化
膜５を形成する。その後、減圧ＣＶＤ法により、パッド
酸化膜５の上に厚みが約１００ｎｍの保護窒化膜を形成
した後、トレンチを形成しようとする領域が開口された
レジストマスクを形成し、このレジストマスクを用いた
ドライエッチングにより、保護窒化膜及びパッド酸化膜
５のうち，レジストマスクの開口部に位置する各部分を
除去し、続いて、Ｐ型シリコン基板１のうちレジストマ
スクの開口部に位置する部分の上部を除去して、深さ約
４００ｎｍのトレンチを形成する。次に、熱酸化法によ
り、トレンチ内で露出している表面に厚み約２０ｎｍの
保護酸化膜を形成した後、ＣＶＤ法により、基板上に厚
み約８００ｎｍのシリコン酸化膜を堆積する。次に、Ｃ
ＭＰ法により、シリコン酸化膜を保護窒化膜の表面が露
出するまで除去して、シリコン酸化膜をトレンチ内に埋
め込んでなる素子分離用酸化膜２を形成する。その後、
熱燐酸を用いたエッチングにより、保護窒化膜を選択的
に除去する。このとき、図１に示すように、ＰＭＯＳＦ
ＥＴが形成されるＰＭＯＳ形成領域Ｒpmと、ＮＭＯＳＦ
ＥＴが形成されるＮＭＯＳ形成領域Ｒnmとが素子分離用
酸化膜２により互いに区画された状態となる。

【００３２】次に、図２（ａ），（ｂ）に示す工程で、
基板上に燐注入用の厚みが約３μｍのレジスト膜を塗布
した後、フォトリソグラフィーにより、実質的にＮＭＯ
Ｓ形成領域Ｒnmの上方に位置する部分のみを覆う第１の
レジストマスク６を形成する。次に、第１のレジストマ
スク６の上方から燐イオン（Ｐ⁺ ）を、それぞれ異なる
条件、つまり、注入エネルギーが約５０ＫｅＶでドーズ
量が約６×１０¹²atoms ・ｃｍ^-2（しきい値制御用）、
注入エネルギーが約４００ＫｅＶでドーズ量が約６×１
０¹²atoms ・ｃｍ^-2（チャネルストッパー用）、注入エ
ネルギーが約８００ＫｅＶでドーズ量が約１×１０¹³at
oms ・ｃｍ^-2（レトログレードウェル用）の条件で、３
回に分けて注入して、Ｐ型シリコン基板１内のＮＭＯＳ
形成領域Ｒnmを除く領域に、素子分離用酸化膜２よりも
深いＮ型ウェル拡散層８を形成する。

【００３３】次に、図３（ａ），（ｂ）に示す工程で、
燐注入用の第１のレジストマスク６を除去した後、フォ
トリソグラフィーにより、基板上にボロン注入用の厚み
が約３μｍのレジスト膜を塗布し、さらに、フォトリソ
グラフィーにより、実質的にＰＭＯＳ形成領域Ｒpmの上
方に位置する部分のみを覆う第２のレジストマスク９を
形成する。次に、第２のレジストマスク９の上方から、
ボロンイオン（Ｂ⁺ ）を、それぞれ相異なる条件、つま
り、注入エネルギーが約１０ＫｅＶでドーズ量が約６×
１０¹²atoms ・ｃｍ^-2（しきい値制御用）、注入エネル
ギーが約２００ＫｅＶでドーズ量が約６×１０¹²atoms
・ｃｍ^-2（チャネルストッパー用）、注入エネルギーが
約４００ＫｅＶでドーズ量が約１×１０¹³atoms ・ｃｍ
^-2（レトログレードウェル用）の条件で、３回に分けて
注入して、Ｐ型シリコン基板１内のＰＭＯＳ形成領域Ｒ
pmを除く領域に、素子分離用酸化膜２よりも深いＰ型ウ
ェル拡散層１１を形成する。

【００３４】このとき、第１のレジストマスク６及び第
２のレジストマスク９のいずれにも覆われなかった領域
には、Ｎ型ウェル拡散層８とＰ型ウェル拡散層１１に導
入された２つの不純物を含むＮ／Ｐ型ウェル拡散層１２
が形成される。

【００３５】次に、図４に示す工程で、第２のレジスト
マスク９を除去した後、約９００℃，約３０分の条件で
熱処理を施して、各ウェル拡散層８，１１中の不純物を
活性化させる。このとき、Ｎ型ウェル拡散層８とＰ型ウ
ェル拡散層１１とから燐及びボロンが拡散して、両者間
にわずかながらＮ／Ｐ型ウェル拡散層１２が形成され
る。その後、フッ酸によるウェットエッチングによりパ
ッド酸化膜５を除去し、ドライ熱酸化法により、基板の
表面に厚みが約４ｎｍのゲート酸化膜１３を形成する。
次に、ＣＶＤ法により、基板上に厚み約３００ｎｍの多
結晶シリコン膜を堆積した後、それぞれ個別に形成した
レジストマスクを用いて、多結晶シリコン膜のＮＭＯＳ
形成領域Ｒnm上に位置する部分には燐イオンを注入エネ
ルギーが約５０ＫｅＶでドーズ量が約５×１０¹⁵atoms
・ｃｍ^-2の条件で注入し、ＰＭＯＳ形成領域Ｒpm上に位
置する部分にはボロンを注入エネルギーが約１０ＫｅＶ
でドーズ量が約５×１０¹⁵atoms ・ｃｍ^-2の条件で注入
する。さらに、ゲートパターニング用レジストマスクを
用いたドライエッチングにより、多結晶シリコン膜をパ
ターニングして、ゲート電極１４を形成する。

【００３６】次に、図５に示す工程で、ＮＭＯＳ形成領
域Ｒnm，ＰＭＯＳ形成領域Ｒpmを開口したレジストマス
クの形成と、レジストマスク及びゲート電極１４をマス
クとして用いた低濃度のＮ型，Ｐ型不純物のイオン注入
とを個別に行なう。つまり、Ｐ型ウェル拡散層１１，Ｎ
型ウェル拡散層８のうちゲート電極１４の両側方に位置
する領域内に低濃度の砒素イオン（Ａｓ+ ），フッ化ボ
ロンイオン（ＢＦ₂+）をそれぞれ注入し、ＮＭＯＳトラ
ンジスタ，ＰＭＯＳトランジスタのＬＤＤ領域をそれぞ
れ形成する。このとき、砒素イオンの注入条件は、注入
エネルギーが約１０ＫｅＶでドーズ量が約３×１０¹⁴at
oms ・ｃｍ^-2であり、フッ化ボロンイオンの注入条件は
注入エネルギーが約１５ＫｅＶでドーズ量が約２×１０
¹³ions・ｃｍ^-2である。さらに、ＣＶＤ法により、厚み
が約１００ｎｍのシリコン酸化膜を堆積した後、ドライ
エッチングによるエッチバックを行なって、ゲート電極
１４の側面上にサイドウォール１５を形成する。

【００３７】次に、ＮＭＯＳ形成領域Ｒnm，ＰＭＯＳ形
成領域Ｒpmを開口したレジストマスクの形成と、レジス
トマスク，ゲート電極１４及びサイドウォール１５をマ
スクとして用いた高濃度のＮ型，Ｐ型不純物のイオン注
入とを個別に行なう。つまり、Ｐ型ウェル拡散層１１，
Ｎ型ウェル拡散層８のうちゲート電極１４及びサイドウ
ォール１５の両側方に位置する領域内に高濃度の砒素イ
オン（Ａｓ+ ），フッ化ボロンイオン（ＢＦ₂+）をそれ
ぞれ注入し、ＮＭＯＳトランジスタ，ＰＭＯＳトランジ
スタのＮ+ ソース・ドレイン領域１６，Ｐ+ ソース・ド
レイン領域１７をそれぞれ形成する。このとき、砒素イ
オンの注入条件は、注入エネルギーが約４０ＫｅＶでド
ーズ量が約３×１０¹⁵atoms ・ｃｍ^-2であり、フッ化ボ
ロンイオンの注入条件は、注入エネルギーが約２０Ｋｅ
Ｖでドーズ量が約３×１０¹⁵ions・ｃｍ^-2である。な
お、図５においては、見やすくするためにＬＤＤ領域は
Ｎ+ソース・ドレイン領域１６，Ｐ+ ソース・ドレイン
領域１７と一体化して表示されている。その後、約１０
００℃，約１０秒の条件で急速熱処理を行なって、各領
域中に導入された不純物を活性化する。次に、サリサイ
ドプロセスを行なって、ゲート電極１４の上面と、Ｎ+
ソース・ドレイン領域１６，Ｐ+ ソース・ドレイン領域
１７の表面とに選択的にＣｏシリサイド膜１８を形成す
る。

【００３８】次に、図６に示す工程で、ＣＶＤ法によ
り、基板上に厚みが約１０００ｎｍの層間絶縁膜１９を
形成した後、ドライエッチングにより、層間絶縁膜１９
に各ソース・ドレイン領域１６，１７及びゲート電極１
４上のＣｏシリサイド膜１８に到達するコンタクトホー
ルを形成する。そして、ＣＶＤ法により、コンタクトホ
ール内にタングステンを埋め込んで、コンタクトプラグ
２０を形成する。図６には示されていないが、その後、
層間絶縁膜１９の上に配線を形成するなどの処理を行な
って、ＣＭＯＳデバイスを形成する。

【００３９】以上のように、本実施形態によれば、ＣＭ
ＯＳデバイスのＮ型ウェル拡散層８を形成するための燐
イオンの注入時には、ＮＭＯＳ形成領域Ｒnmのみを覆う
第１のレジストマスク６を注入マスクとして用いる。ま
た、ＣＭＯＳデバイスのＰ型ウェル拡散層１１を形成す
るためのボロンイオンの注入時には、ＰＭＯＳ形成領域
Ｒpmのみを覆う第２のレジストマスク９を注入マスクと
して用いる。従って、第１のレジストマスク６及び第２
のレジストマスク９のいずれにも覆われなかった領域に
はＮ型ウェル拡散層８とＰ型ウェル拡散層１１とに導入
された２つの不純物が導入され、Ｎ／Ｐ型ウェル拡散層
１２が形成される。

【００４０】以上のような製造方法により、ＣＭＯＳデ
バイスを形成することによって、以下の効果を得ること
ができる。

【００４１】図７は、本実施形態の製造工程中の図３
（ｂ）に示す状態を、従来の製造工程中の図１７（ｂ）
に示す状態と比較するための断面図である。同図に示す
ように、本実施形態においては、第２のレジストマスク
９の体積が小さいことから、レジストマスクの収縮率が
同じとすると露光−ベーク間における収縮量が従来のレ
ジストマスク１３３よりも小さく、断面形状はほぼ長方
形に保たれる。同様に、第１のレジストマスク６の収縮
量も小さく、断面形状がほぼ長方形に保たれる。したが
って、図７に示すように、ＰＭＯＳ形成領域ＲpmとＮＭ
ＯＳ形成領域Ｒnmとの間の素子分離用酸化膜の下方にお
いて、イオン注入時には、Ｎ型ウェル拡散層８とＰ型ウ
ェル拡散層１１とに導入された２つの不純物（燐，ボロ
ン）を含むＮ／Ｐ型ウェル拡散層１２はほとんど存在し
ていない。ただし、その後、不純物活性化のための熱処
理を行なうと、Ｎ型ウェル拡散層８とＰ型ウェル拡散層
１１とから燐とボロンとが相互に拡散するので、ある程
度の幅のＮ／Ｐ型ウェル拡散層１２が形成される（図５
参照）が、その幅は従来の半導体装置に比べると遙かに
小さく、ウェル間分離幅Ｗ１が小さくても素子分離用酸
化膜２による分離耐圧が低下することはない。

【００４２】そして、ウェル拡散層８，１１間の接合部
がシャープになることで、ウェル間分離幅Ｗ１を微細化
して、高集積化されたＬＳＩをローコストで実現するこ
とができる。

【００４３】なお、本実施形態においては、第１，第２
のレジストマスク６，９について、露光時の寸法を、露
光−ベーク間のレジストマスクの収縮量を考慮して補正
をしている。図８は、実際に形成されるベーク後の寸法
（実線）と、補正された露光寸法（破線）との関係を示
す平面図である。同図に示すように、露光時は形成しよ
うとする所望寸法よりもやや大きめの領域（破線）が露
光されるように、フォトマスクパターンを補正してお
く。

【００４４】図９は、レジストパターン寸法と収縮量と
の相関関係を示す図である。同図の実線に示すように、
レジストパターン寸法が大きくなるほど収縮量も大きく
なる。ただし、レジストパターン寸法が１０μｍ程度に
達すると、それ以上レジストパターン寸法が増大しても
収縮量はほとんど増大せず、ある飽和値になることがわ
かっている。そこで、実際には、同図破線に示すよう
に、レジストパターン寸法の変化に対して補正量が段階
的に設定されている。

【００４５】本実施形態では、このようにレジストマス
クの寸法に補正を施しておくことで、ウェル拡散層８，
１１間の接合部をよりシャープにすることが可能とな
る。例えば、熱処理による拡散を考慮して、イオン注入
時には、図７に示す状態に代えて、Ｐ型ウェル拡散層８
とＮ型ウェル拡散層１１との間に隙間を設けておいて、
後の熱拡散によって両ウェル拡散層８，１１をほとんど
オーバーラップすることなく接合させることも可能であ
る。また、従来のようなレジストマスクの開口部がほぼ
矩形状の場合には、レジストマスクの収縮量を正確に見
積もることが困難である。それに対し、本実施形態の場
合は、レジストマスク６，９自体の平面形状がほぼ矩形
状であるので、レジストマスクの収縮量を特に正確に見
積もることができるという利点がある。

【００４６】ただし、上記第１，第２のレジストマスク
６，９のいずれについても体積収縮を見込んだ寸法補正
を行なう必要はなく、いずれか一方の寸法補正のみを行
なってもよい。

【００４７】（第２の実施形態）次に、第２の実施形態
について説明する。図１０〜図１４は、第２の実施形態
における半導体装置の製造工程を示す断面図である。

【００４８】本実施形態においても、第１の実施形態に
おける図１に示す工程と同じ工程を行なって、Ｐ型シリ
コン基板１に、トレンチ型の素子分離用酸化膜２を形成
し、ＰＭＯＳ形成領域Ｒpm、ＮＭＯＳ形成領域Ｒnmを素
子分離用酸化膜２により互いに区画する（図１参照）。

【００４９】次に、図１０（ａ），（ｂ）に示す工程
で、基板上に燐注入用の厚みが約３μｍのレジスト膜を
塗布した後、フォトリソグラフィーにより、第１のレジ
ストマスク６を形成する。このとき、第１のレジストマ
スク６は、実質的にＮＭＯＳ形成領域Ｒnmの上方に位置
する部分のみを覆う第１部分マスク６ａと、素子分離絶
縁膜２の上方に位置するように配置された多数の長方形
の島状の第２部分マスク６ｂ（ダミーマスク）とからな
っている。この第２部分マスク６ｂは、横方向の寸法が
約１０×１５μｍ² で互いの間隔が約１μｍである。次
に、第１のレジストマスク６の上方から燐イオン（Ｐ
⁺ ）を、それぞれ異なる条件、つまり、注入エネルギー
が約５０ＫｅＶでドーズ量が約６×１０¹²atoms ・ｃｍ
^-2（しきい値制御用）、注入エネルギーが約４００Ｋｅ
Ｖでドーズ量が約６×１０¹²atoms ・ｃｍ^-2（チャネル
ストッパー用）、注入エネルギーが約８００ＫｅＶでド
ーズ量が約１×１０¹³atoms ・ｃｍ^-2（レトログレード
ウェル用）の条件で、３回に分けて注入して、Ｐ型シリ
コン基板１内に、素子分離用酸化膜２よりも深いＮ型ウ
ェル拡散層８を形成する。

【００５０】次に、図１１（ａ），（ｂ）に示す工程
で、燐注入用の第１のレジストマスク６を除去した後、
フォトリソグラフィーにより、基板上にボロン注入用の
厚みが約３μｍのレジスト膜を塗布し、さらに、フォト
リソグラフィーにより、実質的にＰＭＯＳ形成領域Ｒpm
の上方に位置する部分のみを覆う第２のレジストマスク
９を形成する。次に、第２のレジストマスク９の上方か
ら、ボロンイオン（Ｂ⁺）を、それぞれ相異なる条件、
つまり、注入エネルギーが約１０ＫｅＶでドーズ量が約
６×１０¹²atoms ・ｃｍ^-2（しきい値制御用）、注入エ
ネルギーが約２００ＫｅＶでドーズ量が約６×１０¹²at
oms ・ｃｍ^-2（チャネルストッパー用）、注入エネルギ
ーが約４００ＫｅＶでドーズ量が約１×１０¹³atoms ・
ｃｍ^-2（レトログレードウェル用）の条件で、３回に分
けて注入して、Ｐ型シリコン基板１内のＰＭＯＳ形成領
域Ｒpmを除く領域に、素子分離用酸化膜２よりも深いＰ
型ウェル拡散層１１を形成する。

【００５１】このとき、第１のレジストマスク６及び第
２のレジストマスク９のいずれにも覆われなかった領域
には、Ｎ型ウェル拡散層８とＰ型ウェル拡散層１１に導
入された２つの不純物を含むＮ／Ｐ型ウェル拡散層１２
が形成されるが、本実施形態においては、このＮ／Ｐ型
ウェル拡散層１２は、上方から見ると格子状になってい
る。

【００５２】次に、図１２に示す工程で、第２のレジス
トマスク９を除去した後、約９００℃，約３０分の条件
で熱処理を施して、各ウェル拡散層８，１１中の不純物
を活性化させる。このとき、Ｎ型ウェル拡散層８とＰ型
ウェル拡散層１１とから燐及びボロンが拡散して、両者
間にわずかながらＮ／Ｐ型ウェル拡散層１２が形成され
る。その後、フッ酸によるウェットエッチングによりパ
ッド酸化膜５を除去し、ドライ熱酸化法により、基板の
表面に厚みが約４ｎｍのゲート酸化膜１３を形成する。
次に、ＣＶＤ法により、基板上に厚み約３００ｎｍの多
結晶シリコン膜を堆積した後、それぞれ個別に形成した
レジストマスクを用いて、多結晶シリコン膜のＮＭＯＳ
形成領域Ｒnm上に位置する部分には燐イオンを注入エネ
ルギーが約５０ＫｅＶでドーズ量が約５×１０¹⁵atoms
・ｃｍ^-2の条件で注入し、ＰＭＯＳ形成領域Ｒpm上に位
置する部分にはボロンを注入エネルギーが約１０ＫｅＶ
でドーズ量が約５×１０¹⁵atoms ・ｃｍ^-2の条件で注入
する。さらに、ゲートパターニング用レジストマスクを
用いたドライエッチングにより、多結晶シリコン膜をパ
ターニングして、ゲート電極１４を形成する。

【００５３】次に、図１３に示す工程で、基板上にＮＭ
ＯＳ形成領域Ｒnm，ＰＭＯＳ形成領域Ｒpmを開口したレ
ジストマスクを個別に形成した後、レジストマスク及び
ゲート電極１４をマスクとして用いたイオン注入によ
り、Ｐ型ウェル拡散層１１，Ｎ型ウェル拡散層８のうち
ゲート電極１４の両側方に位置する領域内に低濃度の砒
素イオン（Ａｓ+ ），フッ化ボロンイオン（ＢＦ₂+）を
それぞれ注入し、ＮＭＯＳトランジスタ，ＰＭＯＳトラ
ンジスタのＬＤＤ領域をそれぞれ形成する。このとき、
砒素イオンの注入条件は、注入エネルギーが約１０Ｋｅ
Ｖでドーズ量が約３×１０¹⁴atoms ・ｃｍ^-2であり、フ
ッ化ボロンイオンの注入条件は注入エネルギーが約１５
ＫｅＶでドーズ量が約２×１０¹³ions・ｃｍ^-2である。
さらに、ＣＶＤ法により、厚みが約１００ｎｍのシリコ
ン酸化膜を堆積した後、ドライエッチングによるエッチ
バックを行なって、ゲート電極１４の側面上にサイドウ
ォール１５を形成する。

【００５４】次に、基板上にＮＭＯＳ形成領域Ｒnm，Ｐ
ＭＯＳ形成領域Ｒpmを開口したレジストマスクを個別に
形成した後、レジストマスク，ゲート電極１４及びサイ
ドウォール１５をマスクとして用いたイオン注入によ
り、Ｐ型ウェル拡散層１１，Ｎ型ウェル拡散層８のうち
ゲート電極１４及びサイドウォール１５の両側方に位置
する領域内に高濃度の砒素イオン（Ａｓ+ ），フッ化ボ
ロンイオン（ＢＦ₂+）をそれぞれ注入し、ＮＭＯＳトラ
ンジスタ，ＰＭＯＳトランジスタのＮ+ ソース・ドレイ
ン領域１６，Ｐ+ ソース・ドレイン領域１７をそれぞれ
形成する。このとき、砒素イオンの注入条件は、注入エ
ネルギーが約４０ＫｅＶでドーズ量が約３×１０¹⁵atom
s ・ｃｍ^-2であり、フッ化ボロンイオンの注入条件は、
注入エネルギーが約２０ＫｅＶでドーズ量が約３×１０
¹⁵ions・ｃｍ^-2である。なお、図１３においては、見や
すくするためにＬＤＤ領域はＮ+ ソース・ドレイン領域
１６，Ｐ+ ソース・ドレイン領域１７と一体化して表示
されている。その後、約１０００℃，約１０秒の条件で
急速熱処理を行なって、各領域中に導入された不純物を
活性化する。次に、サリサイドプロセスを行なって、ゲ
ート電極１４の上面と、Ｎ+ ソース・ドレイン領域１
６，Ｐ+ ソース・ドレイン領域１７の表面とに選択的に
Ｃｏシリサイド膜１８を形成する。

【００５５】次に、図１４に示す工程で、ＣＶＤ法によ
り、基板上に厚みが約１０００ｎｍの層間絶縁膜１９を
形成した後、ドライエッチングにより、層間絶縁膜１９
に各ソース・ドレイン領域１６，１７及びゲート電極１
４上のＣｏシリサイド膜１８に到達するコンタクトホー
ルを形成する。そして、ＣＶＤ法により、コンタクトホ
ール内にタングステンを埋め込んで、コンタクトプラグ
２０を形成する。図１４には示されていないが、その
後、層間絶縁膜１９の上に配線を形成するなどの処理を
行なって、ＣＭＯＳデバイスを形成する。

【００５６】本実施形態においては、第１の実施形態と
同様に、第１のレジストマスク６の第１部分マスク６ａ
の収縮量はわずかであるので、上記第１の実施形態と同
様に、ウェル拡散層８，１１間の接合部をシャープに維
持し、ウェル間分離幅Ｗ１（図７参照）を微細化して、
高集積化されたＬＳＩをローコストで実現することがで
きる。

【００５７】しかも、ＣＭＯＳデバイスのＮ型ウェル拡
散層８を形成するための燐イオンの注入時には、ＮＭＯ
Ｓ形成領域Ｒnmのみを覆う第１部分マスク６ａと、素子
分離用酸化膜２の上方に位置する領域に配置された島状
の複数の第２部分マスク６ｂとからなる第１レジストマ
スク６を注入マスクとして用いるので、本実施形態で
は、第１の実施形態のごとく、素子分離用酸化膜２の下
方のほとんどがＮ／Ｐ型ウェル拡散層１２になっている
のではなく、Ｎ／Ｐ型ウェル拡散層１２の間に、小さな
隙間１μｍを挟んで、横方向の寸法が約１０×１５μｍ
² のＰ型ウェル拡散層１１が存在している。つまり、全
体としてみれば、素子分離用酸化膜２の下方領域の大部
分をＰ型ウェル拡散層１１が占めていることになる。そ
の結果、シリコン基板１内の大部分をＰ型ウェル拡散層
１１で埋めることができ、ノイズ、ラッチアップ耐性の
高いＬＳＩを実現できる。

【００５８】尚、第２の実施形態においては、第１のレ
ジストマスク６のうち第２のレジストマスク６ｂ（ダミ
ーレジスト）の平面形状を長方形としたが、本発明にお
ける第２部分マスク６ｂの平面形状は長方形に限定され
るものではなく、円形や３角形，６角形などであっても
よいことはいうまでもない。

【００５９】（第３の実施形態）本実施形態において
は、第１のレジストマスクと第２のレジストマスクの平
面形状のみを図示して説明する。

【００６０】図２２（ａ），（ｂ）は、本実施形態の第
１のレジストマスク６と第２のレジストマスク９との平
面形状を示す平面図である。図２２（ａ）に示すよう
に、本実施形態の第１のレジストマスク６は、図１６に
示す従来の燐注入用のレジストマスク１３１と同じ形状
であって、ＰＭＯＳ形成領域Ｒpmの上方に位置する部分
のみが開口されている。一方、図２２（ｂ）に示すよう
に、本実施形態の第２のレジストマスク９は、上記第
１，第２の実施形態と同様に、ＰＭＯＳ形成領域Ｒpmの
上方に位置する部分のみを覆っている。つまり、第１の
レジストマスク６と第２のレジストマスクとは互いに反
転パターンの関係となっている。このような場合にも、
一方のレジストマスク（第１のレジストマスク６）がＰ
ＭＯＳ形成領域Ｒpmの上方に位置する部分のみを覆う矩
形状であるので、図７に示す状態でＰＭＯＳ形成領域Ｒ
pmとＮＭＯＳ形成領域Ｒnmとの間におけるウェル間分離
領域におけるＮ／Ｐウェル拡散層１２の幅を小さく保持
することができ、上記第１の実施形態と同様の効果を発
揮することができる。

【００６１】（第４の実施形態）本実施形態において
も、第１のレジストマスクと第２のレジストマスクの平
面形状のみを図示して説明する。

【００６２】図２３（ａ），（ｂ）は、本実施形態の第
１のレジストマスク６と第２のレジストマスク９との平
面形状を示す平面図である。図２３（ａ）に示すよう
に、本実施形態の第１のレジストマスク６は、第２の実
施形態における図１０に示す島状の複数の第２部分マス
ク６ｂに代えて、素子分離絶縁膜の上方を覆う単一の第
２部分マスク６ｂを有している。第１部分マスク６ａの
形状は、第２の実施形態と同じである。一方、図２３
（ｂ）に示すように、本実施形態の第２のレジストマス
ク９は、上記第１，第２の実施形態と同様に、ＰＭＯＳ
形成領域Ｒpmの上方に位置する部分のみを覆っている。

【００６３】本実施形態においては、素子分離用酸化膜
２の下方領域の第２の実施形態よりもさらに広い部分を
Ｐ型ウェル拡散層１１が占めることになる。その結果、
第２の実施形態よりもノイズ、ラッチアップ耐性のさら
に高いＬＳＩを実現することができる。

【００６４】なお、上記各実施形態におけるＮ型ウェル
拡散層とＰ型ウェル拡散層との形成順序を逆にしてもよ
いし、また、上記各実施形態におけるＮ型ウェル拡散層
とＰ型ウェル拡散層との平面形状を逆にしてもよい。

【００６５】

【発明の効果】本発明の半導体装置及びその製造方法に
よると、２つの素子形成領域に２つの導電型のウェル拡
散層を形成する際に、一方のウェル拡散層用の不純物を
他方のウェル拡散層を除く領域に導入したので、レジス
トマスクの体積収縮に起因するレジストマスクの形状変
化を抑制して、ウェル間分離幅を微細化しつつ分離機能
を高く維持することができ、よって、微細化されたＣＭ
ＯＳデバイスなどを有する半導体装置をローコストで実
現することができる。

【図面の簡単な説明】

【図１】第１の実施形態の製造工程における素子分離用
酸化膜等を形成する工程を示す半導体装置の断面図であ
る。

【図２】（ａ），（ｂ）は、それぞれ第１の実施形態の
製造工程におけるＮ型ウェル拡散層等を形成する工程を
示す半導体装置の平面図及び断面図である。

【図３】（ａ），（ｂ）は、それぞれ第１の実施形態の
製造工程におけるＰ型ウェル拡散層等を形成する工程を
示す半導体装置の平面図及び断面図である。

【図４】第１の実施形態の製造工程における各ＭＯＳＦ
ＥＴのゲート電極等を形成する工程を示す半導体装置の
断面図である。

【図５】第１の実施形態の製造工程における各ＭＯＳＦ
ＥＴのソース・ドレイン領域を形成する工程を示す半導
体装置の断面図である。

【図６】第１の実施形態の製造工程における各ＭＯＳＦ
ＥＴのコンタクトプラグ等を形成する工程を示す半導体
装置の断面図である。

【図７】第１の実施形態の製造工程の効果を説明するた
めにＰウェル拡散層を形成する工程を詳細に示す半導体
装置の断面図である。

【図８】図８は、レジストパターンの寸法に対する露光
−ベーク間の寸法の変化量との関係を示す平面図であ
る。

【図９】レジストパターン寸法と収縮量との相関関係を
示す図である。

【図１０】（ａ），（ｂ）は、それぞれ第２の実施形態
の製造工程におけるＮ型ウェル拡散層等を形成する工程
を示す半導体装置の平面図及び断面図である。

【図１１】（ａ），（ｂ）は、それぞれ第２の実施形態
の製造工程におけるＰ型ウェル拡散層等を形成する工程
を示す半導体装置の平面図及び断面図である。

【図１２】第２の実施形態の製造工程における各ＭＯＳ
ＦＥＴのゲート電極等を形成する工程を示す半導体装置
の断面図である。

【図１３】第２の実施形態の製造工程における各ＭＯＳ
ＦＥＴのソース・ドレイン領域を形成する工程を示す半
導体装置の断面図である。

【図１４】第２の実施形態の製造工程における各ＭＯＳ
ＦＥＴのコンタクトプラグ等を形成する工程を示す半導
体装置の断面図である。

【図１５】従来の製造工程における各ＭＯＳＦＥＴの分
離絶縁膜等を形成する工程を示す半導体装置の断面図で
ある。

【図１６】（ａ），（ｂ）は、それぞれ従来の製造工程
におけるＮ型ウェル拡散層等を形成する工程を示す半導
体装置の平面図及び断面図である。

【図１７】（ａ），（ｂ）は、それぞれ従来の製造工程
におけるＰ型ウェル拡散層等を形成する工程を示す半導
体装置の平面図及び断面図である。

【図１８】従来の製造工程における各ＭＯＳＦＥＴのゲ
ート電極等を形成する工程を示す半導体装置の断面図で
ある。

【図１９】従来の製造工程における各ＭＯＳＦＥＴのソ
ース・ドレイン領域を形成する工程を示す半導体装置の
断面図である。

【図２０】従来の製造工程における各ＭＯＳＦＥＴのコ
ンタクトプラグ等を形成する工程を示す半導体装置の断
面図である。

【図２１】従来の製造工程におけるＰウェル拡散層を形
成する工程での問題点を詳細に示す半導体装置の断面図
である。

【図２２】第３の実施形態における第１のレジストマス
クと第２のレジストマスクとの平面形状を示す平面図で
ある。

【図２３】第４の実施形態における第１のレジストマス
クと第２のレジストマスクとの平面形状を示す平面図で
ある。

【符号の説明】

Ｒpm ＰＭＯＳ形成領域 Ｒnm ＮＭＯＳ形成領域 １ Ｐ型シリコン基板 ２ 素子分離用酸化膜 ５ パッド酸化膜 ６ 第１のレジストマスク ６ａ 第１部分マスク ６ｂ 第２部分マスク ８ Ｎ型ウェル拡散層 ９ 第２のレジストマスク １１ Ｐ型ウェル拡散層 １２ Ｎ／Ｐ型ウェル拡散層 １３ ゲート酸化膜 １４ ゲート電極 １５ サイドウォール １６ Ｎ+ ソース・ドレイン領域 １７ Ｐ+ ソース・ドレイン領域 １８ Ｃｏシリサイド膜 １９ 層間絶縁膜 ２０ コンタクトプラグ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 渡辺 尚志 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 (72)発明者 山下 朋弘 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 塙 哲郎 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F032 AA16 AA35 AA44 AC04 BA02 CA03 CA20 DA02 DA43 DA44 DA53 5F040 DA08 DB03 DC01 EC07 EC13 EF02 EK05 EM04 EM10 FA05 FB02 FC10 FC11 FC19 5F048 AA01 AB03 AC03 BA01 BB05 BC06 BE03 BG14

Claims (15)

【特許請求の範囲】
1. 【請求項１】 半導体領域を有する基板と、 上記半導体領域の上部に設けられたトレンチ型の素子分
   離用絶縁膜と、 上記半導体領域の上部において上記素子分離用絶縁膜に
   取り囲まれかつ上記素子分離用絶縁膜の一部を挟むとと
   もに、上記素子分離用絶縁膜の下方において相隣接する
   第１，第２の素子形成領域と、 上記第１，第２の素子形成領域にそれぞれ設けられ、第
   １，第２の導電型の不純物を含み上記素子分離用絶縁膜
   よりも浅い第１，第２の不純物拡散層と、 上記半導体領域内で上記第２の不純物拡散層を取り囲ん
   で設けられ、第１導電型の不純物を含み上記素子分離用
   絶縁膜よりも深い第１のウェル拡散層と、 上記半導体領域内で上記第１の不純物拡散層を取り囲ん
   で設けられ、第２導電型の不純物を含み上記素子分離用
   絶縁膜よりも深い第２のウェル拡散層とを備え、 上記半導体領域内における上記素子分離用絶縁膜の下方
   に位置する領域において、上記第１のウェル拡散層を除
   く領域には上記第２導電型不純物が導入されていること
   を特徴とする半導体装置。
2. 【請求項２】 請求項１に記載の半導体装置において、 上記素子分離用絶縁膜のうち上記第１，第２の素子形成
   領域層間に位置する上記一部以外の部分の下方におい
   て、上記第１導電型不純物及び第２導電型不純物が導入
   された第３のウェル拡散層が設けられていることを特徴
   とする半導体装置。
3. 【請求項３】 請求項２に記載の半導体装置において、 上記第３のウェル拡散層は、上記第１のウェル拡散層及
   び第２のウェル拡散層を含む領域の外周に接しているこ
   とを特徴とする半導体装置。
4. 【請求項４】 請求項２に記載の半導体装置において、 上記第３のウェル拡散層は、上記第１のウェル拡散層及
   び第２のウェル拡散層を囲んだリング状であることを特
   徴とする半導体装置。
5. 【請求項５】 請求項２に記載の半導体装置において、 上記素子分離用絶縁膜の下方において、平面的に見たと
   きに上記第１，第２のウェル拡散層のうちいずれか一方
   が複数個あり、その複数個が上記第３のウェル拡散層で
   囲まれて島状に設けられていることを特徴とする半導体
   装置。
6. 【請求項６】 請求項１〜５のうちいずれか１つに記載
   の半導体装置において、 上記半導体装置は、第１導電型ＭＩＳＦＥＴ及び第２導
   電型ＭＩＳＦＥＴを備えており、 上記第１，第２の不純物拡散層は、それぞれ上記第１，
   第２導電型ＭＩＳＦＥＴのソース・ドレイン領域である
   ことを特徴とする半導体装置。
7. 【請求項７】 基板上の半導体領域に、第１の素子形成
   領域と第２の素子形成領域とをそれらの上部において区
   画するトレンチ型の素子分離用絶縁膜を形成する工程
   （ａ）と、 基板上に、実質的に上記第１の素子形成領域の上方に位
   置する部分のみを覆う第１のレジストマスクを形成する
   工程（ｂ）と、 上記第１のレジストマスクの上方から第１導電型不純物
   のイオン注入を行なって、上記半導体領域のうち第１の
   素子形成領域を除く領域に第１導電型不純物を導入する
   工程（ｃ）と、 基板上に、上記第１のレジストマスクと実質的にオーバ
   ーラップしない範囲で、少なくとも上記第２の素子形成
   領域の上方に位置する部分を覆う第２のレジストマスク
   を形成する工程（ｄ）と、 上記第２のレジストマスクの上方から第２導電型不純物
   のイオン注入を行なって、上記半導体領域のうち第２の
   素子形成領域を除く領域に第２導電型不純物を導入する
   工程（ｅ）とを含み、 上記工程（ｂ），（ｃ）の組と、上記工程（ｄ），
   （ｅ）の組とは、いずれかが一方の組を先に行ない他方
   の組をその後に行なう半導体装置の製造方法。
8. 【請求項８】 請求項７に記載の半導体装置の製造方法
   において、 上記工程（ｄ）では、実質的に基板上の上記第２の素子
   形成領域の上方に位置する部分のみを覆うように上記第
   ２のレジストマスクを形成することを特徴とする半導体
   装置の製造方法。
9. 【請求項９】 請求項７に記載の半導体装置の製造方法
   において、 上記工程（ｄ）では、実質的に上記第１のレジストマス
   クの反転パターンとなるように上記第２のレジストマス
   クを形成することを特徴とする半導体装置の製造方法。
10. 【請求項１０】 請求項７に記載の半導体装置の製造方
    法において、 上記工程（ｄ）では、上記第２のレジストマスクを、実
    質的に基板上の上記第２の素子形成領域の上方に位置す
    る部分のみを覆う第１部分マスクと、上記第１部分マス
    クとは切り離され上記素子分離用絶縁膜の上方に位置す
    る部分を覆う第２部分マスクとを有するように形成する
    ことを特徴とする半導体装置の製造方法。
11. 【請求項１１】 請求項１０に記載の半導体装置の製造
    方法において、 上記第２部分マスクは、単一の部分であることを特徴と
    する半導体装置の製造方法。
12. 【請求項１２】 請求項１０に記載の半導体装置の製造
    方法において、 上記第２部分マスクは、互いに分離された複数個の島状
    の部分からなることを特徴とする半導体装置の製造方
    法。
13. 【請求項１３】 請求項７〜１３のうちいずれか１つに
    記載の半導体装置の製造方法において、 上記工程（ｂ）では、上記第１のレジストマスクの露光
    時の寸法を、レジストパターン寸法と露光−ベーク間に
    おける収縮量との相関関係に基づいて予め補正しておく
    ことを特徴とする半導体装置の製造方法。
14. 【請求項１４】 請求項８に記載の半導体装置の製造方
    法において、 上記工程（ｄ）では、上記第２のレジストマスクの露光
    時の寸法を、レジストパターン寸法と露光−ベーク間に
    おける収縮量との相関関係に基づいて予め補正しておく
    ことを特徴とする半導体装置の製造方法。
15. 【請求項１５】 請求項１０〜１１のうちいずれか１つ
    に記載の半導体装置の製造方法において、 上記工程（ｄ）では、上記第２のレジストマスクのうち
    第１部分マスクの露光時の寸法を、レジストパターン寸
    法と露光−ベーク間における収縮量との相関関係に基づ
    いて予め補正しておくことを特徴とする半導体装置の製
    造方法。