KR100804155B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 플래시 메모리 소자 제조시 인접한 셀 간의 간섭을 방지할 수 있는 반도체 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 게이트 전극 사이로 노출된 영역에는 트렌치가 형성되고 상기 게이트 전극 상에는 패드 질화막이 형성된 기판을 제공하는 단계와, 상기 트렌치를 포함한 전체 구조 상부의 단차를 따라 산화막 계열의 제1 절연막을 형성하는 단계와, 상기 패드 질화막과의 단차 없이 상기 트렌치 내에 고립되도록 상기 제1 절연막 상에 상기 제1 절연막보다 습식 식각율이 빠른 제2 절연막을 형성하는 단계와, 상기 패드 질화막이 돌출되도록 상기 게이트 전극 사이의 상기 제1 및 제2 절연막을 일부 식각하면서 상기 패드 질화막의 양측벽에 폴리머 스페이서를 형성하는 단계와, 상기 폴리머 스페이서로 인해 노출된 상기 제1 및 제2 절연막의 일부를 식각하여 상기 게이트 전극의 양측벽에는 게이트 스페이서를 형성하고 상기 기판 내에는 소자분리막을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
플래시, 간섭, 게이트 전극, 스페이서

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING OF SEMICONDUCTOR DEVICE}
도 1 내지 도 10은 본 발명의 실시예에 따른 플래시 메모리 소자의 제조방법을 도시한 공정 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 기판 11 : 터널 산화막
12 : 게이트 도전막 13 : 버퍼 산화막
14, 14A : 패드 질화막 15 : 하드마스크 산화막
16 : 하드마스크 질화막 17 : 감광막 패턴
18 : 하드마스크 패턴 19 : 트렌치
20 : 월산화막 21 : HDP막
22 : HTO막 23, 23A : SOD막
25 : 폴리머 스페이서
본 발명은 반도체 소자의 제조기술에 관한 것으로, 특히 60㎚급 이하의 낸드 플래시 메모리 소자의 소자분리막 형성방법에 관한 것이다.
최근 들어, 낸드 플래시(NAND FLASH) 반도체 소자의 크기가 점차 감소하면서 이웃하는 소자 간의 간격 또한 감소하고 있다. 특히, 현재 60㎚ 이하의 낸드 플래시 기술에 이름에 따라 소자 간 간격이 더욱 감소하게 되는 바, 이는 곧 인접한 셀 간의 전기적 간섭(interference)을 유발하게 된다. 이러한 전기적 간섭은 플래시 메모리 소자에 있어 전기적 성질을 저하시키는 주요 원인이 되므로 이에 대한 개선책이 필수 불가결한 실정이다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 안출된 것으로서, 플래시 메모리 소자 제조시 인접한 셀 간의 간섭을 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 게이트 전극 사이로 노출된 영역에는 트렌치가 형성되고 상기 게이트 전극 상에는 패드 질화막이 형성된 기판을 제공하는 단계와, 상기 트렌치를 포함한 전체 구조 상부의 단차를 따라 산화막 계열의 제1 절연막을 형성하는 단계와, 상기 패드 질화막과의 단차 없이 상기 트렌치 내에 고립되도록 상기 제1 절연막 상에 상기 제1 절연막보다 습식 식각율이 빠른 제2 절연막을 형성하는 단계와, 상기 패드 질화막이 돌출되도록 상기 게이트 전극 사이의 상기 제1 및 제2 절연막을 일부 식각하면서 상기 패드 질화막의 양측벽에 폴리머 스페이서를 형성하는 단계와, 상기 폴리머 스페이서로 인해 노출된 상기 제1 및 제2 절연막의 일부를 식각하여 상기 게이트 전극의 양측벽에는 게이트 스페이서를 형성하고 상기 기판 내에는 소자분리막을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
최근들어 점차 집적화되는 플래시 메모리 소자 제조에 있어 주요 관심사는 인접한 셀 간 간섭을 억제하는 것이다. 이를 위해, 본 발명에서는 게이트 전극 상에 양측벽이 경사진 프로파일을 갖는 패드 질화막을 패터닝한 후, 이를 통해 기판 내에 트렌치를 형성하고 트렌치를 포함한 전체 구조 상부 단차를 따라 패드 질화막과의 식각 선택비를 갖는 산화막 계열의 제1 절연막을 증착한다. 그 후, 트렌치 내에 고립되도록 제1 절연막 상에 제1 절연막보다 습식 식각율이 빠른 제2 절연막을 형성하고, 패드 질화막이 잔류하도록 게이트 전극 사이(예컨대, 소자분리 영역)로 노출된 제1 및 제2 절연막만을 선택적으로 식각하여 게이트 전극의 양측벽에 제1 절연막으로 이루어진 스페이서를 형성한다. 이를 통해, 인접한 게이트 전극, 즉 인접한 셀 간을 확실히 절연시켜 인접 셀 간의 간섭을 방지할 수 있다.
더불어, 패드 질화막 패터닝시 그 양측벽이 경사진 프로파일을 갖도록 한 후 이를 마스크로 기판 내에 트렌치를 형성함으로써, 트렌치의 상부 폭, 즉 트렌치의 입구 폭을 증가시켜 후속으로 트렌치 내에 소자분리막을 증착할 시에 소자분리막의 매립 특성이 향상된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 1 내지 도 10은 본 발명의 실시예에 따른 플래시 메모리 소자의 제조방법을 도시한 공정 단면도이다.
먼저, 도 1에 도시된 바와 같이, 실리콘과 같은 반도체 기판(10) 상에 터널 산화막(11), 게이트 도전막(12), 버퍼 산화막(13) 및 패드 질화막(14)을 순차적으로 형성한다. 여기서, 버퍼 산화막(13)은 패드 질화막(14)의 증착시 가해지는 스트레스를 완화시키기 위한 완충막으로 기능한다.
이어서, 패드 질화막(14) 상에 하드마스크 패턴(18)을 형성한다. 예컨대, 패드 질화막(14) 상에 하드마스크 산화막(15) 및 하드마스크 질화막(16)을 차례로 형 성한 후, 하드마스크 질화막(16) 상에 소정의 감광막 패턴(17)을 형성한다. 여기서, 감광막 패턴(17)은 반도체 소자의 소자분리 영역을 정의하기 위한 것으로 소자분리 영역이 오픈(open)된 구조로 형성한다.
이어서, 감광막 패턴(17)을 마스크(mask)로 이용한 식각공정을 실시하여 하드마스크 질화막(16) 및 하드마스크 산화막(15)을 식각한다. 이로써, 소자분리 영역의 패드 질화막(14)을 노출시키는 하드마스크 패턴(18)이 형성된다.
이어서, 도 2에 도시된 바와 같이, 스트립(strip) 공정을 실시하여 감광막 패턴(17, 도 1 참조)을 제거한 후, 하드마스크 패턴(18)을 마스크로 이용한 식각공정을 실시하여 패드 질화막(14, 도 1 참조)을 경사 식각한다. 이로써, 양측벽이 경사진 프로파일을 갖는 패드 질화막(14A)이 형성된다.
여기서, 중요한 것은 패드 질화막(14A)의 양측벽이 경사진 프로파일을 갖도록 경사 식각하는 것이다. 이를 위해, 패드 질화막(14A)의 식각은 다음과 같은 레시피(recipe)로 실시한다. 예컨대, 패드 질화막(14A)의 식각공정은 CF4, Ar, CHF3 및 O2로 이루어진 일군에서 선택된 적어도 어느 하나의 가스를 이용하되, 50~300mTorr의 압력 및 50~200W의 전력(power)을 인가하여 플라즈마 식각 장비 내에서 진행한다.
이러한 패드 질화막(14A)의 식각공정을 거치다 보면 패드 질화막(14A)과의 식각 선택비가 없는 하드마스크 질화막(16, 도 1 참조)은 모두 제거되는 동시에, 하드마스크 산화막(15) 또한 일정 두께 제거될 수 있다. 여기서, 식각 선택비가 없 다 함은 패드 질화막(14A)과 하드마스크 질화막(16)이 모두 동일한 질화막 계열의 물질이어서 그 식각율이 동일함을 말한다.
이어서, 도 3에 도시된 바와 같이, 잔류하는 하드마스크 산화막(15, 도 2 참조) 및 경사진 프로파일의 패드 질화막(14A)을 마스크로 이용한 식각공정을 통해 버퍼 산화막(13), 게이트 도전막(12, 도 2 참조) 및 게이트 절연막(11)을 식각하여 소자분리 영역의 기판(10)을 노출시킨다. 이로써, 복수의 게이트 전극(12A)이 형성된다. 이후, 노출된 소자분리 영역의 기판(10)을 일정 깊이 식각하여 트렌치(19)를 형성한다. 이때, 경사진 프로파일의 패드 질화막(14A)을 통해 기판(10)을 식각하게 되므로 트렌치(19)의 상부 폭이 기존보다 증가하게 된다. 따라서, 후속으로 트렌치(19) 내에 소자분리막을 증착할 시에 입구부가 넓어진 트렌치(19)로 인해 소자분리막의 매립 특성을 향상시킬 수 있다.
전체적으로, 트렌치(19) 형성을 위한 식각공정은 Cl2, HBr, C2F6, O2, SF6 및 N2로 이루어진 일군에서 선택된 적어도 어느 하나의 가스를 이용하되, 3~30mTorr의 압력 및 30~500W의 전력(power)을 인가하여 플라즈마 식각 장비 내에서 진행한다.
이어서, 도 4에 도시된 바와 같이, 트렌치(19, 도 3 참조)가 형성된 전체 구조 상부의 단차를 따라 월산화막(20)을 형성한다. 이때, 월산화막(20)은 라디칼 산화공정(radical oxidation)을 실시하여 균일한 두께로 형성한다. 월산화막(20)은 트렌치(19)의 내벽을 보호하기 위해 형성한다.
이어서, 월산화막(20) 상부의 단차를 따라 라이너 HDP막(High Density Plasma, 21)을 증착한다. HDP막(21)은 통상의 산화막이나 SOD(Spin On Dielectric)막에 비해 습식 세정공정 진행시 습식 식각율이 낮아 후속 습식 세정공정 진행 후에도 게이트 전극(12A)의 양측벽에 남아있어 인접하는 게이트 전극(12A) 간(인접 셀 간)을 완벽히 절연시키게 된다.
이어서, HDP막(21) 상부의 단차를 따라 HTO(High Temperature Oxide)막(22)을 증착한다. 이때, HTO막(22)은 스텝 커버리지(step coverage)가 우수하여 인접 셀 간을 절연시키기 위해 잔류하여야 할 HDP막(21)의 두께를 한층 더 두껍게 보완해주는 역할을 한다. 또한, HTO막(22) 대신에 TEOS(Tetra EtOxy Silane)막을 증착할 수도 있다.
이어서, 도 5에 도시된 바와 같이, 트렌치(19, 도 3 참조)가 매립되도록 HTO막(22) 상에 유동성이 우수하여 매립 특성이 좋은 소자분리용 SOD막(23)을 코팅한다. 참고로, SOD막(23)은 습식 식각율이 HTO막(22)이나 HDP막(21)에 비해 매우 빠른 절연물질이다.
이어서, 도 6에 도시된 바와 같이, 2차례에 걸친 CMP(Chemical Mechanical Polishing) 공정을 실시하여 패드 질화막(14A)의 상부 표면까지 SOD막(23A)을 평탄화한다. 예컨대, 1차 CMP 공정시에는 LSS(Low Selectivity Slurry)를 이용하고, 2차 CMP 공정시에는 HSS(High Selectivity Slurry)를 이용하여 실시한다. 이때, 2차 CMP 공정은 질화막 대비 산화막에 대한 고선택비-질화막보다 산화막에 대한 식각율이 빠름-를 갖는 슬러리를 이용한 것으로, 이러한 2차 CMP 공정시에는 패드 질화막(14A)을 평탄화 정지막으로 한다. 이러한 2차 CMP 공정시에는 패드 질화막(14A) 이 20~40Å 정도 손실된다.
바람직하게는, 1차 CMP 공정시에는 슬러리로 pH 10~14인 증류 실리카(fumed silica)를 사용하고, 2차 CMP 공정시에는 pH 6~8인 CeO2 계열의 슬러리를 사용하되 이때 2차 CMP 공정시 사용되는 슬러리는 산화막 대비 질화막에 대한 선택비가 적어도 50:1 이상인 것이 바람직하다.
이어서, 도 7에 도시된 바와 같이, 질화막 대비 산화막에 대한 고선택비를 갖는 가스를 이용하여 소자분리 영역에 존재하는 산화막만을 선택적으로 식각한다. 바람직하게는, CF2 계열의 라디칼 이온을 사용하기 위하여 CxFy(x=4~5, y=4~8)을 이용한다. 이로써, 패드 질화막(14A)은 식각되지 않고 그대로 잔류하게 되는 반면 소자분리 영역에 대응되는 산화막들, 즉 SOD막(23A), HTO막(22), HDP막(21) 및 월산화막(20)이 일정 깊이 리세스된다. 특히, 이러한 식각공정시에는 소자분리 영역에 존재하는 SOD막(23A), HTO막(22), HDP막(21) 및 월산화막(20)이 식각되면서 돌출된 패드 질화막(14A)의 양측벽에 폴리머 스페이서(25)를 형성시킨다.
이어서, 도 8에 도시된 바와 같이, 폴리머 스페이서(25)를 마스크로 이용한 식각공정을 실시하여 폴리머 스페이서(25) 저부로 노출된 소자분리 영역의 산화막들, 즉 SOD막(23A), HTO막(22), HDP막(21) 및 월산화막(20)을 식각한다.
이어서, 도 9에 도시된 바와 같이, O2 플라즈마를 이용한 식각공정을 실시하여 폴리머 스페이서(25, 도 8 참조)를 제거한다. 그런 다음, 인산(H3PO4)용액 및 BOE(Buffered Oxide Etchant)를 이용한 습식 세정공정을 실시하여 패드 질화 막(14A, 도 8 참조)을 제거한다. 이때, HDP막(21)은 전술한 바와 같이 산화막이나 SOD막(23A)에 비해 습식 세정공정 진행시 습식 식각율이 낮아 습식 세정공정 진행 후에도 게이트 전극(12A)의 양측벽에 남아있게 된다.
바람직하게는, 습식 세정공정은 다음과 같이 실시한다. 예컨대, 인산용액을 이용한 습식 세정공정은 10~30분간 실시하고, BOE를 이용한 습식 세정공정은 100~400초간 실시한다.
이어서, 도 10에 도시된 바와 같이, 세정공정을 실시하여 버퍼 산화막(13, 도 9 참조)을 제거한다. 바람직하게는, 세정공정은 HF 용액을 이용하여 10~700초간 실시한다. 이러한 세정공정시에는 버퍼 산화막(13)과 함께 트렌치(19, 도 3 참조) 내부의 SOD막(23A)에도 등방성 식각이 이루어져 SOD막(23A)이 기판(10) 저부로 일정 깊이 리세스된다.
그러나, 이러한 SOD막(23A)의 등방성 식각이 진행되어도 과수소화 실라잔 중합체 용액의 도포막인 PSZ막보다 습식 식각율이 느린 HDP막(21) 및 HTO막(22)이 게이트 전극(12A)의 양측벽에 잔류하여 게이트 스페이서(S)로 기능하게 된다. 이러한 스페이서(S)는 인접 셀 간을 확실히 절연시켜 플래시 메모리 소자의 크기 감소에 따른 인접 셀 간의 간섭을 방지할 수 있도록 한다.
또한, 기판(10) 내에 존재하는 월산화막(20)/HDP막(21)/HTO막(22)의 적층막은 소자분리막(I, isolaton layer)으로 기능하게 된다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 플래시 메모리 소자의 소자분리막 형성시 게이트 전극의 양측벽에 스페이서 형태의 절연막이 잔류하도록 함으로써, 인접한 셀 간의 간섭을 방지할 수 있다.
또한, 본 발명에 의하면, 패드 질화막 패터닝시 그 양측벽이 경사진 프로파일을 갖도록 한 후 이를 마스크로 기판 내에 트렌치를 형성함으로써, 트렌치의 입구 폭을 증가시켜 후속으로 트렌치 내에 소자분리막을 증착할 시에 소자분리막의 매립 특성을 향상시킬 수 있다.

Claims (17)

  1. 게이트 전극 사이로 노출된 영역에는 트렌치가 형성되고 상기 게이트 전극 상에는 패드 질화막이 형성된 기판을 제공하는 단계;
    상기 트렌치를 포함한 전체 구조 상부의 단차를 따라 산화막 계열의 제1 절연막을 형성하는 단계;
    상기 패드 질화막과의 단차 없이 상기 트렌치 내에 고립되도록 상기 제1 절연막 상에 상기 제1 절연막보다 습식 식각율이 빠른 제2 절연막을 형성하는 단계;
    상기 패드 질화막이 돌출되도록 상기 게이트 전극 사이의 상기 제1 및 제2 절연막을 일부 식각하면서 상기 패드 질화막의 양측벽에 폴리머 스페이서를 형성하는 단계; 및
    상기 폴리머 스페이서로 인해 노출된 상기 제1 및 제2 절연막의 일부를 식각하여 상기 게이트 전극의 양측벽에는 게이트 스페이서를 형성하고 상기 기판 내에는 소자분리막을 형성하는 단계
    를 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 기판을 제공하는 단계는,
    게이트 절연막이 형성된 상기 기판 상에 게이트 도전막, 버퍼 산화막 및 패드 질화막을 차례로 형성하는 단계;
    소정의 하드마스크 패턴을 통해 노출된 상기 패드 질화막을 식각하는 단계; 및
    상기 패드 질화막을 통해 상기 버퍼 산화막, 상기 게이트 도전막 및 상기 기판을 식각하여 트렌치를 형성하면서 상기 트렌치로 인해 서로 분리된 게이트 전극을 형성하는 단계
    를 포함하는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 패드 질화막은 그 양측벽이 경사진 프로파일을 갖도록 형성하는 반도체 소자의 제조방법.
  4. 제 3 항에 있어서,
    양측벽이 경사진 상기 패드 질화막을 형성하는 단계는,
    CF4, Ar, CHF3 및 O2로 이루어진 일군에서 선택된 적어도 어느 하나의 가스를 이용하되, 50~300mTorr의 압력 및 50~200W의 전력(power)을 인가하여 플라즈마 식각 장비 내에서 상기 패드 질화막을 경사 식각하여 이루어지는 반도체 소자의 제조 방법.
  5. 제 2 항 내지 제 4 항 중 어느 하나의 항에 있어서,
    상기 게이트 스페이서를 형성한 후,
    상기 폴리머 스페이서를 제거하는 단계;
    상기 패드 질화막을 제거하는 단계; 및
    상기 버퍼 산화막을 제거하면서 상기 제2 절연막을 일정 깊이 리세스시키는 단계
    를 더 포함하는 반도체 소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 패드 질화막을 제거하는 단계는,
    인산 용액(H3PO4) 및 BOE 용액을 이용한 습식 세정공정을 실시하여 이루어지는 반도체 소자의 제조방법.
  7. 제 5 항에 있어서,
    상기 버퍼 산화막을 제거하는 단계는,
    10~700초간 HF 용액을 이용한 세정공정을 실시하여 이루어지는 반도체 소자의 제조방법.
  8. 제 5 항에 있어서,
    상기 제2 절연막을 형성하는 단계는,
    상기 트렌치가 매립되도록 상기 제1 절연막 상에 상기 제2 절연막을 증착하는 단계; 및
    상기 패드 질화막이 노출될 때까지 상기 제2 절연막을 포함한 상기 제1 절연막을 평탄화하는 단계
    를 포함하는 반도체 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 제1 절연막을 형성하는 단계는,
    상기 트렌치가 형성된 전체 구조 상부의 단차를 따라 월산화막을 형성하는 단계;
    상기 월산화막 상부의 단차를 따라 HDP막을 증착하는 단계; 및
    상기 HDP막 상부의 단차를 따라 HTO막 또는 TEOS막을 증착하는 단계
    를 포함하는 반도체 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 제2 절연막은 SOD막으로 형성하는 반도체 소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 평탄화하는 단계는,
    LSS를 이용한 1차 CMP 공정 및 HSS를 이용한 2차 CMP 공정으로 나누어 실시하는 반도체 소자의 제조방법.
  12. 제 11 항에 있어서,
    상기 1차 CMP 공정시 슬러리로는 pH 농도가 10~14인 증류 실리카를 이용하는 반도체 소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 2차 CMP 공정시 슬러리로는 pH 농도가 6~8인 CeO2 계열이면서 산화막 대비 질화막의 식각 선택비가 적어도 50:1 이상인 슬러리를 이용하는 반도체 소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 평탄화하는 단계는,
    상기 패드 질화막이 20~40Å 손실될 때까지 실시하는 반도체 소자의 제조방법.
  15. 제 5 항에 있어서,
    상기 폴리머 스페이서의 제거는 O2 플라즈마를 이용하는 반도체 소자의 제조방법.
  16. 제 5 항에 있어서,
    상기 폴리머 스페이서를 형성하는 단계는 CF2 계열의 라디칼 이온을 사용하기 위하여 CxFy(x=4~5, y=4~8)를 사용하는 반도체 소자의 제조방법.
  17. 제 2 항에 있어서,
    상기 트렌치를 형성하는 단계는,
    Cl2, HBr, C2F6, O2, SF6 및 N2로 이루어진 일군에서 선택된 적어도 어느 하나의 가스를 이용하되, 3~30mTorr의 압력 및 30~500W의 전력(power)을 인가하여 플라즈마 식각 장비 내에서 이루어지는 반도체 소자의 제조방법.
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