KR100565749B1 - 반도체 소자의 격리영역 및 그 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 격리영역 및 그 제조방법에 관한 것으로, 고전압 반도체 소자와 저전압 반도체 소자를 하나의 칩에 집적시키는 경우에 필드 영역에 발생되는 소실(Field Loss)의 측벽을 질화막과 같은 절연막으로 보호함으로써, 실리사이드막이 필드 영역에 발생된 소실의 측벽을 따라 진행되는 것을 방지하여 기판의 웰 영역으로 발생되는 누설전류를 최소화하고, 직류전압에서 고전압이 인가될 경우에 브레이크다운 전압을 억제할 수 있게 된다.
격리구조, 고전압반도체소자, 저전압반도체소자, 화학기계적연마, 질화막
Description
도1a 내지 도1i는 종래 기술에 따라 고전압 반도체 소자와 저전압 반도체 소자를 하나의 칩에 집적시키는 제조공정을 순차적으로 보인 예시도.
도2a 내지 도2k는 본 발명에 따라 고전압 반도체 소자와 저전압 반도체 소자를 하나의 칩에 집적시키는 제조공정을 순차적으로 보인 예시도.
***도면의 주요부분에 대한 부호의 설명***
51:기판 52:버퍼산화막
53:질화막 54:제1절연막
55:제1게이트 절연막 56:제2게이트 절연막
57:게이트 전극 58:스페이서
59:제4절연막 60:실리사이드막
61:제2절연막 62:제2절연막
PR5,PR6:감광막
본 발명은 반도체 소자의 격리영역 및 그 제조방법에 관한 것으로, 보다 상세하게는 고전압 반도체 소자와 저전압 반도체 소자를 하나의 칩에 집적시키는 경우에, 그 반도체 소자들의 오동작 및 손상을 방지하기에 적당하도록 한 반도체 소자의 격리영역 및 그 제조방법에 관한 것이다.
최근 들어, 반도체 소자의 적용분야가 점차 확대됨에 따라 다양한 방식으로 구동되는 반도체 소자가 하나의 칩에 집적되고 있으며, 특히 고전압 환경에서 구동되는 반도체 소자와 저전압에서 구동되는 반도체 소자를 하나의 칩에 집적함으로써, 복합적 기능을 수행하는 칩을 제조하는 노력이 활발해지고 있다.
일반적으로, 고전압 반도체 소자와 저전압 반도체 소자는 게이트 절연막의 두께가 상이하므로, 저전압 반도체 소자와 고전압 반도체 소자를 하나의 칩에 집적하기 위해서는 고전압 반도체 소자의 게이트 절연막을 별도로 형성하여야 하며, 그 게이트 절연막의 두께에 따라 반도체 소자의 특성이 크게 달라진다.
도1a 내지 도1i는 종래 기술에 따라 고전압 반도체 소자와 저전압 반도체 소자를 하나의 칩에 집적시키는 제조공정을 순차적으로 보인 예시도로서, 이를 참조하여 종래 반도체 소자의 격리영역 제조방법을 상세히 설명하면 다음과 같다.
먼저, 도1a에 도시된 바와 같이, 기판(11) 상에 버퍼산화막(12)과 질화막(13)을 순차적으로 형성한 다음 사진식각공정을 통해 상기 질화막(13)과 버퍼산화막(12)을 선택적으로 제거하여, 노출된 기판(11)을 소정의 깊이로 식각하여 트렌치 영역(T)을 형성한다.
그리고, 도1b에 도시된 바와 같이, 상기 트렌치 영역(T)이 형성된 기판(11) 의 상부전면에 제1절연막(14)을 형성한 다음 화학기계적연마(Chemical Mechanical Polishing : CMP) 공정을 통해 평탄화하여 트렌치 영역(T)에 제1절연막(14)이 채워진 필드(Field) 영역을 형성한다.
그리고, 도1c에 도시된 바와 같이, 상기 제1절연막(14)의 평탄화로 인해 노출된 질화막(13)을 제거한다.
그리고, 도1d에 도시된 바와 같이, 상기 제1절연막(14)이 제거된 기판(11) 상의 전면에 제1게이트 절연막(15)을 형성한다.
그리고, 도1e에 도시된 바와 같이, 상기 제1게이트 절연막(15)의 상부에 감광막(PR1)을 형성하고, 노광 및 현상하여 고전압 반도체 소자가 형성될 영역의 제1게이트 절연막(15) 상부에 선택적으로 잔류하는 감광막(PR1)의 패턴을 형성한 다음 노출된 저전압 반도체 소자가 형성될 영역의 제1게이트 절연막(15)을 식각한다. 이때, 제1게이트 절연막(15)은 일반적으로 산화막으로 형성되고, 필드 영역에 채워진 제1절연막(14)은 TEOS 나 NSG 막으로 형성된다.
따라서, 저전압 반도체 소자가 형성될 영역의 제1게이트 절연막(15)을 통상적인 습식식각을 통해 제거할 경우, TEOS 나 NSG 막으로 형성된 제1절연막(14)과의 식각률 차이(1:1.5)로 인해 필드 영역에 채워진 제1절연막(14)이 과다 식각되어 필드 영역에 소실(L)이 발생한다.
그리고, 도1f에 도시된 바와 같이, 상기 감광막(PR1)의 패턴을 제거하고, 기판(11) 상의 전면에 제2게이트 절연막(16)을 형성하고, 상부전면에 도전물질을 증착한 다음 사진식각 공정을 통해 패터닝하여 게이트 전극(17)을 형성한다.
계속해서, 상기 게이트 전극(17)이 형성된 기판(11) 상의 전면에 절연물질을 형성한 다음 선택적으로 식각하여 상기 게이트 전극(17)의 측면에 잔류하는 스페이서(18)를 형성함으로써, 고전압 반도체 소자가 형성될 영역과 저전압 반도체 소자가 형성될 영역에 각각 게이트를 형성한다.
한편, 도면상에 도시되지는 않았지만, 상기 스페이서(18)가 형성되기 전/후에 각각 기판(11) 상에 불순물이온을 주입하여 엘디디(Lightly Doped Drain : LDD) 구조의 소스/드레인을 형성하는 공정이 실시된다.
그리고, 도1g에 도시된 바와 같이, 상기 게이트가 형성된 기판(11) 상의 전면에 제2절연막(19)을 형성한다. 이때, 제2절연막(19)은 하부 굴곡을 따라 형성되기 때문에 전술한 필드 영역에 발생된 소실(L)이 계속하여 존재하게 된다.
그리고, 도1h에 도시된 바와 같이, 상기 제2절연막(19)이 상기 고전압 반도체 소자가 형성될 영역의 게이트 전극(17) 상부에만 잔류하도록 선택적으로 식각한다. 이때, 제2절연막(19)이 액티브 영역(Active Area)에 잔류하는 경우에는 후속 실리사이드(Silicide) 공정에서 형성되는 실리사이드막의 전기적 특성이 저하되거나 불량이 발생되므로, 제2절연막(19)이 액티브 영역에 잔류하지 않도록 과도식각(Over Etch)을 실시하며, 이로 인해 필드 영역에 발생된 소실(L)이 더욱 심화된다.
그리고, 도 1i에 도시된 바와 같이, 상기 제2절연막(19)이 선택적으로 식각된 기판(11) 상에 실리사이드 공정을 통해 실리사이드막(20)을 선택적으로 형성한다. 이때, 실리사이드 공정은 도전성 재질을 실리콘과 결합시켜 저저항의 실리사이드막(20)을 형성하는 공정으로, 도전성 재질이 절연물질과는 결합되지 않으므로, 저전압 반도체 소자의 게이트 전극(17) 및 소스/드레인 상면, 그리고 고전압 반도체 소자의 소스/드레인 상면에 선택적으로 형성된다.
한편, 상기 실리사이드막(20)은 상기 필드 영역에 발생된 소실(L)로 인해 저전압 반도체 소자의 소스/드레인 상면 뿐만 아니라, 필드 영역에 발생된 소실(L)의 측벽을 따라 진행되어 비정상적으로 형성된다.
상기한 바와 같이, 실리사이드막(20)이 필드 영역에 발생된 소실(L)의 측벽을 따라 진행되어 비정상적으로 형성되면, 기판(11)에 형성된 웰(Well) 영역(미도시)으로 누설전류가 발생되어 반도체 소자의 오동착을 초래할 뿐만 아니라 직류전압(DC)에서 고전압을 인가하였을 때, 브레이크 다운 전압(Break Down Voltage)을 유발하게 되어 반도체 소자에 치명적인 손상을 주는 문제점이 있었다.
본 발명은 상기한 바와같은 종래의 문제점을 해결하기 위해 창안한 것으로, 본 발명의 목적은 고전압 반도체 소자와 저전압 반도체 소자를 하나의 칩에 집적시키는 경우에, 그 반도체 소자들의 오동작 및 손상을 방지할 수 있는 반도체 소자의 격리영역 및 그 제조방법을 제공하는데 있다.
상기 본 발명의 목적을 달성하기 위한 반도체 소자의 격리영역은 기판과; 상기 기판 상에 고전압 반도체 소자와 저전압 반도체 소자가 형성될 영역을 격리시키는 트렌치 영역과; 상기 기판과 단차를 갖도록 상기 트렌치 영역에 채워진 제1절연막과; 상기 제1절연막의 상부 및 상기 트렌치 영역의 측벽에 형성된 제2절연막과; 상기 트렌치 영역의 일측에 형성된 고전압 반도체 소자와; 상기 트렌치 영역의 타측에 형성된 저전압 반도체 소자를 구비하여 구성되는 것을 특징으로 한다.
그리고, 상기 본 발명의 목적을 달성하기 위한 반도체 소자의 격리영역 제조방법은 기판 상에 버퍼산화막과 질화막을 형성한 다음 질화막과 버퍼산화막의 일부를 식각하고, 노출된 기판을 식각하여 트렌치 영역을 형성하는 공정과; 상기 트렌치 영역에 제1절연막을 채워 넣는 공정과; 상기 제1절연막을 일정두께 식각한 다음 기판의 하부 굴곡을 따라 제2절연막을 형성하는 공정과; 상기 트렌치 영역에 제3절연막을 채워 넣은 다음 상기 제2절연막 및 질화막을 제거하는 공정과; 상기 트렌치 영역에 의해 격리되는 고전압 반도체 소자 및 저전압 반도체 소자를 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
상기한 바와같은 본 발명에 의한 반도체 소자의 격리영역 및 그 제조방법을 첨부한 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
도2a 내지 도2k는 본 발명에 따라 고전압 반도체 소자와 저전압 반도체 소자를 하나의 칩에 집적시키는 제조공정을 순차적으로 보인 예시도이다.
먼저, 도2a에 도시된 바와 같이, 기판(51) 상에 버퍼산화막(52)과 질화막(53)을 순차적으로 형성한 다음 사진식각공정을 통해 상기 질화막(53)과 버퍼산화막(52)을 선택적으로 제거하여, 노출된 기판(51)을 소정의 깊이로 식각하여 트렌치 영역(T)을 형성한다.
그리고, 도2b에 도시된 바와 같이, 상기 트렌치 영역(T)이 형성된 기판(51)의 상부전면에 제1절연막(54)을 형성한 다음 화학기계적연마 공정을 통해 평탄화하 여 트렌치 영역(T)에 제1절연막(54)이 채워진 필드영역을 형성한다. 이때, 제1절연막(54)은 유동성이 있는 TEOS 나 NSG 막으로 형성된다.
그리고, 도2c에 도시된 바와 같이, 상기 트렌치 영역(T)에 채워진 제1절연막(54)을 일정두께 식각한 다음 기판(51)의 상부전면에 제2절연막(61)을 형성한다. 이때, 제1절연막(54)은 기판(51)의 상면에 비해 낮은 단차를 갖도록 건식이나 습식 식각하며, 예를 들면 기판(51)의 상면에 비해 500~1500Å 정도의 낮은 단차를 갖도록 식각한다.
상기 제2절연막(61)은 질화막을 100~200Å 정도의 두께로 증착하며, 따라서 제2절연막(61)은 질화막의 증착특성에 의해 하부 굴곡을 따라 형성된다.
그리고, 도2d에 도시된 바와 같이, 상기 제2절연막(61)의 상부에 제3절연막(62)을 형성한 다음 화학기계적 연마공정을 통해 평탄화하여 트렌치 영역(T)에 제3절연막(62)을 채워넣는다. 이때, 제3절연막(62)은 유동성이 있는 TEOS 나 NSG 막으로 형성된다.
그리고, 도2e에 도시된 바와 같이, 상기 제3절연막(62)의 평탄화로 인해 노출된 제2절연막(61)을 식각하고, 계속해서 전술한 제1절연막(54)의 평탄화로 인해 노출된 질화막(53)을 제거한다. 이때, 질화막(53)의 상면에 형성된 제2절연막(61)은 식각되어 제거되지만, 트렌치 영역(T)의 측벽에 형성된 제2절연막(61)은 식각되지 않고 잔류한다.
그리고, 도2f에 도시된 바와 같이, 상기 제2절연막(61)과 질화막(53)이 식각된 기판(51) 상의 전면에 제1게이트 절연막(55)을 형성한다. 이때, 제1게이트 절연 막(55)은 고전압 반도체 소자의 게이트 절연막으로 기능하며, 구동환경에 따라 다르지만 통상 열산화(Thermal Oxidation) 방식으로 100~2000Å 정도의 두께를 갖도록 형성한다.
그리고, 도2g에 도시된 바와 같이, 상기 제1게이트 절연막(55)의 상부에 감광막(PR5)을 형성하고, 노광 및 현상하여 고전압 반도체 소자가 형성될 영역의 제1게이트 절연막(55) 상부에 선택적으로 잔류하는 감광막(PR5)의 패턴을 형성한 다음 노출된 저전압 반도체 소자가 형성될 영역의 제1게이트 절연막(55)을 습식 식각한다. 전술한 바와 같이, 제1게이트 절연막(55)은 열산화 방식으로 형성되고, 제3절연막(62)은 TEOS 나 NSG 막으로 형성됨에 따라 제1게이트 절연막(55)을 습식 식각을 통해 제거할 경우, TEOS 나 NSG 막으로 형성된 제3절연막(62)과의 식각률 차이(1:1.5)로 인해 제3절연막(62)이 과다 식각되어 소실(L)이 발생한다.
그리고, 도2h에 도시된 바와 같이, 상기 감광막(PR5)의 패턴을 제거하고, 기판(51) 상의 전면에 제2게이트 절연막(56)을 형성하고, 상부전면에 도전물질을 증착한 다음 사진식각 공정을 통해 패터닝하여 게이트 전극(57)을 형성한다.
계속해서, 상기 게이트 전극(57)이 형성된 기판(51) 상의 전면에 절연물질을 형성한 다음 선택적으로 식각하여 상기 게이트 전극(57)의 측면에 잔류하는 스페이서(58)를 형성함으로써, 고전압 반도체 소자가 형성될 영역과 저전압 반도체 소자가 형성될 영역에 각각 게이트를 형성한다.
한편, 도면상에 도시되지는 않았지만, 상기 스페이서(58)가 형성되기 전/후에 각각 기판(51) 상에 불순물이온을 주입하여 엘디디(Lightly Doped Drain : LDD) 구조의 소스/드레인을 형성하는 공정이 실시된다.
그리고, 도2i에 도시된 바와 같이, 상기 게이트가 형성된 기판(51) 상의 전면에 제4절연막(59)을 형성한 다음 감광막(PR6)을 형성하고, 노광 및 현상하여 고전압 반도체 소자 게이트 전극(57) 상의 제4절연막(59) 상부에 선택적으로 잔류하는 감광막(PR6)의 패턴을 형성한다. 이때, 제4절연막(59)은 하부 굴곡을 따라 형성되기 때문에 전술한 소실(L)이 계속하여 존재하게 된다.
그리고, 도2j에 도시된 바와 같이, 상기 감광막(PR6)의 패턴을 마스크로 적용하여 제4절연막(59)을 식각한 다음 감광막(PR6)의 패턴을 제거함으로써, 제4절연막(59)이 고전압 반도체 소자가 형성될 영역의 게이트 전극(57) 상부에만 잔류하도록 한다. 이때, 제4절연막(59)이 액티브 영역에 잔류하는 경우에는 후속 실리사이드 공정에서 형성되는 실리사이드막의 전기적 특성이 저하되거나 불량이 발생되므로, 제4절연막(59)이 액티브 영역에 잔류하지 않도록 과도식각을 실시하며, 이로 인해 필드 영역에 채워진 제3절연막(62)의 일부가 제2절연막(61)이 노출될때까지 식각되어 소실(L)이 더욱 심화된다.
그리고, 도2k에 도시된 바와 같이, 상기 제4절연막(59)이 선택적으로 잔류하는 기판(51) 상에 실리사이드 공정을 통해 실리사이드막(60)을 선택적으로 형성한다. 이때, 실리사이드 공정은 도전성 재질을 실리콘과 결합시켜 저저항의 실리사이드막(60)을 형성하는 공정으로, 도전성 재질이 절연물질과는 결합되지 않으므로, 저전압 반도체 소자의 게이트 전극(57) 및 소스/드레인 상면, 그리고 고전압 반도체 소자의 소스/드레인 상면에 선택적으로 형성된다.
한편, 상기 소실(L)이 발생된 필드 영역의 측벽에는 제3절연막(62)이 잔류하기 때문에 실리사이드막(70)은 필드 영역에 발생된 소실(L)의 측벽을 따라 진행되지 않고, 소스/드레인 상면에만 정상적으로 형성된다.
상기한 바와 같이 본 발명에 의한 반도체 소자의 격리영역 및 그 제조방법은 고전압 반도체 소자와 저전압 반도체 소자를 하나의 칩에 집적시키는 경우에 필드 영역에 발생되는 소실(Field Loss)의 측벽을 질화막과 같은 절연막으로 보호함으로써, 실리사이드막이 필드 영역에 발생된 소실의 측벽을 따라 진행되는 것을 방지할 수 있게 된다.
따라서, 기판에 형성된 웰 영역으로 발생되는 누설전류를 최소화하여 반도체 소자의 오동작을 방지할 수 있는 효과가 있으며, 또한 직류전압에서 고전압이 인가될 경우에 브레이크 다운 전압을 억제하여 반도체 소자의 치명적인 손상을 방지할 수 있는 효과가 있다.
Claims (8)
- 기판과;상기 기판 상에 고전압 반도체 소자와 저전압 반도체 소자가 형성될 영역을 격리시키는 트렌치 영역과;상기 기판의 표면에 비해 낮은 단차를 갖도록 상기 트렌치 영역에 채워진 제1절연막과;상기 제1절연막의 상부 및 상기 트렌치 영역의 측벽에 형성된 제2절연막과;상기 트렌치 영역의 일측에 형성된 고전압 반도체 소자와;상기 트렌치 영역의 타측에 형성된 저전압 반도체 소자를 구비하여 구성되는 것을 특징으로 하는 반도체 소자의 격리영역.
- 제 1 항에 있어서, 상기 기판과 제1절연막의 단차는 500~1500Å 인 것을 특징으로 하는 반도체 소자의 격리영역.
- 제 1 항에 있어서, 상기 제2절연막은 질화막인 것을 특징으로 하는 반도체 소자의 격리영역.
- 제 1 항 또는 제 3 항에 있어서, 상기 제2절연막의 두께는 100~200Å 인 것을 특징으로 하는 반도체 소자의 격리영역.
- 기판 상에 버퍼산화막과 질화막을 형성한 다음 질화막과 버퍼산화막의 일부를 식각하고, 노출된 기판을 식각하여 트렌치 영역을 형성하는 공정과;상기 트렌치 영역에 제1절연막을 채워 넣는 공정과;상기 제1절연막을 일정두께 식각한 다음 기판의 하부 굴곡을 따라 제2절연막을 형성하는 공정과;상기 트렌치 영역에 제3절연막을 채워 넣은 다음 상기 제2절연막 및 질화막을 제거하는 공정과;상기 트렌치 영역에 의해 격리되는 고전압 반도체 소자 및 저전압 반도체 소자를 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 격리영역 제조방법.
- 제 5 항에 있어서, 상기 트렌치 영역에 제1절연막을 채워 넣는 공정은기판의 상부전면에 제1절연막으로 TEOS 나 NSG 막을 형성한 다음 화학기계적 연마공정을 통해 평탄화하는 것을 특징으로 하는 반도체 소자의 격리영역 제조방법.
- 제 5 항에 있어서, 상기 제1절연막을 일정두께 식각한 다음 기판의 하부굴곡을 따라 제2절연막을 형성하는 공정은제1절연막을 건식 및 식각 중의 하나의 방법으로 식각하고, 제2절연막으로 질화막을 100~200Å 정도의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 격리영역 제조방법.
- 제 5 항에 있어서, 상기 트렌치 영역에 제3절연막을 채워 넣은 다음 상기 제2절연막 및 질화막을 제거하는 공정은기판의 상부전면에 제3절연막으로 TEOS 나 NSG 막을 형성한 다음 화학기계적 연마공정을 통해 평탄화한 다음 제2절연막 및 질화막을 식각하는 것을 특징으로 하는 반도체 소자의 격리영역 제조방법.
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