CN113192890A - 半导体器件的制造方法 - Google Patents

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Abstract

公开了一种形成半导体结构，所述半导体结构包括衬底以及位于所述衬底内的高压阱区和低压阱区，所述高压阱区上覆盖有第一氧化层，所述低压阱区上覆盖有第二氧化层；在所述第一氧化层和所述第二氧化层上依次形成牺牲层和掩膜层；以所述牺牲层为刻蚀停止层图案化所述掩膜层；刻蚀所述牺牲层和所述第一氧化层直至所述衬底中，形成凹槽；在所述凹槽内形成浅沟道隔离，其中，所述牺牲层的材料包括氮化硅。本申请的半导体器件的制造方法，采用氮化硅作为材料的牺牲层作为掩膜层的蚀刻停止层，避免了后续形成浅沟道隔离凹槽时，氮氧化硅层在凹槽表面形成的颗粒导致的缺陷，从而提高了器件的良率和可靠性。

Description

半导体器件的制造方法
技术领域
本发明涉及CMOS工艺制造技术领域，特别涉及一种半导体器件的制造方法。
背景技术
随着超大规模集成电路的迅速发展，半导体芯片的集成度越来越高。在半导体元件的制造过程中，需要采用多道纷繁复杂的工序来形成所需要的半导体器件。金属氧化物半导体晶体管(MOSFET，Metal-Oxide-Semiconductor Field-Effect Transistor)是集成电路中一种重要的基本元器件，其主要由半导体衬底、栅氧化层、多晶硅栅极、栅极侧壁层和源/漏掺杂区组成。互补金属氧化物半导体(CMOS，Complementary Metal OxideSemiconductor)由于可以同时包括N沟道和P沟道场效应晶体管而受到了广泛的应用。
然而在形成用于CMOS器件的半导体器件的过程中，会形成SION，在刻蚀衬底时，一般直接以SION作为掩膜刻蚀衬底形成凹槽，并对凹槽进行填充形成沟槽隔离结构。
然而，在进行良率检测时，发现在凹槽的表面具有较多缺陷，器件的良率和可靠性较低。
发明内容
鉴于上述问题，本发明的目的在于提供一种半导体器件的制造方法，采用氮化硅材料的牺牲层作为浅沟槽隔离凹槽的蚀刻停止层，从而避免了采用氮氧化硅层作为蚀刻停止层导致的缺陷，降低了工艺复杂性。
根据本发明的一方面，提供一种半导体器件的制造方法，包括：形成半导体结构，所述半导体结构包括衬底以及位于所述衬底内的高压阱区和低压阱区，所述高压阱区上覆盖有第一氧化层，所述低压阱区上覆盖有第二氧化层；在所述第一氧化层和所述第二氧化层上形成氮化硅层并图案化所述氮化硅层；刻蚀所述所述第一氧化层和第二氧化层直至所述衬底中，形成凹槽；通过清洗剂对所述凹槽进行清洗，所述清洗剂包括氢氟酸；通过热氧化在暴露于所述凹槽内的衬底表面形成衬垫氧化物；通过沉积工艺在所述凹槽内和所述氮化硅上沉积介电层；以所述氮化硅层作为停止层对所述介电层进行研磨，在所述凹槽内形成浅沟道隔离结构。
可选地，所述氮化硅层上还形成有氮氧化硅层，在对沟槽进行清洗之前，去除所述氮氧化硅层。
可选地，第一氧化层的厚度大于第二氧化层的厚度。
可选地，所述高压阱区包括多个第一掺杂类型阱和多个第二掺杂类型阱，所述第一掺杂类型阱和所述第二掺杂类型阱间隔分布。
可选地，所述浅沟槽隔离凹槽位于所述第一掺杂类型阱和所述第二掺杂类型之间，以及所述高压阱区与所述低压阱区之间。
可选地，在所述凹槽内形成浅沟道隔离的步骤之后，还包括：在所述第一氧化层和所述第二氧化层的表面上形成阵列结构，形成所述阵列结构的步骤包括在所述第一氧化层和所述第二氧化层的表面上形成栅叠层结构、贯穿所述栅叠层结构的多个沟道柱以及形成多个导电通道，部分所述导电通道贯穿所述栅叠层结构。
可选地，所述半导体器件为3D存储器件。
可选地，在所述凹槽内形成浅沟道隔离结构的步骤之后，还包括：在所述第一氧化层和所述第二氧化层的表面上形成栅极导体层和栅极侧墙；在所述高压阱区和低压阱区中形成源/漏区。
可选地，所述半导体器件为互补金属氧化物半导体。
本发明提供的半导体器件的制造方法，没有形成氮氧化硅材料层，直接采用氮化硅材料的牺牲层作为掩膜层的蚀刻停止层，避免了后续形成浅沟道隔离凹槽前的清洗步骤中，清洗剂与氮氧化硅层在凹槽表面发生反应导致的缺陷，从而提高了器件的良率和可靠性。
进一步地，采用氮化硅材料的牺牲层作为掩膜层的蚀刻停止层，不仅减少了沉积和去除氮氧化硅层的步骤，降低了工艺复杂性，而且避免了预清洗过程中清洗剂与氮氧化硅层发生反应导致的缺陷。
在另一种实施例中，形成氮化硅层和氮氧化硅层作为掩膜层的蚀刻停止层，但在对凹槽进行清洗前，先去除掉氮氧化硅层，然后再对凹槽进行清洗，这样不仅保证了浅沟道隔离凹槽的形成良好，而且降低了因预清洗过程中清洗剂与氮氧化硅层发生反应导致的器件缺陷。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1a和图1b示出了根据现有技术的半导体结构的制造方法；
图1c示出了根据现有技术的半导体结构的缺陷示意图；
图2a至图2f示出了根据本发明实施例的半导体器件的制造方法。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一区域“下面”或“下方”。
如果为了描述直接位于另一层、另一区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
图1a和图1b示出了根据现有技术的半导体结构的制造方法；图1c示出了根据现有技术的半导体结构的缺陷示意图。
参考图1a至图1c，在半导体结构中，采用第二牺牲层113作为掩膜层114图案化时的蚀刻停止层，然后形成贯穿第二牺牲层113，第一牺牲层112以及第一氧化层111，到达衬底110中的浅沟道隔离凹槽104。其中，第一牺牲层112的材料为氮化硅(SIN)，第二牺牲层113的材料为氮氧化硅(SION)。
经本本申请的发明人研究发现，由于第二牺牲层113的材料为氮氧化硅，因此在形成浅沟道隔离凹槽104后，浅沟道隔离凹槽104的表面上会附着第二牺牲层113的颗粒物，在后续采用清洗剂对凹槽104的表面进行清洗时，清洗剂会与第二牺牲层113的材料氮氧化硅发生反应，导致器件容易出现缺陷(如图1c所示)，进而影响半导体器件的良率和可靠性。
本申请的发明人注意到上述问题，提出一种新的半导体器件的制造方法。
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
本申请的半导体器件，例如为互补金属氧化物半导体(CMOS，ComplementaryMental Oxide Semiconductor)，它可以同时包括N沟道和P沟道场效应晶体管，因此受到了广泛的应用。此外，本申请的半导体器件还可以作为3D存储器件。
图2a至图2f示出了根据本发明实施例的半导体器件的制造方法。
参考图2a，该方法开始于已经在衬底210中形成第一掺杂类型阱201和203，第二掺杂类型阱202的半导体结构，该衬底210包括高压阱区A和低压阱区B，第一掺杂类型阱201和203，第二掺杂类型阱202位于高压阱区A中。
参考图2a，在衬底210的表面上形成第一氧化层216和第二氧化层211，牺牲层212以及掩膜层213。
在该步骤中，采用化学气相沉积工艺，物理气相沉积工艺或等离子体辅助沉积工艺等，在衬底210的表面形成第一氧化层216和第二氧化层211，第一氧化层216位于高压阱区A的衬底210上方，第二氧化层211位于低压阱区B的衬底210上方。其中，高压阱区A上方的第一氧化层216厚度大于低压阱区B上方的第二氧化层211的厚度。第一氧化层216和第二氧化层211的厚度与该区域所形成的CMOS器件的开启电压相关，通常，第一氧化层216或第二氧化层211的厚度越厚，其所对应的开启电压越高。
进一步在第一氧化层216和第二氧化层211的表面形成牺牲层212和掩膜层213。在该步骤中，采用化学气相沉积工艺，物理气相沉积工艺或等离子体辅助沉积工艺等形成牺牲层212和掩膜层213。
在该实施例中，牺牲层212的表面平坦，但由于第一氧化层216的表面高于第二氧化层211的表面，因此牺牲层212在高压阱区A和低压阱区B处的厚度也不同。牺牲层212在低压阱区B的厚度大于在高压阱区A的厚度。
在该实施例中，牺牲层212的材料例如为氮化硅，掩膜层213例如为硬掩膜层或光致抗蚀剂层，掩膜层213为光致抗蚀剂层时，通过光刻显影等工艺。衬底210可以是本领域技术人员所熟知的各种半导体材料，例如硅衬底(Si)、锗衬底(Ge)、锗化硅衬底(SiGe)、绝缘体上硅(SOI，Silicon on Insulator)或绝缘体上锗(GOI，Germanium on Insulator)等。其中，硅衬底可以包括单晶硅衬底，多晶硅衬底等。在本发明的实施例中例如采用硅衬底。
在另外一种实施例中，在第一氧化层216和第二氧化层211的表面上，形成氮化硅层212、氮氧化硅层(图中未示出)以及掩膜层213，其中氮化硅层212和氮氧化硅层共同作为后续步骤中图案化掩膜层213的蚀刻停止层。
进一步地，图案化掩膜层213，如图2b所示。
在该步骤中，采用各向异性蚀刻，例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀等，对掩膜层213进行蚀刻，从而图案化掩膜层213。
在该实施例中，在图案化掩膜层213的过程中，牺牲层212作为掩膜层213的蚀刻停止层。图案化后的掩膜层213具有多个通孔204，该通孔204暴露牺牲层212的表面，对应于后续形成的浅沟道隔离凹槽。
进一步地，蚀刻牺牲层212，第一氧化层216和/或第二氧化层211以及衬底210，形成多个凹槽205，如图2c所示。
在该步骤中，采用各向异性蚀刻，例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀等，通过掩膜层213对半导体结构中的牺牲层212，第一氧化层216和第二氧化层211以及衬底210进行蚀刻，形成贯穿牺牲层212，第一氧化层216或第二氧化层211，到达衬底210内部的多个凹槽205。
在该实施例中，凹槽205位于掩膜层213的通孔204下方，即有掩膜层213的区域半导体结构未被蚀刻。
在该实施例中，在高压阱区A中的衬底210中，形成有间隔分布的第一掺杂类型阱201和203，第二掺杂类型阱202。在第一掺杂类型阱201与第二掺杂类型阱202，以及第二掺杂类型阱202和第一掺杂类型阱203之间，形成有凹槽205；在高压阱区A和低压阱区B之间，也形成有凹槽205；在低压阱区B中，例如也包括第一掺杂类型阱和第二掺杂类型阱(图中未示出)，则在第一掺杂类型阱和第二掺杂类型阱之间也形成有凹槽205。
在该实施例中，凹槽205是高深宽比的凹槽，截面形状例如为矩形或梯形。
进一步地，在形成凹槽205之后，还包括去除掩膜层213，并采用清洗剂对凹槽205的表面进行清洗。其中，清洗剂例如为氢氟酸。
在另外一个形成氮化硅层212、氮氧化硅层以及掩膜层213的实施例中，在形成凹槽205之后，还包括去除掩膜层213以及氮氧化硅层后，采用清洗剂对凹槽205的表面进行清洗。其中，清洗剂例如为氢氟酸。
进一步地，采用热氧化工艺在暴露于凹槽205内的衬底210的表面上形成衬垫氧化物(图中未示出)。其中，在凹槽205内的衬底210表面上形成衬垫氧化物，可以使凹槽205的拐角处变得圆滑，便于后续步骤中介电层214的沉积。
进一步地，在凹槽205中沉积介电层214，如图2d所示。
在该步骤中，例如采用高深宽比沉积工艺(High Aspect Ratio Process，HARP)，原子层沉积、物理气相沉积、化学气相沉积或等离子体辅助沉积工艺等，在凹槽205中填充介电层214，形成浅沟槽隔离。
在该实施例中，介电层214不仅填充满凹槽205，同时在牺牲层212的表面沉积。
进一步地，去除牺牲层212表面的介电层214，如图2e所示。
在该实施例中，采用化学机械研磨工艺或其他蚀刻工艺，去除牺牲层212表面的介电层214。在该步骤中，优选采用化学机械研磨工艺，此时，牺牲层212作为化学机械研磨工艺的停止层，不仅可以去除牺牲层212表面的介电层214，暴露牺牲层212的表面，同时也可以获得平坦化的表面。
进一步地，去除牺牲层212，如图2f所示。
在该步骤中，采用各向同性蚀刻，例如湿法蚀刻或气相蚀刻，在湿法蚀刻中，使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中，在气相蚀刻中，使用蚀刻气体作为蚀刻剂，其中，将半导体结构暴露于蚀刻气体中。采用蚀刻选择比高的蚀刻溶液或蚀刻气体，可以使得蚀刻效果更好。
在一种实施例中，后续还包括在第一氧化层216和第二氧化层211的表面上形成其他半导体层，从而形成3D存储器件。其中，例如包括在第一氧化层216和第二氧化层211的表面上形成阵列结构，形成阵列结构的步骤包括在第一氧化层和第二氧化层的表面上形成栅叠层结构，栅叠层结构包括交替堆叠的层间绝缘层和栅极导体层，形成贯穿栅叠层结构的多个沟道柱以及形成多个导电通道，部分所述导电通道贯穿所述栅叠层结构。
在另一种实施例中，后续还包括在第一氧化层216和第二氧化层211的表面上形成其他半导体层，从而形成互补金属氧化物半导体(CMOS，Complementary Metal Oxide)。其中，例如包括在第一氧化层216和第二氧化层211的表面上形成多晶硅栅极导体层、栅极侧壁层，以及在高压阱区A和低压阱区B中分别形成源/漏掺杂区等，该互补金属氧化物半导体由于可以同时包括N沟道和P沟道场效应晶体管而受到了广泛的应用。
本发明提供的半导体器件的制造方法，采用氮化硅材料的牺牲层作为掩膜层的蚀刻停止层，避免了后续形成浅沟道隔离凹槽时，氮氧化硅层在凹槽表面形成的颗粒导致的缺陷，从而提高了器件的良率和可靠性。
进一步地，采用氮化硅材料的牺牲层作为掩膜层的蚀刻停止层，不仅减少了沉积和去除氮氧化硅层的步骤，而且减少了预清洗的步骤，从而降低了工艺复杂性。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (9)

1.一种半导体器件的制造方法，其特征在于，包括：
形成半导体结构，所述半导体结构包括衬底以及位于所述衬底内的高压阱区和低压阱区，所述高压阱区上覆盖有第一氧化层，所述低压阱区上覆盖有第二氧化层；
在所述第一氧化层和所述第二氧化层上形成氮化硅层并图案化所述氮化硅层；
刻蚀所述所述第一氧化层和第二氧化层直至所述衬底中，形成凹槽；
通过清洗剂对所述凹槽进行清洗，所述清洗剂包括氢氟酸；
通过热氧化在暴露于所述凹槽内的衬底表面形成衬垫氧化物；
通过沉积工艺在所述凹槽内和所述氮化硅上沉积介电层；
以所述氮化硅层作为停止层对所述介电层进行研磨，在所述凹槽内形成浅沟道隔离结构。
2.根据权利要求1所述的制造方法，其特征在于，所述氮化硅层上还形成有氮氧化硅层，在对沟槽进行清洗之前，去除所述氮氧化硅层。
3.根据权利要求1所述的制造方法，其特征在于，第一氧化层的厚度大于第二氧化层的厚度。
4.根据权利要求1所述的制造方法，其特征在于，所述高压阱区包括多个第一掺杂类型阱和多个第二掺杂类型阱，所述第一掺杂类型阱和所述第二掺杂类型阱间隔分布。
5.根据权利要求4所述的制造方法，其特征在于，所述浅沟槽隔离凹槽位于所述第一掺杂类型阱和所述第二掺杂类型之间，以及所述高压阱区与所述低压阱区之间。
6.根据权利要求1所述的制造方法，其特征在于，在所述凹槽内形成浅沟道隔离结构的步骤之后，还包括：
在所述第一氧化层和所述第二氧化层的表面上形成阵列结构，形成所述阵列结构的步骤包括在所述第一氧化层和所述第二氧化层的表面上形成栅叠层结构、贯穿所述栅叠层结构的多个沟道柱以及形成多个导电通道，部分所述导电通道贯穿所述栅叠层结构。
7.根据权利要求6所述的制造方法，其特征在于，所述半导体器件为3D存储器件。
8.根据权利要求1所述的制造方法，其特征在于，在所述凹槽内形成浅沟道隔离的步骤之后，还包括：
在所述第一氧化层和所述第二氧化层的表面上形成栅极导体层和栅极侧墙；
在所述高压阱区和低压阱区中形成源/漏区。
9.根据权利要求8所述的制造方法，其特征在于，所述半导体器件为互补金属氧化物半导体。
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