TWI843366B - 半導體器件、記憶體器件及半導體器件的形成方法 - Google Patents

Abstract

在某些方面，一種半導體器件包括基板、在基板中的第一溝槽隔離、形成在第一溝槽隔離下方的第一摻雜區、形成在基板中的第二摻雜區以及相鄰於第二摻雜區形成的第一閘極結構。第一摻雜區為離子注入區，並且第一摻雜區與第二摻雜區之間的距離等於或大於0.6 µm。

Description

半導體器件、記憶體器件及半導體器件的形成方法

本發明涉及半導體器件、記憶體器件及半導體器件的形成方法。

諸如矽局部氧化（local oxidation of silicon，縮寫為LOCOS）、深溝槽隔離和淺溝槽隔離（shallow trench isolation，縮寫為STI，又稱為掩埋氧化物隔離技術）的積體電路隔離是積體電路的部分，所述部分將電路部件隔開並且防止相鄰電路部件之間的電流洩漏。對於高級互補金屬氧化物半導體（complementary metal oxide semiconductor，縮寫為CMOS）製程而言，隔離溝槽（尤其是STI）在提供電晶體的有源區之間的隔離方面發揮了重要作用。

在一方面，一種半導體器件包括基板、在基板中的第一溝槽隔離、形成在第一溝槽隔離下方的第一摻雜區、形成在基板中的兩個第二摻雜區以及形成在兩個第二摻雜區之間的第一閘極結構。

在另一方面，一種記憶體器件包括記憶體單元陣列以及耦合到記憶體單元陣列的周邊電路。周邊電路包括高壓（High Voltage，縮寫為HV）電路。 HV電路包括基板、在基板中的第一溝槽隔離、形成在第一溝槽隔離下方的第一摻雜區、形成在基板中的兩個第二摻雜區以及形成在兩個第二摻雜區之間的第一閘極結構。

在又一方面，一種用於形成半導體器件的方法包括：在基板中形成犧牲第一溝槽隔離；對犧牲第一溝槽隔離進行回蝕，以在基板中形成第一凹陷和第一溝槽隔離；在第一凹陷和第一溝槽隔離之上形成具有孔的光罩層；經由所述孔進行離子注入，以在第一溝槽隔離下方形成第一摻雜區；在基板中形成兩個第二摻雜區；以及在基板上且在兩個第二摻雜區之間形成第一閘極結構。

在再一方面，一種用於形成半導體器件的方法包括：在基板中形成犧牲第一溝槽隔離，並且在基板中形成包圍基板的部分的第二溝槽隔離；對犧牲第一溝槽隔離進行回蝕，以在基板中形成第一凹陷和第一溝槽隔離，並且對第二溝槽隔離進行回蝕，以在第二溝槽隔離中形成第二凹陷；在第一凹陷和第一溝槽隔離之上形成具有孔的光罩層；經由所述孔進行離子注入，以在第一溝槽隔離下方形成第一摻雜區；在基板中形成兩個第二摻雜區；以及在基板上且在兩個第二摻雜區之間形成第一閘極結構並且在所述基板的部分之上形成第二閘極結構。

儘管討論了具體配置和佈置，但是應當理解這僅僅是為了說明的目的而進行的。因此，可以使用其他配置和佈置，而不脫離本發明的範圍。而且，可以在各種各樣的其他應用中採用本發明。如在本發明中所描述的功能和結構特徵可以按照未在附圖中具體示出的方式彼此組合、調整和修改，使得這些組合、調整和修改處於本發明的範圍內。

通常，可以至少部分地從上下文中的用法理解術語。例如，至少部分取決於上下文，如在本文中所使用的術語「一個或多個」可以用於以單數意義描述任何特徵、結構或特性，或者可以用於以復數意義描述特徵、結構或特性的組合。類似地，至少部分取決於上下文，諸如「一」、「一個」或「所述」之類的術語同樣可以被理解為表達單數用法或表達複數用法。另外，術語「基於」可以被理解為不一定旨在表達排他性的因素集合，而是可以允許存在不一定明確描述的額外因素，這同樣至少部分地取決於上下文。

應當容易理解的是，本發明中的「在……上」、「在……上方」和「在……之上」的含義應以最寬泛的方式來解釋，使得「在……上」不僅意味著「直接在某物上」，而且還包括其間具有中間特徵或層的「在某物上」的含義，並且「在……上方」或「在……之上」不僅意味著「在某物上方」或「在某物之上」的含義，而且還可以包括其間沒有中間特徵或層的「它在某物上方」或「它在某物之上」的含義（即，直接在某物上）。

此外，為了便於描述，可以在本文中使用諸如「在……之下」、「在……下方」、「下」、「在……上方」、「上」等之類的空間相對術語來描述如圖所示的一個元件或特徵與另一個（多個）元件或特徵的關係。除了附圖中所示的取向之外，空間相對術語還旨在涵蓋器件在使用或操作中的不同取向。設備可以以其他方式定向（旋轉90度或在其他取向）並且同樣可以相應地解釋本文中所使用的空間相關描述詞。

如在本文中所使用的，術語「基板」是指在其上添加後續材料層的材料。基板本身可以被圖案化。添加在基板的頂部上的材料可以被圖案化或可以保持未圖案化。此外，基板可以包括多種半導體材料，例如矽，鍺、砷化鎵、磷化銦等。或者，基板可以由非導電材料製成，例如玻璃、塑料或藍寶石晶圓。

如在本文中所使用的，術語「層」是指包括具有厚度的區域的材料部分。層可以在整個下層或上層結構之上延伸，或者可以具有小於下層或上層結構範圍的範圍。此外，層可以是同質或異質連續結構的區域，該區域具有小於連續結構厚度的厚度。例如，層可以位於連續結構的頂表面和底表面之間或在連續結構的頂表面和底表面處的任何一對水平平面之間。層可以水平延伸，垂直延伸和/或沿著錐形表面延伸。基板可以是層，其中可以包括一層或多層，和/或可以在其上、其上方和/或其下方具有一層或多層。層可以包括多個層。例如，互連層可以包括一個或多個導體和触點層（其中形成有互連線和/或垂直互連通道（過孔）觸點）以及一個或多個電介質層。

在三維(Three-dimensional，縮寫為3D) Not AND (NAND) 記憶體器件中，串驅動器是最常用的並且是被配置為控制3D NAND記憶體串的陣列的最重要電路之一。具體而言，更多的堆疊的記憶體單元陣列需要更多的周邊電路來操作多個半導體器件（例如，記憶體器件），由此要求周邊電路中的串驅動器有更多的高壓電晶體。高壓電晶體失效的原因之一是電擊穿。例如，在記憶體單元的編程過程中，串驅動器的高壓電晶體可能保持超過25伏特（V）的偏壓。此外，相鄰高壓電晶體可能相互之間具有25 V的電壓差。儘管可以存在用於對每個高壓電晶體進行分隔以及隔離的溝槽隔離（STI），但是擊穿電壓要求顯著提高。此外，在記憶體單元的擦除過程期間，高壓電晶體可能保持源自於陣列耦合的另一超過24 V的偏壓。操作期間的這些高電壓可能引起高壓電晶體的電擊穿。隨著陣列堆疊體的增加，擊穿電壓要求也提高。儘管溝槽隔離可以為相鄰的電晶體或其他半導體器件提供隔離，但是有限的晶片面積限制了溝槽隔離的寬度和深度的增大，由此限制了擊穿電壓的進一步提高。

擊穿電壓的瓶頸之一（即，擊穿路徑）是高壓電晶體的重摻雜n阱（又稱為n加（NP）區域）與溝槽隔離之間的空間。在一些實施方式中，進一步形成位於溝槽隔離下方的p阱（又被稱為場輕摻雜 (field light doping，縮寫為FLD) 區域），以提供額外的擊穿電壓。NP與FLD之間的這一空間變成了高壓電晶體的擊穿電壓的關鍵點。如果可以擴展該空間，就可以提高擊穿電壓。

為了解決前述問題中的一個或多個，本發明介紹了一種解決方案，在該解決方案中，通過去除溝槽隔離的上方部分而減薄溝槽隔離，並且提供可以是光刻膠層的光罩層，以覆蓋減薄後的溝槽隔離並經由光罩層的孔且穿過減薄後的溝槽隔離進行離子注入，從而在減薄後的溝槽隔離下方形成FLD區域，由此降低FLD區域的寬度並因而提高高壓電晶體的擊穿電壓。此外，在一些實施方式中，可以對形成FLD區域的方法的一些步驟進行配置，從而在同一過程中形成3D電晶體以及高壓電晶體，這顯著簡化了製造過程並且降低了每一過程的成本。

應當指出，本發明使用了示例性3D電晶體和示例性高壓電晶體來說明就這些電晶體而言如何在同一過程中形成所公開的溝槽隔離。也可以使用所公開的方法借助於適當的修改來實施具有擁有類似特點的其他類型的3D電晶體或高壓電晶體的任何半導體器件。

圖1A示出了根據本發明的一些方面的記憶體器件100的截面的示意圖。記憶體器件100表示鍵合晶片的示例。記憶體器件100的部件（例如，存儲單元陣列和周邊電路）可以分別形成在不同的基板上，之後結合起來以形成鍵合晶片。記憶體器件100可以包括含有記憶體單元的陣列（記憶體單元陣列）的第一半導體結構102。在一些實施方式中，記憶體單元陣列包括NAND快閃 (flash) 記憶體單元的陣列。為了便於描述，可以採用NAND快閃記憶體儲器單元陣列作為示例來描述本發明當中的記憶體單元陣列。但是應當理解，記憶體單元陣列不限於NAND快閃記憶體儲器單元陣列，並且可以包括任何其他適當類型的記憶體單元陣列，例如動態隨機存取記憶體（dynamic random access memory，縮寫為DRAM）單元陣列、靜態隨機存取記憶體（static random access memory，縮寫為SRAM）單元陣列、NOR快閃記憶體儲器單元陣列、相變記憶體（phase change memory，縮寫為PCM）單元陣列、電阻式記憶體單元陣列、磁記憶體單元陣列、自旋轉移矩（spin transfer torque，縮寫為STT）記憶體單元陣列（僅舉幾例）或者它們的任何組合。

第一半導體結構102可以是NAND快閃記憶體儲器器件，其中記憶體單元是以3D NAND記憶體串的陣列和/或二維 (2-dimensional，縮寫為2D) NAND記憶體單元的陣列的形式提供的。可以將NAND記憶體單元組織成指狀物，繼而將這些指狀物組織成塊，其中每個NAND記憶體單元電連接到被稱為位元線（bit line，縮寫為BL）的單獨線。NAND記憶體單元中的具有同一垂直位置的所有單元可以通過控制閘極由字元線（word line，縮寫為WL）電連接。在一些實施方式中，平面含有通過同一條位元線電連接的某一數量的塊。第一半導體結構102可以包括一個或多個平面，並且執行所有的讀取/編程（寫入）/擦除操作所需的周邊電路可以包含在第二半導體結構104中。

在一些實施方式中，NAND記憶體單元的陣列是2D NAND記憶體單元的陣列，每個2D NAND記憶體單元包括浮閘電晶體。根據一些實施方式，2D NAND記憶體單元的陣列包括多個2D NAND記憶體串，每個2D NAND記憶體串包括多個串聯連接（類似於NAND門）的記憶體單元（例如，32到128個記憶體單元）和兩個選擇電晶體。根據一些實施方式，每個2D NAND記憶體串佈置在基板上的同一平面中（採取2D的形式）。在一些實施方式中，NAND記憶體單元的陣列是3D NAND記憶體串的陣列，每個3D NAND記憶體串在基板上方垂直地延伸（採取3D的形式）穿過堆疊結構 (例如，記憶體堆疊體)。取決於3D NAND技術（例如，記憶體堆疊體中的層/層級 (tier) 的數量），3D NAND記憶體串通常包括32到256個NAND記憶體單元，每個NAND記憶體單元包括浮閘電晶體或電荷捕獲電晶體。

如圖1A所示，記憶體器件100還可以包括第二半導體結構104，第二半導體結構104包括第一半導體結構102的記憶體單元陣列的周邊電路。周邊電路（又稱為控制和感測電路）可以包括用於有助於記憶體單元陣列的操作的任何適當的數字、模擬和/或混合信號電路。例如，周邊電路可以包括頁緩衝器、解碼器（例如，行解碼器或列解碼器）、感測放大器、驅動器（例如，字元線驅動器）、輸入/輸出（I/O）電路、電荷泵、電壓源或電壓發生器、電流或電壓參考、上文提及的功能電路的任何部分（例如，子電路）或者電路的任何有源或無源部件（例如，電晶體、二極體、電阻器或電容器）中的一個或多個。例如，周邊電路可以包括根據本發明的一些實施方式的3D電晶體和高壓電晶體。

如圖1A所示，記憶體器件100還包括垂直位於第一半導體結構102與第二半導體結構104之間的鍵合界面106。如下文所詳細描述的，第一半導體結構102和第二半導體結構104可以是分別製造的 (並且在一些實施方式中是並行製造的)，使得製造第一半導體結構102和第二半導體結構104中的一個的熱預算不對製造第一半導體結構102和第二半導體結構104中的另一個的製程構成限制。此外，可以形成穿過鍵合界面106的大量互連（例如，鍵合觸點），以在第一半導體結構102和第二半導體結構104之間形成直接的短距離（例如，微米級）電連接，這與電路板（例如，印刷電路板 (printed circuit board，縮寫為PCB)）上的長距離（例如，毫米或厘米級）晶片到晶片數據匯流排相反，由此消除了晶片界面延遲並且以降低的功耗實現了高速I/O吞吐量。可以通過跨越鍵合界面106的互連（例如，鍵合觸點）執行第一半導體結構102中的記憶體單元陣列與第二半導體結構104中的周邊電路之間的數據傳送。通過垂直地集成第一半導體結構102和第二半導體結構104，可以降低晶片尺寸，並且可以提高記憶體單元密度。

應當理解，堆疊的第一半導體結構102和第二半導體結構104的相對位置不受限制。圖1B示出了根據一些實施方式的另一示例性記憶體器件101的截面的示意圖。與圖1A中的記憶體器件100（其中包括周邊電路的第二半導體結構104位於包括記憶體單元陣列的第一半導體結構102上方）不同，在圖1B的記憶體器件101中，包括記憶體單元陣列的第一半導體結構102位於包括周邊電路的第二半導體結構104上方。儘管如此，根據一些實施方式，鍵合界面106仍然垂直地形成在記憶體器件101中的第一半導體結構102和第二半導體結構104之間，並且第一半導體結構102和第二半導體結構104通過鍵合（例如，混合鍵合）垂直結合。混合鍵合（又稱為「金屬/電介質混合鍵合」）是一種直接鍵合技術（例如，在不使用諸如焊料或粘合劑的中間層的情況下在表面之間形成鍵合），並且可以同時獲得金屬-金屬（例如，Cu與Cu）鍵合和電介質-電介質（例如，SiO2與SiO2）鍵合。可以通過跨越鍵合界面106的互連（例如，鍵合觸點）執行第一半導體結構102中的記憶體單元陣列與第二半導體結構104中的周邊電路之間的數據傳送。

圖2示出了根據本發明的一些方面的包括周邊電路的記憶體器件200的示意性電路圖。記憶體器件200可以包括記憶體單元陣列201和耦合到記憶體單元陣列201的周邊電路202。記憶體器件100和101可以是記憶體器件200的示例，其中記憶體單元陣列201和周邊電路202可以分別包含在第一半導體結構102和第二半導體結構104中。記憶體單元陣列201可以是NAND快閃記憶體儲器單元陣列，其中記憶體單元206是以3D NAND記憶體串208的陣列的形式提供的，每個3D NAND記憶體串208在基板（未示出）上方垂直延伸。在一些實施方式中，每個3D NAND記憶體串208包括串聯耦合併且垂直堆疊的多個記憶體單元206。每個記憶體單元206可以保持連續的模擬值（例如，電壓或電荷），其取決於在記憶體單元206的區域內捕獲的電子的數量。每個記憶體單元206可以是包括浮閘電晶體的浮閘類型的記憶體單元，或者可以是包括電荷捕獲電晶體的電荷捕獲類型的記憶體單元。

在一些實施方式中，每個記憶體單元206是具有兩種可能的記憶體狀態並因此可以存儲一比特數據的單層單元（single-level cell，縮寫為SLC）快閃記憶體。例如，第一記憶體狀態「0」可以對應於第一範圍的電壓，第二記憶體狀態「1」可以對應於第二範圍的電壓。在一些實施方式中，每個記憶體單元206是能夠存儲兩個記憶體狀態的多層單元（multi-level cell，縮寫為MLC）快閃記憶體。在一些實施方式中，每個記憶體單元206可以是三層單元（triple-level cell，縮寫為TLC）快閃記憶體或四層單元（quad-level cell，縮寫為QLC）快閃記憶體。每個MLC可以被編程為呈現一定範圍的可能標稱存儲值。在一個示例中，如果每個MLC存儲兩比特數據，那麼可以通過將三個可能的標稱存儲值之一寫入到單元而將MLC從擦除狀態編程為呈現三個可能的編程級（programming level）之一。第四標稱存儲值可以用於擦除狀態。

如圖2所示，每個3D NAND記憶體串208可以包括位於其源極端處的源極選擇閘（Source Selective Gate，縮寫為SSG）電晶體210和位於其汲極端處的汲極選擇閘（Drain Selective Gate，縮寫為DSG）電晶體212，使得SSG電晶體210和DSG電晶體212可以被配置為在讀取和編程操作期間經由源極端和汲極端激活選擇的3D NAND記憶體串208（陣列的列）。在一些實施方式中，同一塊204中的3D NAND記憶體串208的SSG電晶體210的源極通過同一條源極線（source line，SL）214（例如，公共SL）耦合到例如地。在一些實施方式中，同一塊204內的3D NAND記憶體串208的DSG電晶體212的汲極耦合到周邊電路202中的頁緩衝器（未示出）。根據一些實施方式，每個3D NAND記憶體串208的DSG電晶體 212耦合到相應的位元線216，可以經由輸出匯流排（未示出）從該相應的位元線216讀取或編程數據。在一些實施方式中，每個3D NAND記憶體串208被配置為通過經由一條或多條DSG線213向相應的DSG電晶體212施加選擇電壓（例如，高於DSG電晶體212的閾值電壓）或去選擇電壓（例如，0V）和/或通過經由一條或多條SSG線215向相應的SSG電晶體210施加選擇電壓（例如，高於SSG電晶體210的閾值電壓）或去選擇電壓（例如，0V）而被選擇或未被選擇。

如圖2所示，可以將3D NAND記憶體串208組織成多個塊204，每個所述塊可以具有公共源極線214。在一些實施方式中，每個塊204是用於擦除操作的基本數據單位，即，同一塊204上的所有記憶體單元206同時被擦除。記憶體單元206可以通過字元線218耦合，所述字元線選擇哪一行的記憶體單元206受讀取和編程操作的影響。在一些實施方式中，每條字元線218耦合到一行220的記憶體單元206，行220是用於編程和讀取操作的基本數據單位。每條字元線218可以包括相應行220中的每個記憶體單元206處的多個控制閘極（閘電極）以及耦合控制閘極的閘極線。

周邊電路202可以通過位元線216、字元線218、源極線214、SSG線215和DSG線213耦合到記憶體單元陣列201。如上所述，周邊電路202可以包括用於有助於記憶體單元陣列201的操作的任何適當電路。例如，周邊電路202可以通過向包含所要讀取的數據的字元線218施加讀取電壓信號並且感測字元線218上的目標記憶體單元206是否被切換來讀取記憶體單元陣列201的目標記憶體單元206。而且，周邊電路202可以通過向包含所要寫入的數據的字元線218施加寫入電壓信號來對記憶體單元陣列201的目標記憶體單元206進行寫入/編程。另外，周邊電路202被配置為通過經由一條或多條DSG線213向相應的DSG電晶體212施加選擇電壓（例如，高於DSG電晶體212的閾值電壓）或去選擇電壓（例如，0V）和/或通過經由一條或多條SSG線215向相應的SSG電晶體210施加選擇電壓（例如，高於SSG電晶體210的閾值電壓）或去選擇電壓（例如，0V）來選擇或不選擇每個3D NAND記憶體串208。周邊電路202可以包括使用CMOS技術形成的各種類型的周邊電路。例如，周邊電路可以包括根據本發明的一些實施方式的3D電晶體和高壓電晶體。

不同於邏輯器件，記憶體器件（例如，3D NAND快閃記憶體儲器）需要向記憶體周邊電路供應很寬範圍的電壓，這些電壓包括不適於特別是使用高級CMOS技術節點（例如，亞22nm）的邏輯器件（例如，微處理器），但卻是記憶體操作所需的較高電壓（例如，3.3 V或更高）。例如，圖3示出了根據本發明的一些方面的被提供了各種電壓的周邊電路的框圖。在一些實施方式中，記憶體器件（例如，圖2中的記憶體器件200）中的周邊電路（例如，圖2中的周邊電路202）包括超低電壓（low lowvoltage，縮寫為LLV）源301、低電壓（low voltage，縮寫為LV）源303和高電壓（high voltage，縮寫為HV）源305，它們中的每一個被配置為提供處於相應準位（Vdd1、Vdd2或Vdd3，其中Vdd1 ＜ Vdd2 ＜ Vdd3）的電壓。每個電壓源301、303或305可以從外部電源（例如，電池）接收處於適當準位的電壓輸入。每個電壓源301、303或305還可以包括電壓轉換器和/或電壓調節器，以將外部電壓輸入轉換至相應準位（Vdd1、Vdd2或Vdd3），並且保持以及通過對應的電源軌將處於該相應準位（Vdd1、Vdd2或Vdd3）的電壓輸出。

在一些實施方式中，LLV源301被配置為提供0.9 V和2.0 V之間的電壓（例如，0.9 V、0. 95 V、1 V、1.05 V、1.1 V、1.15 V、1.2 V、1.25 V、1.3 V、1.35 V、1.4 V、1.45V、1.5V、1.55 V、1.6 V、1.65 V、1.7 V、1.75 V、1.8 V、1.85 V、1.9 V、1.95 V、由這些值中的任意一個作為下限所限定的任何範圍或者處於由這些值中的任何兩個值所限定的任何範圍內）。在一個示例中，該電壓為1.2 V。在一些實施方式中，LV源303被配置為提供2 V和3.3 V之間的電壓（例如，2 V、2.1 V、2.2 V、2.3 V、2.4 V、2.5 V、2.6 V、2.7 V、2.8 V、2.9 V、3 V、3.1 V、3.2 V、3.3 V、由這些值中的任意一個作為下限所限定的任何範圍或者處於由這些值中的任何兩個值所限定的任何範圍內）。在一個示例中，該電壓為3.3 V。在一些實施方式中，HV源305被配置為提供大於3.3 V的電壓。在一個示例中，該電壓處於5 V和30 V之間（例如，5 V、6 V、7 V、8 V、9 V、10 V、11 V、12 V、13 V、14 V、15 V、16 V、17 V、18 V、19 V、20 V、21 V、22 V、23 V、24 V、25 V、26 V、27 V、28 V、29 V、30 V、由這些值中的任意一個作為下限所限定的任何範圍或者處於由這些值中的任何兩個值所限定的任何範圍內）。應當理解，以上相對於HV源305、LV源303和LLV源301描述的電壓範圍僅為了說明的目的並且是非限制性的，可以由HV源305、LV源303和LLV源301提供任何其他適當電壓範圍。然而，至少由LV源303和HV源305提供的電壓準位（例如，2V及更高）可能不適於使用高級CMOS技術節點（例如，亞22nm）的邏輯器件中的3D電晶體（例如，鰭式場效應電晶體，又稱為FinFET）。

記憶體周邊電路（例如，周邊電路202）可以基於它們的適用電壓準位（Vdd1、Vdd2或Vdd3）被分類為分別耦合到LLV源301、LV源303和HV源305的LLV電路302、LV電路304和HV電路306。在一些實施方式中，HV電路306包括通過字元線、位元線、SSG線、DSG線、源極線等耦合到記憶體單元陣列（例如，記憶體單元陣列201）的一個或多個驅動器，並且被配置為在執行記憶體操作（例如，讀取、編程或擦除）時通過向字元線、位元線、SSG線、DSG線、源極線等施加處於適當準位的電壓來驅動記憶體單元陣列。在一個示例中，HV電路306可以是可承受例如5V和30V之間的範圍內的電壓的。在一個示例中，HV電路306可以包括在編程操作期間向字元線施加例如5V和30V之間的範圍內的編程電壓（Vprog）或通過電壓（Vpass）的字元線驅動器（未示出）。在另一個示例中，HV電路306可以包括在擦除操作期間向位元線施加例如5V和30V之間的範圍內的擦除電壓（Veras）的位元線驅動器（未示出）。在一些實施方式中，LV電路304包括被配置為緩衝從記憶體單元陣列讀取的數據或者要編程至記憶體單元陣列的數據的頁緩衝器（未示出）。例如，可以由LV源303向頁緩衝器提供例如3.3 V的電壓。在一些實施方式中，LLV電路302包括被配置為使記憶體單元陣列與記憶體控制器通過接口連接的I/O電路（未示出）。例如，可以由LLV源301向I/O電路提供例如1.2 V的電壓。

LLV電路302、LV電路304或HV電路306中的至少一個可以包括本文中公開的3D電晶體。在一些實施方式中，LLV電路302、LV電路304和HV電路306中的每一個包括3D電晶體。在一個示例中，LLV電路302可以是可承受例如0.9 V和2 V之間的範圍內的電壓的。在一個示例中，LV電路304可以是可承受例如2 V和3.3 V之間的範圍內的電壓的。在一些實施方式中，LLV電路302和LV電路304中的每一個包括3D電晶體，而HV電路306包括平面電路。此外，LLV電路302、LV電路304或HV電路306可以作為周邊電路以本文公開的任何適當的組合被實施成具有3D電晶體和/或平面電晶體。在一些實施方式中，3D電晶體可以提供好得多的對溝道的控制，並且在閘極截止時防止源極和汲極之間的漏電流。另外，3D電晶體可以降低晶片面積和功耗。

為了應對上述挑戰，根據本發明的一些方面提供了半導體器件400。例如，半導體器件400可以包含在圖3中的HV電路306中。如半導體器件400的平面圖所示，在圖4A中的基板421上形成一個或多個HV電晶體401。 HV電晶體401可以在y方向和/或x方向上通過一個或多個溝槽隔離411以及一個或多個第一摻雜區413隔開或者劃分開。應當指出，在下文中，附圖中的x軸、y軸和z軸示出其中的部件的空間關係。例如，基板421包括兩個在x方向（橫向方向或寬度方向）上橫向延伸的橫向表面（例如，頂表面和底表面）。如在文中所使用的，當半導體器件的基板在z方向（垂直方向或厚度方向）上位於半導體器件的最低平面內時，半導體器件的一個部件（例如，層或器件）是在另一部件（例如，層或器件）「上」、「上方」還是「下方」是在z方向上相對於該基板來確定的。在本發明中將通篇採用相同的概念來描述空間關係。

溝槽隔離411形成在基板421中並在基板421中延伸，並且被配置為防止相鄰電晶體或其他半導體器件（例如，相鄰HV電晶體401）之間的電流洩漏。

第一摻雜區413包括p型摻雜材料。換言之，第一摻雜區413摻雜有任何適當的p型摻雜劑，例如硼（B）或鎵（Ga）。在一些實施方式中，第一摻雜區413形成在溝槽隔離411下方，並且被配置為提供高電阻並阻斷洩漏路徑。例如，第一摻雜區413的表面摻雜濃度可以是1 × 10 ¹⁶到1 × 10 ¹⁹cm ^-3。例如，第一摻雜區413的表面摻雜濃度可以是1 × 10 ¹⁶、2 × 10 ¹⁶、3 × 10 ¹⁶、4 × 10 ¹⁶、5 × 10 ¹⁶、6 × 10 ¹⁶、7 × 10 ¹⁶、8 × 10 ¹⁶、9 × 10 ¹⁶、1 × 10 ¹⁷、2 × 10 ¹⁷、3 × 10 ¹⁷、4 × 10 ¹⁷、5 × 10 ¹⁷、6 × 10 ¹⁷、7 × 10 ¹⁷、8 × 10 ¹⁷、9 × 10 ¹⁷、1 × 10 ¹⁸、2 × 10 ¹⁸、3 × 10 ¹⁸、4 × 10 ¹⁸、5 × 10 ¹⁸、6 × 10 ¹⁸、7 × 10 ¹⁸、8 × 10 ¹⁸、9 × 10 ¹⁸或1 × 10 ¹⁹cm ^-3。在一些實施方式中，第一摻雜區413是離子注入區。

HV電晶體401可以包括形成在一個或多個第二摻雜區405中的兩個之間的一個或多個閘極結構403。在一些實施方式中，HV電晶體401可以具有兩個閘極和三個n阱，如圖4A所示。在一些實施方式中，這兩個閘極為閘極指狀物，所述閘極指狀物電連接並且連接到閘極焊盤。第二摻雜區405包括n型摻雜材料。換言之，第二摻雜區405摻雜有任何適當的n型摻雜劑，例如磷（P）或砷（As）。在一些實施方式中，兩個第二摻雜區405被配置為是HV電晶體401的n阱。例如，第二摻雜區405的表面摻雜濃度可以是1 × 10 ¹⁶到1 × 10 ¹⁹cm ^-3。例如，第二摻雜區405的表面摻雜濃度可以是1 × 10 ¹⁶、2 × 10 ¹⁶、3 × 10 ¹⁶、4 × 10 ¹⁶、5 × 10 ¹⁶、6 × 10 ¹⁶、7 × 10 ¹⁶、8 × 10 ¹⁶、9 × 10 ¹⁶、1 x 10 ¹⁷、2 × 10 ¹⁷、3 × 10 ¹⁷、4 × 10 ¹⁷、5 × 10 ¹⁷、6 × 10 ¹⁷、7 × 10 ¹⁷、8 × 10 ¹⁷、9 × 10 ¹⁷、1 × 10 ¹⁸、2 × 10 ¹⁸、3 × 10 ¹⁸、4 × 10 ¹⁸、5 × 10 ¹⁸、6 × 10 ¹⁸、7 × 10 ¹⁸、8 × 10 ¹⁸、9 × 10 ¹⁸或1 × 10 ¹⁹cm ^-3。

HV電晶體401還可以包括形成在第二摻雜區405和閘極結構403下方的第三摻雜區404。第三摻雜區404包括p型摻雜材料。換言之，第三摻雜區404摻雜有任何適當的p型摻雜劑，例如硼（B）或鎵（Ga）。在一些實施方式中，第三摻雜區404被配置為是HV電晶體401的p阱。例如，第三摻雜區404的表面摻雜濃度可以是1 × 10 ¹⁶到1 × 10 ¹⁹cm ^-3。例如，第三摻雜區404的表面摻雜濃度可以是1 × 10 ¹⁶、2 × 10 ¹⁶、3 × 10 ¹⁶、4 ×10 ¹⁶、5 ×10 ¹⁶、6 ×10 ¹⁶、7 × 1016、8 ×10 ¹⁶、9 ×10 ¹⁶、1 × 10 ¹⁷、2 × 10 ¹⁷、3 × 10 ¹⁷、4 × 10 ¹⁷、5 × 10 ¹⁷、6 × 10 ¹⁷、7 × 10 ¹⁷、8 × 10 ¹⁷、9 × 10 ¹⁷、1 × 10 ¹⁸、2 × 10 ¹⁸、3 × 10 ¹⁸、4 × 10 ¹⁸、5 × 10 ¹⁸、6 × 10 ¹⁸、7 × 10 ¹⁸、8 × 10 ¹⁸、9 × 10 ¹⁸或1 × 10 ¹⁹cm ^-3。在一些實施方式中，第三摻雜區404是通過提供p摻雜基板並且將該p摻雜基板鍵合到基板421而形成的。基於第二摻雜區405是HV電晶體401的n阱並且第三摻雜區404是HV電晶體401的p阱，在HV電晶體401處於「導通」狀態（即，施加正向電壓）時，其在汲極端子和源極端子之間表現出電阻行為。換言之，在n阱和p阱被正向偏置時，其允許電流流動。而且，在HV電晶體401處於「截止」狀態（即，施加反向電壓）時，HV電晶體401等效於PN二極體或PIN二極體。換言之，在n阱和p阱被反向偏置時，空間電荷區主要在摻雜側之一（即，n阱側）上延伸。這一處於「截止」狀態下的PN結可以在汲極端子和源極端子之間保持反向偏置，充當絕緣體並且不允許電流流動。這一PN結結構尤其可承受高擊穿電壓。

如上文所提及的，儘管HV電晶體401可以保持高擊穿電壓，但是溝槽隔離可能變成提高擊穿電壓的瓶頸。圖4B示出了根據本發明的一些方面的圖4A中的半導體器件的放大平面圖。如圖4B所示，在高反向偏壓被施加至HV電晶體401時，n阱（即，NP）區和溝槽隔離（即，STI）以及其下方的第一摻雜區（即FLD）之間的空間建立了高電場。這一空間的距離是擊穿電壓的關鍵點。具體而言，該距離越長，HV電晶體能夠承受的擊穿電壓就越高。由於HV電晶體401的n阱的寬度因有限的晶片面積而不易被修改，因此可能需要其他的解決方案來增大該距離。此外，常規的光刻技術可能無法實現小於0.4 µm的FLD區的寬度或者大於0.6 µm的NP區與FLD區之間的距離，根據本發明的一些方面的公開技術提供了改善此類限制的製造方法。因此，通知使用根據本發明的方法，NP區與FLD區之間的距離可以大於0.6 µm，如0.6-0.8 µm，例如，0.61 µm、0.62 µm、0.63 µm、0.64 µm、0.65 µm、0.66 µm、0.67 µm、0.68 µm、0.69 µm、0.70 µm、0.71 µm、0.72 µm、0.73 µm、0.74 µm、0.75 µm、0.76 µm、0.77 µm、0.78 µm、0.79 µm或0.80 µm。在一些實施方式中，NP區與STI之間的距離可以大於0.4 µm，如0.4-0.6 µm，例如，0.41 µm、0.42 µm、0.43 µm、0.44 µm、0.45 µm、0.46 µm、0.47 µm、0.48 µm、0.49 µm、0.50 µm、0.51 µm、0.52 µm、0.53 µm、0.54 µm、0.55 µm、0.56 µm、0.57 µm、0.58 µm、0.59 µm或0.60 µm。

圖4C示出了根據本發明的一些方面的沿圖4A中的AA平面的半導體器件400的截面的側視圖。如圖4C所示，半導體器件400包括基板421、形成在基板421上的HV電晶體401、形成在HV電晶體401旁邊並且被配置為阻斷HV電晶體401與相鄰電晶體之間的洩漏路徑的第一溝槽隔離411以及形成在第一溝槽隔離411下方的第一摻雜區413。半導體器件400還可以包括形成在基板421上方並且覆蓋HV電晶體401和第一溝槽隔離411的頂表面的層間電介質（interlayer dielectric，ILD）4119。

HV電晶體401可以包括形成在基板421中且在z方向上延伸到基板421內的第三摻雜區404、形成在基板421的第三摻雜區404中的第二摻雜區405以及形成在基板421上的垂直（即，在z方向上）延伸並且沿橫向（即，在y方向上）位於兩個第二摻雜區405之間的第一閘極結構408。第一閘極結構408包括形成在基板421的第三摻雜區404上的第一閘極電介質407以及形成在第一閘極電介質407上的第一閘電極409。 HV電晶體401還可以包括形成在相應的第二摻雜區405上並與相應的第二摻雜區405電連接的第一電極425以及形成在第一閘電極409上並與第一閘電極409電連接的第二電極427。

基板421可以包括矽（例如，單晶矽c-Si）、矽鍺（SiGe）、砷化鎵（GaAs）、鍺（Ge）、絕緣體上矽（Silicon On Insulator，縮寫為SOI）或任何其他適當的材料。在一些實施方式中，基板421包括Si基板。第一閘極電介質407可以包括任何適當的電介質材料，例如氧化矽、氮化矽、氮氧化矽或高k電介質（例如，氧化鋁、氧化鉿、氧化鋯等）。在一些實施方式中，第一閘極電介質407包括氧化矽（即，閘極氧化物）。第一閘電極409可以包括任何適當的導電材料，例如多晶矽、金屬（例如，鎢（W）、銅（Cu）、鋁（Al）等）、金屬化合物（例如，氮化鈦（TiN）、氮化鉭（TaN）等）或矽化物。在一些實施方式中，第一閘電極409包括摻雜多晶矽（即，閘極多晶矽）。層間電介質4119可以包括任何適當的電介質材料，例如氧化矽、氮化矽、氮氧化矽或高k電介質（例如，氧化鋁、氧化鉿、氧化鋯等）。在一些實施方式中，層間電介質4119包括氧化矽。第一電極425和第二電極427可以包括任何適當的導電材料，例如多晶矽、金屬（例如，鎢（W）、銅（Cu）、鋁（Al）等）、金屬化合物（例如，氮化鈦（TiN）、氮化鉭（TaN）等）或矽化物。在一些實施方式中，第一電極425和第二電極427包括鎢。

形成第一溝槽隔離411，並且第一溝槽隔離411垂直地（即，在z方向上）延伸到基板421內，還形成在HV電晶體401的旁邊，以使HV電晶體401與相鄰電晶體隔離並且防止洩漏路徑通過。溝槽隔離（例如，第一溝槽隔離411）可以是淺溝槽隔離（STI）。這些STI可以形成在基板421中或基板421上並且位於相鄰電晶體或其他半導體器件之間，以減少電流洩漏。溝槽隔離（例如，第一溝槽隔離411）可以包括任何適當的電介質材料，例如氧化矽、氮化矽、氮氧化矽或高k電介質（例如，氧化鋁、氧化鉿、氧化鋯等）。在一些實施方式中，高k電介質材料包括任何介電常數或k值高於氮化矽的電介質（k＞7）。在一些實施方式中，第一溝槽隔離411的材料包括氧化矽。在一些實施方式中，第一溝槽隔離411可以是減薄的溝槽隔離。換言之，減薄的隔離溝槽411的頂表面低於基板421的頂表面。

第一摻雜區413形成在第一溝槽隔離411下方，並且在橫向方向上（例如，在y方向上）具有等於或小於 0.2 µm的寬度。而且，如圖4C所示的第二摻雜區405與第一摻雜區413之間的在橫向方向上（例如，在y方向上）的距離d1等於或大於0.6 µm，或甚至大於0.7 µm。第一摻雜區413的縮小的寬度以及第二摻雜區405與第一摻雜區413之間的增大的距離可以顯著提高HV電晶體401的擊穿電壓。應當指出，本文中的距離是指區域的距另一區域的最近部分到另一區域的距該區域的最近部分的距離。

圖4D示出了根據本發明的一些方面的另一半導體器件420的截面的側視圖。除了形成在基板421上的3D電晶體430之外，半導體器件420與半導體器件400類似。為了便於描述，半導體器件420中的其他與半導體器件400中的那些部件相同的部件可以參照圖4C中的描述。如圖4D所示，半導體器件420可以包括形成在基板421上的3D電晶體430。根據本發明的一些實施方式，3D電晶體430可以包含在LLV電路302或LV電路304中。應當指出，儘管如在圖4D中在z-y平面中示出了3D電晶體430，並且將3D電晶體430佈置為與HV電晶體401和第一溝槽隔離411並排，但是未必要按照這樣的方式對3D電晶體430進行佈置。例如，3D電晶體430可以被旋轉90度或者處於其他取向上，或者3D電晶體430可以佈置在基板421的遠端或甚至在同一晶圓（未示出）中的另一基板421上。

3D電晶體430還可以在圖4E-4G中示出。可以對圖4D和圖4E-4G一起討論。如圖4E所示，3D電晶體430可以包括具有源極4461、汲極4462以及形成在源極4461和汲極4462之間的有源區4463的3D半導體主體446。3D半導體主體446部分地形成於在z方向上延伸穿過第二溝槽隔離431的第二凹陷436中。換言之，3D半導體主體446的至少部分（即，3D半導體主體446的底部部分）被第二溝槽隔離431包圍。在一些實施方式中，3D電晶體430還包括與基板的部分433（例如，對應於有源區4463）接觸的閘極結構435。閘極結構435可以包括第二閘極電介質437和形成在第二閘極電介質437上的第二閘電極439。基板的部分433在x方向上被源極4461和汲極4462包圍，並且在y方向上被第二溝槽隔離431包圍。 3D半導體主體446至少部分地在基板421的頂表面上方延伸，從而不僅暴露出3D半導體主體446的頂表面，而且還暴露出3D半導體主體446的兩個側表面。如圖4E所示，例如，3D半導體主體446可以採用3D結構（又稱為「鰭」），以暴露出其三面。而且，3D半導體主體446可以延伸穿過第二溝槽隔離431，並且可以在y方向上的兩側上至少部分地被第二溝槽隔離431包圍。在一些實施方式中，3D半導體主體446由基板421形成。在一些實施方式中，3D半導體主體446包括單晶矽。源極4461和汲極4462可以摻雜有任何適當的P型摻雜劑（例如，硼（B）或鎵（Ga））或者任何適當的N型摻雜劑（例如，磷（P）或砷（As））。在平面圖中，源極4461和汲極4462可以由閘極結構435隔開。也就是說，根據一些實施方式，在平面圖中，閘極結構435形成在源極4461和汲極4462之間。在施加至閘極結構435的第二閘電極439的閘極電壓高於3D電晶體430的閾值電壓時，基板421中的3D電晶體430的溝道可以在閘極結構435之下在橫向上形成在源極4461與汲極4462之間。如圖4E所示，閘極結構435可以位於基板的部分433（即，有源區4463）上方並且與基板的部分433接觸，在基板的部分433中可以形成溝道。換言之，根據一些實施方式，閘極結構435與有源區4463的三個面（即，在基板的部分433的頂部平面和基板的部分433的兩個側平面中）接觸。而且，基板的部分433在y方向上被閘極結構435包圍，並且在x方向上被另外兩側上的源極4461和汲極4462包圍。應當理解，儘管在圖4E-4G中未示出，但是3D電晶體430可以包括額外的部件，例如阱和間隔體。

第二閘極電介質437可以包括任何適當的電介質材料，例如氧化矽、氮化矽、氮氧化矽或高k電介質（例如，氧化鋁、氧化鉿、氧化鋯等）。在一些實施方式中，第二閘極電介質437包括氧化矽（即，閘極氧化物）。第二閘電極439可以包括任何適當的導電材料，例如多晶矽、金屬（例如，鎢（W）、銅（Cu）、鋁（Al）等）、金屬化合物（例如，氮化鈦（TiN）、氮化鉭（TaN）等）或矽化物。在一些實施方式中，第二閘電極439包括摻雜多晶矽（即，閘極多晶矽）。

形成第二溝槽隔離431，並且第二溝槽隔離431垂直地（即，在z方向上）延伸到基板421內。第二溝槽隔離431可以包括任何適當的電介質材料，例如氧化矽、氮化矽、氮氧化矽或高k電介質（例如，氧化鋁、氧化鉿、氧化鋯等）。在一些實施方式中，高k電介質材料包括任何介電常數或k值高於氮化矽的電介質（k＞7）。在一些實施方式中，第二溝槽隔離431的材料包括氧化矽。在一些實施方式中，第二凹陷436的深度基本上與基板421的頂表面與減薄的溝槽隔離411的頂表面之間的深度相同。

圖5A-5F示出了根據本發明的一些方面的用於形成半導體器件500（對應於圖4C中的半導體器件400）的製造過程。圖7示出了根據本發明的一些方面的用於形成示例性半導體器件（對應於圖4C中的半導體器件400）的方法700的流程圖。應當理解，方法700中所示的操作不是詳盡無遺的，並且也可以在所示操作中的任何操作之前、之後或之間執行其他操作。此外，一些操作可以同時執行，或者以與圖5A-5F和圖7所示的不同的順序執行，將對圖5A-5F和圖7一起描述。

參考圖7，方法700開始於操作702，在該操作中在基板中形成犧牲第一溝槽隔離。例如，如圖5A所示，在基板521（對應於圖4C中的421）中形成犧牲第一溝槽隔離5111。在一些實施方式中，犧牲第一溝槽隔離5111可以是STI，並且形成在基板521中，例如，使用濕法/干法蝕刻和氧化矽的薄膜沉積。可以例如使用化學機械拋光（chemical mechanical polishing，CMP）對犧牲第一溝槽隔離5111的頂表面進行平坦化。犧牲第一溝槽隔離5111可以將基板521劃分成多個區域，其中可以分別形成多個電晶體。在一些實施方式中，通過蝕刻基板521以形成第一溝槽凹陷（未示出）來形成犧牲第一溝槽隔離5111。在形成第一溝槽凹陷之後，沉積覆蓋基板521並且位於第一溝槽凹陷中的氧化物層（未示出）。接下來，去除覆蓋基板521的氧化物層，並且留下第一溝槽凹陷中的氧化物層，以形成犧牲第一溝槽隔離5111。在一些實施方式中，去除覆蓋基板521的氧化物層包括對該氧化物層應用CMP，以去除覆蓋基板521的氧化物層。

如上文所提及的，為了在溝槽隔離之下形成FLD區，應當提供具有孔圖案的光罩層，以形成該FLD區。然而，由於形成光罩層的孔圖案的臨界尺寸（critical dimension，CD）（例如，孔的最小直徑約為0.36 μm），而使得FLD區的寬度無法小於0.4 μm。因此，本發明中的製造溝槽隔離和FLD區的過程提供了應對這一挑戰的解決方案。

方法700進行至操作704，如圖7所示，在該操作中對犧牲第一溝槽隔離進行回蝕，以形成第一凹陷和第一溝槽隔離。例如，如圖5B所示，使用光刻和濕法/干法蝕刻對犧牲第一溝槽隔離5111進行回蝕，以形成第一凹陷5113和第一溝槽隔離511。第一凹陷5113形成在第一溝槽隔離511上。在一些實施方式中，第一溝槽隔離511是如圖4C中的減薄的溝槽隔離411。

接下來，方法700進行至操作706，如圖7所示，在該操作中在第一凹陷和第一溝槽隔離之上形成具有孔的光罩層。例如，如圖5C所示，在第一凹陷5113和第一溝槽隔離511之上形成了具有孔5117的光罩層5115。在一些實施方式中，光罩層5115包括光刻膠層。具有孔5117的光罩層5115被配置為用於對如上文所討論的在第一溝槽隔離511之下的FLD區進行離子注入。而且，因為減小了第一溝槽隔離511的厚度，所以需要較低的功率進行離子注入以形成FLD區。因此，還可以減小第一凹陷5113中的光罩層5115的厚度以及孔5117的尺寸（例如，臨界尺寸）。應當指出，減小孔5117的尺寸（例如，臨界尺寸），是因為在光罩層5115（例如，光刻膠材料）形成在凹陷（例如，第一凹陷5113）中時，在經受紫外線曝光和顯影之後，剩餘光罩可以具有比預計小的圖案。另外，通過使用減薄的第一溝槽隔離511，降低了穿透STI的離子注入的能量，由此減小了與離子注入的能量兼容的光罩層5115的厚度。例如，為了穿透0.5 µm的STI以形成FLD區，對於對應的5 µm的光刻膠層需要具有210 keV的能量，使得孔的最小臨界尺寸局限於0.36 µm。通過使用減薄的第一溝槽隔離511，由於STI被減薄至例如0.3 µm，因此可以對於對應的3 µm的光刻膠層將離子注入的能量降低至180 keV，使得孔的最小臨界尺寸減小至0.2 µm或更小。借助於減小的孔尺寸、減薄的光罩層和減薄的溝槽隔離，不僅允許以較低的功率進行離子注入以形成FLD區，而且還使FLD區的寬度減小到現有光刻技術無法達到的限度。

接下來，方法700進行至操作708，如圖7所示，在該操作中通過離子注入在第一溝槽隔離下方形成第一摻雜區。例如，如圖5C所示，通過經由光罩層5115的孔5117且穿過第一溝槽隔離511進行離子注入形成了具有減小的寬度的第一摻雜區513。第一摻雜區513的寬度可以等於或小於0.2 µm。第一摻雜區513可以摻雜有任何適當的p型摻雜劑（例如，B或Ga）。離子注入的功率可以是例如150到270 keV。在一些實施方式中，在離子注入之後可以剝離光罩層5115。

接下來，方法700進行至操作710，如圖7所示，在該操作中在基板中形成兩個第二摻雜區。例如，如圖5D所示，通過任何適當的摻雜技術（例如，離子注入）在基板521中形成了兩個第二摻雜區505。第二摻雜區505可以摻雜有任何適當的n型摻雜劑（例如，P或Ar）。在一些實施方式中，兩個第二摻雜區505形成在基板521的第三摻雜區504中。可以通過任何適當的摻雜技術（例如，離子注入）在基板521中形成第三摻雜區504。第三摻雜區504可以摻雜有任何適當的p型摻雜劑（例如，B或Ga）。

接下來，方法700進行至操作712，如圖7所示，在該操作中在基板上且在兩個第二摻雜區之間形成第一閘極結構。例如，如圖5D所示，在基板521的第三摻雜區504上且在兩個第二摻雜區505之間形成第一閘極結構508。第一閘極結構508包括形成在基板521的第三摻雜區504上的第一閘極電介質507以及形成在第一閘極電介質507上的第一閘電極509。之後形成HV電晶體501（對應於圖4C中的HV電晶體401）。在一些實施方式中，第二摻雜區505是HV電晶體501的n阱，並且第三摻雜區504是HV電晶體501的p阱。在所述過程之後，第二摻雜區505與第一摻雜區513之間的在橫向方向上（例如，在y方向上）的距離可以等於或大於0.6 µm，或甚至大於0.7 µm。第二摻雜區505與第一摻雜區513之間的增大的距離可以顯著提高HV電晶體501的擊穿電壓。在一些實施方式中，可以在第一溝槽隔離511中形成多個第一摻雜區513。而且，這些第一摻雜區513中的至少兩個可以具有不同的寬度。

接下來，方法700進行至操作714，如圖7所示，在該操作中在基板上形成覆蓋HV電晶體和第一溝槽隔離並且填充第一凹陷的層間電介質。例如，如圖5E所示，在基板521上形成覆蓋HV電晶體501和第一溝槽隔離511並且填滿第一凹陷5113的層間電介質5119。在一些實施方式中，層間電介質5119可以包括任何適當的電介質材料，例如氧化矽、氮化矽、氮氧化矽或高k電介質（例如，氧化鋁、氧化鉿、氧化鋯等）。在一些實施方式中，層間電介質5119可以包括與第一溝槽隔離511相同的材料。可以使用一種或多種薄膜沉積製程來沉積層間電介質5119，所述沉積製程包括但不限於化學氣相沉積（chemical vapor deposition，縮寫為CVD）、物理氣相沉積（physical vapor deposition，縮寫為PVD）、原子層沉積（atomic layer deposition，縮寫為ALD）或其任何組合。此外，在形成層間電介質5119之後，如圖5F所示，可以對層間電介質5119應用濕法/干法蝕刻，以形成在z方向上延伸穿過層間電介質5119的接觸孔526，從而暴露出第二摻雜區505和第一閘電極509。然後，用電極材料填滿接觸孔526，以形成如圖4C中的第一電極425和第二電極427。

圖6A-6F示出了根據本發明的一些方面的用於形成半導體器件600（對應於圖4D中的半導體器件420）的製造過程。圖8示出了根據本發明的一些方面的用於形成示例性半導體器件（對應於圖4D中的半導體器件420）的方法800的流程圖。應當理解，方法800中所示的操作不是詳盡無遺的，並且也可以在所示操作中的任何操作之前、之後或之間執行任何其他操作。此外，一些操作可以同時執行，或者以與圖6A-6F和圖8所示的不同的順序執行，將對圖6A-6F和圖8一起描述。

參考圖8，方法800開始於操作802，在該操作中在基板中形成犧牲第一溝槽隔離，並且在基板中形成包圍基板的部分的第二溝槽隔離。例如，如圖6A所示，在基板621（對應於圖4D中的421）中形成犧牲第一溝槽隔離6111。在一些實施方式中，犧牲第一溝槽隔離6111以及第二溝槽隔離631可以是STI，並且形成在基板621中，例如，使用濕法/干法蝕刻和氧化矽的薄膜沉積。可以例如使用化學機械拋光（CMP）對犧牲第一溝槽隔離6111以及第二溝槽隔離631的頂表面進行平坦化。在一些實施方式中，犧牲第一溝槽隔離6111可以將基板621劃分成多個區域，其中可以分別形成多個電晶體。在基板621中形成包圍基板的部分633的第二溝槽隔離631。基板的部分633由第二溝槽隔離631限定並且可以是3D電晶體的有源區，隨後將對此予以討論。

在一些實施方式中，在基板（例如，基板621）中形成犧牲第一溝槽隔離（例如，犧牲第一溝槽隔離6111），包括蝕刻基板以形成第一溝槽凹陷（未示出）。接下來，形成覆蓋基板並且位於第一溝槽凹陷中的第一氧化物層（未示出）。然後，去除覆蓋基板的第一氧化物層，並且留下第一溝槽凹陷中的第一氧化物層，以形成犧牲第一溝槽隔離。在一些實施方式中，在基板中形成包圍基板上的突出部分（例如，所述基板的部分）的第二溝槽隔離（例如，第二溝槽隔離631）包括蝕刻基板以形成包圍突出部分的第二溝槽凹陷（未示出）。接下來，形成覆蓋突出部分並且位於第二溝槽凹陷中的第二氧化物層。然後，去除覆蓋突出部分的第二氧化物層，並且留下第二溝槽凹陷中的第二氧化物層，以形成第二溝槽隔離。

在一種實施方式中，如圖6G所示，對第二溝槽隔離（例如，圖6G中的第二溝槽隔離631）進行蝕刻以在第二溝槽隔離中形成第二凹陷（例如，圖6G中的第二凹陷636），包括蝕刻第二溝槽隔離以暴露出基板（例如，圖6G中的基板621）的頂表面。第二凹陷（例如，圖6G中的第二凹陷636）至少部分地被第二溝槽隔離（例如，第二溝槽隔離631）包圍，如圖6G所示。此後，可以在基板的部分433的兩側形成源極（例如，對應於圖4E的圖6H中的源極4461）和汲極（例如，對應於圖4E的圖6H中的汲極4462）。之後形成3D半導體主體（即，對應於圖4E的圖6H中3D半導體主體446）。應當指出，閘極結構（例如，圖6G和圖6H中的第二閘極結構635和閘極結構435）可以是在形成第二凹陷之前或者在形成第二凹陷之後形成的。

在另一種實施方式中，如圖6I和圖6J所示，蝕刻第二溝槽隔離（例如，對應於圖4E的圖6J中的第二溝槽隔離431）以在第二溝槽隔離中形成第二凹陷（例如，圖6J中的第二凹陷6313），包括對犧牲第二溝槽隔離（例如，圖6I中的犧牲第二溝槽隔離6311）進行回蝕，以暴露出3D半導體主體（即，圖6J中的3D半導體主體446）的側壁，並由此形成減薄的第二溝槽隔離（例如，圖6J中的第二溝槽隔離431）。在一些實施方式中，將犧牲第二溝槽隔離（例如，圖6I中的6313）從與所述基板的部分（例如，圖6I中的基板的部分633）相同的高度回蝕到低於基板的部分433的高度，如圖6J中的第二溝槽隔離431所示。應當指出，閘極結構（例如，圖6I和圖6J中的第二閘極結構635和閘極結構435）可以是在形成第二凹陷之前或者在形成第二凹陷之後形成的。

如上文所提及的，為了在溝槽隔離之下形成FLD區，應當提供具有孔圖案的光罩層，以形成FLD區。然而，由於形成光罩層的孔圖案的臨界尺寸（CD）（例如，孔的最小直徑約為0.36 μm），而使得FLD區的寬度無法小於0.4 μm。因此，本發明中的製造溝槽隔離和FLD區的過程提供了應對這一挑戰的解決方案。

方法800進行至操作804，如圖8所示，在該操作中對犧牲第一溝槽隔離進行回蝕，以形成第一凹陷和第一溝槽隔離，並且還對第二溝槽隔離進行回蝕，以在第二溝槽隔離中形成第二凹陷。例如，如圖6B所示，使用光刻和濕法/干法蝕刻對犧牲第一溝槽隔離（即，如圖6A中的犧牲第一溝槽隔離6111）進行回蝕，以形成第一凹陷6113和第一溝槽隔離611。第一凹陷6113形成在第一溝槽隔離611上。在一些實施方式中，第一溝槽隔離611是如圖4D所示的減薄的溝槽隔離411。在同一蝕刻製程中，對第二溝槽隔離631進行回蝕，以形成第二凹陷636（儘管在如圖6B中的截面中未示出第二凹陷636，但是其可以被示為圖4E中的第二凹陷436）。在一些實施方式中，第一凹陷6113的深度與第二凹陷636的深度相同或相似，因為它們是在同一蝕刻製程中形成的。

接下來，方法800進行至操作806，如圖8所示，在該操作中在第一凹陷和第一溝槽隔離之上形成具有孔的光罩層。例如，如圖6C所示，在第一凹陷6113和第一溝槽隔離611之上形成了具有孔6117的光罩層6115。在一些實施方式中，光罩層6115包括光刻膠層。具有孔6117的光罩層6115被配置為用於對如上文所討論的在第一溝槽隔離611之下的FLD區（即，第一摻雜區613）進行離子注入。而且，由於減小了第一溝槽隔離611的厚度，因此也減小了光罩層6115的厚度和孔6117的尺寸。借助於減小的孔尺寸、減薄的光罩層和減薄的溝槽隔離，不僅允許以較低的功率進行離子注入以形成FLD區，而且還使FLD區的寬度減小到現有光刻技術無法達到的限度。

接下來，方法800進行至操作808，如圖8所示，在該操作中通過離子注入在第一溝槽隔離下方形成第一摻雜區。例如，如圖6C所示，通過經由光罩層6115的孔6117且穿過第一溝槽隔離611進行離子注入形成具有減小的寬度的第一摻雜區613。第一摻雜區613的寬度可以等於或小於0.2 µm。第一摻雜區613可以摻雜有任何適當的p型摻雜劑（例如，B或Ga）。離子注入的功率可以是例如150到270 keV。在一些實施方式中，在離子注入之後可以剝離光罩層6115。

接下來，方法800進行至操作810，如圖8所示，在該操作中在基板中形成兩個第二摻雜區。例如，如圖6D所示，通過任何適當的摻雜技術（例如，離子注入）在基板621中形成兩個第二摻雜區605。第二摻雜區605可以摻雜有任何適當的n型摻雜劑（例如，P或Ar）。在一些實施方式中，兩個第二摻雜區605形成在基板621的第三摻雜區604中。可以通過任何適當的摻雜技術（例如，離子注入）在基板621中形成第三摻雜區604。第三摻雜區604可以摻雜有任何適當的p型摻雜劑（例如，B或Ga）。

接下來，方法800進行至操作812，如圖8所示，在該操作中在基板上且在兩個第二摻雜區之間形成第一閘極結構，並且在所述基板的部分之上形成第二閘極結構。例如，如圖6D所示，在基板621的第三摻雜區604上且在兩個第二摻雜區605之間形成第一閘極結構608。第一閘極結構608包括形成在基板621的第三摻雜區604上的第一閘極電介質607以及形成在第一閘極電介質607上的第一閘電極609。之後形成HV電晶體601（對應於圖4D中的HV電晶體401）。在一些實施方式中，可以將第一閘極結構的形成與兩個第二摻雜區的形成互換。換言之，在基板621上形成第一閘極結構608，然後在第一閘極結構608的兩側形成兩個第二摻雜區605。在一些實施方式中，第二摻雜區605是HV電晶體601的n阱，並且第三摻雜區604是HV電晶體601的p阱。在所述過程之後，最近的（即，距離最短的）第二摻雜區605與第一摻雜區613之間的在橫向方向上（例如，在y方向上）的距離可以等於或大於0.6 µm，或甚至大於0.7 µm。最近的第二摻雜區605與第一摻雜區613之間的增大的距離可以顯著提高HV電晶體601的擊穿電壓。在同一沉積製程期間，在基板的部分633之上形成第二閘極結構635。第二閘極結構635包括形成在基板的部分633之上的第二閘極電介質637以及形成在第二閘極電介質637上的第二閘電極639。在一些實施方式中，在基板的部分633之上形成第二閘極電介質637和在基板621的第三摻雜區604上形成第一閘極電介質607是在同一沉積製程中進行的。在一些實施方式中，在第二閘極電介質637上形成第二閘電極639和在第一閘極電介質607上形成第一閘電極609是在同一沉積製程中進行的。之後形成3D電晶體630（對應於圖4D中的3D電晶體430）。具體而言，可以使用圖4E-4G描述3D電晶體630的詳細形成。通過形成具有源極（即，圖4E中的源極4461）、汲極（即，圖4E中的汲極4462）以及形成在源極和汲極之間的有源區（即，有源區4463）的3D半導體主體（即，圖4E中的3D半導體主體446）來形成3D電晶體630。3D半導體主體（即，圖4E中的3D半導體主體446）形成於在z方向上延伸穿過第二溝槽隔離631（對應於圖4E中的第二溝槽隔離431）的第二凹陷636（如圖6B中的）中。換言之，3D半導體主體的至少部分（即，如圖4E中的3D半導體主體446的底部部分）被第二溝槽隔離631包圍。 3D電晶體630還包括與基板的部分633接觸的閘極結構635。基板的部分633（對應於圖4E和圖4G中的基板的部分433）在x方向上被源極（即，圖4E中的源極4461）和汲極（即，圖4E中的汲極4462）包圍並且在y方向上被第二溝槽隔離631包圍。 3D半導體主體（即，圖4E中的3D半導體主體446）至少部分地在基板621的頂表面上方延伸，從而不僅暴露出3D半導體主體（即，圖4E中的3D半導體主體446）的頂表面，而且還暴露出3D半導體主體的兩個側表面。應當指出，儘管如在圖6D中在z-y平面中示出了3D電晶體630，並且將3D電晶體630佈置為與HV電晶體601和第一溝槽隔離611並排，但是未必要按照這樣的方式對3D電晶體630進行佈置。例如，3D電晶體630可以被旋轉90度或者處於其他取向上，或者3D電晶體630可以佈置在基板621的遠端或甚至在同一晶圓（未示出）中的另一基板（未示出）上。

接下來，方法800進行至操作814，如圖8所示，在該操作中在基板上形成覆蓋HV電晶體、第一溝槽隔離和3D電晶體並且填滿第一凹陷的層間電介質。例如，如圖6E所示，在基板621上形成覆蓋HV電晶體601、第一溝槽隔離611和3D電晶體630並且填滿第一凹陷6113的層間電介質6119。層間電介質6119可以包括任何適當的電介質材料，例如氧化矽、氮化矽、氮氧化矽或高k電介質（例如，氧化鋁、氧化鉿、氧化鋯等）。在一些實施方式中，層間電介質6119可以包括與第一溝槽隔離611相同的材料。可以使用一種或多種薄膜沉積製程來沉積層間電介質6119，所述沉積製程包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任何組合。此外，在形成層間電介質6119之後，如圖6F所示，可以對層間電介質6119應用濕法/干法蝕刻，以形成在z方向上延伸穿過層間電介質6119的接觸孔626，從而暴露出第二摻雜區605和第一閘電極609。然後，用電極材料填滿接觸孔626，以形成如圖4D中的第一電極425和第二電極427。

根據本發明的一個方面，一種半導體器件包括基板、在基板中的第一溝槽隔離、形成在第一溝槽隔離下方的第一摻雜區、形成在基板中的第二摻雜區以及相鄰於第二摻雜區形成的第一閘極結構。第一摻雜區為離子注入區，並且第一摻雜區與第二摻雜區之間的距離等於或大於0.6 µm。

在一些實施方式中，第二摻雜區為電晶體的汲極區或源極區。

在一些實施方式中，第一溝槽隔離的頂表面低於基板的頂表面。

在一些實施方式中，第一摻雜區的寬度等於或小於0.2 µm。

在一些實施方式中，第一閘極結構包括第一閘極電介質和形成在第一閘極電介質上的第一閘電極。

在一些實施方式中，第一閘電極包括多晶矽。

在一些實施方式中，第一摻雜區和第二摻雜區具有不同的摻雜類型。

在一些實施方式中，第一摻雜區摻雜有p型摻雜劑。第二摻雜區摻雜有n型摻雜劑。

在一些實施方式中，半導體器件還包括在基板中且包圍基板的部分的第二溝槽隔離、部分地形成在第二溝槽隔離中的三維（3D）半導體主體以及與3D半導體主體的多個面接觸的第二閘極結構。第二閘極結構包括第二閘極電介質和形成在第二閘極電介質上的第二閘電極。

根據另一方面，一種記憶體器件包括記憶體單元陣列以及耦合到記憶體單元陣列的周邊電路。周邊電路包括第一電路。第一電路包括半導體器件。半導體器件包括基板、在基板中的第一溝槽隔離、形成在第一溝槽隔離下方的第一摻雜區、形成在基板中的第二摻雜區以及相鄰於第二摻雜區形成的第一閘極結構。第一摻雜區為離子注入區，並且第一摻雜區與第二摻雜區之間的距離等於或大於0.6 µm。

在一些實施方式中，第一電路能夠承受處於5 V到30 V的範圍內的電壓。

在一些實施方式中，記憶體單元陣列包括由3D NAND記憶體串構成的陣列。

在一些實施方式中，周邊電路還包括第二電路，第二電路包括3D電晶體。

在一些實施方式中，第二電路能夠承受處於0.9 V到2 V的範圍內的電壓。

根據又一方面，一種用於形成半導體器件的方法包括：在基板中形成犧牲第一溝槽隔離；對犧牲第一溝槽隔離進行回蝕，以在基板中形成第一凹陷和第一溝槽隔離，其中第一凹陷形成在第一溝槽隔離上；在第一凹陷和第一溝槽隔離之上形成具有孔的光罩層；經由所述孔進行離子注入，以在第一溝槽隔離下方形成第一摻雜區；以及在基板中形成第二摻雜區。

在一些實施方式中，該方法還包括在基板上且相鄰於第二摻雜區形成第一閘極結構。

在一些實施方式中，光罩層的第一部分形成在第一凹陷中，並且光罩層的第二部分形成在基板上。

在一些實施方式中，光罩層的在第一凹陷中的第一部分比光罩層的在基板上的第二部分薄。

在一些實施方式中，該方法還包括形成層間電介質，以填滿第一凹陷。

在一些實施方式中，經由所述孔進行離子注入，以在第一溝槽隔離下方形成第一摻雜區包括在基板中離子注入p型摻雜劑。

在一些實施方式中，在基板中形成犧牲第一溝槽隔離包括：蝕刻基板，以形成第一溝槽凹陷；形成覆蓋基板並且位於第一溝槽凹陷中的氧化物層；以及去除覆蓋基板的氧化物層並且留下第一溝槽凹陷中的氧化物層，以形成犧牲第一溝槽隔離。

在一些實施方式中，去除覆蓋基板的氧化物層包括對該氧化物層應用化學拋光製程（CMP），以去除覆蓋基板的氧化物層。

根據再一方面，一種用於形成半導體器件的方法包括：在基板中形成犧牲第一溝槽隔離，並且在基板中形成包圍基板上的突出部分的第二溝槽隔離；蝕刻犧牲第一溝槽隔離，以在基板中形成第一凹陷和第一溝槽隔離，並且蝕刻第二溝槽隔離，以在第二溝槽隔離中形成第二凹陷；在第一凹陷和第一溝槽隔離之上形成具有孔的光罩層；經由所述孔進行離子注入，以在第一溝槽隔離下方形成第一摻雜區；在基板中形成第二摻雜區；以及在基板上且相鄰於第二摻雜區形成第一閘極結構並且在基板上的突出部分之上形成第二閘極結構。

在一些實施方式中，基板上的突出部分是基板的部分。

在一些實施方式中，在基板中形成犧牲第一溝槽隔離包括：蝕刻基板，以形成第一溝槽凹陷；形成覆蓋基板並且位於第一溝槽凹陷中的第一氧化物層；以及去除覆蓋基板的第一氧化物層並且留下第一溝槽凹陷中的第一氧化物層，以形成犧牲第一溝槽隔離。

在一些實施方式中，在基板中形成包圍基板上的突出部分的第二溝槽隔離包括：蝕刻基板，以形成包圍該突出部分的第二溝槽凹陷；形成覆蓋該突出部分並且位於第二溝槽凹陷中的第二氧化物層；以及去除覆蓋該突出部分的第二氧化物層並且留下第二溝槽凹陷中的第二氧化物層，以形成第二溝槽隔離。

在一些實施方式中，去除覆蓋該突出部分的第二氧化物層包括對第二氧化物層應用化學拋光製程（CMP），以去除覆蓋基板的氧化物層。

在一些實施方式中，蝕刻第二溝槽隔離以在第二溝槽隔離中形成第二凹陷包括蝕刻第二溝槽隔離以暴露出基板。第二凹陷至少部分地被第二溝槽隔離包圍。

在一些實施方式中，蝕刻第二溝槽隔離以在第二溝槽隔離中形成第二凹陷包括對第二溝槽隔離進行回蝕以形成減薄的第二溝槽隔離。

在一些實施方式中，該方法還包括形成層間電介質，以填滿第一凹陷。

在一些實施方式中，該方法還包括在基板中形成第三摻雜區。第二摻雜區形成在第三摻雜區中。

在一些實施方式中，形成第一閘極結構還包括在基板上形成第一閘極電介質並且在第一閘極電介質上形成第一閘電極。而且，形成第二閘極結構還包括在基板上形成第二閘極電介質並且在第二閘極電介質上形成第二閘電極。

在一些實施方式中，第一凹陷和第二凹陷具有相同的深度。

可以容易地修改特定實施方式的前述描述和/或使其適於各種應用。因此，基於本文呈現的教導和指導，這樣的適應和修改旨在處於所公開的實施方式的等同變換的含義和範圍內。

本發明的廣度和範圍不應受任何上述示例性實施方式的限制，而應僅根據所附權利要求及其等同變換來限定。

100、101、200:記憶體器件 102:第一半導體結構 104:第二半導體結構 106:鍵合界面 201:記憶體單元陣列 202:周邊電路 204:塊 206:記憶體單元 208:3D NAND記憶體串 210:源極選擇閘電晶體 212:汲極選擇閘電晶體 213:DSG線 214:源極線，公共源極線 215:SSG線 216:位元線 218:字元線 220:行 301:超低電壓源 302:LLV電路 303:低電壓源 304:LV電路 305:高電壓源 306:HV電路 400、420、500、600:半導體器件 401、501、601:HV電晶體 403:閘極結構 404、504、604:第三摻雜區 405、505、605:第二摻雜區 407、507、607:第一閘極電介質 408、508、608:第一閘極結構 409、509、609:第一閘電極 411、511、611:溝槽隔離，第一溝槽隔離 4119、5119、6119:層間電介質 413、513、613:第一摻雜區 421、521、621:基板 425:第一電極 427:第二電極 430、630:3D電晶體 431、631:第二溝槽隔離 433、633:基板的部分 435、635:閘極結構，第二閘極結構 436、636、6313:第二凹陷 437、637:第二閘極電介質 439、639:第二閘電極 446:3D半導體主體 4461:源極 4462:汲極 4463:有源區 5111、6111:犧牲第一溝槽隔離 5113、6113:第一凹陷 5115、6115:光罩層 5117、6117:孔 526、626:接觸孔 6311:犧牲第二溝槽隔離 700、800:方法 702、704、706、708、710、712、714:操作 802、804、806、808、810、812、814:操作

併入本文並形成說明書的部分的附圖示出了本發明的各個方面，並且與說明書一起進一步用以解釋本發明的原理並使相關領域的技術人員能夠做出和使用本發明。 圖1A示出了根據本發明的一些方面的示例性記憶體器件的截面的示意圖； 圖1B示出了根據本發明的一些方面的另一示例性記憶體器件的截面的示意圖； 圖2示出了根據本發明的一些方面的包括具有頁緩衝器的周邊電路的示例性記憶體器件的示意性電路圖； 圖3示出了根據本發明的一些方面的被提供了各種電壓的周邊電路的框圖。 圖4A示出了根據本發明的一些方面的半導體器件的平面圖； 圖4B示出了根據本發明的一些方面的圖4A中的半導體器件的放大平面圖； 圖4C示出了根據本發明的一些方面的圖4A中的半導體器件的截面的側視圖； 圖4D示出了根據本發明的一些方面的半導體器件的截面的側視圖； 圖4E示出了根據本發明的一些方面的半導體器件的3D電晶體的透視圖； 圖4F和圖4G示出了根據本發明的一些方面的圖4E中的3D電晶體的兩個截面的側視圖； 圖5A-5F示出了根據本發明的一些方面的用於形成半導體器件的製作過程； 圖6A-6J示出了根據本發明的一些方面的用於形成半導體器件的製作過程； 圖7示出了根據本發明的一些方面的用於形成示例性半導體器件的方法的流程圖；以及 圖8示出了根據本發明的一些方面的用於形成示例性半導體器件的方法的流程圖。 將參考附圖描述本發明。

401:HV電晶體

404:第三摻雜區

405:第二摻雜區

407:第一閘極電介質

408:第一閘極結構

409:第一閘電極

411:溝槽隔離，第一溝槽隔離

4119:層間電介質

413:第一摻雜區

420:半導體器件

421:基板

425:第一電極

427:第二電極

430:3D電晶體

431:第二溝槽隔離

433:基板的部分

435:閘極結構，第二閘極結構

437:第二閘極電介質

439:第二閘電極

Claims (33)

1. 一種半導體器件，包括：基板；在所述基板中的第一溝槽隔離；形成在所述第一溝槽隔離下方的第一摻雜區以及在所述第一溝槽隔離上方之第一凹陷；形成在所述基板中的第二摻雜區；以及相鄰於所述第二摻雜區形成的第一閘極結構，其中，所述第一摻雜區為離子注入區，並且所述第一摻雜區與所述第二摻雜區之間的距離等於或大於0.6μm。
2. 如請求項1所述的半導體器件，其中，所述第二摻雜區為電晶體的汲極區或源極區。
3. 如請求項1或2所述的半導體器件，其中，所述第一溝槽隔離的頂表面低於所述基板的頂表面。
4. 如請求項1或2所述的半導體器件，其中，所述第一摻雜區的寬度等於或小於0.2μm。
5. 如請求項1或2所述的半導體器件，其中，所述第一閘極結構包括第一閘極電介質和形成在所述第一閘極電介質上的第一閘電極。
6. 如請求項5所述的半導體器件，其中，所述第一閘電極包括多晶矽。
7. 如請求項1或2所述的半導體器件，其中，所述第一摻雜區和所述第二摻雜區具有不同的摻雜類型。
8. 如請求項7所述的半導體器件，其中，所述第一摻雜區摻雜有p型摻雜劑，其中，所述第二摻雜區摻雜有n型摻雜劑。
9. 如請求項1或2所述的半導體器件，還包括：在所述基板中且包圍所述基板的部分的第二溝槽隔離；部分地形成在所述第二溝槽隔離中的三維半導體主體；以及與所述三維半導體主體的多個面接觸的第二閘極結構，其中，所述第二閘極結構包括第二閘極電介質和形成在所述第二閘極電介質上的第二閘電極。
10. 一種記憶體器件，包括：記憶體單元陣列；以及耦合到所述記憶體單元陣列的周邊電路，所述周邊電路包括：第一電路，所述第一電路包括：半導體器件，所述半導體器件包括：基板；在所述基板中的第一溝槽隔離；形成在所述第一溝槽隔離下方的第一摻雜區以及在所述第一溝槽隔離上方之第一凹陷；形成在所述基板中的第二摻雜區；以及相鄰於所述第二摻雜區形成的第一閘極結構，其中，所述第一摻雜區為離子注入區，並且所述第一摻雜區與所述第二摻雜區之間的距離等於或大於0.6μm。
11. 如請求項10所述的記憶體器件，其中，所述第一電路能夠承受處於5V到30V的範圍內的電壓。
12. 如請求項10或11所述的記憶體器件，其中，所述記憶體單元陣列包括由3D NAND記憶體串構成的陣列。
13. 如請求項10或11所述的記憶體器件，其中，所述周邊電路還包括第二電路，所述第二電路包括三維電晶體。
14. 如請求項13所述的記憶體器件，其中，所述第二電路能夠承受處於0.9V到2V的範圍內的電壓。
15. 一種用於形成半導體器件的方法，包括：在基板中形成犧牲第一溝槽隔離；對所述犧牲第一溝槽隔離進行回蝕，以在所述基板中形成第一凹陷和第一溝槽隔離，其中，所述第一凹陷形成在所述第一溝槽隔離上；在所述第一凹陷和所述第一溝槽隔離之上形成具有孔的光罩層；經由所述孔進行離子注入，以在所述第一溝槽隔離下方形成第一摻雜區；以及在所述基板中形成第二摻雜區。
16. 如請求項15所述的方法，還包括：在所述基板上且相鄰於所述第二摻雜區形成第一閘極結構。
17. 如請求項15或16所述的方法，其中，所述光罩層的第一部分形成在所述第一凹陷中，並且所述光罩層的第二部分形成在所述基板上。
18. 如請求項15或16所述的方法，其中，所述光罩層的在所述第一凹陷中的第一部分比所述光罩層的在所述基板上的第二部分薄。
19. 如請求項15或16所述的方法，還包括：形成層間電介質，以填滿所述第一凹陷。
20. 如請求項15或16所述的方法，其中，經由所述孔進行離子注入以在所述第一溝槽隔離下方形成所述第一摻雜區，包括在所述基板中離子注入p型摻雜劑。
21. 如請求項15或16所述的方法，其中，在所述基板中形成所述犧牲第一溝槽隔離，包括：蝕刻所述基板，以形成第一溝槽凹陷；形成覆蓋所述基板並且位於所述第一溝槽凹陷中的氧化物層；以及去除覆蓋所述基板的氧化物層並且留下所述第一溝槽凹陷中的氧化物層，以形成所述犧牲第一溝槽隔離。
22. 如請求項21所述的方法，其中，去除覆蓋所述基板的氧化物層，包括：對所述氧化物層應用化學拋光製程，以去除覆蓋所述基板的氧化物層。
23. 一種用於形成半導體器件的方法，包括：在基板中形成犧牲第一溝槽隔離，並且在所述基板中形成包圍所述基板上的突出部分的第二溝槽隔離；蝕刻所述犧牲第一溝槽隔離，以在所述基板中形成第一凹陷和第一溝槽隔離，並且蝕刻所述第二溝槽隔離，以在所述第二溝槽隔離中形成第二凹陷；在所述第一凹陷和所述第一溝槽隔離之上形成具有孔的光罩層；經由所述孔進行離子注入，以在所述第一溝槽隔離下方形成第一摻雜區；在所述基板中形成第二摻雜區；以及在所述基板上且相鄰於所述第二摻雜區形成第一閘極結構並且在所述基板上的所述突出部分之上形成第二閘極結構。
24. 如請求項23所述的方法，其中，所述基板上的所述突出部分是所述基板的部分。
25. 如請求項23或24所述的方法，其中，在所述基板中形成所述犧牲第一溝槽隔離，包括：蝕刻所述基板，以形成第一溝槽凹陷；形成覆蓋所述基板並且位於所述第一溝槽凹陷中的第一氧化物層；以及去除覆蓋所述基板的第一氧化物層並且留下所述第一溝槽凹陷中的第一氧化物層，以形成所述犧牲第一溝槽隔離。
26. 如請求項23或24所述的方法，其中，在所述基板中形成包圍所述基板上的所述突出部分的所述第二溝槽隔離包括：蝕刻所述基板，以形成包圍所述突出部分的第二溝槽凹陷；形成覆蓋所述突出部分並且位於所述第二溝槽凹陷中的第二氧化物層；以及去除覆蓋所述突出部分的第二氧化物層並且留下所述第二溝槽凹陷中的第二氧化物層，以形成所述第二溝槽隔離。
27. 如請求項26所述的方法，其中，去除覆蓋所述突出部分的第二氧化物層，包括：對所述第二氧化物層應用化學拋光製程，以去除覆蓋所述基板的氧化物層。
28. 如請求項23或24所述的方法，其中，蝕刻所述第二溝槽隔離以在所述第二溝槽隔離中形成所述第二凹陷，包括：蝕刻所述第二溝槽隔離，以暴露出所述基板，其中，所述第二凹陷至少部分地被所述第二溝槽隔離包圍。
29. 如請求項23或24所述的方法，其中，蝕刻所述第二溝槽隔離以在所述第二溝槽隔離中形成所述第二凹陷，包括：對所述第二溝槽隔離進行回蝕，以形成減薄的第二溝槽隔離。
30. 如請求項23或24所述的方法，還包括：形成層間電介質，以填滿所述第一凹陷。
31. 如請求項23或24所述的方法，還包括：在所述基板中形成第三摻雜區，其中，所述第二摻雜區形成在所述第三摻雜區中。
32. 如請求項23或24所述的方法，其中形成所述第一閘極結構，包括：在所述基板上形成第一閘極電介質，並且在所述第一閘極電介質上形成第一閘電極，並且其中，形成所述第二閘極結構，包括：在所述基板上形成第二閘極電介質，並且在所述第二閘極電介質上形成第二閘電極。
33. 如請求項23或24所述的方法，其中，所述第一凹陷和所述第二凹陷具有相同的深度。