CN111373477B - 使用阈值可调整竖直晶体管的内容可寻址存储器及其形成方法 - Google Patents

使用阈值可调整竖直晶体管的内容可寻址存储器及其形成方法 Download PDF

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Abstract

提供一种内容可寻址存储器单元阵列，其包含沿着第一轴线平行的多条匹配线、沿着第一轴线平行的多条接地线、基本上垂直于所述第一轴线平行安置的多条搜寻线，且每个内容可寻址存储器元件均安置于所述匹配线中对应的一条匹配线与所述接地线中对应的一条接地线之间并各自耦合到所述搜寻线中对应的一条搜寻线，其中内容可寻址存储器元件包括竖直晶体管，所述竖直晶体管包括栅极氧化物，所述栅极氧化物包括铁电材料。

Description

使用阈值可调整竖直晶体管的内容可寻址存储器及其形成 方法
背景技术
本申请涉及用于非易失性数据存储装置的技术。具体地说，本申请涉及内容可寻址存储器(CAM)单元和包含竖直晶体管的存储器阵列。
半导体存储器广泛用于各种电子装置中，例如移动计算装置、移动电话、固态驱动器、数码相机、个人数字助理、医用电子装置、服务器，和非移动计算装置。半导体存储器可包含非易失性存储器或易失性存储器。非易失性存储器装置甚至在非易失性存储器装置未连接到电源(例如，电池)时允许存储或保存信息。
非易失性存储器的实例包含快闪存储器(例如，NAND型和NOR型快闪存储器)、电可擦除可编程只读存储器(EEPROM)、铁电存储器(例如，FeRAM)、磁阻存储器(例如，MRAM)、相变存储器(例如，PRAM)，和可逆电阻率切换存储器(ReRAM)。近年来，非易失性存储器装置已经进行缩放以降低每一位的成本。然而，随着过程几何形状的缩小，提出了许多设计和过程挑战。
附图说明
图1A描绘存储器系统和主机的实施例。
图1B描绘存储器核心控制电路的实施例。
图1C描绘存储器核心的实施例。
图1D描绘存储器架间格的实施例。
图1E描绘存储器块的实施例。
图1F描绘存储器架间格的另一实施例。
图2A描绘单片三维存储器阵列的一部分的实施例。
图2B描绘铁电场效应晶体管的示例电特性。
图2C到2E描绘图2A的存储器阵列的分别第一存储器层级、第二存储器层级和第三存储器层级的实施例。
图2F到2H描绘图2C的第一存储器层级的第一行、第二行和第三行的实施例的透视图。
图3A到3C描绘单片三维存储器阵列的实施例的各种视图。
图4A1到4K4为在图3A到3C的存储器阵列的示例制造期间衬底的一部分的横截面图。
具体实施方式
描述竖直单一晶体管(1T)CAM存储器元件、竖直1T存储器元件的CAM存储器阵列，和竖直1T存储器元件的单片三维CAM存储器阵列。具体地说，描述包含竖直晶体管的CAM存储器元件，所述竖直晶体管具有包含铁电材料的栅极氧化物。在一实施例中，铁电材料包含氧化铪。
在一个实施例中，非易失性CAM存储系统可包含非易失性存储器单元的一个或多个二维阵列。二维存储器阵列内的存储器单元可形成单层存储器单元且可经由X和Y方向上的控制线(例如，匹配线、接地线和搜寻线)选择。在另一实施例中，非易失性CAM存储系统可包含一个或多个单片三维存储器阵列，其中两个或多于两个存储器单元层可形成于单一衬底上方而不具有任何介入衬底。在一些情况下，三维存储器阵列可包含位于衬底上方且正交于衬底的存储器单元的一个或多个竖直列。
在一些实施例中，非易失性CAM存储系统可包含非易失性存储器，其整体形成于具有安置于硅衬底上方的有源区的存储器单元阵列的一个或多个物理层级中。非易失性存储系统还可包含与存储器单元的操作相关联的电路(例如，用于控制存储器单元的读取、编程或搜寻的解码器、状态机、页面寄存器或控制电路)。与存储器单元的操作相关联的电路可位于衬底上方或位于衬底内。
在一些实施例中，非易失性存储系统可包含单片三维存储器阵列。单片三维存储器阵列可包含存储器单元的一个或多个层级。存储器单元的一个或多个层级中的第一层级内的每个存储器单元均可包含位于衬底上方(例如，单晶衬底或结晶硅衬底上方)的有源区。在一个实例中，有源区可包含半导体结(例如，P-N结)。有源区可包含晶体管的源极或漏极区域的一部分。在另一实例中，有源区可包含晶体管的通道区域。
图1A描绘存储器系统100和主机102的一个实施例。存储器系统100可包含与主机102介接的非易失性存储系统(例如，移动计算装置)。在一些情况下，存储器系统100可嵌入于主机102内。在其它情况下，存储器系统100可包含存储卡。如所描绘，存储器系统100包含存储器芯片控制器104和存储器芯片106。尽管描绘了单一存储器芯片106，但存储器系统100可包含多于一个存储器芯片(例如，四个、八个或某一其它数目个存储器芯片)。存储器芯片控制器104可从主机102接收数据和命令并将存储器芯片数据提供到主机102。
存储器芯片控制器104可包含用于控制存储器芯片106的操作的一个或多个状态机、页面寄存器、SRAM和控制电路。用于控制存储器芯片106的操作的一个或多个状态机、页面寄存器、SRAM和控制电路可被称为管理或控制电路。管理或控制电路可促进一个或多个存储器阵列操作，例如形成、擦除、编程或读取操作。
在一些实施例中，用于促进一个或多个存储器阵列操作的管理或控制电路(或管理或控制电路的一部分)可集成于存储器芯片106内。存储器芯片控制器104和存储器芯片106可布置于单一集成电路上。在其它实施例中，存储器芯片控制器104和存储器芯片106可布置于不同集成电路上。在一些情况下，存储器芯片控制器104和存储器芯片106可集成于系统电路板、逻辑电路板或PCB上。
存储器芯片106包含存储器核心控制电路108和存储器核心110。存储器核心控制电路108可包含逻辑，其用于控制存储器核心110内存储器块(或阵列)的选择、控制用于将特定存储器阵列偏压成处于读取或写入状态的电压参考的产生，或产生行和列地址。
存储器核心110可包含一个或多个二维存储器单元阵列或一个或多个三维存储器单元阵列。在一个实施例中，存储器核心控制电路108和存储器核心110布置于单一集成电路上。在其它实施例中，存储器核心控制电路108(或存储器核心控制电路108的一部分)和存储器核心110可布置于不同集成电路上。
可在主机102将指示主机102将希望从存储器系统100读取数据或将数据写入到存储器系统100的指令发送到存储器芯片控制器104时发起存储器操作。在写入(或编程)操作情况下，主机102将写入命令和待写入数据两者发送到存储器芯片控制器104。待写入数据可由存储器芯片控制器104缓冲且错误校正码(ECC)数据可对应于待写入数据而产生。允许检测和/或校正在发射或存储期间出现的数据错误的ECC数据可写入到存储器核心110或存储于存储器芯片控制器104内的非易失性存储器中。在一个实施例中，产生ECC数据且数据错误由存储器芯片控制器104内的电路校正。
存储器芯片控制器104控制存储器芯片106的操作。在一个实例中，在将写入操作发出到存储器芯片106之前，存储器芯片控制器104可检查状态寄存器以确保存储器芯片106能够接受待写入数据。在另一实例中，在将读取操作发出到存储器芯片106之前，存储器芯片控制器104可预读取与待读取数据相关联的开销信息。开销信息可包含与待读取数据相关联的ECC数据或对于存储器芯片106内用以读取所请求数据的新存储器位置的重新导向指针。一旦由存储器芯片控制器104发起读取或写入操作，存储器核心控制电路108就可为存储器核心110内的匹配线、接地线和搜寻线产生适当的偏压电压，并产生适当的存储器块、行和列地址。
在一些实施例中，一个或多个管理或控制电路可用于控制存储器阵列的操作。一个或多个管理或控制电路可将控制信号提供到存储器阵列以对存储器阵列执行读取操作、写入操作和/或搜寻操作。在一个实例中，一个或多个管理或控制电路可包含控制电路、状态机、解码器、读出放大器、读取/写入电路和/或控制器中的任一个或其组合。一个或多个管理电路可执行或促进包含擦除、编程、读取和搜寻操作的一个或多个存储器阵列操作。在一个实例中，一个或多个管理电路可包含用于确定行和列地址，匹配线、接地线和搜寻线地址，存储器阵列启用信号和数据锁存信号的芯片上存储器控制器。
图1B描绘存储器核心控制电路108的实施例。如所描绘，存储器核心控制电路108包含地址解码器120、用于选定控制线122的电压产生器、用于未选定控制线124的电压产生器和用于参考信号126的信号产生器(下文更详细地描述)。控制线可包含匹配线、接地线和搜寻线，或匹配线、接地线和搜寻线的组合。选定控制线可包含选定匹配线、选定接地线和/或选定搜寻线，其用于将存储器单元置于选定状态。未选定控制线可包含未选定匹配线、未选定接地线和/或未选定搜寻线，其用于将存储器单元置于未选定状态。
地址解码器120可产生存储器块地址，以及特定存储器块的行地址和列地址。用于选定控制线122的电压产生器(或电压调节器)可包含用于产生选定控制线电压的一个或多个电压产生器。用于未选定控制线124的电压产生器可包含用于产生未选定控制线电压的一个或多个电压产生器。用于参考信号126的信号产生器可包含用于产生参考电压和/或电流信号的一个或多个电压和/或电流产生器。
图1C到1F描绘存储器核心组织的实施例，其包含具有多个存储器架间格的存储器核心，且每个存储器架间格具有多个存储器块。尽管公开了存储器架间格包含存储器块且存储器块包含一组存储器单元的存储器核心组织，但其它组织或分组也可以与本文中所描述的技术一起使用。
图1C描绘图1A中的存储器核心110的一个实施例。如所描绘，存储器核心110包含存储器架间格130和存储器架间格132。在一些实施例中，每一存储器核心的存储器架间格的数目对于不同实施方案可不同。举例来说，存储器核心可仅包含单一存储器架间格或多个存储器架间格(例如，16或其它数目个存储器架间格)。
图1D描绘图1C中的存储器架间格130的一个实施例。如所描绘，存储器架间格130包含存储器块140到144和读取/写入电路146。在一些实施例中，每一存储器架间格的存储器块的数目对于不同实施方案可不同。举例来说，存储器架间格可包含一个或多个存储器块(例如，每一存储器架间格32或其它数目个存储器块)。读取/写入电路146包含用于读取和写入存储器块140到144内的存储器单元的电路。
如所描绘，读取/写入电路146可跨越存储器架间格内的多个存储器块共享。这允许减小芯片面积，因为可以使用一组读取/写入电路146来支撑多个存储器块。然而，在一些实施例中，仅单一存储器块可在特定时间电耦合到读取/写入电路146以避免信号冲突。
在一些实施例中，读取/写入电路146可用于将一个或多个数据页面写入到存储器块140到144中(或写入到存储器块的子集中)。存储器块140到144内的存储器单元可准许对页面的直接覆写(即，表示页面或页面的一部分的数据可写入到存储器块140到144中而不需要在写入数据之前对存储器单元执行擦除或复位操作)。
在一个实例中，图1A中的存储器系统100可接收包含目标地址和要写入到目标地址的数据集的写入命令。存储器系统100可执行先读后写(read-before-write，RBW)操作以在执行写入操作以将数据集写入到目标地址之前读取当前存储在目标地址处的数据和/或获取开销信息(例如，ECC信息)。
在一些情况下，读取/写入电路146可用于将特定存储器单元编程成处于三个或更多个数据状态中的一个数据状态(即，特定存储器单元可包含多层级存储器单元)。在一个实例中，读取/写入电路146可跨越特定存储器单元施加第一电压差(例如，2V)以将特定存储器单元编程成处于三个或更多个数据状态中的第一状态或跨越特定存储器单元施加小于第一电压差的第二电压差(例如，1V)以将特定存储器单元编程成处于三个或更多个数据状态中的第二状态。
跨越特定存储器单元施加较小电压差可使特定存储器单元被部分地编程或相较于施加较大电压差的情况以较慢速率进行编程。在另一实例中，读取/写入电路146可在第一时间段(例如，150ns)内跨越特定存储器单元施加第一电压差以将特定存储器单元编程成处于三个或更多个数据状态中的第一状态或在小于第一时间段的第二时间段(例如，50ns)内跨越特定存储器单元施加第一电压差。后跟着存储器单元验证阶段的一个或多个编程脉冲可用于将特定存储器单元编程成处于正确状态。
图1E描绘图1D中的存储器块140的一个实施例。如所描绘，存储器块140包含存储器阵列150、行解码器152和列解码器154。存储器阵列150可包含具有相连搜寻线和匹配线的相连存储器单元组。存储器阵列150可包含一个或多个存储器单元层。存储器阵列150可包含二维存储器阵列或三维存储器阵列。
行解码器152对行地址进行解码并在适当时(例如，当读取或写入存储器阵列150内的存储器单元时)选择存储器阵列150内的特定搜寻线。列解码器154对列地址进行解码并选择存储器阵列150内的一条或多条匹配线电耦合到读取/写入电路，例如图1D中的读取/写入电路146。在一个实施例中，每一存储器层的搜寻线的数目为4K，每一存储器层的匹配线的数目为1K，且存储器层的数目为4，从而提供含有16K个存储器单元的存储器阵列150。
图1F描绘存储器架间格134的一个实施例。存储器架间格134为图1D中的存储器架间格130的替代实施方案的一个实例。在一些实施例中，行解码器、列解码器和读取/写入电路可在存储器阵列之间分割或共享。如所描绘，行解码器152b在存储器阵列150a与150b之间共享，因为行解码器152b控制存储器阵列150a及150b两者中的搜寻线(即，共享由行解码器152b驱动的搜寻线)。
行解码器152a和152b可进行分割使得存储器阵列150a内的偶数搜寻线由行解码器152a驱动而存储器阵列150a内的奇数搜寻线由行解码器152b驱动。行解码器152c和152b可进行分割使得存储器阵列150b内的偶数搜寻线由行解码器152c驱动而存储器阵列150b内的奇数搜寻线由行解码器152b驱动。
列解码器154a和154b可进行分割使得存储器阵列150a内的偶数匹配线受列解码器154b控制而存储器阵列150a内的奇数匹配线由列解码器154a驱动。列解码器154c和154d可进行分割使得存储器阵列150b内的偶数匹配线受列解码器154d控制而存储器阵列150b内的奇数匹配线由列解码器154c驱动。
受列解码器154a和列解码器154c控制的选定匹配线可电耦合到读取/写入电路146a。受列解码器154b和列解码器154d控制的选定匹配线可电耦合到读取/写入电路146b。在列解码器进行分割时将读取/写入电路分割成读取/写入电路146a和146b可以实现存储器架间格的更高效布局。
图2A描绘包含第一存储器层级202、定位于第一存储器层级202上方的第二存储器层级204和定位于第二存储器层级204上方的第三存储器层级206的单片三维CAM存储器单元阵列200的一部分的实施例。CAM存储器单元阵列200为图1E中的存储器阵列150的实施方案的一个实例。CAM存储器单元阵列200包含布置在第一方向(例如，x方向)上的匹配线ML11到ML32和接地线G11到G32，且搜寻线对S*11到S*33布置在垂直于第一方向的第二方向(例如，y方向)上。
在其它实施例中，匹配线ML11到ML32可布置在第一方向(例如，x方向)上，且搜寻线对S*11到S*33可布置在垂直于第一方向的第二方向(例如，y方向)上。在实施例中，接地线G11到G32可偏压为接地电位(例如，0V)。在其它实施例中，接地线G11到G32可偏压为另一电位(例如，“浮动接地”值或某一其它值)。
CAM存储器单元阵列200还包含CAM存储器元件T111到T333，它们各自安置于匹配线ML11到ML32中对应的一条匹配线与接地线G11到G32中对应的一条接地线之间并各自耦合到搜寻线对S*11到S*33中对应的一个搜寻线对。举例来说，CAM存储器元件T111安置于匹配线ML11与接地线G11之间并耦合到搜寻线对S*11。同样，CAM存储器元件T232安置于匹配线ML22与接地线G22之间并耦合到搜寻线对S*23。
在一实施例中，CAM存储器元件T111到T333中的每一个均包含阈值电压可进行编程的一个或多个装置，例如铁电存储器元件或电荷存储存储器元件(例如，晶体管包含浮动栅极或电荷捕获层)。在一实施例中，CAM存储器元件T111到T333中的每一个均包含铁电场效应晶体管(Fe-FET)。在另一实施例中，CAM存储器元件T111到T333中的每一个均包含多于一个Fe-FET。为简单起见，在剩下的论述中，将假设CAM存储器元件T111到T333中的每一个均具有一个或多个Fe-FET，并且还将在本文中被称作竖直FeFET T111到T333。在一实施例中，CAM存储器元件T111到T333中的每一个均包含一个或多个Fe-FET而不包含其它电路元件。
图2B描绘FeFET的说明性电特性(漏极电流ID对比栅极电压VG)标绘图。如图2B中所示出，借助于将正或负电压施加到FeFET的栅电极，FeFET的偏振可从第一偏振状态(例如，P1)翻转到第二偏振状态(例如，P2)。在去除栅极电压之后，FeFET保持所述偏振状态。
为了读取选定FeFET，将读取电压VR(例如，0V)施加到选定FeFET的栅极，并测量FeFET的漏极电流。所测量漏极电流IH可对应于第一存储器状态，而所测量漏极电流IL可对应于第二存储器状态。
再次参考图2A，在一实施例中，CAM存储器元件T111到T333中的每一个均包含具有铁电栅极氧化物材料的竖直Fe-FET。在一实施例中，铁电栅极氧化物材料包含氧化铪。在一实施例中，铁电栅极氧化物材料包含掺杂有硅、铝、锆、钇、钆、钙、铈、镝、铒、锗、钪和锡中的一种或多种的氧化铪。
在一实施例中，氧化铪以约2到约5原子％的浓度掺杂有硅。在另一实施例中，铁电栅极氧化物材料包含氧化铪锆，其中铪与锆原子浓度的比率为1比1。在一实施例中，经掺杂氧化铪呈晶体或多晶形态。单独地或以集合形式使经掺杂氧化铪的晶粒在第一偏振状态(例如，P1)与第二偏振状态(例如，P2)之间切换。
图2C到2E描绘图2A的CAM存储器单元阵列200的分别第一存储器层级202、第二存储器层级204和第三存储器层级206的实施例。CAM存储器元件T111到T333中的每一个均包含双选通竖直Fe-FET，其具有耦合到匹配线ML11到ML32中的一条匹配线的第一电极(例如，漏极/源极电极)、耦合到接地线G11到G32中的一条接地线的第二电极(例如，源极/漏极电极)，和耦合到搜寻线对S*11到S*33中的一个的第三电极(例如，栅电极)。所属领域的一般技术人员将理解，接地线G11到G32可替代地安置于匹配线ML11到ML32上方，以及每个CAM存储器元件T111到T333耦合于匹配线ML11到ML32中的一条匹配线与接地线G11到G32中的一条接地线之间。
为了避免图式过度拥挤，图2C到2E中的CAM存储器元件T111到T333描绘为“扁平化”Fe-FET而非描绘为竖直晶体管。搜寻线对S*11到S*33中的每一个均包含分别耦合到CAM存储器元件T111到T333的对应第一栅电极和第二栅电极的搜寻线和互补搜寻线(例如，搜寻线对S*11包含搜寻线S11和互补线)。如本文中所使用，搜寻线和互补搜寻线具有互补状态。举例来说，如果搜寻线S11具有第一状态(例如，高或+V)，那么互补线/>具有与第一状态互补的第二状态(例如，低或-V)。
举例来说，CAM存储器元件T221(图2C)具有耦合到匹配线ML21的第一电极(例如，漏极/源极电极)、耦合到接地线GL21的第二电极(例如，源极/漏极电极)、耦合到搜寻线S12的第一栅电极和耦合到互补搜寻线的第二栅电极。
同样，CAM存储器元件T332(图2D)具有耦合到匹配线ML32的第一电极(例如，漏极/源极电极)、耦合到接地线G32的第二电极(例如，源极/漏极电极)、耦合到搜寻线S23的第一栅电极和耦合到互补搜寻线的第二栅电极。
类似地，CAM存储器元件T133(图2E)具有耦合到匹配线ML12的第一电极(例如，漏极/源极电极)、耦合到接地线G12的第二电极(例如，源极/漏极电极)、耦合到搜寻线S33的第一栅电极和耦合到互补搜寻线的第二栅电极。
在图2C到2E中所描绘的实施例中，CAM存储器元件T111到T333中的每一个的第一栅电极和第二栅电极安置于竖直晶体管的相对侧上。在CAM存储器元件T111到T333中的每一个均包含竖直FeFET的实施例中，第一栅电极可用于在竖直Fe-FET的第一电极与第二电极之间选择性地诱发第一导电通道并设定竖直FeFET的第一部分的偏振状态(P1/P2)，且第二栅电极可用于在竖直Fe-FET的第一电极与第二电极之间选择性地诱发第二导电通道并设定竖直FeFET的第二部分的偏振状态(P1/P2)。
CAM存储器元件T111到T333中的每一个的第一栅电极和第二栅电极为可用于分别设定竖直Fe-FET的第一部分和第二部分的偏振状态(P1/P2)的独立控制端子。在此实施例中，搜寻线可用于单独地设定竖直FeFET的第一部分的偏振状态(P1/P2)，且互补搜寻线可用于单独地设定竖直Fe-FET的第二部分的偏振状态(P1/P2)。在这点上，每个双选通竖直Fe-FET可被视为两个并联耦合的单选通竖直Fe-FET。
在CAM存储器元件T111到T333中的每一个均包含电荷存储存储器元件(例如，包含浮动栅极或电荷捕获层的晶体管)的实施例中，第一栅电极可用于在竖直晶体管的第一电极与第二电极之间选择性地诱发第一导电通道并设定竖直晶体管的第一部分的第一阈值电压VTH1，且第二栅电极可用于在竖直晶体管的第一电极与第二电极之间选择性地诱发第二导电通道并设定竖直晶体管的第二部分的第二阈值电压VTH2。
CAM存储器元件T111到T333中的每一个的第一栅电极和第二栅电极为可用于分别设定竖直晶体管的第一部分的第一阈值电压VTH1和第二部分的第二阈值电压VTH2的独立控制端子。在此实施例中，搜寻线可用于单独地设定竖直晶体管的第一部分的第一阈值电压VTH1，且互补搜寻线可用于单独地设定竖直晶体管的第二部分的第二阈值电压VTH2。在这点上，每个双选通竖直晶体管可被视为两个并联耦合的单选通竖直晶体管。
举例来说，图2F到2H描绘分别为图2C的第一存储器层级202的CAM存储器元件T111、T211和T311的第一行202a，CAM存储器元件T121、T221和T321的第二行202b和CAM存储器元件T131、T231和T331的第三行202c的实施例。具体地说，CAM存储器元件T111到T331中的每一个均包含：包含第一竖直Fe-FET的第一存储器单元，其与包含第二竖直Fe-FET的第二存储器单元并联耦合，其中第一栅电极控制第一竖直Fe-FET且第二栅电极控制第二竖直Fe到FET。
参考图2F，CAM存储器元件T111包含与包含第二竖直Fe-FET的第二存储器单元T111b并联耦合的包含第一竖直Fe-FET的第一存储器单元T111a，两个存储器单元均耦合于匹配线ML11与接地线G11之间；CAM存储器元件T211包含与包含第二竖直Fe-FET的第二存储器单元T211b并联耦合的包含第一竖直Fe-FET的第一存储器单元T211a，两个存储器单元均耦合于匹配线ML21与接地线G21之间；且CAM存储器元件T311包含与包含第二竖直Fe-FET的第二存储器单元T311b并联耦合的包含第一竖直Fe-FET的第一存储器单元T311a，两个存储器单元均耦合于匹配线ML31与接地线G31之间。第一存储器单元T111a、T211a和T311a各自具有耦合到搜寻线S11的第一栅电极，且第二存储器单元T111b、T211b和T311b各自具有耦合到互补搜寻线的第二栅电极。
参考图2G，CAM存储器元件T121包含与包含第二竖直Fe-FET的第二存储器单元T121b并联耦合的包含第一竖直Fe-FET的第一存储器单元T121a，两个存储器单元均耦合于匹配线ML11与接地线G11之间；CAM存储器元件T221包含与包含第二竖直Fe-FET的第二存储器单元T221b并联耦合的包含第一竖直Fe-FET的第一存储器单元T221a，两个存储器单元均耦合于匹配线ML21与接地线G21之间；且CAM存储器元件T321包含与包含第二竖直Fe-FET的第二存储器单元T321b并联耦合的包含第一竖直Fe-FET的第一存储器单元T321a，两个存储器单元均耦合于匹配线ML31与接地线G31之间。第一存储器单元T121a、T221a和T321a各自具有耦合到搜寻线S12的第一栅电极，且第二存储器单元T121b、T221b和T321b各自具有耦合到互补搜寻线的第二栅电极。
参考图2H，CAM存储器元件T131包含与包含第二竖直Fe-FET的第二存储器单元T131b并联耦合的包含第一竖直Fe-FET的第一存储器单元T131a，两个存储器单元均耦合于匹配线ML11与接地线G11之间；CAM存储器元件T231包含与包含第二竖直Fe-FET的第二存储器单元T231b并联耦合的包含第一竖直Fe-FET的第一存储器单元T231a，两个存储器单元均耦合于匹配线ML21与接地线G21之间；且CAM存储器元件T331包含与包含第二竖直Fe-FET的第二存储器单元T331b并联耦合的包含第一竖直Fe-FET的第一存储器单元T331a，两个存储器单元均耦合于匹配线ML31与接地线G31之间。第一存储器单元T131a、T231a和T331a各自具有耦合到搜寻线S13的第一栅电极，且第二存储器单元T131b、T231b和T331b各自具有耦合到互补搜寻线的第二栅电极。
在上述和图2C到2H中所描绘的实施例中，CAM存储器元件T111到T333中的每一个均可为铁电存储器元件，且具体地说可包含竖直Fe-FET，其具有包含氧化铪和氧化铪锆中的一种或多种的栅极氧化物。在一实施例中，栅极氧化物包含掺杂有硅、铝、锆、钇、钆、钙、铈、镝、铒、锗、钪和锡中的一种或多种的氧化铪。
在其它实施例中，CAM存储器元件T111到T333中的每一个均可包含阈值电压可进行编程的任何装置，例如电荷存储存储器元件(例如，晶体管包含浮动栅极或电荷捕获层)。
在一实施例中，图2A的CAM存储器单元阵列200可如下操作：将数据写入到CAM存储器单元阵列200中，沿着匹配线ML11到ML32和接地线G11到G32以字组织阵列。并且，每一CAM存储器元件T111到T333存储单一位的信息-所述位的值和其补码。
在一实施例中，写入操作包含以下步骤：
在第一步骤中，将所有匹配线ML11到ML32、接地线G11到G32和搜寻线S11到设定为0V。
在第二步骤中，使得所有匹配线ML11到ML32和接地线G11到G32为编程电压(1/6)*VP，其中VP介于约6V与约8V之间。举例来说，在VP＝6V时，使得所有匹配线ML11到ML32和接地线G11到G32均为1V。
在第三步骤中，使得所有搜寻线S11到为(-1/6)*VP。举例来说，在VP＝6V时，使得所有搜寻线S11到/>为-1V。
在第四步骤中，对于数据待存储的行，使得所述行中的匹配线MLXX和接地线GXX为-0.5*VP。举例来说，在VP＝6V时，使得所述行中的匹配线MLXX和接地线GXX为-3V。
在第五步骤中，对于将设定成1的所有CAM存储器元件TXXX，使得对应搜寻线SXX为+0.5VP，且对于将设定成0的所有CAM存储器元件TXXX，使得对应互补搜寻线为+0.5VP。举例来说，在VP＝6V时，使得对应搜寻线SXX和对应互补搜寻线/>为+3V。
接下来，对对位进行编程。在第六步骤中，使得所有匹配线ML11到ML32和接地线G11到G32为(-1/6)*VP。举例来说，在VP＝6V时，使得所有匹配线ML11到ML32和接地线G11到G32为-1V。
在第七步骤中，使得所有搜寻线S11到为(+1/6)*VP。举例来说，在VP＝6V时，使得所有搜寻线S11到/>为1V。
在第八步骤中，对于数据待存储的行，使得所述行中的匹配线MLXX和接地线GXX为+0.5*VP。举例来说，在VP＝6V时，所述行中的匹配线MLXX和接地线GXX为3V。
在第九步骤中，对于将设定成0的所有CAM存储器元件TXXX，使得对应搜寻线SXX为-0.5VP，且对于将设定成1的所有CAM存储器元件TXXX，使得对应互补搜寻线为-0.5VP。举例来说，在VP＝6V时，使得对应搜寻线SXX和对应互补搜寻线/>为-3V。
在一实施例中，结果将为具有不同阈值电压的CAM存储器元件TXXX。举例来说，第一阈值电压VTH(例如，1.5V)将进行存储以表示逻辑1，且第二阈值电压VTL(例如，0.5V)将进行存储以表示逻辑0。
在一实施例中，匹配操作包含以下步骤：
在第一步骤中，使得所有接地线G11到G32为0V，且所有匹配线ML11到ML32预充电为正电压，例如0.5V。
在第二步骤中，待匹配数据呈现为搜寻/互补搜寻线S11到上的电压。对于上文在“写入”步骤中所描述的数据编码方案，搜寻数据中的逻辑1将由电压(VTH+VTL)/2(其在以上实例中将＝1V)表示，且逻辑0将由0V表示。以此方式，与具有第一阈值电压VTH的CAM存储器元件TXXX配对的逻辑1搜寻(或互补搜寻)线不会拉低经预充电的对应匹配线。在一实施例中，下文展示匹配操作的完整真值表：
应注意，此表包含三个状态，从而产生此“三元”CAM阵列。
在一实施例中，将匹配线ML11到ML32馈入到读出放大器中，其检测匹配线是否已经拉低，并将此结果锁存为数字输出。将数字读出放大器输出馈入到编码电路中，其输出保持较高的匹配线的地址。在一实施例中，如果多于一行匹配，那么编码电路可优先考虑输出哪一地址(例如，输出最低地址)。
图3A到3C描绘包含竖直Fe-FET(其具有包含氧化铪的栅极氧化物)的单片三维CAM存储器单元阵列300的一部分的实施例的各种视图。图3A到3C中所描绘的物理结构可包含图2A中所描绘的单片三维CAM存储器单元阵列200的一部分的一个实施方案。
单片三维CAM存储器单元阵列300包含布置在第一方向(例如，x方向)上的匹配线ML11到ML31和接地线G11到G32，以及布置在垂直于第一方向的第二方向(例如，y方向)上的搜寻线S11到接地线G11到G32安置于匹配线ML11到ML31上方，且各自具有在第二方向(例如，y方向)上的长轴。所属领域的一般技术人员将理解，单片三维存储器阵列，例如单片三维CAM存储器单元阵列300可包含多于或少于三条接地线、三条匹配线和六条搜寻线。
在一实施例中，匹配线ML11、ML21、ML31安置于衬底302(例如硅、锗、硅锗、未经掺杂、经掺杂、块体绝缘体上硅(“SOI”))或具有或不具有额外电路的其它衬底上方。在一实施例中，隔离层304，例如一层二氧化硅、氮化硅、氮氧化硅或任何其它合适的绝缘层形成于衬底302上方。
在一实施例中，第一电介质材料层306(例如，二氧化硅)形成于隔离层304上方。匹配线ML11、ML21、ML31安置于隔离层304上方且由第一电介质材料层306分离。匹配线ML11、ML21、ML31由导电材料(例如，钨)形成且可包含安置于每条匹配线ML11、ML21、ML31的外表面上的粘附层(图中未示)。
CAM存储器元件(竖直Fe-FET)T111到T331形成于匹配线ML11、ML21、ML31上方且各自具有安置于匹配线ML11、ML21、ML31中的一条匹配线上且耦合到所述匹配线的第一电极(例如，漏极/源极电极)、耦合到接地线G11到G32中的一条接地线的第二电极(例如，源极/漏极电极)、耦合到搜寻线S11、S12、S13中的一条搜寻线的第一栅电极，和耦合到互补搜寻线中的一条互补搜寻线的第二栅电极。对于每个竖直Fe-FET T111到T331，第一栅电极和第二栅电极安置于竖直Fe-FET的相对侧上。
每个竖直Fe-FET T111到T331包含竖直半导体支柱，其包含第一区域312a(例如，n+多晶硅)、第二区域312b(例如，p多晶硅)和第三区域312c(例如，n+多晶硅)以分别形成竖直FET的漏极/源极、主体和源极/漏极区域。在一实施例中，竖直半导体支柱具有矩形形状，但可使用其它支柱形状。
搜寻线S11到由导电材料(例如，氮化钛)形成且安置于匹配线ML11、ML21、ML31上方并通过第二电介质308(例如，SiON)与所述匹配线分离且任选地也可通过间隔物电介质310(例如，SiO2)与匹配线ML11、ML21、ML31分离。铁电栅极氧化物314(例如，掺杂硅的HfO2)安置于搜寻线S11到/>与竖直Fe-FET T111到T331的第一区域312a、第二区域312b和第三区域312c的侧壁之间。第二电介质308可安置于栅极氧化物314与竖直Fe-FET T111到T331的第一区域312a、第二区域312b和第三区域312c的侧壁之间。
在一实施例中，竖直Fe-FET T111、T211、T311的第一栅电极和第二栅电极分别耦合到搜寻线S11和竖直Fe-FET T121、T221、T321的第一栅电极和第二栅电极分别耦合到搜寻线S12和/>且竖直Fe-FET T131、T231、T331的第一栅电极和第二栅电极分别耦合到搜寻线S13和/>第三电介质316(例如，SiO2)安置于竖直Fe-FET T111到T331之间并以电气方式隔离所述竖直Fe-FET。
接地线G11到G32安置于竖直Fe-FET T111到T331的第三区域312c上方并耦合到所述第三区域，且由第四电介质材料层318分离。接地线G11到G32由导电材料(例如，钨)形成且可包含安置于每条接地线G11到G32的外表面上的粘附层(图中未示)。
在不希望受任何特定理论束缚的情况下，据相信，图3A到3C的单片三维CAM存储器单元阵列300可用于形成包含竖直FeFET的紧凑CAM存储器单元阵列。每个竖直FeFET具有可单独进行控制的两个栅电极。另外，可堆栈存储器可通过竖直地堆栈单片三维存储器阵列，例如图3A到3C的单片三维CAM存储器单元阵列300的各层而实现。
现在参考图4A1到4K4，描述形成单片三维存储器阵列，例如图3A到3C的单片三维CAM存储器单元阵列300的一部分的示例方法。
参考图4A1到4A3，衬底302展示为已经经历若干处理步骤。衬底302可以是任何合适的衬底，例如硅、锗、硅锗、未经掺杂、经掺杂、块体绝缘体上硅(“SOI”)或具有或不具有额外电路的其它衬底。举例来说，衬底302可包含一个或多个n阱或p阱区域(图中未示)。隔离层304形成于衬底302上方。在一些实施例中，隔离层304可为二氧化硅层、氮化硅层、氮氧化硅层或任何其它合适的绝缘层。
在形成隔离层304之后，导电材料层400沉积在隔离层304上方。导电材料层400可包含任何合适的导电材料，例如钨或另一适合的金属、重度掺杂的半导体材料、导电硅化物、导电锗硅、导电锗化物或通过任何合适的方法(例如，CVD、PVD等)沉积的类似导电材料。在至少一个实施例中，导电材料层400可为介于约20与约250nm之间的钨。可使用其它导电材料层和/或厚度。在一些实施例中，粘附层(图中未示)，例如氮化钛或其它类似粘附层材料可安置于隔离层304与导电材料层400之间和/或安置于导电材料层400与后续材料层之间。
所属领域的一般技术人员将理解，粘附层可在导电材料层上由PVD或另一方法形成。举例来说，粘附层可为介于约2与约50nm之间且在一些实施例中为约10nm的氮化钛或另一合适的粘附层，例如氮化钽、氮化钨、钨、钼、一个或多个粘附层的组合，或其类似者。可采用其它粘附层材料和/或厚度。
在形成导电材料层400之后，导电材料层400进行图案化且进行蚀刻。举例来说，导电材料层400可利用软或硬掩模使用常规光刻技术以及湿式或干式蚀刻处理进行图案化和蚀刻。在至少一个实施例中，导电材料层400进行图案化且进行蚀刻以形成匹配线ML11、ML21、ML31。匹配线ML11、ML21、ML31的示例宽度和/或匹配线ML11、ML21、ML31之间的间隔介于约38nm与约100nm之间，但可使用其它导体宽度和/或间隔。
在已经形成匹配线ML11、ML21、ML31之后，第一电介质材料层306形成于衬底302上方以填充匹配线ML11、ML21、ML31之间的空隙。举例来说，大致300到700nm的二氧化硅可沉积于衬底302上并使用化学机械抛光或回蚀过程平面化以形成平面表面402。可使用例如氮化硅、氮氧化硅、低K电介质等其它电介质材料和/或其它电介质材料层厚度。示例低K电介质包含掺杂碳的氧化物、硅碳层或其类似者。
在其它实施例中，匹配线ML11、ML21、ML31可使用镶嵌过程形成，其中第一电介质材料层306形成、进行图案化并进行蚀刻以为匹配线ML11、ML21、ML31形成开口或空隙。所述开口或空隙接着可以导电层400(和/或导电晶种、导电填充物和/或屏障层(如果需要))填充。导电材料层400接着可进行平面化以形成平面表面402。
在平面化之后，用于形式竖直Fe-FET T111到T331的半导体材料形成于衬底302的平面化顶表面402上方。在一些实施例中，每个竖直Fe-FET均由多晶半导体材料形成，例如多晶硅、外延生长硅、多晶硅锗合金、多晶锗或任何其它合适的材料。替代地，竖直Fe-FET T111到T331可由宽带隙半导体材料形成，例如ZnO、InGaZnO或SiC，这可提供高击穿电压且通常可用于提供无结FET。所属领域的一般技术人员将理解，可使用其它材料。
在一些实施例中，每个竖直Fe-FET T111到T331可包含第一区域(例如，n+多晶硅)、第二区域(例如，p多晶硅)和第三区域(例如，n+多晶硅)以分别形成竖直Fe-FET的漏极/源极、主体和源极/漏极区域。举例来说，重度掺杂的n+多晶硅层312a可沉积于平面化顶表面402上。在一些实施例中，n+多晶硅层312a在沉积时呈非晶态。在其它实施例中，n+多晶硅层312a在沉积时呈多晶态。CVD或另一合适的过程可用于沉积n+多晶硅层312a。
在一实施例中，可形成n+多晶硅层312a，例如为具有约1021cm-3的掺杂浓度的约10到约50nm的掺杂磷或砷的硅。可使用其它层厚度、掺杂类型和/或掺杂浓度。可例如通过在沉积期间使供体气体流动在原位掺杂n+多晶硅层312a。可使用其它掺杂方法(例如，植入)。
在沉积n+硅层312a之后，经掺杂p型硅层312b可形成于n+多晶硅层312a上方。p型硅可进行沉积并通过离子植入掺杂或可在沉积期间在原位掺杂以形成p型硅层312b。举例来说，固有硅层可沉积于n+多晶硅层312a上，且毯覆式p型植入物可用于在固有硅层内将硼植入预定深度。示例可植入分子态离子包含BF2、BF3、B及其类似者。在一些实施例中，可采用约1到10x1013离子/cm2的植入剂量。可使用其它植入物质和/或剂量。另外，在一些实施例中，可采用扩散过程。在一实施例中，所得p型硅层312b具有约80到约400nm的厚度，但可使用其它p型硅层大小。
在形成p型硅层312b之后，重度掺杂的n+多晶硅层312c沉积于p型硅层312b上。在一些实施例中，n+多晶硅层312c在沉积时呈非晶态。在其它实施例中，n+多晶硅层312c在沉积时呈多晶态。CVD或另一合适的过程可用于沉积n+多晶硅层312c。
在一实施例中，可形成n+多晶硅层312c，例如为具有约1021cm-3的掺杂浓度的约10到约50nm的掺杂磷或砷的硅。可使用其它层厚度、掺杂类型和/或掺杂浓度。可例如通过在沉积期间使供体气体流动在原位掺杂n+多晶硅层312c。可使用其它掺杂方法(例如，植入)。所属领域的一般技术人员将理解，硅层312a、312b和312c可替代地分别掺杂p+/n/p+，或可掺杂有单一类型的掺杂剂以产生无结FET。
在形成n+多晶硅层312c之后，硬质掩模材料层404沉积于n+多晶硅层312c上，从而产生图4B1到4B2中所示的结构。硬质掩模材料层404可包含任何合适的硬质掩模材料，例如氮化硅、非晶碳或通过任何合适的方法(例如，CVD、PVD等)沉积的类似硬质掩模材料。在至少一个实施例中，硬质掩模材料层404可为介于约30nm与约80nm之间的氮化硅。可使用其它硬质掩模材料和/或厚度。
硬质掩模材料层404和硅层312a、312b和312c进行图案化且进行蚀刻以形成硅层312a、312b和312c和硬质掩模材料层404的各行406，从而产生图4C1到4C3中所示的结构。举例来说，硬质掩模材料层404和硅层312a、312b和312c可使用常规光刻技术以及湿式或干式蚀刻处理进行图案化和蚀刻。
硬质掩模材料层404和硅层312a、312b和312c可以单一图案/蚀刻程序或使用单独图案/蚀刻步骤图案化和蚀刻。任何合适的遮蔽和蚀刻过程可用于形式竖直晶体管支柱。举例来说，硅层可使用标准光刻技术利用约1到约1.5微米，更优选为约1.2到约1.4微米的光致抗蚀剂(“PR”)图案化。较薄PR层可与较小临界尺寸和技术节点一起使用。在一些实施例中，氧化物硬掩模可用于PR层下方以在蚀刻期间改进图案转移并保护基础层。
在一些实施例中，在蚀刻之后，行406可使用稀释氢氟酸/硫酸清洁剂清洁。此清洁可以任何合适的清洁工具，例如Raider工具执行，所述工具可购自美国蒙大拿州卡利斯佩尔的Semitool公司。示例蚀刻后清洁可包含使用超稀释硫酸(例如，约1.0到1.8重量％)约60秒和/或超稀释氢氟酸(“HF”)(例如，约0.4到0.6重量％)60秒。可或可不使用超音波。可采用其它清洁化学作用、时间和/或技术。
第二电介质材料层308保形地沉积在衬底302上方，并形成于行406的侧壁上，从而产生图4D1到4D2中所示的结构。举例来说，可沉积介于约0.5nm到约10nm之间的氮氧化硅。可使用例如二氧化硅或其它电介质材料的其它电介质材料和/或电介质材料层厚度。
任选的间隔物电介质材料310可各向异性地沉积在衬底302上方，从而填充行406之间的空隙。举例来说，大致20nm到约90nm之间的二氧化硅可沉积于行406上第二电介质材料层308的顶部上，且大致10nm到约90nm之间的二氧化硅可沉积于行406之间第二电介质材料层308的沟槽的底部上，从而产生图4E1到4E2中所示的结构。可使用其它电介质材料、厚度和沉积技术。
间隔物电介质材料310接着例如通过湿式蚀刻过程各向同性地进行蚀刻，从而从第二电介质材料层308的顶部和侧壁去除间隔物电介质材料层310并在行406之间第二电介质材料层308的沟槽的底部上留下介于约10nm与约70nm之间的间隔物电介质材料层310，从而产生图4F1到4F2中所示的结构。替代地，化学干式蚀刻(CDE)过程可用于各向同性地蚀刻间隔物电介质材料310。可使用其它蚀刻化学作用。
栅极氧化物材料314保形地(例如，通过原子层沉积(ALD))沉积在衬底302上方，且形成于第二电介质材料层308的侧壁上。在一实施例中，栅极氧化物材料314包含铁电氧化物材料。举例来说，可沉积介于约5nm到约20nm之间的氧化铪。栅极氧化物可在沉积步骤期间掺杂有例如硅、铝、锆、钇、钆、钙、铈、镝、铒、锗、钪和锡中的一种或多种。在一实施例中，掺杂可在ALD步骤期间通过使用含有掺杂剂的前体执行。在一实施例中，ALD步骤包含沉积HfO2和SiO2的交替薄层，其中每一层的相对厚度确定并入最终沉积膜的硅掺杂剂的量。可使用其它氧化物材料、掺杂剂和/或厚度。在一实施例中，可执行退火以使沉积的栅极氧化物材料结晶。各向异性蚀刻用于去除栅极氧化物材料的侧向部分，从而仅留下栅极氧化物材料314的侧壁部分，产生图4G1到4G2中所示的结构。
栅电极材料沉积在衬底302上方。举例来说，可沉积大致5nm到约30nm的氮化钛或其它类似导电材料。可使用其它导电材料和/或厚度。所沉积的栅电极材料随后进行回蚀以形成栅电极408，从而产生图4H1到4H2中所示的结构。栅电极408安置于硅层312a、312b和312c的竖直堆栈的相对侧上。其它导电材料和/或厚度可用于栅电极408。栅电极408将用于形式搜寻线S11到
各向异性蚀刻用于去除第二电介质材料层308的侧向部分，从而仅留下第二电介质材料层308的侧壁部分。接下来，硬质掩模材料层404和硅层312a、312b和312c进行图案化且进行蚀刻以形成竖直晶体管支柱，从而产生图4I1到4I3中所示的结构。举例来说，硬质掩模材料层404和硅层312a、312b和312c可使用常规光刻技术以及湿式或干式蚀刻处理进行图案化和蚀刻。在一实施例中，硬质掩模材料层404和硅层312a、312b和312c进行图案化且进行蚀刻以形成安置于匹配线ML11、ML21、ML31上方的竖直晶体管支柱。竖直晶体管支柱将用于形式竖直FeFET T111到T331。
第三电介质材料层316沉积在衬底302上方，从而填充竖直晶体管支柱、栅电极408和第二电介质材料层308之间的空隙。举例来说，大致5000到约8000埃的二氧化硅可进行沉积并使用化学机械抛光或回蚀过程平面化以形成平面顶表面410，从而产生图4J1到4J3中所示的结构。
导电材料层412沉积在平面表面410上方。导电材料层412可包含任何合适的导电材料，例如钨或另一适合的金属、重度掺杂的半导体材料、导电硅化物、导电锗硅、导电锗化物或通过任何合适的方法(例如，CVD、PVD等)沉积的类似导电材料。在至少一个实施例中，导电材料层412可为介于约20nm与约250nm之间的钨。可使用其它导电材料层和/或厚度。在一些实施例中，粘附层(图中未示)，例如氮化钛或其它类似粘附层材料可安置于第三区域312c与导电材料层412之间和/或安置于导电材料层412与后续材料层之间。
所属领域的一般技术人员将理解，粘附层可在导电材料层上由PVD或另一方法形成。举例来说，粘附层可为介于约2nm与约50nm之间且在一些实施例中为约10nm的氮化钛或另一合适的粘附层，例如氮化钽、氮化钨、钨、钼、一个或多个粘附层的组合或其类似者。可采用其它粘附层材料和/或厚度。
在形成导电材料层412之后，导电材料层412进行图案化且进行蚀刻。举例来说，导电材料层412可利用软或硬掩模使用常规光刻技术以及湿式或干式蚀刻处理进行图案化和蚀刻。在至少一个实施例中，导电材料层412进行图案化且进行蚀刻以形成接地线G11到G32。在一实施例中，接地线G11到G32基本上平行于匹配线ML11、ML21、ML31且与所述匹配线对准。在其它实施例中，接地线G11到G32可垂直于匹配线ML11、ML21、ML31。接地线G11到G32的示例宽度和/或接地线G11到G32之间的间隔介于约38nm到约100nm之间，但可使用其它导体宽度和/或间隔。
在已经形成接地线G11到G32之后，第四电介质材料层318形成于衬底302上方以填充接地线G11到G32之间的空隙。举例来说，大致300到700nm的二氧化硅可沉积于衬底302上并使用化学机械抛光或回蚀过程平面化以形成平面表面414。可使用例如氮化硅、氮氧化硅、低K电介质等等其它电介质材料和/或其它电介质材料层厚度。示例低K电介质包含掺杂碳的氧化物、硅碳层或其类似者。
在其它实施例中，接地线G11到G32可使用镶嵌过程形成，其中第四电介质材料层318形成、进行图案化并进行蚀刻以为接地线G11到G32形成开口或空隙。所述开口或空隙接着可以导电层412(和/或导电晶种、导电填充物和/或屏障层(如果需要)填充。导电材料层412接着可进行平面化以形成平面表面414。
因此，如上文所描述，一个实施例包含包含竖直晶体管的内容可寻址存储器单元，所述竖直晶体管具有包含铁电材料的栅极氧化物。
一个实施例包含内容可寻址存储器单元阵列，其包含沿着第一轴线平行安置的匹配线、沿着第一轴线平行安置的接地线、基本上垂直于第一轴线平行安置的搜寻线，和内容可寻址存储器元件。每个内容可寻址存储器元件均包含安置于匹配线中对应的一条匹配线与接地线中对应的一条接地线之间并耦合到搜寻线中对应的一条搜寻线的竖直铁电晶体管。
一个实施例包含单片三维内容可寻址存储器单元阵列，其包含安置于衬底上方的第一存储器层级和安置于第一存储器层级上方的第二存储器层级。第一存储器层级包含沿着第一轴线平行安置的第一匹配线、沿着第一轴线平行安置且在第一匹配线上方的第一接地线、基本上垂直于第一轴线平行安置的第一搜寻线，和第一内容可寻址存储器元件，每个第一内容可寻址存储器元件均包含安置于第一匹配线中对应的一条匹配线与第一接地线中对应的一条接地线之间且各自耦合到第一搜寻线中对应的一条搜寻线的竖直铁电晶体管。第二存储器层级包含沿着第一轴线平行安置且在所述多条第一接地线上方的第二匹配线、基本上垂直于第一轴线平行安置的第二搜寻线和第二内容可寻址存储器元件，每个第二内容可寻址存储器元件均包含安置于第二匹配线中对应的一条匹配线与第一接地线中对应的一条接地线之间且各自耦合到第二搜寻线中对应的一条搜寻线的竖直铁电晶体管。
已经出于说明和描述的目的呈现先前详细描述。所述详细描述并不希望为穷尽性的或限于所公开的精确形式。鉴于以上描述，许多修改和变化都是可能的。选择所描述的实施例是为了最好地解释技术的原理及其实际应用，从而使所属领域的其它技术人员能够在各种实施例中以及适合于预期的特定用途的各种修改中最好地利用所述技术。所述技术的范围由所附权利要求书界定。

Claims (18)

1.一种内容可寻址存储器元件，其包括：
一双选通竖直晶体管，其包括：
栅极氧化物，所述栅极氧化物包括铁电材料；
第一栅电极，其耦合到第一搜寻线；
第二栅电极，其耦合到第二搜寻线；
第一电极，其耦合到匹配线；和
第二电极，其耦合到接地线;
其中，所述第一搜寻线和第二搜寻线包括互补的状态。
2.根据权利要求1所述的内容可寻址存储器元件，其中所述栅极氧化物包括氧化铪。
3.根据权利要求1所述的内容可寻址存储器元件，其中所述栅极氧化物包括掺杂有硅、铝、锆、钇、钆、钙、铈、镝、铒、锗、钪和锡中的一种或多种的氧化铪。
4.根据权利要求1所述的内容可寻址存储器元件，其中所述第一栅电极和第二栅电极安置于所述竖直晶体管的相对侧上。
5.根据权利要求1至4中任一项所述的内容可寻址存储器元件，其中所述内容可寻址存储器元件包括所述竖直晶体管而无其它电路元件。
6.根据权利要求1至4中任一项所述的内容可寻址存储器元件，其包括两个存储器单元。
7.根据权利要求1所述的内容可寻址存储器元件，其中所述竖直晶体管包括场效应晶体管。
8.根据权利要求1所述的内容可寻址存储器元件，其中所述竖直晶体管包括具有第一导电性类型的第一区域、在所述第一区域上方的具有第二导电性类型的第二区域，和在所述第二区域上方的具有所述第一导电性类型的第三区域。
9.一种内容可寻址存储器单元阵列，其包括：
多条匹配线，其沿着第一轴线平行安置；
多条接地线，其沿着所述第一轴线平行安置；
多条搜寻线，其基本上垂直于所述第一轴线平行安置；和
多个根据权利要求1所述的内容可寻址存储器元件，每个内容可寻址存储器元件均安置于所述匹配线中对应的一条匹配线与所述接地线中对应的一条接地线之间并各自耦合到所述搜寻线中对应的一条搜寻线。
10.根据权利要求9所述的内容可寻址存储器单元阵列，其中所述接地线中的每一条接地线均安置于所述匹配线上方，且所述竖直晶体管安置于所述匹配线上方。
11.根据权利要求9所述的内容可寻址存储器单元阵列，其中所述匹配线中的每一条匹配线均安置于所述接地线上方，且所述竖直晶体管安置于所述接地线上方。
12.根据权利要求9所述的内容可寻址存储器单元阵列，其中所述竖直晶体管中的每一个包括栅极氧化物，所述栅极氧化物包含氧化铪。
13.根据权利要求9所述的内容可寻址存储器单元阵列，其中所述竖直晶体管中的每一个均包括第一栅电极和第二栅电极。
14.根据权利要求13所述的内容可寻址存储器单元阵列，其中所述第一栅电极和第二栅电极安置于所述竖直晶体管的相对侧上。
15.根据权利要求9所述的内容可寻址存储器单元阵列，其中每个内容可寻址存储器元件包括所述竖直晶体管且不包括其他电路元件。
16.根据权利要求9所述的内容可寻址存储器单元阵列，其中每个内容可寻址存储器元件包括两个存储器单元。
17.一种三维内容可寻址存储器单元阵列，包括:
第一存储器层级，设置在衬底上方，所述第一存储器层级包括：
多个第一匹配线，沿着第一轴线平行设置；
多个第一接地线，沿着所述第一轴线平行地设置且在所述多个第一匹配线上方；
多个第一搜寻线，实质上垂直于所述第一轴线而平行设置；以及
多个第一内容可寻址存储器元件，每个第一内容可寻址存储器元件包括设置在所述第一匹配线中的对应的一个与所述第一接地线中的对应的一个之间的一双选通竖直铁电晶体管，并且每个双选通竖直铁电晶体管耦合到所述第一搜寻线中的对应的一个；以及
第二存储器层级，设置在所述第一存储器层级上方，所述第二存储器层级包括:
多个第二匹配线，沿着所述第一轴线而平行设置且在所述多个第一接地线上方；
多个第二搜寻线，实质上垂直于所述第一轴线而平行设置；以及
多个第二内容可寻址存储器元件，每个第二内容可寻址存储器元件包括设置在所述第二匹配线中的对应的一个与所述第一接地线中的对应的一个之间的一双选通竖直铁电晶体管，并且每个双选通竖直铁电晶体管耦合到所述第二搜寻线中的对应的一个。
18.根据权利要求17所述的三维内容可寻址存储器单元阵列，其中所述竖直铁电晶体管中的每一个包括栅极氧化物，所述栅极氧化物包含氧化铪。
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