JP2011165711A - 半導体記憶装置 - Google Patents
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Abstract
【課題】従来の強誘電体メモリと比べてメモリセルのサイズを縮小し、かつ、メモリ容量を増大させることができる半導体記憶装置を提供する。
【解決手段】メモリは、半導体基板の表面に形成された第1の拡散層と、第1の拡散層上に設けられたボディ領域と、ボディ領域上に設けられた第2の拡散層と、ボディ領域の第1の側面に設けられた強誘電体膜を含む第1のゲート絶縁膜と、ボディ領域の第2の側面に設けられた強誘電体膜を含む第2のゲート絶縁膜と、ボディ領域の第1の側面に第1のゲート絶縁膜を介して設けられている第1のゲート電極と、ボディ領域の第2の側面に第2のゲート絶縁膜を介して設けられている第2のゲート電極とを備え、第1および第2の拡散層、ボディ領域、第1および第2のゲート絶縁膜、並びに、第1および第2のゲート電極はメモリセルを構成し、各メモリセルは、第1および第2のゲート絶縁膜の分極状態によって複数の論理データを記憶する。
【選択図】図3
【解決手段】メモリは、半導体基板の表面に形成された第1の拡散層と、第1の拡散層上に設けられたボディ領域と、ボディ領域上に設けられた第2の拡散層と、ボディ領域の第1の側面に設けられた強誘電体膜を含む第1のゲート絶縁膜と、ボディ領域の第2の側面に設けられた強誘電体膜を含む第2のゲート絶縁膜と、ボディ領域の第1の側面に第1のゲート絶縁膜を介して設けられている第1のゲート電極と、ボディ領域の第2の側面に第2のゲート絶縁膜を介して設けられている第2のゲート電極とを備え、第1および第2の拡散層、ボディ領域、第1および第2のゲート絶縁膜、並びに、第1および第2のゲート電極はメモリセルを構成し、各メモリセルは、第1および第2のゲート絶縁膜の分極状態によって複数の論理データを記憶する。
【選択図】図3
Description
本発明は、半導体記憶装置に関する。
近年、不揮発性半導体メモリの一つとして、強誘電体膜を備えた強誘電体メモリ(FeRAM(ferro-electric random access memory))が注目されている(非特許文献1)。非特許文献1に記載されたMOSトランジスタは、ゲート酸化膜に強誘電体膜を用いており、その強誘電体膜の分極状態によってデータを格納するメモリである。このような強誘電体メモリは、1つのトランジスタに1ビットデータを格納することができ、キャパシタを要しない。従って、このような強誘電体メモリは、従来型のDRAMに比較して小型化に優れている。しかし、強誘電体メモリのメモリ容量をさらに大きくするためには単位セルサイズをさらに小さくする必要がある。しかし、製造プロセスの限界により、セルサイズをさらに縮小することは容易ではない。
IEEE ED letters,Vol.25,No.6,June 2004 pp. 369-371
従来の強誘電体メモリと比べてメモリセルのサイズを縮小し、かつ、メモリ容量を増大させることができる半導体記憶装置を提供する。
本発明に係る実施形態に従った半導体記憶装置は、半導体基板と、前記半導体基板の表面に形成された少なくとも1つの第1導電型の第1の拡散層と、前記第1の拡散層上に設けられた複数の第2導電型のボディ領域と、前記ボディ領域上に設けられた複数の第1導電型の第2の拡散層と、前記ボディ領域の第1の側面に設けられた強誘電体膜を含む複数の第1のゲート絶縁膜と、前記ボディ領域の前記第1の側面とは反対の第2の側面に設けられた強誘電体膜を含む複数の第2のゲート絶縁膜と、前記ボディ領域の前記第1の側面に前記第1のゲート絶縁膜を介して設けられている複数の第1のゲート電極と、前記ボディ領域の前記第2の側面に前記第2のゲート絶縁膜を介して設けられている複数の第2のゲート電極とを備え、
前記第1および前記第2の拡散層、前記ボディ領域、前記第1および前記第2のゲート絶縁膜、並びに、前記第1および前記第2のゲート電極は複数のメモリセルを構成し、
各前記メモリセルは、前記第1のゲート絶縁膜の分極状態および前記第2のゲート絶縁膜の分極状態によって複数の論理データを記憶する。
前記第1および前記第2の拡散層、前記ボディ領域、前記第1および前記第2のゲート絶縁膜、並びに、前記第1および前記第2のゲート電極は複数のメモリセルを構成し、
各前記メモリセルは、前記第1のゲート絶縁膜の分極状態および前記第2のゲート絶縁膜の分極状態によって複数の論理データを記憶する。
本発明による半導体記憶装置は、従来の強誘電体メモリと比べてメモリセルのサイズを縮小し、かつ、メモリ容量を増大させることができる。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
(第1の実施形態)
図1は、本発明に係る実施形態に従ったダブルゲート型強誘電体メモリの構成を示す概略的な斜視図である。ダブルゲート型強誘電体メモリは、半導体基板としてのシリコン基板10と、第1の拡散層としてのN型ソース層20と、P型ボディ領域30と、第2の拡散層としてのドレイン層40と、第1のゲート絶縁膜50Aと、第2のゲート絶縁膜50Bと、第1のゲート電極60Aと、第2のゲート電極60Bと、ビット線BLとを備えている。
図1は、本発明に係る実施形態に従ったダブルゲート型強誘電体メモリの構成を示す概略的な斜視図である。ダブルゲート型強誘電体メモリは、半導体基板としてのシリコン基板10と、第1の拡散層としてのN型ソース層20と、P型ボディ領域30と、第2の拡散層としてのドレイン層40と、第1のゲート絶縁膜50Aと、第2のゲート絶縁膜50Bと、第1のゲート電極60Aと、第2のゲート電極60Bと、ビット線BLとを備えている。
ソース層20は、シリコン基板10の表面に形成されており、全ボディ領域30に対して共通に設けられている。ボディ領域30は、ソース層20上に設けられている。ドレイン層40は、ボディ領域30上に設けられている。ボディ領域30およびドレイン層40は、それぞれシリコンからなるピラー70(以下、シリコンピラー70とも言う)構成する。シリコンピラー70は、一体として縦長のピラー形状に成形されたシリコンである。シリコンピラー70はそれぞれメモリセルMCに対応して設けられている。
第1のゲート絶縁膜50Aは、ボディ領域30の第1の側面31A上に設けられており、強誘電体膜を含む。第2のゲート絶縁膜50Bは、ボディ領域30の第1の側面31Aとは反対の第2の側面31B(図1では図示せず)上に設けられている。第1のゲート電極60Aは、ボディ領域30の第1の側面31Aに第1のゲート絶縁膜50Aを介して設けられている。第2のゲート電極60Bは、ボディ領域30の第2の側面31Bに第2のゲート絶縁膜50Bを介して設けられている。このように、ゲート電極60A、60Bがそれぞれゲート絶縁膜50A、50Bを介してボディ領域30の両側面に設けられている。これにより、各メモリセルMCは、縦型かつダブルゲート型トランジスタにより構成される。
ビット線BLは、カラム方向に延伸しており、カラム方向に配列されたシリコンピラー70のドレイン層40に接続されている。また、第1および第2のゲート電極60Aおよび60Bは、それぞれ第1のワード線WLAおよび第2のワード線WLBとしても機能する。第1のワード線WLAと第2のワード線WLBとは電気的に分離されている。第1および第2のワード線WLAおよびWLBは、カラム方向に対して直交するロウ方向へ延伸している。
ソース層20、シリコンピラー70(即ち、ボディ領域30およびドレイン層40)、ゲート絶縁膜50A(または50B)、ゲート電極60A(または60B)は、それぞれメモリセルMCを構成する。カラム方向に配列された複数のメモリセルMCは、ビット線BLを共用し、ロウ方向に配列された複数のメモリセルMCは、ワード線WLAおよびWLBを共用する。
図2は、第1の実施形態によるダブルゲート型強誘電体メモリの概略平面図である。複数のビット線BLがカラム方向に延伸しており、ストライプ状に形成されている。複数のワード線WLA、WLBはロウ方向に延伸しており、ストライプ状に形成されている。
シリコンピラー70は、平面図において、2本のワード線WLAおよびWLBから成るワード線対(WLA、WLB)の間、即ち、第1のワード線WLAと第2のワード線WLBとの間に配列されている。ビット線BLとワード線対(WLA、WLB)とは直交しており、シリコンピラー70は、ビット線BLとワード線対(WLA、WLB)との交点に対応して設けられている。即ち、シリコンピラー70は、2本のワード線WLA、WLBと1本のビット線BLとの2つの交点に対して1つずつ設けられている。
図2の破線枠は、メモリセルMCの1つのユニットを示している。このメモリセルMCのユニットがロウ方向およびカラム方向に繰り返し形成されている。
図3(A)および図3(B)は、第1の実施形態によるダブルゲート型強誘電体メモリの概略断面図である。図3(A)および図3(B)は、図1の斜視図よりも本実施形態によるダブルゲート型強誘電体メモリを詳細に示している。図3(A)は、図2のA−A線に沿った断面図であり、図3(B)は、図2のB−B線に沿った断面図である。
図3(A)に示すように、ボディ領域30は、共通のソース層20に接触している。ゲート電極60A、60B上には、ゲート抵抗を低くするために、シリサイド層80が形成されている。シリサイド層80は、ビット線BLとドレイン層40とのコンタクト抵抗を低減するためにドレイン層40上にも設けられている。強誘電体膜を劣化させる水素の侵入を防止するために、シリサイド層80とビット線BLの間には、Ti、TiN等のバリアメタルが形成されていてもよい。
ゲート電極60Aとゲート電極60Bとを電気的に分離するために、ゲート電極60Aとゲート電極60Bとの間には、絶縁膜93および94が形成されている。絶縁膜93は、例えば、シリコン酸化膜であり、絶縁膜94は、例えば、シリコン窒化膜である。尚、第1のゲート絶縁膜50Aおよびそれに隣接する第2のゲート絶縁膜50Bは、ゲート電極60A、60Bおよび絶縁膜94の下で繋がっているが、第1のゲート絶縁膜50Aおよび第2のゲート絶縁膜50Bは非導電性の強誘電体膜で形成されているため、問題はない。ゲート電極60A、60Bおよび絶縁膜94のさらに下には、絶縁膜91が設けられている。絶縁膜91は、共通のソース層20を介したメモリセルMC間のディスターブを防ぐために、ゲート電極60A、60Bとソース層20との距離を離間させている。
図3(B)に示すように、図2のB−B線に沿った断面では、ゲート絶縁膜50Aと50Bとの間にSTI(Shallow Trench Isolation)92が形成されている。これにより、ロウ方向に隣接する複数のシリコンピラー70は、互いに電気的に絶縁されている。従って、シリコンピラー70は、メモリセルMCに対して1対1に対応する。
第1のゲート絶縁膜50Aおよび第2のゲート絶縁膜50Bは、分極特性を有する強誘電体材料から成り、例えば、SBT(SrBi2Ta2O9)、PZT(Pb(ZrxTi(1−x))O3)あるいはBLT((Bi,La)4Ti3O12)からなる。第1のゲート絶縁膜50Aおよび第2のゲート絶縁膜50Bは、同じ材質の強誘電体材料で形成されていてもよく、互いに異なる材質の強誘電体材料で形成されていてもよい。ただし、製造プロセスを簡単にするために、第1のゲート絶縁膜50Aおよび第2のゲート絶縁膜50Bは、同じ材質の強誘電体材料で形成されていることが好ましい。一方、第1のゲート絶縁膜50Aおよび第2のゲート絶縁膜50Bの各分極状態を容易に検知するために(即ち、2ビットデータを容易に読み出すために)、第1のゲート絶縁膜50Aおよび第2のゲート絶縁膜50Bは、互いに異なる材質の強誘電体材料で形成されていてもよい。
ゲート電極60Aおよび60B(ワード線WLAおよびWLB)は、例えば、ドープトポリシリコンからなる。シリサイド層80は、例えば、コバルトシリサイド、チタンシリサイドまたはニッケルシリサイドから成る。
シリコンピラー70は、シリコン基板10と一体に形成されている。ドレイン層40、ボディ領域30、ソース層20は、不純物の導入によって分離されている。ビット線BLは、例えば、銅、タングステンから成る。
本実施形態によるメモリセルMCのボディ領域30の両側面には、強誘電体膜から成る第1のゲート絶縁膜50Aおよび第2のゲート絶縁膜50Bが設けられている。第1のゲート絶縁膜50Aの分極特性は、第1のゲート電極60Aの電圧によって制御される。第2のゲート絶縁膜50Bの分極特性は、第2のゲート電極60Bの電圧によって制御される。第1のゲート電極60Aと第2のゲート電極60Bとは、それぞれ絶縁されており、互いに異なる電圧を第1のゲート絶縁膜50Aおよび第2のゲート絶縁膜50Bに印加することができる。つまり、第1のゲート絶縁膜50Aおよび第2のゲート絶縁膜50Bの各分極特性を従って、同一のメモリセルMCにおいて、第1のゲート絶縁膜50Aと第2のゲート絶縁膜50Bとが互いに異なる分極特性を有することができる。
ここで、ゲート電極60A(または60B)に負電圧を印加して、ゲート絶縁膜50A(または50B)を分極させた場合、そのときのゲート絶縁膜50A(または50B)の分極特性をマイナス分極と呼ぶ。逆に、ゲート電極60A(または60B)に正電圧を印加して、ゲート絶縁膜50A(または50B)を分極させた場合、そのときのゲート絶縁膜50A(または50B)の分極特性をプラス分極と呼ぶ。
1つのメモリセルMCにおいて、ゲート絶縁膜50Aおよび50Bの分極状態がともにマイナス分極である場合(0,0)、ゲート絶縁膜50Aの分極状態がマイナス分極であり、かつゲート絶縁膜50Bの分極状態がプラス分極である場合(0,1)、ゲート絶縁膜50Aの分極状態がプラス分極であり、かつゲート絶縁膜50Bの分極状態がマイナス分極である場合(1,0)、ゲート絶縁膜50Aおよび50Bの分極状態がともにプラス分極である場合(1,1)がある。従って、1つのメモリセルMCは、(0,0)、(0,1)、(1,0)、(1,1)の4値データを格納することができる。即ち、各メモリセルは、2ビットデータを格納することができる。このように、本実施形態によるダブルゲート型強誘電体メモリは、各メモリセルMCが2ビットデータを格納することができるので、従来の強誘電体メモリと比べてメモリ容量を増大させることができる。また、本実施形態によるダブルゲート型強誘電体メモリは、ボディ領域30の上下方向にソース層20およびドレイン層40が配置された縦型トランジスタで構成されている。縦型トランジスタは、ソース層、ボディ領域およびドレイン層がシリコン基板10の表面に対して縦方向に形成されている。そして、メモリセルMCからデータを読み出すとき、電流は、ボディ領域30内をシリコン基板10の表面に対してほぼ垂直方向に流れる。このように、縦型トランジスタ(Fin型FET)をメモリセルMCとして用いることによって、本実施形態によるダブルゲート型強誘電体メモリは、従来の強誘電体メモリと比べて、メモリセルMCの1つのユニットが小さくなる。これにより、本実施形態は、従来の強誘電体メモリと比べてメモリ容量をさらに増大させることができる。つまり、本実施形態によるダブルゲート型強誘電体メモリは、1つのメモリセルMCに2ビットデータを格納でき、かつ、各メモリセルMCのサイズを縮小することができる。このため、本実施形態は、従来の強誘電体メモリと比べてメモリ容量を飛躍的に増大させることができる。
尚、絶縁膜91〜94の材料および形態は、図3(A)および図3(B)に示す絶縁膜91〜94の材料および形態に限定しない。
図4から図22(B)は、第1の実施形態によるダブルゲート型縦型強誘電体メモリの製造方法を示す斜視図または断面図である。図4に示すように、まず、高加速イオン注入等を用いて、シリコン基板10中に埋込みN型ソース層20を形成する。次に、STI素子分離工程を用いて、STI92をカラム方向に延伸ようにストライプ状に形成する。これにより、シリコン層101が隣接するSTI92間に形成され、シリコン層101もカラム方向に延伸ようにストライプ状に形成される。STI92は、少なくともソース層20に達するように形成される。図5(A)および図5(B)は、それぞれ図4のA−A間に沿った断面図、および、図4のB−B間に沿った断面図に対応する。以降、図6(A)〜図22(A)は、図5(A)に続く断面を示し、図6(B)〜図22(B)は、図5(B)に続く断面を示す。
シリコン層101およびSTI92上に、マスク材としてのシリコン酸化膜103を堆積する。次に、図6(A)および図6(B)に示すように、リソグラフィおよびRIE(Reactive Ion Etching)を用いて、シリコン酸化膜103を加工する。このとき、シリコン酸化膜103は、シリコン層101およびSTI92の延伸方向に対して直交するロウ方向に延伸するようにストライプ状に加工される。
次に、シリコン層101、STI92およびシリコン酸化膜103上に、シリコン窒化膜105を堆積し、シリコン窒化膜105をRIEによって異方的にエッチングする。これにより、シリコン窒化膜105は、図7(A)および図7(B)に示すように、シリコン酸化膜103の側壁として残る。
次に、隣接する複数のシリコン酸化膜103間の溝が埋まるようにシリコン酸化膜107を堆積する。その後、CMP(Chemical Mechanical Polishing)等を用いてシリコン酸化膜103、107およびシリコン窒化膜105を研磨し、それらの表面を平坦化する。これにより、図8に示す構造が得られる。
次に、シリコン窒化膜105をマスクとして用いて、シリコン酸化膜103、107、STI92、および、シリコン層101をRIEでエッチングする。これにより、図9に示す構造が得られる。このエッチングによって、隣接する複数のシリコン層101間の溝109、および、隣接する複数のSTI92間の溝109は、ソース層20に達するように形成される。
次に、図10に示すように、溝109内にシリコン酸化膜111を堆積し、CMP等を用いてシリコン酸化膜111の表面を平坦化する。これにより、溝109がシリコン酸化膜111によって埋め込まれる。
次に、図11に示すように、RIEを用いてシリコン酸化膜111を選択的にエッチバックする。シリコン酸化膜111は、その上面がソース層20とシリコン層101との境界とほぼ同じ高さレベルになるようにエッチングされる。
次に、斜めイオン注入等を用いて、シリコン層101内にP型不純物(例えば、ボロン)を導入し、P型ボディ領域30を形成する。その後、図12に示すように、CVD(Chemical Vapor Deposition)法等を用いて、第1および第2のゲート絶縁膜50A、50Bとなる強誘電体膜113を、ボディ領域30およびシリコン窒化膜105の側面に堆積する。第1の実施形態では、第1および第2のゲート絶縁膜50Aおよび50Bとしての強誘電体膜113は、同一工程において同時に形成される。従って、第1および第2のゲート絶縁膜50Aおよび50Bの材質、導電型、膜厚および高さはほぼ等しい。これにより、本実施形態によるメモリの構造上の自由度は制限されるが、製造プロセスは簡単になる。
次に、N型不純物(例えば、燐、砒素)をドープしながらポリシリコンを堆積する。このとき、溝109が充填されないように、ポリシリコンの堆積膜厚は、溝109の幅(即ち、隣接するボディ領域30間の間隔)の1/2よりも十分に薄くする。その後、RIEを用いて、ポリシリコンを異方的にエッチングすることによって、図13に示すように、ドープトポリシリコンからなる第1および第2のゲート電極60Aおよび60Bを、ボディ領域30の側面の強誘電体膜113の外側に残置させる。つまり、第1および第2のゲート電極60Aおよび60Bは、ボディ領域30の側面の側壁として、強誘電体膜113の外側に形成される。第1および第2のゲート電極60Aおよび60Bは、ボディ領域30とドレイン層40との境界を決定する際に、マスクとして用いられる。従って、第1および第2のゲート電極60Aおよび60Bの高さの制御は重要である。
また、第1の実施形態では、第1および第2のゲート電極60Aおよび60Bは、同一工程において同時に形成される。従って、第1および第2のゲート電極60Aおよび60Bの材質、不純物濃度、膜厚および高さはほぼ等しい。これにより、本実施形態によるメモリの構造上の自由度は制限されるが、製造プロセスは簡単になる。
次に、ゲート電極60A、60Bをマスクとして用いて、斜めイオン注入等によりN型不純物(例えば、燐、砒素)をシリコン層101に導入し、熱処理により不純物を活性化させる。これにより、図14に示すように、N型ドレイン層40を形成する。N型ドレイン層40は、ゲート電極60A、60Bをマスクとして自己整合的に形成される。このため、ゲート電極60A、60Bの高さによって、ドレイン層40およびボディ領域30の高さ(長さ)が決定される。尚、N型ドレイン層40の形成の際に、同時に不純物を垂直方向からシリコン酸化膜111に導入することにより、シリコン酸化膜111中での散乱を利用して、ゲート電極60A、60Bおよびソース層20へN型不純物を導入することも可能である。即ち、ゲート電極60A、60Bへの不純物導入およびソース層20の形成も、ゲート電極60A、60Bをマスクとして用いて自己整合的に実行可能である。
次に、CVD法等を用いて溝109内にシリコン酸化膜93を埋め込み、CMP等によりシリコン酸化膜93表面を平坦化する。これにより、図15に示す構造が得られる。
次に、図16に示すように、シリコン酸化膜93をエッチバックし、シリコン窒化膜105を露出させる。次に、図17に示すように、シリコン窒化膜115をシリコン窒化膜105およびシリコン酸化膜93上に堆積する。続いて、RIEを用いてシリコン窒化膜115を異方的にエッチングすることによって、シリコン窒化膜105の側面にシリコン窒化膜115を側壁として残す。このとき、シリコン窒化膜105の側面に横方向に堆積されたシリコン窒化膜115の膜厚(幅)W1は、強誘電体膜113の側面に横方向に堆積されたゲート電極60A、60Bの膜厚(幅)W2よりも僅かに小さいことが望ましい。これは、後の工程において、ゲート電極60A、60Bの表面の一部を露出させ、ゲート電極60A、60Bにシリサイドを形成するためである。
次に、図18に示すように、シリコン窒化膜93、115をマスクとして用いて、シリコン酸化膜93をRIEで異方的にエッチングする。このとき、シリコン窒化膜115の堆積膜厚(幅)W1は、ゲート電極60A、60Bの堆積膜厚(幅)W2よりも僅かに小さいので、ゲート電極60A、60Bの側面のみが露出される。ドレイン層40の側面は、強誘電体膜113により被覆され、強誘電体膜113は、シリコン酸化膜93に被覆され保護されている。
次に、シリコン窒化膜105および115を除去し、ドレイン層40を露出させる。金属膜(図示せず)をゲート電極60A、60Bおよびドレイン層40上に堆積し、これを熱処理する。金属膜は、例えば、チタン、コバルト、ニッケル等である。これにより、ゲート図19に示すように、ゲート電極60A、60Bおよびドレイン層40上にシリサイド層80が形成される。
次に、図20に示すように、ライナ膜となるシリコン窒化膜117を、ゲート電極60A、60Bおよびドレイン層40等の表面上に堆積する。
次に、図21に示すように、層間絶縁膜となるシリコン酸化膜119をライナ膜117の表面に堆積する。
その後、リソグラフィおよびRIEを用いて、ビット線BLの形成部分にあるシリコン酸化膜119およびライナ膜117を除去する。これにより、ビット線BLの形成部分にドレイン層40上のシリサイド層80に達する溝を形成する。続いて、Ti膜およびTiN膜などから成る積層バリアメタル(図示せず)をビット線BLの形成部分の溝内に堆積後、この溝にタングステンを埋め込む。これにより、ドレイン層40上のシリサイド層80と接触するビット線BLが形成される。その後、必要に応じて絶縁膜および配線(いずれも図示せず)が形成される。これにより、図3(A)および図3(B)に示すようなダブルゲート型強誘電体メモリが完成する。
(第1の実施形態の第1の変形例)
図22は、第1の実施形態の第1の変形例によるダブルゲート型強誘電体メモリの断面図である。上記第1の実施形態では、強誘電体膜としてのゲート絶縁膜50A、50Bは、ボディ領域30の側面に直に接するように配置されていた。しかし、強誘電体膜を直にシリコン層101に設けた場合、強誘電体材料がボディ領域30のチャネル部へ拡散するおそれがある。このような強誘電体材料の拡散を防止するために、本変形例では、図22に示すように、常誘電体膜(シリコン酸化膜、HFO2、Y2O3、HfSiON、HFSIO、Ta2O5、BaTiO3、BaZrO3、ZrO2、Al2O3)からなる第1の絶縁膜51A、51Bをシリコン層101の側面上に形成し、第1の絶縁膜51A、51B上に分極特性を有する強誘電体膜から成る第2の絶縁膜52Aおよび52Bを形成する。第1のゲート絶縁膜50Aは、強誘電体膜からなる第2の絶縁膜52Aとボディ領域30の一側面との間に常誘電体膜から成る第1の絶縁膜51Aを含む。第2のゲート絶縁膜50Bは、強誘電体膜からなる第2の絶縁膜52Bとボディ領域30の他方の側面との間に常誘電体膜から成る第2の絶縁膜51Bを含む。
図22は、第1の実施形態の第1の変形例によるダブルゲート型強誘電体メモリの断面図である。上記第1の実施形態では、強誘電体膜としてのゲート絶縁膜50A、50Bは、ボディ領域30の側面に直に接するように配置されていた。しかし、強誘電体膜を直にシリコン層101に設けた場合、強誘電体材料がボディ領域30のチャネル部へ拡散するおそれがある。このような強誘電体材料の拡散を防止するために、本変形例では、図22に示すように、常誘電体膜(シリコン酸化膜、HFO2、Y2O3、HfSiON、HFSIO、Ta2O5、BaTiO3、BaZrO3、ZrO2、Al2O3)からなる第1の絶縁膜51A、51Bをシリコン層101の側面上に形成し、第1の絶縁膜51A、51B上に分極特性を有する強誘電体膜から成る第2の絶縁膜52Aおよび52Bを形成する。第1のゲート絶縁膜50Aは、強誘電体膜からなる第2の絶縁膜52Aとボディ領域30の一側面との間に常誘電体膜から成る第1の絶縁膜51Aを含む。第2のゲート絶縁膜50Bは、強誘電体膜からなる第2の絶縁膜52Bとボディ領域30の他方の側面との間に常誘電体膜から成る第2の絶縁膜51Bを含む。
これにより、第1の絶縁膜51A、51Bがプロセスにおけるバッファとして機能し、熱処置工程等において強誘電体材料がボディ領域30へ拡散することを防止することができる。また、常誘電体からなる第1の絶縁膜51A、51Bをボディ領域30と強誘電体膜から成る第2の絶縁膜52Aおよび52Bとの間に設けることによってS、ボディ領域30内におけるキャリアの移動度の低下をも抑制することができる。
図23は、第1の実施形態または第1の変形例によるダブルゲート型強誘電体メモリのセルアレイおよびその周辺の構成を示すブロックである。このメモリ装置は、ダブルゲート型のメモリセルMCと、ワード線WLL0〜WLLn、WLR0〜WLRn(以下、WLともいう)と、ビット線BLL0〜BLLm、BLR0〜BLRm(以下、BLともいう)と、センスアンプS/Aと、ロウデコーダRDと、WLドライバWLDと、カラムデコーダCDと、CSLドライバCSLDとを備えている。
メモリセルMCは、マトリクス状に二次元配列され、メモリセルアレイMCAL、MCAR(以下、MCAともいう)を構成している。ワード線WLは、ロウ(row)方向に延伸し、メモリセルMCのゲート電極としての機能を兼ね備える。隣接する2本のワード線WLは、対をなしており、ワード線対の間にメモリセルMCが設けられている。ビット線BLは、カラム方向に延伸し、メモリセルMCのソースまたはドレインに接続されている。ビット線BLは、センスアンプS/Aの左右にm本ずつ設けられている。ワード線対WLk、WLk+1(1≦k≦n−1)とビット線BLj(1≦j≦m)とは、互いに直交している。尚、ロウ方向およびカラム方向は便宜上の呼称であり、ロウ方向とカラム方向とは互いに入れ替えても差し支えない。
ロウデコーダRDは、複数のワード線WLのうち特定のワード線を選択するためにロウアドレスをデコードする。WLドライバWLDは、選択ワード線に電圧を印加することによって、この選択ワード線を活性化させる。
カラムデコーダCDは、複数のカラムのうち特定のカラムを選択するためにカラムアドレスをデコードする。CSLドライバCSLDは、選択されたカラム選択線CSLへ電位を印加することによって、DQバッファDQBへセンスアンプS/Aからデータを読み出す。センスアンプS/Aは、DQバッファDQBを介してデータをメモリの外部へ読み出すことができる。あるいは、センスアンプS/Aは、DQバッファDQBを介してメモリ外部からのデータをメモリセルへ書き込むことができる。電圧の極性とは、接地電位やソース電位を基準とした場合、その基準電位から正方向の電圧または負方向の電圧を示す。データの極性とは、相補的なデータ “1”またはデータ“0”を示す。
次に、図24から図29を参照して、第1の実施形態によるダブルゲート型強誘電体メモリの駆動方法を説明する。図24から図29は、第1の実施形態によるダブルゲート型強誘電体メモリの駆動方法を示す回路図である。ここで、ワード線WL1、WL3、WL5は、第1のゲート電極60Aに該当し、ワード線WL2、WL4、WL6は、第2のゲート電極60Bに該当する。尚、この駆動方法は、第1の変形例にも適用できる。
(書込み動作)
書込み動作においては、まず、図24に示すように、WLドライバWLDが全ワード線WL1〜WL6に負電圧(例えば、−3V)を印加し、CSLドライバCSLDが全ビット線BL1〜BL3および共通ソース層20に基準電圧(例えば、0V)を印加する。これにより、全メモリセルMCの第1のゲート絶縁膜50Aおよび第2のゲート絶縁膜50Bをマイナス分極にする。
書込み動作においては、まず、図24に示すように、WLドライバWLDが全ワード線WL1〜WL6に負電圧(例えば、−3V)を印加し、CSLドライバCSLDが全ビット線BL1〜BL3および共通ソース層20に基準電圧(例えば、0V)を印加する。これにより、全メモリセルMCの第1のゲート絶縁膜50Aおよび第2のゲート絶縁膜50Bをマイナス分極にする。
次に、図25に示すように、選択されたメモリセルMCselの一方のゲート絶縁膜の分極状態を反転させる。例えば、WLドライバWLDが第1のワード線WL3に正電圧(例えば、+3V)を印加し、他の非選択ワード線WL1、WL2、WL4〜WL6の電圧を基準電圧とする。SCLドライバCSLDは、選択ビット線BL2に基準電圧を印加し、他の非選択ビット線BL1、BL3に正電圧(例えば、+3V)を印加する。これにより、図25の実線円で示されたメモリセルMCselの第1のゲート電極60Aに正電圧が印加され、かつ、ビット線BL2および共通ソース層20に基準電圧(0V)が印加される。その結果、メモリセルMCselの第1のゲート絶縁膜50Aの分極状態がマイナス分極からプラス分極へ反転する。
図25の破線円で示された、選択ワード線WL3に接続された非選択メモリセルMCnon−selでは、第1のゲート電極60Aに正電圧が印加されている。しかし、ビット線BL1、BL3の電圧も正電圧であるので、第1のゲート絶縁膜50Aの分極状態を反転させるほど大きな電界は第1のゲート絶縁膜50Aには印加されない。非選択メモリセルMCnon−selの第1のゲート絶縁膜50Aに大きな電界を印加しないために、非選択ビット線BL1、BL3の電圧は、選択ワード線WL3の電圧に等しいか、あるいは、その近傍であることが好ましい。
また、選択メモリセルMCselの第2のゲート電極60Bに接続された非選択ワード線WL4には、基準電圧(0V)が印加されている。また、選択ビット線BL2も基準電圧であるので、第2のゲート絶縁膜50Bの分極状態を反転させるほど大きな電界は選択メモリセルMCselの第2のゲート絶縁膜50Bには印加されない。
さらに、非選択ワード線WL1、WL2、WL4〜WL6が基準電圧(0V)であり、非選択ビット線BL1、BL3が正電圧(例えば、+3V)である。従って、他の非選択メモリセルMCでは、第1および第2のゲート絶縁膜50A、50Bの分極状態をマイナス分極にしようとする電界が印加される。
このように、本実施形態では、図25に示すようにワード線WL1〜WL6およびビット線BL1〜BL3に電圧を印加することによって、選択メモリセルMCselの第1のゲート絶縁膜50Aのみの分極状態をプラス分極とし、選択メモリセルMCselの第2のゲート絶縁膜50Bおよび他の非選択メモリセルのゲート絶縁膜50Aおよび50Bの分極状態をマイナス分極のまま維持することができる。このように、複数のメモリセルMCのうち選択メモリセルMCselのゲート絶縁膜50Aまたは50Bのいずれか一方のみに選択的にデータを書き込むことができる。
(読出し動作)
読出し動作では、ゲート絶縁膜50A、50Bの分極状態を変更しないように、ワード線WL1〜WL6およびビット線BL1〜BL3に印加する電圧は、書込み動作においてそれらの印加する電圧よりも絶対値として小さい。
読出し動作では、ゲート絶縁膜50A、50Bの分極状態を変更しないように、ワード線WL1〜WL6およびビット線BL1〜BL3に印加する電圧は、書込み動作においてそれらの印加する電圧よりも絶対値として小さい。
例えば、図26に示すように、CSLドライバCSLDは、選択ビット線BL2に正電圧(例えば、0.5V)を印加する。WLドライバWLDは、選択メモリセルMCselの第1のゲート電極60A(第1の選択ワード線WL3)に第1の正電圧(例えば、+1V)を印加し、選択メモリセルMCselの第2のゲート電極60B(第2の選択ワード線WL4)に第2の正電圧(例えば、+1.5V)を印加する。
このように、WLドライバWLDは、選択メモリセルMCselの第1のゲート電極60Aと第2のゲート電極60Bとに異なる正電圧を印加している。各メモリセルMCの第1のゲート電極60Aおよび第2のゲート電極60Bは、ボディ領域30を共有している。従って、選択メモリセルMCselの第1のゲート電極60Aと第2のゲート電極60Bとに等しい電圧を印加すると、第1のゲート電極60Aおよび第2のゲート電極60Bの分極状態が(0,1)と(1,0)とにおいて、等しい電流がボディ領域30を流れることになる。つまり、選択ワード線対WL3、WL4に等しい電圧を印加すると、センスアンプS/Aが、データ(0,1)とデータ(1,0)とを識別することができなくなってしまう。
そこで、本実施形態では、WLドライバWLDは、選択メモリセルMCselの第1のゲート電極60Aと第2のゲート電極60Bとに異なる正電圧を印加する。これによって、第1のゲート電極60Aおよび第2のゲート電極60Bの分極状態が(0,1)の場合とそれが(1,0)の場合とで、異なる電流がボディ領域30を流れる。その結果、センスアンプS/Aが、データ(0,1)とデータ(1,0)とを識別することができる。
尚、(x,y)のxは、第1のゲート電極60Aの分極状態を示し、(x,y)のyは、第2のゲート電極60Bの分極状態を示す。また、xまたはy=0は、マイナス分極を示し、xまたはy=1は、プラス分極を示す。
本実施形態では、(0,0)の場合、選択メモリセルMCselのボディ領域30に流れる電流は最も大きい。そして、プラス分極によるメモリセル内のトランジスタの閾値電圧が上昇するに伴い、(1,0)、(0,1)、(1,1)の順番に、選択メモリセルMCselのボディ領域30に流れる電流が小さくなる。従って、センスアンプS/Aは、(0,0)、(1,0)、(0,1)、(1,1)を識別することができる。つまり、本実施形態によるダブルゲート型強誘電体メモリの各メモリセルMCは、2ビットデータを格納し、かつ、読み出すことができる。
選択ワード線対WL3、WL4に接続された非選択メモリセルMCnon−selでは、ビット線BL1、BL2の電圧とソース層20の電圧とが基準電圧で等しいため、データは非選択メモリセルMCnon−selから読み出されない。また、その他の非選択メモリセルでは、ワード線WL1、WL2、WL5、WL6が基準電圧であるので、メモリセルMCはオン状態にならない。従って、非選択メモリセルからデータは読み出されず、選択メモリセルMCselのみのデータが読み出される。
以上の駆動方法は、第1の実施形態の第1の変形例にも適用可能である。
(第1の実施形態の第2の変形例)
第1の実施形態の第2の変形例は、データの書込み動作において、上記第1の実施形態と異なる。第1の実施形態では、まず、全メモリセルMCのゲート絶縁膜50A、50Bの分極状態をマイナス分極にし、その後、選択メモリセルMCselのゲート絶縁膜50Aまたは50Bの分極状態を選択的にプラス分極にしていた。第2の変形例では、逆に、全メモリセルMCのゲート絶縁膜50A、50Bの分極状態をプラス分極にし、その後、選択メモリセルMCselのゲート絶縁膜50Aまたは50Bの分極状態を選択的にマイナス分極にする。
第1の実施形態の第2の変形例は、データの書込み動作において、上記第1の実施形態と異なる。第1の実施形態では、まず、全メモリセルMCのゲート絶縁膜50A、50Bの分極状態をマイナス分極にし、その後、選択メモリセルMCselのゲート絶縁膜50Aまたは50Bの分極状態を選択的にプラス分極にしていた。第2の変形例では、逆に、全メモリセルMCのゲート絶縁膜50A、50Bの分極状態をプラス分極にし、その後、選択メモリセルMCselのゲート絶縁膜50Aまたは50Bの分極状態を選択的にマイナス分極にする。
まず、図27に示すように、WLドライバWLDが全ワード線WL1〜WL6に正電圧(例えば、+3V)を印加し、CSLドライバCSLDが全ビット線BL1〜BL3および共通ソース層20に基準電圧(例えば、0V)を印加する。これにより、全メモリセルMCの第1のゲート絶縁膜50Aおよび第2のゲート絶縁膜50Bをプラス分極にする。
次に、図28に示すように、選択されたメモリセルMCselの一方のゲート絶縁膜50Aの分極状態を反転させる。例えば、WLドライバWLDが第1のワード線WL3に負電圧(例えば、−3V)を印加し、他の非選択ワード線WL1、WL2、WL4〜WL6の電圧を基準電圧とする。SCLドライバCSLDは、選択ビット線BL2に基準電圧を印加し、他の非選択ビット線BL1、BL3に負電圧(例えば、−3V)を印加する。これにより、図28の実線円で示されたメモリセルMCselの第1のゲート電極60Aに負電圧が印加され、かつ、ビット線BL2および共通ソース層20に基準電圧(0V)が印加される。その結果、メモリセルMCselの第1のゲート絶縁膜50Aの分極状態がプラス分極からマイナス分極へ反転する。
図28の破線円で示された、選択ワード線WL3に接続された非選択メモリセルMCnon−selでは、第1のゲート電極60Aに負電圧が印加されている。しかし、ビット線BL1、BL3の電圧も負電圧であるので、第1のゲート絶縁膜50Aの分極状態を反転させるほど大きな電界は第1のゲート絶縁膜50Aには印加されない。非選択メモリセルMCnon−selの第1のゲート絶縁膜50Aに大きな電界を印加しないために、非選択ビット線BL1、BL3の電圧は、選択ワード線WL3の電圧に等しいか、あるいは、その近傍であることが好ましい。
また、選択メモリセルMCselの第2のゲート電極60Bに接続された非選択ワード線WL4には、基準電圧(0V)が印加されている。また、選択ビット線BL2も基準電圧であるので、第2のゲート絶縁膜50Bの分極状態を反転させるほど大きな電界は選択メモリセルMCselの第2のゲート絶縁膜50Bには印加されない。
さらに、非選択ワード線WL1、WL2、WL4〜WL6が基準電圧(0V)であり、非選択ビット線BL1、BL3が負電圧(例えば、−3V)である。従って、他の非選択メモリセルMCでは、第1および第2のゲート絶縁膜50A、50Bの分極状態をプラス分極にしようとする電界が印加される。
このように、本実施形態では、図28に示すようにワード線WL1〜WL6およびビット線BL1〜BL3に電圧を印加することによって、選択メモリセルMCselの第1のゲート絶縁膜50Aのみの分極状態をマイナス分極とし、選択メモリセルMCselの第2のゲート絶縁膜50Bおよび他の非選択メモリセルのゲート絶縁膜50Aおよび50Bの分極状態をプラス分極のまま維持することができる。このように、複数のメモリセルMCのうち選択メモリセルMCselのゲート絶縁膜50Aまたは50Bのいずれか一方のみに選択的にデータを書き込むことができる。
読出し動作は、図26に示す第1の実施形態の読出し動作と同様でよい。
第2の変形例は、上記第1の変形例と組み合わせることができる。
(第2の実施形態)
図29は、本発明に係る第2の実施形態に従ったダブルゲート型強誘電体メモリの構成を示す断面図である。第2の実施形態の平面図は、図2とほぼ同じであるので、ここでは省略する。
図29は、本発明に係る第2の実施形態に従ったダブルゲート型強誘電体メモリの構成を示す断面図である。第2の実施形態の平面図は、図2とほぼ同じであるので、ここでは省略する。
第2の実施形態によるダブルゲート型強誘電体メモリの構成は、第1の実施形態(あるいは、第1の変形例)によるダブルゲート型強誘電体メモリの構成と基本的に同じである。また、第2の実施形態によるダブルゲート型強誘電体メモリの駆動方法も、第1の実施形態(あるいは、上記第2の変形例)によるダブルゲート型強誘電体メモリの駆動方法と同じである。
しかし、第2の実施形態では、ボディ領域30の両側に設けられたゲート絶縁膜50Aと50Bとが異なる工程で形成され、ゲート電極60Aと60Bとが異なる工程で形成される。従って、第2の実施形態では、第1のゲート絶縁膜50Aと第2のゲート絶縁膜50Bとは、膜厚および材質において相違させることができる。第1のゲート電極60Aと第2のゲート電極60Bとは、膜厚、不純物濃度、材質および形状において相違させることができる。
尚、隣接する2つのボディ領域30間において(ボディ領域30の片側において)隣接するゲート絶縁膜50Aと50Bとは同一工程で形成される。また、隣接する2つのボディ領域30間において隣接するゲート電極60Aと60Bとは同一工程で形成される。
図30(A)から図50(B)は、第2の実施形態によるダブルゲート型縦型強誘電体メモリの製造方法を示す断面図である。まず、図4および図5を参照して説明したように、共通ソース層20、シリコン層101およびSTI92をシリコン基板10に形成する。
次に、図5のシリコン層101およびSTI92上にシリコン窒化膜201、シリコン酸化膜203およびシリコン窒化膜205を堆積する。リソグラフィおよびRIEを用いて、シリコン窒化膜201、シリコン酸化膜203およびシリコン窒化膜205を加工する。これにより、シリコン窒化膜201、シリコン酸化膜203およびシリコン窒化膜205は、シリコン層101およびSTI92延伸方向と直交するロウ方向へ延伸するようにストライプ状に形成される。また、シリコン窒化膜201、シリコン酸化膜203およびシリコン窒化膜205には、ロウ方向へ延伸する溝207が形成される。溝207は、シリコン層101に達するように形成される。次に、シリコン窒化膜201、シリコン酸化膜203およびシリコン窒化膜205をマスクとして用いて、シリコン層101をRIEでエッチングする。このとき、溝207は、ソース層20まで達するように形成される。溝20の底面は、STI92の底面と同じ高さレベルであることが好ましい。これにより、図30(A)および図30(B)に示す構造が得られる。破線Lfは、シリコン層101およびSTI92の表面のレベルを示している。
次に、シリコン酸化膜209を堆積し、シリコン酸化膜209で溝207内を充填する。続いて、シリコン酸化膜209をエッチングバックし、溝207の底部にシリコン酸化膜209を残置させる。図31(A)および図31(B)に示すように、シリコン酸化膜209の上面の高さは、ソース層20とシリコン層101との境界と等しいレベルか、あるいは、その近傍であることが好ましい。
次に、図32(A)および図32(B)に示すように、CVD法等を用いて、溝207の内壁およびシリコン窒化膜205上に第1および第2のゲート絶縁膜50A、50Bとなる強誘電体膜211を堆積する。このとき、溝207が強誘電体膜211に充填されないように、強誘電体膜211の堆積膜厚は、カラム方向断面における溝207の幅の1/2未満である必要がある。続いて、N型不純物(燐、砒素)をドープしながらポリシリコンを堆積し、ドープトポリシリコン層213で溝207内を充填する。ドープトポリシリコン層213は、後の工程を経て、第1および第2のゲート電極60A、60Bの一部となる。さらに、ドープトポリシリコン層213を選択的にエッチバックし、溝207内にドープトポリシリコン層213を残置させる。図32に示すように、このポリシリコン層213の上面の高さは、シリコン層101の上面の高さと同じレベルか、あるいは、その近傍のレベルであることが好ましい。これにより、ポリシリコン層213をマスクとして、強誘電体膜211をエッチングし、溝207内のシリコン層101の側面のみに強誘電体膜211を残置させることができる。強誘電体膜211は、弗酸を含む溶液によりエッチングされる。ポリシリコン層213をさらにエッチングすることによって、ポリシリコン層213の上面の高さを、後の工程で形成されるボディ領域30の上面の高さのレベルに合わせる。即ち、ポリシリコン層213の上面の高さを、後の工程で形成されるポリシリコン層229の高さに合わせる。これにより、図33(A)および図33(B)に示す構造が得られる。
次に、溝207の内壁およびシリコン窒化膜205上にシリコン酸化膜215を堆積する。このとき、図34(A)および図34(B)に示すように、シリコン酸化膜215の堆積膜厚は、カラム方向の断面において溝207の幅の1/2未満とし、シリコン酸化膜215が溝207の開口部分を閉塞しないようにする。続いて、シリコン酸化膜215をエッチングバックし、溝207の内側面にのみシリコン酸化膜215を残置させる。このとき、ポリシリコン層213の上面が露出される。その後、シリコン酸化膜215をマスクとして用いて、ポリシリコン層213をRIEでエッチングする。これにより、図34(A)および図34(B)に示すように、各溝207内のポリシリコン層213をカラム方向の断面において分割する。
次に、図35(A)および図35(B)に示すように、溝207内にシリコン酸化膜217を充填し、シリコン酸化膜217を選択的にエッチバックする。シリコン酸化膜217の上面の高さは、シリコン窒化膜201の上面の高さよりも約50〜100nmほど高い位置に調整される。これにより、後の工程において、ポリシリコン層213の側面のみをシリサイド化することができる。
次に、図36(A)および図36(B)に示すように、CVD法等を用いて、溝207内にシリコン窒化膜219を埋め込み、CMP等を用いて、シリコン酸化膜203の表面が露出されるまでシリコン窒化膜219を研磨する。
次に、図37(A)および図37(B)に示すように、RIE等を用いて、シリコン酸化膜203の表面が露出されるまで、シリコン窒化膜219をエッチングバックする。続いて、図38(A)および図38(B)に示すように、LP−CVD(Low Pressure-CVD)等によりシリコン窒化膜219、201の上面および側面、並びに、シリコン酸化膜217の側面上にシリコン窒化膜221を堆積し、RIEによりシリコン窒化膜221を異方的にエッチングする。これにより、シリコン窒化膜219の側面およびシリコン酸化膜217の側面に、側壁としてシリコン窒化膜221を残置させる。シリコン窒化膜221のカラム方向の幅は、後の工程で形成される縦型のボディ領域30のカラム方向の幅を決定する要因となる。すなわち、シリコン窒化膜221の堆積膜厚によって、ボディ領域30のカラム方向の幅を決定していると言ってもよい。
次に、図39(A)および図39(B)に示すように、シリコン窒化膜219、221をマスクとして用いて、シリコン層101およびSTI92をRIEでエッチングする。このとき、図39に示す断面構造はカラム方向に繰り返し形成されるので、カラム方向に隣接する複数のシリコン層101間、および、複数のSTI92間に溝223が形成される。溝223は、ソース層20に達するように形成される。溝223の深さは、溝207の深さとほぼ同じにすればよい。
次に、シリコン酸化膜225を溝223内に充填し、シリコン酸化膜225をエッチングバックする。これにより、図40(A)および図40(B)に示すように、溝223の底部にシリコン酸化膜225が形成される。シリコン酸化膜225の上面の高さは、シリコン酸化膜209の上面の高さとほぼ同じでよい。
次に、斜めイオン注入により、P型不純物をシリコン層101に導入し、図41(A)および図41(B)に示すように、P型ボディ領域30となるP型シリコン層101が形成される。続いて、溝223の内面に強誘電体膜227を堆積する。このとき、強誘電体膜227の膜厚は、溝223を完全に充填しないように、溝223のカラム方向の幅の1/2未満にする必要がある。
次に、強誘電体膜227上にポリシリコン層229を堆積し、ポリシリコン層229を等方的にエッチングバックする。これにより、図42(A)および図42(B)に示すように、シリコン層101(ボディ領域30)の側面にポリシリコン膜229を、強誘電体膜227を介して形成される。ポリシリコン層229の堆積膜厚は、溝223が完全に埋まらないように、この時点における溝223のカラム方向の幅の1/2未満にする。また、エッチングバック後、ポリシリコン層229の高さは、シリコン層101の上面とほぼ同じ高さレベルにする。
次に、ポリシリコン29をマスクとして用いて、シリコン窒化膜219、221およびシリコン酸化膜225上に堆積された強誘電体膜227をフッ酸溶液でエッチングする。さらに、ポリシリコン層229の高さをポリシリコン213とほぼ同じ高さにするために、RIEを用いてポリシリコン層229をエッチングする。これにより、図43(A)および図43(B)に示す構造が得られる。ポリシリコン229は、後の工程で第1および第2のゲート電極60A、60Bになるだけでなく、ボディ領域30およびドレイン層40の長さ(シリコン基板10の表面からの高さ)を決定するためにも用いられる。
次に、図44(A)および図44(B)に示すように、ポリシリコン層229をマスクとして用いて、斜めインプラ等でN型不純物をシリコン層101へ導入することにより、シリコン層101内にN型ドレイン層40が形成される。これと同時に、ポリシリコン層229にもN型不純物が導入され、第1および第2のゲート電極60A、60B(ワード線WLA、WLB)の一部が形成される。ポリシリコン層213および229が、全ての第1および第2のゲート電極60A、60Bを構成する。ポリシリコン層229からなる第1のゲート電極60Aおよびポリシリコン層213からなる第2のゲート電極60Bが1つのボディ領域30の両側に設けられた1対のワード線WLAおよびWLBとなる。また、ポリシリコン層213からなる第1のゲート電極60Aおよびポリシリコン層229からなる第2のゲート電極60Bが1つのボディ領域30の両側に設けられた1対のワード線WLAおよびWLBとなる。第2の実施形態によれば、各ボディ領域30の両側に設けられたゲート電極60Aと60Bとは、個別に形成される。従って、各ボディ領域30の両側に設けられたゲート電極60Aと60Bとは、互いに異なる材質、互いに異なる形状で形成し、あるいは、互いに異なる不純物濃度にすることができる。第1のゲート電極60Aおよび第2のゲート電極60Bの特性を相違させることによって、或るメモリセルMCに格納されたデータ(0,1)とデータ(1,0)との識別が容易になる。
尚、N型ドレイン層40の形成の際に、同時に不純物を垂直方向からシリコン酸化膜225に導入することにより、シリコン酸化膜225中での散乱を利用して、ゲート電極60A、60Bおよびソース層20へN型不純物を導入することも可能である。即ち、ゲート電極60A、60Bへの不純物導入およびソース層20の形成も、ゲート電極60A、60Bをマスクとして用いて自己整合的に実行可能である。
次に、CVD法等を用いて溝223内にシリコン酸化膜231を埋め込み、CMP等によりシリコン酸化膜231表面を平坦化する。これにより、図45(A)および図45(B)に示す構造が得られる。
次に、図46(A)および図46(B)に示すように、シリコン酸化膜231をドレイン層40の上面の高さまでエッチバックする。次に、シリコン窒化膜233をシリコン窒化膜221、201およびシリコン酸化膜217上に堆積する。続いて、RIEを用いてシリコン窒化膜233を異方的にエッチングすることによって、シリコン窒化膜221、201の側面にシリコン窒化膜233を側壁として残す。このとき、シリコン窒化膜221、201の側面に横方向に堆積されたシリコン窒化膜233の膜厚(幅)W3は、強誘電体膜227の側面に横方向に堆積されたゲート電極60A、60Bの膜厚(幅)W4およびW5よりも僅かに小さいことが望ましい。これは、後の工程において、ゲート電極60A、60Bの表面の一部を露出させ、ゲート電極60A、60Bにシリサイドを形成するためである。
次に、図47(A)および図47(B)に示すように、シリコン窒化膜221、233をマスクとして用いて、シリコン酸化膜231をRIEで異方的にエッチングする。このとき、シリコン窒化膜221、233の堆積膜厚(幅)W3は、ゲート電極60A、60Bの堆積膜厚(幅)W4およびW5よりも僅かに小さいので、ゲート電極60A、60Bの側面のみが露出される。ドレイン層40の側面は、強誘電体膜211、227により被覆され、強誘電体膜211、227は、シリコン酸化膜231に被覆され保護されている。
次に、シリコン窒化膜201、221および233を除去し、ドレイン層40を露出させる。金属膜(図示せず)をゲート電極60A、60Bおよびドレイン層40上に堆積し、これを熱処理する。金属膜は、例えば、チタン、コバルト、ニッケル等である。これにより、図48(A)および図48(B)に示すように、ゲート電極60A、60Bおよびドレイン層40上にシリサイド層80が形成される。
次に、図49(A)および図49(B)に示すように、ライナ膜となるシリコン窒化膜94を、ゲート電極60A、60Bおよびドレイン層40等の表面上に堆積する。
次に、図50(A)および図50(B)に示すように、層間絶縁膜となるシリコン酸化膜95をライナ膜94の表面に堆積する。
その後、リソグラフィおよびRIEを用いて、ビット線BLの形成部分にあるシリコン酸化膜95およびライナ膜94を除去する。これにより、ビット線BLの形成部分にドレイン層40上のシリサイド層80に達する溝を形成する。続いて、Ti膜およびTiN膜などから成る積層バリアメタル(図示せず)をビット線BLの形成部分の溝内に堆積後、この溝にタングステンを埋め込む。これにより、ドレイン層40上のシリサイド層80と接触するビット線BLが形成される。その後、必要に応じて絶縁膜および配線(いずれも図示せず)が形成される。これにより、図29(A)および図29(B)に示すようなダブルゲート型強誘電体メモリが完成する。
尚、強誘電体膜227および211は、第1のゲート絶縁膜50Aまたは第2のゲート絶縁膜50Bとして機能し、ポリシリコン層229および213は、第1のゲート電極60Aまたは第2のゲート電極60Bとして機能する。シリコン酸化膜217、231および225は、それぞれ図29のシリコン酸化膜93、93および91に該当する。
第2の実施形態によれば、第1の実施形態と同様の構成を有し得るので、第2の実施形態は、第1の実施形態と同様の効果を得ることができる。
第2の実施形態による製造方法は、同一メモリセルMCに含まれる第1のゲート絶縁膜50Aと第2のゲート絶縁膜50Bとにおいて、材質および/または膜厚を変更することができる。さらに、第2の実施形態による製造方法は、同一メモリセルMCに含まれる第1のゲート電極60Aと第2のゲート電極60Bとにおいて、材質、膜厚および/または不純物濃度を変更することができる。第1のゲート絶縁膜50Aと第2のゲート絶縁膜50Bとの間の構成、あるいは、第1のゲート電極60Aと第2のゲート電極60Bとの構成を変更することによって、同一メモリセルMC内における第1のゲート電極60A側のFETの閾値電圧と第2のゲート電極60B側の閾値電圧とが相違する。従って、読出し動作において、隣接する2本のワード線WLA、WLBの電圧が等しい場合であっても、センスアンプS/Aは、選択メモリセルMCselのデータ(0,1)とデータ(1,0)とを識別することができる。従って、隣接する2本のワード線WLA、WLBの電圧が等しい場合であっても、センスアンプS/Aは、選択メモリセルMCselの2ビットデータを読み出すことができる。
(第2の実施形態の第1の変形例)
図51(A)および図51(B)は、第2の実施形態の第1の変形例によるダブルゲート型強誘電体メモリの断面図である。本変形例は、第1の実施形態の第1の変形例を第2の実施形態に組み合わせた実施形態である。上記第2の実施形態では、強誘電体膜としてのゲート絶縁膜50A、50Bは、ボディ領域30の側面に直に接するように配置されていた。しかし、強誘電体膜を直にシリコン層101に設けた場合、強誘電体材料がボディ領域30のチャネル部へ拡散するおそれがある。このような強誘電体材料の拡散を防止するために、本変形例では、図51に示すように、常誘電体膜(シリコン酸化膜、HFO2、Y2O3、HfSiON、HFSIO、Ta2O5、BaTiO3、BaZrO3、ZrO2、Al2O3)からなる第1の絶縁膜51A、51Bをシリコン層101の側面上に形成し、第1の絶縁膜51A、51B上に分極特性を有する強誘電体膜から成る第2の絶縁膜52Aおよび52Bを形成する。第1のゲート絶縁膜50Aは、強誘電体膜からなる第2の絶縁膜52Aとボディ領域30の一側面との間に常誘電体膜から成る第1の絶縁膜51Aを含む。第2のゲート絶縁膜50Bは、強誘電体膜からなる第2の絶縁膜52Bとボディ領域30の他方の側面との間に常誘電体膜から成る第2の絶縁膜51Bを含む。
図51(A)および図51(B)は、第2の実施形態の第1の変形例によるダブルゲート型強誘電体メモリの断面図である。本変形例は、第1の実施形態の第1の変形例を第2の実施形態に組み合わせた実施形態である。上記第2の実施形態では、強誘電体膜としてのゲート絶縁膜50A、50Bは、ボディ領域30の側面に直に接するように配置されていた。しかし、強誘電体膜を直にシリコン層101に設けた場合、強誘電体材料がボディ領域30のチャネル部へ拡散するおそれがある。このような強誘電体材料の拡散を防止するために、本変形例では、図51に示すように、常誘電体膜(シリコン酸化膜、HFO2、Y2O3、HfSiON、HFSIO、Ta2O5、BaTiO3、BaZrO3、ZrO2、Al2O3)からなる第1の絶縁膜51A、51Bをシリコン層101の側面上に形成し、第1の絶縁膜51A、51B上に分極特性を有する強誘電体膜から成る第2の絶縁膜52Aおよび52Bを形成する。第1のゲート絶縁膜50Aは、強誘電体膜からなる第2の絶縁膜52Aとボディ領域30の一側面との間に常誘電体膜から成る第1の絶縁膜51Aを含む。第2のゲート絶縁膜50Bは、強誘電体膜からなる第2の絶縁膜52Bとボディ領域30の他方の側面との間に常誘電体膜から成る第2の絶縁膜51Bを含む。
これにより、第1の絶縁膜51A、51Bがプロセスにおけるバッファとして機能し、熱処置工程等において強誘電体材料がボディ領域30へ拡散することを防止することができる。また、常誘電体からなる第1の絶縁膜51A、51Bをボディ領域30と強誘電体膜から成る第2の絶縁膜52Aおよび52Bとの間に設けることによってS、ボディ領域30内におけるキャリアの移動度の低下をも抑制することができる。
以上の実施形態において、メモリセルMCは、N型チャネルトランジスタを用いていた。しかし、メモリセルMCは、P型チャネルトランジスタであってもよい。この場合、駆動方法において、各電極の電圧は、正負の符号を逆にすればよい。これにより、メモリセルMCがP型チャネルトランジスタであるダブルゲート型強誘電体メモリであっても、上記実施形態と同様の効果を得ることができる。
10…シリコン基板、20…ソース層、30…ボディ領域、40…ドレイン層、50A…第1のゲート絶縁膜、50B…第2のゲート絶縁膜、60A…第1のゲート電極、60B…第2のゲート電極、BL…ビット線、70…シリコンピラー、80…シリサイド層
Claims (5)
- 半導体基板と、
前記半導体基板の表面に形成された少なくとも1つの第1導電型の第1の拡散層と、
前記第1の拡散層上に設けられた複数の第2導電型のボディ領域と、
前記ボディ領域上に設けられた複数の第1導電型の第2の拡散層と、
前記ボディ領域の第1の側面に設けられた強誘電体膜を含む複数の第1のゲート絶縁膜と、
前記ボディ領域の前記第1の側面とは反対の第2の側面に設けられた強誘電体膜を含む複数の第2のゲート絶縁膜と、
前記ボディ領域の前記第1の側面に前記第1のゲート絶縁膜を介して設けられている複数の第1のゲート電極と、
前記ボディ領域の前記第2の側面に前記第2のゲート絶縁膜を介して設けられている複数の第2のゲート電極とを備え、
前記第1および前記第2の拡散層、前記ボディ領域、前記第1および前記第2のゲート絶縁膜、並びに、前記第1および前記第2のゲート電極は複数のメモリセルを構成し、
各前記メモリセルは、前記第1のゲート絶縁膜の分極状態および前記第2のゲート絶縁膜の分極状態によって複数の論理データを記憶する半導体記憶装置。 - 前記第1のゲート絶縁膜は、強誘電体膜と前記ボディ領域の前記第1の側面との間に常誘電体膜から成る第1の絶縁膜を含み、
前記第2のゲート絶縁膜は、強誘電体膜と前記ボディ領域の前記第2の側面との間に常誘電体膜から成る第2の絶縁膜を含むことを特徴とする請求項1に記載の半導体記憶装置。 - 前記第1のゲート電極と前記第2のゲート電極とは、電気的に分離されており異なる2本のワード線として機能し、
前記第2の拡散層は、前記ワード線と交差するビット線に電気的に接続され、
前記ボディ領域は、2本の前記ワード線と1本の前記ビット線との2つの交点に対して1つずつ設けられていることを特徴とする請求項1または請求項2のいずれか一項に記載の半導体記憶装置。 - 前記第1のゲート絶縁膜と前記第2のゲート絶縁膜との材質または膜厚は、互いに異なることを特徴とする請求項1から請求項3のいずれか一項に記載の半導体記憶装置。
- 前記第1のゲート電極と前記第2のゲート電極との材質、膜厚または不純物濃度は、互いに異なることを特徴とする請求項1から請求項4のいずれか一項に記載の半導体記憶装置。
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