KR20220120006A - 메모리 셀 및 그를 구비한 반도체 메모리 장치 - Google Patents

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Abstract

본 기술은 고집적화된 메모리셀 및 그를 구비한 반도체 메모리 장치를 제공하며, 본 기술에 따른 반도체 메모리 장치는, 기판으로부터 복수의 메모리셀이 수직하게 적층된 메모리 셀 어레이를 포함하고, 상기 메모리셀들 각각은, 상기 기판에 수직하게 배향된 비트라인; 상기 비트라인으로부터 수평하게 이격된 캐패시터; 상기 비트라인과 캐패시터 사이에서 수평 배향된 활성층; 및 상기 활성층을 사이에 두고 서로 대향하면서 수평 배향된 워드라인 및 백게이트를 포함하되, 상기 워드라인들의 에지 및 상기 백게이트들의 에지는 상기 메모리셀들의 스택 방향을 따라 계단 형상을 가질 수 있다.

Description

메모리 셀 및 그를 구비한 반도체 메모리 장치{MEMORY CELL AND SEMICONDUCTOR MEMORY DEDVICE WITH THE SAME}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 메모리 셀 및 그를 구비한 반도체 메모리 장치에 관한 것이다.
2차원 반도체 메모리 장치의 집적도는 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 장치의 집적도가 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본 발명의 실시예들은 고집적화된 메모리 셀 및 그를 구비한 반도체 메모리 장치를 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치는, 기판으로부터 복수의 메모리셀이 수직하게 적층된 메모리 셀 어레이를 포함하고, 상기 메모리셀들 각각은, 상기 기판에 수직하게 배향된 비트라인; 상기 비트라인으로부터 수평하게 이격된 캐패시터; 상기 비트라인과 캐패시터 사이에서 수평 배향된 활성층; 및 상기 활성층을 사이에 두고 서로 대향하면서 수평 배향된 워드라인 및 백게이트를 포함하되, 상기 워드라인들의 에지 및 상기 백게이트들의 에지는 상기 메모리셀들의 스택 방향을 따라 계단 형상을 가질 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는, 기판으로부터 복수의 메모리셀이 수직하게 적층된 메모리 셀 어레이를 포함하고, 상기 메모리셀들 각각은, 상기 기판에 수직하게 배향된 비트라인; 상기 비트라인으로부터 수평하게 이격된 캐패시터; 상기 비트라인과 캐패시터 사이에서 수평 배향된 씬-바디 채널을 포함하는 활성층; 및 상기 씬-바디 채널을 사이에 두고 서로 대향하면서 수평 배향된 워드라인 및 백게이트를 포함하되, 상기 워드라인들의 에지 및 상기 백게이트들의 에지는 상기 메모리셀들의 스택 방향을 따라 계단 형상을 가질 수 있다.
본 기술은 수직하게 적층되는 메모리 셀들 사이에 백 게이트(back gate)를 형성하므로써, 워드라인들 간의 간섭을 방지할 수 있다.
도 1은 실시예들에 따른 반도체 메모리 장치의 메모리 셀의 개략적인 사시도를 나타낸다.
도 2는 도 1의 메모리 셀의 단면도를 나타낸다.
도 3은 일 실시예에 따른 반도체 메모리 장치의 개략적인 사시도이다.
도 4는 도 3의 수직형 메모리셀어레이의 단면도이다.
도 5는 워드라인들의 에지부를 설명하기 위한 단면도이다.
도 6은 다른 실시예에 따른 반도체 메모리 장치의 메모리셀 어레이의 개략적인 단면도이다.
도 7a 내지 도 7m은 실시예들에 따른 메모리 셀을 제조하는 방법의 일예를 설명하기 위한 도면들이다.
도 8은 다른 실시예에 따른 메모리셀을 설명하기 위한 도면이다.
도 9a는 다른 실시예에 따른 메모리셀을 설명하기 위한 도면이다.
도 9b는 도 9a의 트랜지스터의 상세도이다.
도 10은 다른 실시예에 따른 메모리 셀 어레이의 단면도이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
후술하는 실시예는 메모리 셀들을 수직하게 적층하여 메모리 셀 밀도(memory cell density)를 높이고 기생 캐패시턴스를 감소시킬 수 있다.
도 1은 실시예들에 따른 반도체 메모리 장치의 메모리 셀의 개략적인 사시도를 나타낸다. 도 2는 도 1의 메모리 셀의 단면도를 나타낸다.
도 1 및 도 2를 참조하면, 실시예들에 따른 3차원 반도체 메모리 장치의 메모리 셀(MC)은 비트라인(BL), 트랜지스터(TR) 및 캐패시터(CAP)를 포함할 수 있다. 트랜지스터(TR)는 활성층(ACT), 게이트절연층(GD) 및 워드라인(Word line, WL)을 포함할 수 있다. 캐패시터(CAP)는 스토리지노드(SN), 유전층(DE) 및 플레이트노드(PN)를 포함할 수 있다. 비트라인(BL)은 제1방향(D1)으로 연장되는 필라 형상을 가질 수 있다. 활성층(ACT)은 제1방향(D1)과 교차하는 제2방향(D2)으로 길게 연장된 바(bar) 형상을 가질 수 있다. 워드라인(WL)은 제1,2방향(D1, D2)과 교차하는 제3방향(D3)으로 연장되는 라인 형상을 가질 수 있다. 캐패시터(CAP)의 플레이트노드(PN)는 플레이트라인(PL)에 접속될 수 있다.
비트라인(BL)은 제1방향(D1)을 따라 수직하게 배향(vertically oriented)될 수 있다. 비트라인(BL)은 수직 배향 비트라인 또는 필라형 비트라인이라고 지칭할 수 있다. 비트라인(BL)은 도전 물질을 포함할 수 있다. 비트라인(BL)은 실리콘-베이스 물질(Silicon-base material), 금속-베이스 물질(Metal-base material) 또는 이들의 조합을 포함할 수 있다. 비트라인(BL)은 폴리실리콘, 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 비트라인(BL)은 폴리실리콘, 티타늄질화물, 텅스텐 또는 이들의 조합을 포함할 수 있다. 예를 들어, 비트라인(BL)은 N형 불순물이 도핑된 폴리실리콘 또는 티타늄질화물(TiN)을 포함할 수 있다. 비트라인(BL)은 티타늄질화물 및 텅스텐의 스택(TiN/W)을 포함할 수 있다.
워드라인(WL)은 제3방향(D3)을 따라 길게 연장될 수 있고, 활성층(ACT)은 제2방향(D2)을 따라 연장될 수 있다. 활성층(ACT)은 비트라인(BL)으로부터 수평적으로 배열될 수 있다. 활성층(ACT)의 상부 표면 및 하부 표면 상에 게이트절연층(GD)이 형성될 수 있다. 게이트절연층(GD)은 실리콘산화물(silicon oxide), 실리콘질화물(silicon nitride), 금속산화물, 금속산화질화물, 금속실리케이트, 고유전율 물질(high-k material), 강유전체물질(ferroelectric material), 반강유전체물질(anti-ferroelectric material) 또는 이들의 조합을 포함할 수 있다. 게이트절연층(GD)은 SiO2, Si3N4, HfO2, Al2O3, ZrO2, AlON, HfON, HfSiO 또는 HfSiON을 포함할 수 있다. 워드라인(WL)은 금속(metal), 금속혼합물(metal mixture), 금속합금(metal alloy) 또는 반도체 물질을 포함할 수 있다. 워드라인(WL)은 티타늄질화물, 텅스텐, 폴리실리콘 또는 이들의 조합을 포함할 수 있다. 예를 들어, 워드라인(WL)은 티타늄질화물과 텅스텐이 순차적으로 적층된 TiN/W 스택을 포함할 수 있다. 워드라인(WL)은 N형 일함수 물질 또는 P형 일함수 물질을 포함할 수 있다. N형 일함수 물질은 4.5 이하의 저일함수(Low workfunction)를 가질 수 있고, P 형 일함수 물질은 4.5 이상의 고일함수(High workfunction)를 가질 수 있다.
활성층(ACT)은 반도체 물질 또는 산화물 반도체 물질을 포함할 수 있다. 예를 들면, 활성층(ACT)은 폴리실리콘, 저마늄, 실리콘-저마늄 또는 IGZO(Indium Gallium Zinc Oxide)를 포함할 수 있다. 활성층(ACT)은 채널(CH), 채널(CH)과 비트라인(BL) 사이의 제1소스/드레인영역(SR), 및 채널(CH)과 캐패시터(CAP) 사이의 제2소스/드레인영역(DR)을 포함할 수 있다.
제1소스/드레인영역(SR)과 제2소스/드레인 영역(DR)에는 서로 동일한 도전형의 불순물로 도핑될 수 있다. 제1소스/드레인영역(SR)과 제2소스/드레인영역(DR)에는 N형 불순물이 도핑되거나, P형 불순물이 도핑될 수 있다. 제1소스/드레인영역(SR) 및 제2소스/드레인영역(DR)은 아세닉(Arsenic, As), 포스포러스(Phosphorus, P), 보론(Boron, B), 인듐(Indium, In) 및 이들의 조합으로부터 선택된 적어도 어느 하나의 불순물을 포함할 수 있다. 제1소스/드레인영역(SR)의 제1측면(first side)은 비트라인(BL)에 접촉하고, 제1소스/드레인영역(SR)의 제2측면(second side)은 채널(CH)에 접촉할 수 있다. 제2소스/드레인영역(DR)의 제1측면(first side)은 스토리지노드(SN)에 접촉하고, 제2소스/드레인영역(DR)의 제2측면(second side)은 채널(CH)에 접촉할 수 있다. 제1소스/드레인영역(SR)의 제2측면과 제2소스/드레인영역(DR)의 제2측면은 각각 워드라인(WL)의 측면들과 부분적으로 오버랩될 수 있다. 제2방향(D2)에 따른 채널(CH)의 수평 길이는 제2방향(D2)에 따른 제1 및 제2소스/드레인영역(SR, DR)의 수평 길이보다 작을 수 있다. 다른 실시예에서, 제2방향(D2)에 따른 채널(CH)의 수평 길이는 제2방향(D2)에 따른 제1 및 제2소스/드레인영역(SR, DR)의 수평 길이보다 클 수 있다.
트랜지스터(TR)는 셀트랜지스터로서, 하나의 워드라인(WL)을 가질 수 있다. 활성층(ACT)을 사이에 두고 워드라인(WL)에 대향하는 백 게이트(BG)가 위치할 수 있다. 활성층(ACT)의 상부에 워드라인(WL)이 위치할 수 있고, 활성층(ACT)의 하부에 백 게이트(BG)가 위치할 수 있다. 백 게이트(BG)는 제3방향(D3)을 따라 길게 연장될 수 있다. 워드라인(WL)과 백 게이트(BG)는 서로 평행할 수 있다. 워드라인(WL)과 백 게이트(BG)는 동일 물질일 수 있다. 예를 들어, 백 게이트(BG)는 금속(metal), 금속혼합물(metal mixture), 금속합금(metal alloy) 또는 반도체 물질을 포함할 수 있다. 백 게이트(BG)는 티타늄질화물, 텅스텐, 폴리실리콘 또는 이들의 조합을 포함할 수 있다. 예를 들어, 백 게이트(BG)는 티타늄질화물과 텅스텐이 순차적으로 적층된 TiN/W 스택을 포함할 수 있다.
워드라인(WL)과 백 게이트(BG)는 서로 다른 전위를 가질 수 있다. 예를 들어, 워드라인(WL)에는 워드라인 구동전압이 인가될 수 있고, 백 게이트(BG)는 접지전압이 인가될 수 있다. 백 게이트(BG)는 제1방향(D1)을 따라 수직하게 위치하는 메모리 셀들(MC) 간의 워드라인들(WL)의 간섭을 차단하는 역할을 할 수 있다.
이와 같이, 본 실시예에 따른 메모리 셀(MC)은 하나의 채널(CH)에 워드라인(WL)과 백 게이트(BG)가 이웃하는 더블 게이트 구조를 가질 수 있다. 다른 실시예에서, 활성층(ACT)의 하부에 워드라인(WL)이 위치할 수 있고, 활성층(ACT)의 상부에 백 게이트(BG)가 위치할 수 있다.
제1소스/드레인영역(SR)과 비트라인(BL) 사이에 비트라인측-오믹콘택(BL side-ohmic contact, BOC)이 형성될 수 있다. 비트라인측-오믹콘택(BOC)은 제1소스/드레인영역(SR)의 측면들을 풀리 커버링(fully covering)하는 높이를 가질 수 있다. 비트라인측-오믹콘택(BOC)은 금속층의 증착 및 어닐링에 의해 형성될 수 있다. 예를 들어, 금속층의 금속과 제1소스/드레인영역(SR)의 실리콘이 반응하여 형성될 수 있다. 비트라인측-오믹콘택(BOC)은 금속실리사이드를 포함할 수 있다. 비트라인측-오믹콘택(BOC)은 티타늄실리사이드, 코발트실리사이드, 니켈실리사이드 등을 포함할 수 있다.
캐패시터(CAP)는 트랜지스터(TR)로부터 제2방향(D2)을 따라 수평적으로 배치될 수 있다. 캐패시터(CAP)는 제2방향(D2)을 따라 활성층(ACT)으로부터 수평적으로 연장된 스토리지노드(SN)를 포함할 수 있다. 캐패시터(CAP)는 스토리지노드(SN) 상의 유전층(DE) 및 유전층(DE) 상의 플레이트노드(PN)를 더 포함할 수 있다. 스토리지노드(SN), 유전층(DE) 및 플레이트노드(PN)는 제2방향(D2)을 따라 수평적으로 배열될 수 있다. 스토리지노드(SN)는 수평적으로 배향된 실린더 형상(Cylinder-shape)일 수 있다. 유전층(DE)은 스토리지노드(SN)의 실린더 내벽 및 실린더 외벽을 컨포멀하게 커버링할 수 있다. 플레이트노드(PN)는 유전층(DE) 상에서 스토리지노드(SN)의 실린더 내벽(Cylinder inner wall) 및 실린더 외벽(Cylinder outer wall)으로 확장된 형상일 수 있다. 플레이트노드(PN)는 플레이트라인(PL)에 접속될 수 있다. 스토리지노드(SN)는 제2소스/드레인영역(DR)에 전기적으로 접속될 수 있다.
스토리지노드(SN)는 3차원 구조를 갖되, 3차원 구조의 스토리지노드(SN)는 제2방향(D2)을 따라 배향된 수평적 3차원 구조일 수 있다. 3차원 구조의 예로서, 스토리지노드(SN)는 실린더 형상(Cylinder shape)일 수 있다. 다른 실시예에서, 스토리지노드(SN)는 필라 형상(Pillar shape) 또는 필린더 형상(Pylinder shape)을 가질 수 있다. 필린더 형상은 필라 형상과 실린더 형상이 머지된(Merged) 구조를 지칭할 수 있다. 스토리지노드(SN)의 최상부면은 워드라인(WL)의 상부면과 동일 레벨에 위치할 수 있다. 스토리지노드(SN)의 최하부면은 워드라인(WL)의 바닥면과 동일 레벨에 위치할 수 있다.
플레이트노드(PN)는 내부 노드(N1)와 외부 노드들(N2, N3, N4)을 포함할 수 있다. 내부 노드(N1)와 외부 노드들(N2, N3, N4)은 상호 접속될 수 있다. 내부 노드(N1)는 스토리지노드노드(SN)의 실린더 내부에 위치할 수 있다. 외부 노드들(N2, N3)은 유전층(DE)을 사이에 두고 스토리지노드(SN)의 실린더 외부에 위치할 수 있다. 외부 노드(N4)는 내부 노드(N1)와 외부 노드들(N2, N3)을 상호 접속시킬 수 있다. 외부 노드들(N2, N3)은 스토리지노드노드(SN)의 실린더 외벽을 에워싸도록 위치할 수 있다. 외부 노드(N4)는 플레이트라인(PL)의 역할을 할 수 있다.
스토리지노드(SN)와 플레이트노드(PN)는 금속, 귀금속, 금속질화물, 도전성 금속산화물, 도전성 귀금속산화물, 금속탄화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 예를 들어, 스토리지노드(SN)와 플레이트노드(PN)는 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 텅스텐(W), 텅스텐질화물(WN), 루테늄(Ru), 루테늄산화물(RuO2), 이리듐(Ir), 이리듐산화물(IrO2), 백금(Pt), 몰리브덴(Mo), 몰리브덴산화물(MoO), 티타늄질화물/텅스텐(TiN/W) 스택, 텅스텐질화물/텅스텐(WN/W) 스택을 포함할 수 있다. 플레이트노드(PN)는 금속-베이스 물질과 실리콘-베이스 물질의 조합을 포함할 수도 있다. 예를 들어, 플레이트노드(PN)는 티타늄질화물/실리콘저마늄/텅스텐질화물(TiN/SiGe/WN)의 스택일 수 있다. 티타늄질화물/실리콘저마늄/텅스텐질화물(TiN/SiGe/WN) 스택에서, 실리콘저마늄은 스토리지노드(SN)의 실린더 내부를 채우는 갭필 물질일 수 있고, 티타늄질화물(TiN)은 캐패시터(CAP)의 플레이트노드(PN) 역할을 할 수 있으며, 텅스텐질화물은 저저항 물질일 수 있다.
유전층(DE)은 실리콘산화물, 실리콘질화물, 고유전율 물질 또는 이들의 조합을 포함할 수 있다. 고유전율 물질은 실리콘산화물보다 높은 유전율을 가질 수 있다. 실리콘산화물(SiO2)은 약 3.9의 유전율을 가질 수 있고, 유전층(DE)은 4 이상의 유전율을 갖는 고유전율 물질을 포함할 수 있다. 고유전율 물질은 약 20 이상의 유전율을 가질 수 있다. 고유전율 물질은 하프늄산화물(HfO2), 지르코늄산화물(ZrO2), 알루미늄산화물(Al2O3), 란탄산화물(La2O3), 티타늄산화물(TiO2), 탄탈륨산화물(Ta2O5), 니오븀산화물(Nb2O5) 또는 스트론튬티타늄산화물(SrTiO3)을 포함할 수 있다. 다른 실시예에서, 유전층(DE)은 앞서 언급된 고유전율 물질을 두 층 이상 포함하는 복합층으로 이루어질 수도 있다.
유전층(DE)은 지르코늄-베이스 산화물(Zr-base oxide)로 형성될 수 있다. 유전층(DE)은 지르코늄산화물(ZrO2)을 포함하는 스택 구조일 수 있다. 지르코늄산화물(ZrO2)을 포함하는 스택 구조는 ZA(ZrO2/Al2O3) 스택 또는 ZAZ(ZrO2/Al2O3/ZrO2) 스택을 포함할 수 있다. ZA 스택은 지르코늄산화물(ZrO2) 상에 알루미늄산화물(Al2O3)이 적층된 구조일 수 있다. ZAZ 스택은 지르코늄산화물(ZrO2), 알루미늄산화물(Al2O3) 및 지르코늄산화물(ZrO2)이 순차적으로 적층된 구조일 수 있다. ZA 스택 및 ZAZ 스택은 지르코늄산화물-베이스층(ZrO2-base layer)이라고 지칭될 수 있다. 다른 실시예에서, 유전층(DE)은 하프늄-베이스 산화물(Hf-base oxide)로 형성될 수 있다. 유전층(DE)은 하프늄산화물(HfO2)을 포함하는 스택 구조일 수 있다. 하프늄산화물(HfO2)을 포함하는 스택 구조는 HA(HfO2/Al2O3) 스택 또는 HAH(HfO2/Al2O3/HfO2) 스택을 포함할 수 있다. HA 스택은 하프늄산화물(HfO2) 상에 알루미늄산화물(Al2O3)이 적층된 구조일 수 있다. HAH 스택은 하프늄산화물(HfO2), 알루미늄산화물(Al2O3) 및 하프늄산화물(HfO2)이 순차적으로 적층된 구조일 수 있다. HA 스택 및 HAH 스택은 하프늄산화물-베이스층(HfO2-base layer)이라고 지칭될 수 있다. ZA 스택, ZAZ 스택, HA 스택 및 HAH 스택에서 알루미늄산화물(Al2O3)은 지르코늄산화물(ZrO2) 및 하프늄산화물(HfO2)보다 밴드갭(Band gap)이 클 수 있다. 알루미늄산화물(Al2O3)은 지르코늄산화물(ZrO2) 및 하프늄산화물(HfO2)보다 유전율이 낮을 수 있다. 따라서, 유전층(DE)은 고유전율물질 및 고유전물질보다 밴드갭이 큰 고밴드갭물질(High band gap material)의 스택을 포함할 수 있다. 유전층(DE)은 알루미늄산화물(Al2O3) 외에 다른 고밴드갭물질로서 실리콘산화물(SiO2)을 포함할 수도 있다. 유전층(DE)은 고밴드갭물질을 포함하므로써 누설전류가 억제될 수 있다. 고밴드갭물질은 극히 얇을 수 있다. 고밴드갭물질은 고유전율 물질보다 얇을 수 있다. 다른 실시예에서, 유전층(DE)은 고유전율 물질과 고밴드갭 물질이 번갈아 적층된 라미네이트 구조(Laminated structure)를 포함할 수 있다. 예컨대, ZAZA(ZrO2/Al2O3/ZrO2/Al2O3), ZAZAZ(ZrO2/Al2O3/ZrO2/Al2O3/ZrO2), HAHA(HfO2/Al2O3/HfO2/Al2O3) 또는 HAHAH(HfO2/Al2O3/HfO2/Al2O3/HfO2)를 포함할 수 있다. 위와 같은 라미네이트 구조에서, 알루미늄산화물(Al2O3)은 극히 얇을 수 있다.
다른 실시예에서, 유전층(DE)은 지르코늄산화물, 하프늄산화물, 알루미늄산화물을 포함하는 스택 구조, 라미네이트구조 또는 상호 믹싱 구조를 포함할 수 있다.
다른 실시예에서, 스토리지노드(SN)와 유전층(DE) 사이에 누설전류 개선을 위한 계면제어층(도시 생략)이 더 형성될 수 있다. 계면제어층은 티타늄산화물(TiO2)을 포함할 수 있다. 계면제어층은 플레이트노드(PN)와 유전층(DE) 사이에도 형성될 수 있다.
캐패시터(CAP)는 MIM(Metal-Insulator-Metal) 캐패시터를 포함할 수 있다. 스토리지노드(SN)와 플레이트노드(PN)는 금속-베이스 물질(Metal-base material)을 포함할 수 있다.
캐패시터(CAP)는 다른 데이터 저장 물질로 대체될 수도 있다. 예를 들면 데이터 저장 물질은 상변환 물질, MTJ(Magnetic Tunnel Junction) 또는 가변 저항 물질일 수 있다.
제2소스/드레인영역(DR)과 스토리지노드(SN) 사이에 스토리지노드측-오믹콘택(SN side-ohmic contact, SOC)이 형성될 수 있다. 스토리지노드측-오믹콘택(SOC)은 제2소스/드레인영역(DR)의 측면을 풀리 커버링하는 높이를 가질 수 있다. 스토리지노드측-오믹콘택(SOC)은 금속층의 증착 및 어닐링에 의해 형성될 수 있다. 예를 들어, 금속층의 금속과 제2소스/드레인영역(DR)의 실리콘이 반응하여 형성될 수 있다. 스토리짖노드측-오믹콘택(SOC)은 금속실리사이드를 포함할 수 있다. 스토리지노드측-오믹콘택(SOC)은 티타늄실리사이드, 코발트실리사이드, 니켈실리사이드 등을 포함할 수 있다.
도 3은 일 실시예에 따른 반도체 메모리 장치의 개략적인 사시도이다. 도 4는 도 3의 수직형 메모리셀어레이(MCA-C)의 단면도이다. 도 5는 워드라인들의 에지부를 설명하기 위한 단면도이다.
도 3 내지 5를 참조하면, 반도체 메모리 장치(100)는 메모리셀 어레이(MCA)를 포함할 수 있다. 도 1의 메모리 셀(MC)은 제1 내지 제3방향(D1, D2, D3)으로 배열되어 다층 구조의 메모리셀 어레이(MCA)를 구성할 수 있다. 메모리셀 어레이(MCA)는 메모리 셀들(MC)의 3차원 어레이를 포함할 수 있고, 3차원 메모리셀 어레이는 수직형 메모리셀 어레이(MCA_C) 및 수평형 메모리셀 어레이(MCA_R)를 포함할 수 있다. 수직형 메모리셀 어레이(MCA_C)는 제1방향(D1)을 따라 수직하게 배열된 메모리셀들(MC)의 어레이를 지칭할 수 있다. 수평형 메모리셀 어레이(MCA_R)는 제3방향(D3)을 따라 수평하게 배열된 메모리셀들(MC)의 어레이를 지칭할 수 있다. 수직형 메모리셀 어레이(MCA_C)는 메모리셀들(MC)의 컬럼 어레이(Column array)라고 지칭할 수 있고, 수평형 메모리셀 어레이(MCA_R)는 메모리셀들(MC)의 로우 어레이(Row array)라고 지칭할 수 있다. 비트라인(BL)이 수직형 메모리셀 어레이(MCA_C)에 접속되도록 수직하게 배향될 수 있고, 워드라인(WL)이 수평형 메모리셀 어레이(MCA_R)에 접속되도록 수평하게 배향될 수 있다. 수직형 메모리셀 어레이(MCA_C)에 접속되는 비트라인(BL)은 공통 비트라인(Common BL)이라고 지칭할 수 있고, 제3방향(D3)을 따라 이웃하는 수직형 메모리셀어레이들(MCA_C)은 서로 다른 공통 비트라인에 접속될 수 있다. 수평형 메모리셀 어레이(MCA_R)에 접속되는 워드라인(WL)은 공통 워드라인(Common WL)이라고 지칭할 수 있고, 제1방향(D1)을 따라 이웃하는 수평형 메모리셀어레이들(MCA_R)은 서로 다른 워드라인(WL)에 접속될 수 있다.
메모리셀 어레이(MCA)는 복수의 메모리 셀(MC)을 포함할 수 있고, 개별 메모리 셀(MC)은 수직 배향 비트라인(BL), 수평 배향 활성층(ACT), 워드라인(WL), 백 게이트(BG) 및 수평 배향 캐패시터(CAP)를 포함할 수 있다. 도 3은 4개의 메모리셀(MC)로 이루어진 3차원 메모리셀 어레이를 예시하고 있다.
하나의 비트라인(BL)에는 제1방향(D1)을 따라 서로 이웃하는 활성층들(ACT)이 접촉할 수 있다. 제3방향(D3)을 따라 서로 이웃하는 활성층들(ACT)은 워드라인(WL)을 공유할 수 있다. 캐패시터들(CAP)은 활성층들(ACT) 각각에 접속될 수 있다. 캐패시터들(CAP)은 하나의 플레이트라인(PL)을 공유할 수 있다.
메모리셀 어레이(MCA)는 한 쌍의 워드라인(WL) 및 백 게이트(BG)가 제1방향(D1)을 따라 수직하게 적층될 수 있다. 워드라인(WL)과 백 게이트(BG) 사이에는 복수의 활성층들(ACT)이 제2방향(D2)을 따라 서로 이격되어 수평하게 배열될 수 있다. 활성층(ACT)의 채널(CH)이 워드라인(WL)과 백 게이트(BG) 사이에 위치할 수 있다.
도 5를 다시 참조하면, 워드라인들(WL)과 백 게이트들(BG)은 제3방향(D3)을 따라 길게 연장될 수 있고, 각각 양측 에지부가 계단 형상을 가질 수 있고, 계단 형상은 콘택부들(CA)을 정의할 수 있다. 메모리 셀 어레이(MCA)에서, 워드라인들(WL)의 에지 및 백게이트들(BG)의 에지는 메모리셀들의 적층 방향, 즉 제1방향(D1)을 따라 계단 형상을 가질 수 있다.
워드라인들(WL)의 콘택부(CA)에는 각각 복수의 워드라인콘택플러그들(WLP)이 접속될 수 있다. 백 게이트들(BG)의 콘택부(CA)에는 각각 복수의 백게이트콘택플러그들(BGP)이 접속될 수 있다. 워드라인콘택플러그(WLP)과 백게이트콘택플러그들(BGP)은 상호 이격될 수 있다.
반도체 메모리 장치(100)는 기판(PERI)을 더 포함할 수 있고, 기판(PERI)은 주변회로부를 포함할 수 있다. 이하, 기판(PERI)은 주변회로부(PERI)라고 약칭하기로 한다. 메모리셀 어레이(MCA)의 비트라인(BL)은 주변회로부(PERI)의 표면에 대해 수직하게 배향될 수 있고, 워드라인들(WL) 및 백 게이트들(BG)은 주변회로부(PERI)의 표면에 대해 평행하게 배향될 수 있다.
주변회로부(PERI)는 메모리셀 어레이(MCA) 보다 낮은 레벨에 위치할 수 있다. 이를 COP(Cell over PERI) 구조라고 지칭할 수 있다. 주변회로부(PERI)는 메모리셀 어레이(MCA)를 구동시키기 위한 적어도 하나 이상의 제어회로를 포함할 수 있다. 주변회로부(PERI)의 적어도 하나 이상의 제어회로는 N-채널 트랜지스터, P-채널 트랜지스터, CMOS 회로 또는 이들의 조합을 포함할 수 있다. 주변 회로부(PERI)의 적어도 하나 이상의 제어회로는, 어드레스 디코더 회로, 리드 회로, 라이트 회로 등을 포함할 수 있다. 주변회로부(PERI)의 적어도 하나 이상의 제어회로는 플라나 채널 트랜지스터(Planar channel transistor), 리세스 채널 트랜지스터(Recess channel transistor), 매립게이트 트랜지스터(Buried gate transistor), 핀 채널 트랜지스터(Fin channel transistor, FinFET) 등을 포함할 수 있다.
예를 들어, 주변회로부(PERI)는 서브워드라인드라이버(SWD), 서브홀회로(SH) 및 센스앰프(SA)를 포함할 수 있다. 워드라인들(WL)은 워드라인콘택플러그들(WLP) 및 금속배선들(Metal intecconnection, MI1)을 통해 서브워드라인드라이버들(SWD)에 접속될 수 있다. 백 게이트들(BG)은 백게이트콘택플러그들(BGP) 및 금속배선들(MI2)을 통해 서브홀회로(SH)에 접속될 수 있다. 비트라인들(BL)은 금속배선들(MI3)을 통해 센스앰프(SA)에 접속될 수 있다. 금속배선(MI3)은 복수의 비아 및 복수의 금속라인을 포함하는 멀티 레벨 금속(Multi-level metal, MLM) 구조일 수 있다.
상술한 바와 같이, 워드라인콘택플러그들(WLP)과 백게이트콘택플러그들(BGP)은 서로 이격될 수 있다. 즉, 메모리 셀 어레이(MCA)의 일측 에지에서 워드라인들(WL)의 일측 에지에 워드라인콘택플러그들(WLP)이 접속되고, 메모리셀어레이(MCA)의 타측 에지에서 백게이트들(BG)의 타측 에지에 백게이트콘택플러그들(BGP)이 접속될 수 있다.
다른 실시예에서, 메모리 셀 어레이(MCA)는 주변회로부(PERI)보다 아래에 위치할 수 있다.
도 6은 다른 실시예에 따른 반도체 메모리 장치의 메모리셀 어레이의 개략적인 단면도이다. 도 6은 POC 구조의 반도체 메모리 장치(110)를 도시하고 있다. 도 6에서 도 5와 중복되는 구성요소들의 자세한 설명은 생략하기로 한다.
도 6을 참조하면, 반도체 메모리 장치(110)는 메모리셀 어레이(MCA) 및 주변회로부(PERI')를 포함할 수 있다. 메모리셀 어레이(MCA) 보다 높은 레벨에 주변회로부(PERI')가 위치할 수 있다. 이를 POC(PERI over Cell) 구조라고 지칭할 수 있다.
주변회로부(PERI')는 서브워드라인드라이버(SWD), 서브홀회로(SH) 및 센스앰프(SA)를 포함할 수 있다. 워드라인들(WL)은 워드라인콘택플러그들(WLP) 및 금속배선들(MI1)을 통해 서브워드라인드라이버들(SWD)에 접속될 수 있다. 백 게이트들(BG)은 백게이트콘택플러그들(BGP) 및 금속배선들(MI2)을 통해 서브홀회로(SH)에 접속될 수 있다. 비트라인들(BL)은 금속배선들(MI3)을 통해 센스앰프(SA)에 접속될 수 있다. 금속배선(MI3)은 복수의 비아 및 복수의 금속라인을 포함하는 멀티 레벨 금속(MLM) 구조일 수 있다.
도 7a 내지 도 7m은 실시예들에 따른 메모리셀을 제조하는 방법의 일예를 설명하기 위한 도면들이다.
도 7a에 도시된 바와 같이, 스택 바디(SB)가 형성될 수 있다. 스택 바디(SB)는 제1,2절연층들(11, 15), 제1,2희생층(12, 14) 및 반도체층(13)을 포함할 수 있다. 제1절연층(11)과 제2절연층(15) 사이에 반도체층(13)이 위치할 수 있다. 제1절연층(11)과 반도체층(13) 사이에 제1희생층(12)이 위치할 수 있고, 제2절연층(15)과 반도체층(13) 사이에 제2희생층(14)이 위치할 수 있다. 제1,2절연층들(11, 15)은 실리콘 산화물을 포함할 수 있고, 제1,2희생층들(12, 14)은 실리콘 질화물을 포함할 수 있다. 반도체층(13)은 반도체 물질 또는 산화물 반도체 물질을 포함할 수 있다. 반도체층(13)은 폴리실리콘 또는 IGZO을 포함할 수 있다. 반도체층(13)은 활성층의 역할을 할 수 있다. 제1,2희생층들(12, 14)은 서로 다른 물질로 형성될 수 있다. 예를 들어, 제1희생층(12)은 카본-베이스 물질을 포함할 수 있고, 제2희생층(14)은 실리콘 질화물을 포함할 수 있다. 카본-베이스 물질은 SiCN 또는 SiCO를 포함할 수 있고, 카본-베이스 물질은 실리콘질화물 및 실리콘산화물에 대해 식각선택비를 가질 수 있다.
도 7b에 도시된 바와 같이, 스택 바디(SB)를 식각하여 제1오프닝(16)을 형성할 수 있다. 제1오프닝(16)은 수직하게 연장될 수 있다.
도 7c에 도시된 바와 같이, 제1오프닝(16)을 통해 제2희생층(14)의 일부분을 선택적으로 식각하여 제1리세스(17)를 형성할 수 있다. 제1리세스(17)에 의해 반도체층(13)의 상부 표면이 부분적으로 노출될 수 있다. 제1리세스(17)는 반도체층(13)과 제2절연층(15) 사이에 위치하는 수평형 리세스일 수 있다.
도 7d에 도시된 바와 같이, 제1리세스(17) 상에 게이트절연층(GD)을 형성할 수 있다.
다음으로, 제1리세스(17) 내에 워드라인(WL)을 형성할 수 있다. 워드라인(WL)을 형성하기 위해, 티타늄질화물과 텅스텐을 적층한 후 에치백 공정을 수행할 수 있다. 워드라인(WL)은 제1리세스(17)를 부분적으로 채울 수 있다.
도 7e에 도시된 바와 같이, 제1리세스(17) 내에 절연물질(18)을 채울 수 있다. 절연물질(18)은 실리콘산화물을 포함할 수 있다. 제1리세스(17)는 게이트절연층(GD), 워드라인(WL) 및 절연물질(18)로 채워질 수 있다.
다음으로, 제1오프닝(16)을 통해 제1희생층(12)의 일부분을 선택적으로 식각하여 제2리세스(19)를 형성할 수 있다. 제2리세스(19)에 의해 반도체층(13)의 하부 표면이 부분적으로 노출될 수 있다. 제1리세스(17)와 제2리세스(19)의 수평적인 길이는 서로 동일할 수 있다. 제2리세스(17)는 반도체층(13)과 제1절연층(11) 사이에 위치하는 수평형 리세스일 수 있다.
도 7f에 도시된 바와 같이, 제2리세스(19) 상에 라이너물질(20)을 형성할 수 있다. 라이너물질(20)은 절연물질로서, 실리콘산화물을 포함할 수 있다. 라이너물질(20)과 게이트절연층(GD)은 동일 물질일 수 있고, 게이트절연층의 역할을 수행할 수 있다.
다음으로, 라이너 물질(20) 상에 제2리세스(19)를 채우는 백 게이트(BG)를 형성할 수 있다. 백게이트(BG)를 형성하기 위해, 티타늄질화물과 텅스텐을 적층한 후 에치백 공정을 수행할 수 있다. 백게이트(BG)와 워드라인(WL)은 동일 물질일 수 있다.
반도체층(13)을 사이에 두고 워드라인(WL)과 백게이트(BG)가 서로 대향할 수 있다. 워드라인(WL) 및 백게이트(BG)는 도 1 내지 도 6에서 참조한 워드라인(WL) 및 백게이트(BG)에 대응할 수 있다.
다른 실시예에서, 백게이트(BG)를 먼저 형성한 후에, 워드라인(WL)을 형성할 수도 있다.
다른 실시예에서, 워드라인(WL)이 반도체층(13)의 하부에 위치할 수 있고, 백게이트(BG)가 반도체층(13)의 상부에 위치할 수 있다.
다음으로, 제2리세스(19)의 나머지 부분을 절연물질(21)로 채울 수 있다. 절연물질(21)은 실리콘산화물을 포함할 수 있다.
도 7g에 도시된 바와 같이, 제1오프닝(16)을 통해 반도체층(13)의 제1끝단에 제1소스/드레인영역(SR)이 형성될 수 있다. 제1소스/드레인영역(SR)은 불순물의 도핑 공정 및 열처리에 의해 형성될 수 있다. 다른 실시예에서, 불순물을 포함하는 폴리실리콘으로 제1오프닝(16)을 채운 후에, 후속 열처리를 수행하여 폴리실리콘으로부터 반도체층(13)의 제1끝단으로 불순물을 확산시킬 수 있다. 이에 따라, 반도체층(13)의 제1끝단에 제1소스/드레인영역(SR)이 형성될 수 있다. 제1소스/드레인영역(SR)의 일측면은 워드라인(WL) 및 백게이트(BG)의 일측면들과 오버랩되도록 확장될 수 있다.
도 7h에 도시된 바와 같이, 제1소스/드레인영역(SR)에 접촉하는 비트라인측-오믹콘택(BOC)을 형성할 수 있다. 비트라인측-오믹콘택(BOC)은 금속실리사이드를 포함할 수 있다. 예를 들어, 제1소스/드레인영역(SR) 및 제1오프닝(16) 상에 금속층 증착 및 어닐을 순차적으로 수행하여 금속실리사이드를 형성할 수 있고, 미반응 금속층은 제거할 수 있다. 금속실리사이드는 제1소스/드레인영역(SR)의 실리콘과 금속층이 반응하여 형성될 수 있다.
다음으로, 비트라인측-오믹콘택(BOC)에 접촉하는 비트라인(BL)을 형성할 수 있다. 비트라인(BL)은 제1오프닝(16)을 채울 수 있다. 비트라인(BL)은 티타늄질화물, 텅스텐 또는 이들의 조합을 포함할 수 있다.
도 7i에 도시된 바와 같이, 스택 바디(SB)의 다른 부분을 식각하여 제2오프닝(22)을 형성할 수 있다. 제2오프닝(22)은 수직하게 연장될 수 있다.
다음으로, 제2오프닝(22)을 통해 제1,2희생층들(12, 14) 및 반도체층(13)을 선택적으로 리세스시킬 수 있다. 리세스된 반도체층(13)은 활성층(ACT)이 될 수 있고, 캐패시터의 스토리지노드가 형성될 리세스 공간(23)을 정의할 수 있다.
도 7j에 도시된 바와 같이, 활성층(ACT)의 제2끝단에 제2소스/드레인영역(DR)이 형성될 수 있다. 제2소스/드레인영역(DR)은 불순물의 도핑 공정 및 열처리에 의해 형성될 수 있다. 다른 실시예에서, 불순물을 포함하는 폴리실리콘으로 제2오프닝(2)을 채운 후에, 후속 열처리를 수행하여 폴리실리콘으로부터 활성층(ACT)의 제2끝단으로 불순물을 확산시킬 수 있다. 이에 따라, 활성층(ACT)의 제2끝단에 제2소스/드레인영역(DR)이 형성될 수 있다. 제1소스/드레인영역(SR)과 제2소스/드레인영역(DR) 사이에 채널(CH)이 정의될 수 있다.
다음으로, 제1소스/드레인영역(DR) 상에 스토리지노드측-오믹콘택(SOC)을 형성할 수 있다. 스토리지노드측-오믹콘택(SOC)은 금속실리사이드를 포함할 수 있다. 예를 들어, 제2소스/드레인영역(DR) 및 리세스 공간(23) 상에 금속층 증착 및 어닐을 순차적으로 수행하여 금속실리사이드를 형성할 수 있고, 미반응 금속층은 제거할 수 있다. 금속실리사이드는 제2소스/드레인영역(DR)의 실리콘과 금속층이 반응하여 형성될 수 있다.
도 7k에 도시된 바와 같이, 스토리지노드측-오믹콘택(SOC)에 접촉하는 스토리지노드(SN)를 형성할 수 있다. 스토리지노드(SN)를 형성하기 위해, 도전물질의 증착 및 에치백 공정을 수행할 수 있다. 스토리지노드(SN)은 티타늄질화물을 포함할 수 있다. 스토리지노드(SN)는 수평하게 배향된 실린더 형상일 수 있다.
도 7l에 도시된 바와 같이, 제1,2절연층들(11, 15)을 리세스시켜 스토리지노드(SN)의 외벽들을 노출시킬 수 있다(도면부호 24 참조).
도 7m에 도시된 바와 같이, 스토리지노드(SN) 상에 유전층(DE) 및 플레이트노드(PN)를 순차적으로 형성할 수 있다.
도 8은 다른 실시예에 따른 메모리셀을 설명하기 위한 도면이다. 도 8의 메모리 셀(MC10)은 도 1의 메모리 셀(MC)과 유사할 수 있다. 도 8에서, 도 1 내지 도 6에서와 중복되는 구성요소들의 자세한 설명은 생략하기로 한다.
도 8을 참조하면, 3차원 반도체 메모리 장치의 메모리 셀(MC10)은 비트라인(BL), 트랜지스터(TR) 및 캐패시터(CAP)를 포함할 수 있다. 트랜지스터(TR)는 활성층(ACT), 게이트절연층(GD) 및 워드라인(WL10)을 포함할 수 있다. 캐패시터(CAP)는 스토리지노드(SN), 유전층(DE) 및 플레이트노드(PN)를 포함할 수 있다. 비트라인(BL)은 제1방향(D1)으로 연장되는 필라 형상을 가질 수 있다. 활성층(ACT)은 제1방향(D1)과 교차하는 제2방향(D2)으로 길게 연장된 바(bar) 형상을 가질 수 있다. 워드라인(WL10)은 제1,2방향(D1, D2)과 교차하는 제3방향(D3)으로 연장되는 라인 형상을 가질 수 있다. 캐패시터(CAP)의 플레이트노드(PN)는 플레이트라인(PL)에 접속될 수 있다.
메모리 셀(MC10)은 백 게이트(BG10)를 더 포함할 수 있고, 워드라인(WL10)과 백 게이트(BG10)는 활성층(ACT)을 사이에 두고 서로 대향할 수 있다. 활성층(ACT)의 상부에 워드라인(WL10)이 위치할 수 있고, 활성층(ACT)의 하부에 백 게이트(BG10)가 위치할 수 있다. 백 게이트(BG10)은 워드라인(WL10)보다 얇을 수 있다. 백 게이트(BG10)와 워드라인(WL10)은 동일 물질로 형성될 수 있다. 다른 실시예에서, 활성층(ACT)의 하부에 워드라인(WL10)이 위치할 수 있고, 활성층(ACT)의 상부에 백 게이트(BG10)가 위치할 수 있다.
워드라인(WL10)과 백 게이트(BG10)의 양측 에지부들은 도 5에서 참조한 바와 같이, 계단 형상을 가질 수 있다.
도 9a는 다른 실시예에 따른 메모리셀을 설명하기 위한 도면이다. 도 9a의 메모리 셀(MC20)은 도 1의 메모리 셀(MC)과 유사할 수 있다. 도 9a에서, 도 1 내지 도 6에서와 중복되는 구성요소들의 자세한 설명은 생략하기로 한다.
도 9a를 참조하면, 3차원 반도체 메모리 장치의 메모리 셀(MC20)은 비트라인(BL), 트랜지스터(TR) 및 캐패시터(CAP)를 포함할 수 있다. 트랜지스터(TR)는 활성층(ACT), 게이트절연층(GD) 및 워드라인(WL)을 포함할 수 있다. 캐패시터(CAP)는 스토리지노드(SN), 유전층(DE) 및 플레이트노드(PN)를 포함할 수 있다. 비트라인(BL)은 제1방향(D1)으로 연장되는 필라 형상을 가질 수 있다. 활성층(ACT)은 제1방향(D1)과 교차하는 제2방향(D2)으로 길게 연장된 바(bar) 형상을 가질 수 있다. 워드라인(WL)은 제1,2방향(D1, D2)과 교차하는 제3방향(D3)으로 연장되는 라인 형상을 가질 수 있다. 캐패시터(CAP)의 플레이트노드(PN)는 플레이트라인(PL)에 접속될 수 있다.
메모리 셀(MC20)은 백 게이트(BG)를 더 포함할 수 있고, 워드라인(WL)과 백 게이트(BG)는 활성층(ACT)을 사이에 두고 서로 대향할 수 있다. 활성층(ACT)의 상부에 워드라인(WL)이 위치할 수 있고, 활성층(ACT)의 하부에 백 게이트(BG)가 위치할 수 있다. 백 게이트(BG)과 워드라인(WL)은 동일 두께일 수 있다. 백 게이트(BG)와 워드라인(WL)은 동일 물질로 형성될 수 있다. 다른 실시예에서, 활성층(ACT)의 하부에 워드라인(WL)이 위치할 수 있고, 활성층(ACT)의 상부에 백 게이트(BG)가 위치할 수 있다.
워드라인(WL)과 백 게이트(BG)의 양측 에지부들은 도 5에서 참조한 바와 같이, 계단 형상을 가질 수 있다.
활성층(ACT)은 워드라인(WL)과 백 게이트(BG)보다 얇은 씬-바디 채널(TCH)을 포함할 수 있다. 씬-바디 채널(TCH)은 1nm~7nm의 두께를 가질 수 있다. 씬-바디 채널(TCH)은 반도체 물질 또는 산화물 반도체 물질을 포함할 수 있다. 예를 들면, 씬-바디 채널(TCH)은 폴리실리콘, 실리콘-저마늄 또는 IGZO(Indium Gallium Zinc Oxide)를 포함할 수 있다. 활성층(ACT)은 씬-바디 채널(CH) 양측의 제1소스/드레인영역(SR) 및 제2소스/드레인영역(DR)을 포함할 수 있다. 제1소스/드레인영역(SR)은 비트라인(BL)에 접속될 수 있고, 제2소스/드레인영역(DR)은 캐패시터(CAP)에 접속될 수 있다. 제1소스/드레인영역(SR)과 비트라인(BL) 사이에 비트라인측-오믹콘택(BOC)이 형성될 수 있고, 제2소스/드레인영역(DR)과 캐패시터(CAP) 사이에 스토리지노드측-오믹콘택(SOC)이 형성될 수 있다.
도 9b는 도 9a의 트랜지스터의 상세도이다.
도 9b를 참조하면, 트랜지스터(TR)는 활성층(ACT)을 사이에 두고 워드라인(WL)과 백 게이트(BG)가 서로 대향할 수 있다. 워드라인(WL)과 백 게이트(BG)는 제1두께(V1)를 가질 수 있다. 활성층(ACT)은 제2두께(V2)를 가질 수 있고, 제2두께(V2)는 제1두께(V1) 보다 얇을 수 있다. 씬-바디 채널(TCH)은 제2두께(V2)를 가질 수 있고, 씬-바디 채널(TCH)은 워드라인(WL)과 백 게이트(BG)보다 얇을 수 있다. 다른 실시예에서, 백 게이트(BG)는 워드라인(WL)보다 얇을 수 있고, 이 경우, 백 게이트(BG)는 씬-바디 채널(TCH)보다 두껍거나 동일한 두께일 수 있다.
얇은 씬-바디 채널(TCH)에 의해 제1방향(D1)을 따라 적층되는 메모리셀들의 집적도를 향상시킬 수 있다. 씬-바디 채널(TCH)을 갖는 트랜지스터는 더블 게이트(double Gate, DG) 전계 효과 트랜지스터, FinFET, 게이트올어라운드(GAA) 전계 효과 트랜지스터 및 멀티 브릿지 씬-바디 채널(Multi Bridge Channel) 전계 효과 트랜지스터에 적용될 수 있다.
도 10은 다른 실시예에 따른 메모리 셀 어레이의 단면도이다. 도 10에서, 도 5와 중복되는 구성요소들에 대한 자세한 설명은 생략하기로 한다.
도 10을 참조하면, 메모리 셀 어레이(200)는 워드라인들(WL)과 백 게이트들(BG)은 제1방향(D1)을 따라 수직하게 적층될 수 있다. 워드라인들(WL)과 백 게이트들(BG)은 제3방향(D3)을 따라 길게 연장될 수 있고, 각각 양측 에지부가 계단 형상을 가질 수 있다. 메모리 셀 어레이(MCA)에서, 워드라인들(WL)의 에지 및 백게이트들(BG)의 에지는 메모리셀들의 적층 방향, 즉 제1방향(D1)을 따라 계단 형상을 가질 수 있다.
워드라인들(WL)의 에지들에는 각각 복수의 워드라인콘택플러그들(WLP)이 접속될 수 있다. 백 게이트들(BG)의 에지들에는 각각 복수의 백게이트콘택플러그들(BGP)이 접속될 수 있다. 워드라인콘택플러그(WLP)과 백게이트콘택플러그들(BGP)은 상호 이격될 수 있다.
한 쌍의 워드라인(WL)과 백 게이트(BG)는 수직형 정렬 계단(VA) 및 슬로프형 정렬 계단(SAS)을 포함할 수 있다. 수직형 정렬 계단(VA)은 워드라인(WL)의 일측면과 백 게이트(BG)의 일측면이 자기-정렬되어 형성될 수 있다. 슬로프형 정렬 계단(SAS)은 워드라인(WL)의 타측면보다 백 게이트(BG)의 타측면이 더 길어져 경사지게 정렬되어 형성될 수 있다.
메모리 셀 어레이(200)는 제1방향(D1)을 따라 한 쌍의 수직형 정렬 계단들(VA)이 수 회 적층될 수 있다. 아울러, 메모리 셀 어레이(200)는 제1방향(D1)을 따라 한 쌍의 슬로프형 정렬 계단들(SAS)들이 수 회 적층될 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
DWL : 더블 워드라인 ACT : 활성층
GD : 게이트절연층 CH : 채널
SR : 제1소스/드레인영역 DR : 제2소스/드레인영역
BL : 비트라인 BOC : 비트라인측-오믹콘택
TR : 트랜지스터 CAP : 캐패시터
SN : 스토리지노드 SOC : 스토리지측-오믹콘택
DE : 유전층 PN : 플레이트노드
PL : 플레이트라인 WL : 제1워드라인
BG : 백 게이트 MCA : 메모리셀 어레이
MC : 메모리 셀

Claims (23)

  1. 기판으로부터 복수의 메모리셀이 수직하게 적층된 메모리 셀 어레이를 포함하고,
    상기 메모리셀들 각각은,
    상기 기판에 수직하게 배향된 비트라인;
    상기 비트라인으로부터 수평하게 이격된 캐패시터;
    상기 비트라인과 캐패시터 사이에서 수평 배향된 활성층; 및
    상기 활성층을 사이에 두고 서로 대향하면서 수평 배향된 워드라인 및 백게이트를 포함하되,
    상기 워드라인들의 에지 및 상기 백게이트들의 에지는 상기 메모리셀들의 스택 방향을 따라 계단 형상을 갖는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 워드라인들의 계단형 에지에 각각 접속되는 복수의 워드라인콘택플러그들; 및
    상기 백게이트들의 계단형 에지에 각각 접속되는 복수의 백게이트콘택플러그들
    을 더 포함하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 워드라인콘택플러그들은 상기 메모리셀어레이의 일측 에지에 배치되고, 상기 백게이트콘택플러그들은 상기 메모리셀어레이의 타측 에지에 배치되는 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 활성층은,
    상기 비트라인에 접속된 제1소스/드레인;
    상기 캐패시터에 접속된 제2소스/드레인; 및
    상기 제1소스/드레인과 제2소스/드레인 사이의 채널을 포함하되,
    상기 채널은 상기 제2소스/드레인보다 얇은 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 워드라인과 백게이트는 상기 채널을 사이에 두고 서로 대향하되, 상기 워드라인은 상기 채널의 상부에 위치하고, 상기 백게이트는 상기 채널의 하부에 위치하는 반도체 메모리 장치.
  6. 제4항에 있어서,
    상기 워드라인과 백게이트는 상기 채널을 사이에 두고 서로 대향하되, 상기 워드라인은 상기 채널의 하부에 위치하고, 상기 백게이트는 상기 채널의 상부에 위치하는 반도체 메모리 장치.
  7. 제4항에 있어서,
    상기 채널은 상기 워드라인 및 백게이트보다 얇은 두께를 갖는 반도체 메모리 장치.
  8. 제4항에 있어서,
    상기 채널은 1nm~7nm의 두께를 갖는 반도체 메모리 장치.
  9. 제1항에 있어서,
    상기 워드라인과 백게이트는 동일 물질을 포함하는 반도체 메모리 장치.
  10. 제1항에 있어서,
    상기 활성층은 폴리실리콘, 실리콘-저마늄 또는 IGZO(Indium Gallium Zinc Oxide)를 포함을 포함하는 반도체 메모리 장치.
  11. 제1항에 있어서,
    상기 메모리 셀 어레이는 DRAM 셀어레이를 포함하는 반도체 메모리 장치.
  12. 제1항에 있어서,
    상기 캐패시터는,
    상기 활성층에 접속되어 수평 배향된 스토리지노드;
    상기 스토리지노드 상의 유전층; 및
    상기 유전층 상의 플레이트노드를 포함하되,
    상기 스토리지노드는 실린더 형상을 갖는 반도체 메모리 장치.
  13. 제1항에 있어서,
    상기 기판은 상기 메모리 셀 어레이를 제어하기 위한 주변회로부를 포함하는 반도체 메모리 장치.
  14. 제13항에 있어서,
    상기 주변회로부는 상기 워드라인들을 제어하기 위한 서브워드라인드라이버 및 상기 백게이트들을 제어하기 위한 서브홀회로를 포함하는 반도체 메모리 장치.
  15. 제14항에 있어서,
    상기 서브워드라인드라이버회로와 상기 메모리 셀 어레이는 수직하게 오버랩되는 반도체 메모리 장치.
  16. 기판으로부터 복수의 메모리셀이 수직하게 적층된 메모리 셀 어레이를 포함하고,
    상기 메모리셀들 각각은,
    상기 기판에 수직하게 배향된 비트라인;
    상기 비트라인으로부터 수평하게 이격된 캐패시터;
    상기 비트라인과 캐패시터 사이에서 수평 배향된 씬-바디 채널을 포함하는 활성층; 및
    상기 씬-바디 채널을 사이에 두고 서로 대향하면서 수평 배향된 워드라인 및 백게이트를 포함하되,
    상기 워드라인들의 에지 및 상기 백게이트들의 에지는 상기 메모리셀들의 스택 방향을 따라 계단 형상을 갖는 반도체 메모리 장치.
  17. 제16항에 있어서,
    상기 워드라인들의 계단형 에지에 각각 접속되는 복수의 워드라인콘택플러그들; 및
    상기 백게이트들의 계단형 에지에 각각 접속되는 복수의 백게이트콘택플러그들
    을 더 포함하는 반도체 메모리 장치.
  18. 제17항에 있어서,
    상기 워드라인콘택플러그들은 상기 메모리 셀 어레이의 일측 에지에 배치되고, 상기 백게이트콘택플러그들은 상기 메모리 셀 어레이의 타측 에지에 배치되는 반도체 메모리 장치.
  19. 제16항에 있어서,
    상기 워드라인은 상기 씬-바디 채널의 상부에 위치하고, 상기 백게이트는 상기 씬-바디 채널의 하부에 위치하는 반도체 메모리 장치.
  20. 제16항에 있어서,
    상기 워드라인은 상기 씬-바디 채널의 하부에 위치하고, 상기 백게이트는 상기 씬-바디 채널의 상부에 위치하는 반도체 메모리 장치.
  21. 제16항에 있어서,
    상기 씬-바디 채널은 상기 워드라인들 및 백게이트들보다 얇은 두께를 갖는 반도체 메모리 장치.
  22. 제16항에 있어서,
    상기 씬-바디 채널은 1nm~7nm의 두께를 갖는 반도체 메모리 장치.
  23. 제16항에 있어서,
    상기 씬-바디 채널은 폴리실리콘, 실리콘-저마늄 또는 IGZO(Indium Gallium Zinc Oxide)를 포함하는 반도체 메모리 장치.
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