KR20230118370A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 기술에 따른 반도체 장치는 하부 구조물; 상기 하부 구조물의 표면에 평행하는 방향을 따라 수평하게 배향된 복수의 반도체층; 상기 반도체들 각각의 일측 끝단에 접속되며, 상기 하부 구조물의 표면에 수직하는 방향을 따라 연장된 복수의 비트 라인; 상기 반도체층들 상에서 상기 반도체층들에 교차하는 방향으로 수평하게 연장된 워드 라인들; 및 상기 비트 라인들과 워드 라인들 사이에 위치하도록 상기 하부 구조물의 표면에 수직하는 방향을 따라 연장된 에어갭들을 포함하는 소자 분리층을 포함할 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 3차원 구조의 반도체 장치 및 그 제조 방법에 관한 것이다.
메모리 장치의 넷다이(Net die)를 증가시키기 위해서 메모리 셀의 크기를 지속적으로 감소시키고 있다. 메모리 셀의 크기가 미세화됨에 따라 기생 캐패시턴스(Cb) 감소 및 캐패시턴스 증가가 이루어져야 하나, 메모리 셀의 구조적인 한계로 인해 넷다이를 증가시키기 어렵다.
최근에, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본 발명의 실시예들은 고집적화된 메모리 셀을 구비한 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체 장치는 하부 구조물; 상기 하부 구조물의 표면에 평행하는 방향을 따라 수평하게 배향된 복수의 반도체층; 상기 반도체들 각각의 일측 끝단에 접속되며, 상기 하부 구조물의 표면에 수직하는 방향을 따라 연장된 복수의 비트 라인; 상기 반도체층들 상에서 상기 반도체층들에 교차하는 방향으로 수평하게 연장된 워드 라인들; 및 상기 비트 라인들과 워드 라인들 사이에 위치하도록 상기 하부 구조물의 표면에 수직하는 방향을 따라 연장된 에어갭들을 포함하는 소자 분리층을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 하부 구조물; 상기 하부 구조물의 표면에 평행하는 방향을 따라 수평하게 이격된 복수의 활성층; 상기 활성층들 상에서 상기 활성층들에 교차하는 방향으로 수평하게 연장된 워드 라인들; 상기 활성층들 각각의 일측 끝단에 접속되며, 상기 하부 구조물의 표면에 수직하는 방향을 따라 연장된 복수의 비트 라인; 상기 활성층들 각각의 타측 끝단에 접속된 복수의 캐패시터; 및 상기 비트 라인들과 워드 라인들 사이에 위치하는 에어갭들을 포함하는 소자 분리층을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치 제조 방법은 하부 구조물 상부에 복수의 희생층들을 포함하는 스택 바디를 형성하는 단계; 상기 스택 바디 내에 복수의 소자 분리층을 형성하는 단계; 상기 스택 바디를 식각하여 상기 소자 분리층들 사이에 수직 오프닝들을 형성하는 단계; 상기 수직 오프닝들 내에 각각 수직 도전 라인을 형성하는 단계; 상기 소자 분리층들 내에 각각 에어갭을 형성하기 위해 상기 소자 분리층들의 일부분들을 식각하는 단계; 및 상기 에어갭들의 상부를 커버링하는 에어갭 캡핑층을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치 제조 방법은 하부 구조물 상부에 비트 라인 패드를 형성하는 단계; 상기 비트 라인 패드 상부에 셀분리층, 제1 희생층, 반도체층 및 제2 희생층의 순서로 교번하여 적층된 스택 바디를 형성하는 단계; 상기 스택 바디 내에 복수의 수직 소자분리층을 형성하는 단계; 상기 스택 바디의 제1 및 제2 희생층의 일부분들을 수평 워드라인들로 치환하는 단계; 상기 비트 라인 패드가 노출되도록 상기 스택 바디를 식각하여 상기 소자 분리층들 사이에 수직 오프닝들을 형성하는 단계; 상기 수직 오프닝들 내에 각각 수직 비트 라인을 형성하는 단계; 상기 소자 분리층들 내에 각각 수직 에어갭을 형성하기 위해 상기 소자 분리층들의 일부분들을 식각하는 단계; 및 상기 수직 에어갭들의 상부를 커버링하는 에어갭 캡핑층을 형성하는 단계를 포함할 수 있다.
본 기술은 워드 라인들과 비트 라인들 사이에 에어갭을 형성하므로, 기생 캐패시턴스를 감소시킬 수 있다.
도 1은 실시예에 따른 반도체 장치의 개략적인 평면도이다.
도 2a는 도 1의 A-A'에 따른 단면도이다.
도 2b는 도 1의 B-B'에 따른 단면도이다.
도 4 내지 도 17은 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
후술하는 실시예는 메모리 셀을 수직하게 적층하여 메모리 셀 밀도(memory cell density)를 높이고 기생 캐패시턴스를 감소시킬 수 있다.
도 1은 실시예에 따른 반도체 장치의 개략적인 평면도이다. 도 2a는 도 1의 A-A'에 따른 단면도이다. 도 2b는 도 1의 B-B'에 따른 단면도이다.
도 1 내지 도 2b를 참조하면, 반도체 장치(100)는 하부 구조물(SUB) 및 메모리 셀 어레이(MCA)를 포함할 수 있다. 메모리 셀 어레이(MCA)는 하부 구조물(SUB) 상부에 위치할 수 있다.
메모리 셀 어레이(MCA)는 복수의 메모리셀(MC)을 포함할 수 있다. 메모리 셀 어레이(MCA)는 비트 라인(BL)을 공유하는 미러형 구조(mirror type structure)일 수 있다. 개별 메모리 셀(MC)은 비트 라인(BL), 트랜지스터(TR) 및 캐패시터(CAP)를 포함할 수 있다. 개별 트랜지스터(TR)는 활성층(ACT) 및 더블 워드 라인(DWL)을 포함할 수 있고, 더블 워드 라인(DWL)은 활성층(ACT)을 사이에 두고 서로 대향하는 제1 및 제2 워드 라인(WL1, WL2)을 포함할 수 있다. 개별 캐패시터(CAP)는 스토리지 노드(SN), 유전층(DE) 및 플레이트 노드(PN)을 포함할 수 있다.
비트 라인(BL)은 제1 방향(D1)을 따라 연장되는 필라 형상을 가질 수 있다. 활성층(ACT)은 제1 방향(D1)과 교차하는 제2 방향(D2)을 따라 길게 연장된 바(bar) 형상을 가질 수 있다. 더블 워드 라인(DWL)은 제1 및 제2 방향(D1, D2)에 교차하는 제3 방향(D3)을 따라 연장되는 라인 형상을 가질 수 있다. 캐패시터들(CAP)의 플레이트 노드들(PN)은 상호 접속될 수 있다.
비트 라인(BL)은 제1 방향(D1)을 따라 수직하게 배향(vertically oriented)될 수 있다. 비트 라인(BL)은 수직 배향 비트 라인 또는 필라형 비트 라인이라고 지칭할 수 있다. 비트 라인(BL)은 도전 물질을 포함할 수 있다. 비트 라인(BL)은 실리콘-베이스 물질(Silicon-base material), 금속-베이스 물질(Metal-base material) 또는 이들의 조합을 포함할 수 있다. 비트 라인(BL)은 실리콘, 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 비트 라인(BL)은 폴리실리콘, 티타늄질화물, 텅스텐 또는 이들의 조합을 포함할 수 있다. 예를 들어, 비트 라인(BL)은 N형 불순물이 도핑된 폴리실리콘 또는 티타늄질화물(TiN)을 포함할 수 있다. 비트 라인(BL)은 티타늄질화물 및 티타늄질화물 상의 텅스텐을 포함하는 TiN/W 스택을 포함할 수 있다.
더블 워드 라인(DWL)은 제3 방향(D3)을 따라 길게 연장될 수 있고, 활성층(ACT)은 제2 방향(D2)을 따라 연장될 수 있다. 활성층(ACT)은 비트 라인(BL)으로부터 제2 방향(D2)을 따라 수평적으로 배열될 수 있다. 더블 워드 라인(DWL)은 한 쌍의 워드 라인, 즉, 제1 워드 라인(WL1)과 제2 워드 라인(WL2)을 포함할 수 있다. 제1 워드 라인(WL1)과 제2 워드 라인(WL2)은 활성층(ACT)을 사이에 두고 제1 방향(D1)을 따라 서로 대향할 수 있다. 활성층(ACT)의 상부 표면 및 하부 표면 상에 게이트 절연층(GD)이 형성될 수 있다.
트랜지스터(TR)는 셀 트랜지스터로서, 더블 워드 라인(DWL)을 가질 수 있다. 더블 워드 라인(DWL)에서, 제1 워드 라인(WL1)과 제2 워드 라인(WL2)은 서로 동일한 전위를 가질 수 있다. 예를 들어, 제1 워드 라인(WL1)과 제2 워드 라인(WL2)이 하나의 쌍을 이룰 수 있고, 제1 워드 라인(WL1)과 제2 워드 라인(WL2)에는 동일한 워드 라인 구동 전압이 인가될 수 있다. 이와 같이, 본 실시예에 따른 메모리 셀(MC)은 하나의 활성층(ACT)에 2개의 제1,2 워드 라인(WL1, WL2)이 인접하는 더블 워드 라인(DWL)을 가질 수 있다.
다른 실시예에서, 제1 워드 라인(WL1)과 제2 워드 라인(WL2)은 서로 다른 전위를 가질 수 있다. 예를 들어, 제1 워드 라인(WL1)에는 워드 라인 구동 전압이 인가될 수 있고, 제2 워드 라인(WL2)에는 접지전압이 인가될 수 있다. 제2 워드 라인(WL2)은 백 워드 라인(Back Word Line) 또는 쉴드 워드 라인(shield word line)이라고 지칭할 수 있다. 다른 실시예에서, 제1 워드 라인(WL1)에 접지전압이 인가될 수 있고, 제2 워드 라인(WL2)에 워드 라인구동전압이 인가될 수 있다.
활성층(ACT)은 반도체 물질 또는 산화물 반도체 물질을 포함할 수 있다. 예를 들면, 활성층(ACT)은 실리콘, 저마늄, 실리콘-저마늄 또는 IGZO(Indium Gallium Zinc Oxide)를 포함할 수 있다. 활성층(ACT)은 폴리실리콘 또는 단결정 실리콘을 포함할 수 있다.
활성층(ACT)은 제1 및 제2 워드 라인(WL1, WL2)보다 얇은 두께를 가질 수 있다. 부연 하면, 제1 방향(D1)에 따른 활성층(ACT)의 수직 두께는 제1 방향(D1)에 따른 제1 및 제2 워드 라인(WL1, WL2) 각각의 수직 두께보다 얇을 수 있다. 이와 같이, 얇은 두께의 활성층(ACT)을 씬-바디 활성층(thin-body active layer)이라고 지칭할 수 있다.
게이트 절연층(GD)은 실리콘산화물(silicon oxide), 실리콘질화물(silicon nitride), 금속산화물, 금속산화질화물, 금속실리케이트, 고유전율 물질(high-k material), 강유전체 물질(ferroelectric material), 반강유전체 물질(anti-ferroelectric material) 또는 이들의 조합을 포함할 수 있다. 게이트 절연층(GD)은 SiO2, Si3N4, HfO2, Al2O3, ZrO2, AlON, HfON, HfSiO, HfSiON 또는 HfZrO을 포함할 수 있다.
더블 워드 라인(DWL)은 금속(metal), 금속 혼합물(metal mixture), 금속 합금(metal alloy) 또는 반도체 물질을 포함할 수 있다. 더블 워드 라인(DWL)은 티타늄질화물, 텅스텐, 폴리실리콘 또는 이들의 조합을 포함할 수 있다. 예를 들어, 더블 워드 라인(DWL)은 티타늄질화물과 텅스텐이 순차적으로 적층된 TiN/W 스택을 포함할 수 있다. 더블 워드 라인(DWL)은 N형 일함수 물질 또는 P형 일함수 물질을 포함할 수 있다. N형 일함수 물질은 4.5eV 이하의 저일함수(Low workfunction)를 가질 수 있고, P 형 일함수 물질은 4.5eV 이상의 고일함수(High workfunction)를 가질 수 있다.
캐패시터(CAP)는 트랜지스터(TR)로부터 제2 방향(D2)을 따라 수평적으로 배치될 수 있다. 캐패시터(CAP)는 제2 방향(D2)을 따라 활성층(ACT)으로부터 수평적으로 연장된 스토리지 노드(SN)를 포함할 수 있다. 캐패시터(CAP)는 스토리지 노드(SN) 상의 유전층(DE) 및 플레이트 노드(PN)를 더 포함할 수 있다. 스토리지 노드(SN), 유전층(DE) 및 플레이트 노드(PN)는 제2 방향(D2)을 따라 수평적으로 배열될 수 있다. 스토리지 노드(SN)는 수평적으로 배향된 실린더 형상(Cylinder-shape)일 수 있다. 유전층(DE)은 스토리지 노드(SN)의 실린더 내벽 및 실린더 외벽을 컨포멀하게 커버링할 수 있다. 플레이트 노드(PN)는 유전층(DE) 상에서 스토리지 노드(SN)의 실린더 내벽(Cylinder inner wall) 및 실린더 외벽(Cylinder outer wall)으로 확장된 형상일 수 있다. 플레이트 노드(PN)는 플레이트 라인(PL)에 접속될 수 있다. 스토리지 노드(SN)는 활성층(ACT)에 전기적으로 접속될 수 있다.
스토리지 노드(SN)는 3차원 구조를 갖되, 3차원 구조의 스토리지 노드(SN)는 제2 방향(D2)을 따라 배향된 수평적 3차원 구조일 수 있다. 3차원 구조의 예로서, 스토리지 노드(SN)는 실린더 형상(Cylinder shape)일 수 있다. 다른 실시예에서, 스토리지 노드(SN)는 필라 형상(Pillar shape) 또는 필린더 형상(Pylinder shape)을 가질 수 있다. 필린더 형상은 필라 형상과 실린더 형상이 머지된(Merged) 구조를 지칭할 수 있다.
스토리지 노드(SN)와 플레이트 노드(PN)는 금속, 귀금속, 금속질화물, 도전성 금속산화물, 도전성 귀금속산화물, 금속탄화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 예를 들어, 스토리지 노드(SN)와 플레이트 노드(PN)는 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 텅스텐(W), 텅스텐질화물(WN), 루테늄(Ru), 루테늄산화물(RuO2), 이리듐(Ir), 이리듐산화물(IrO2), 백금(Pt), 몰리브덴(Mo), 몰리브덴산화물(MoO), 티타늄질화물/텅스텐(TiN/W) 스택, 텅스텐질화물/텅스텐(WN/W) 스택을 포함할 수 있다. 플레이트 노드(PN)는 금속-베이스 물질과 실리콘-베이스 물질의 조합을 포함할 수도 있다. 예를 들어, 플레이트 노드(PN)는 티타늄질화물/실리콘저마늄/텅스텐질화물(TiN/SiGe/WN)의 스택일 수 있다. 티타늄질화물/실리콘저마늄/텅스텐질화물(TiN/SiGe/WN) 스택에서, 실리콘저마늄은 티타늄질화물 상에서 스토리지 노드(SN)의 실린더 내부를 채우는 갭필 물질일 수 있고, 티타늄질화물(TiN)은 캐패시터(CAP)의 플레이트 노드(PN) 역할을 할 수 있으며, 텅스텐질화물은 저저항 물질일 수 있다.
유전층(DE)은 실리콘산화물, 실리콘질화물, 고유전율 물질 또는 이들의 조합을 포함할 수 있다. 고유전율 물질은 실리콘산화물보다 높은 유전율을 가질 수 있다. 실리콘산화물(SiO2)은 약 3.9의 유전율을 가질 수 있고, 유전층(DE)은 4 이상의 유전율을 갖는 고유전율 물질을 포함할 수 있다. 고유전율 물질은 약 20 이상의 유전율을 가질 수 있다. 고유전율 물질은 하프늄산화물(HfO2), 지르코늄산화물(ZrO2), 알루미늄산화물(Al2O3), 란탄산화물(La2O3), 티타늄산화물(TiO2), 탄탈륨산화물(Ta2O5), 니오븀산화물(Nb2O5) 또는 스트론튬티타늄산화물(SrTiO3)을 포함할 수 있다. 다른 실시예에서, 유전층(DE)은 앞서 언급된 고유전율 물질을 두 층 이상 포함하는 복합층으로 이루어질 수도 있다.
유전층(DE)은 지르코늄-베이스 산화물(Zr-base oxide)로 형성될 수 있다. 유전층(DE)은 적어도 지르코늄산화물(ZrO2)을 포함하는 스택 구조일 수 있다. 지르코늄산화물(ZrO2)을 포함하는 스택 구조는 ZA(ZrO2/Al2O3) 스택 또는 ZAZ(ZrO2/Al2O3/ZrO2) 스택을 포함할 수 있다. ZA 스택은 지르코늄산화물(ZrO2) 상에 알루미늄산화물(Al2O3)이 적층된 구조일 수 있다. ZAZ 스택은 지르코늄산화물(ZrO2), 알루미늄산화물(Al2O3) 및 지르코늄산화물(ZrO2)이 순차적으로 적층된 구조일 수 있다. ZA 스택 및 ZAZ 스택은 지르코늄산화물-베이스층(ZrO2-base layer)이라고 지칭될 수 있다. 다른 실시예에서, 유전층(DE)은 하프늄-베이스 산화물(Hf-base oxide)로 형성될 수 있다. 유전층(DE)은 적어도 하프늄산화물(HfO2)을 포함하는 스택 구조일 수 있다. 하프늄산화물(HfO2)을 포함하는 스택 구조는 HA(HfO2/Al2O3) 스택 또는 HAH(HfO2/Al2O3/HfO2) 스택을 포함할 수 있다. HA 스택은 하프늄산화물(HfO2) 상에 알루미늄산화물(Al2O3)이 적층된 구조일 수 있다. HAH 스택은 하프늄산화물(HfO2), 알루미늄산화물(Al2O3) 및 하프늄산화물(HfO2)이 순차적으로 적층된 구조일 수 있다. HA 스택 및 HAH 스택은 하프늄산화물-베이스층(HfO2-base layer)이라고 지칭될 수 있다. ZA 스택, ZAZ 스택, HA 스택 및 HAH 스택에서 알루미늄산화물(Al2O3)은 지르코늄산화물(ZrO2) 및 하프늄산화물(HfO2)보다 밴드갭 에너지(band gap energy, 이하 밴드갭이라고 약칭함)가 클 수 있다. 알루미늄산화물(Al2O3)은 지르코늄산화물(ZrO2) 및 하프늄산화물(HfO2)보다 유전율이 낮을 수 있다. 따라서, 유전층(DE)은 고유전율 물질 및 고유전율 물질보다 밴드갭이 큰 고밴드갭 물질(High band gap material)의 스택을 포함할 수 있다. 유전층(DE)은 알루미늄산화물(Al2O3) 외에 다른 고밴드갭 물질로서 실리콘산화물(SiO2)을 포함할 수도 있다. 유전층(DE)은 고밴드갭 물질을 포함하므로써 누설전류가 억제될 수 있다. 고밴드갭 물질은 고유전율 물질보다 얇을 수 있다. 다른 실시예에서, 유전층(DE)은 고유전율 물질과 고밴드갭 물질이 번갈아 적층된 라미네이트 구조(Laminated structure)를 포함할 수 있다. 예컨대, ZAZA(ZrO2/Al2O3/ZrO2/Al2O3) 스택, ZAZAZ(ZrO2/Al2O3/ZrO2/Al2O3/ZrO2) 스택, HAHA(HfO2/Al2O3/HfO2/Al2O3) 스택 또는 HAHAH(HfO2/Al2O3/HfO2/Al2O3/HfO2) 스택을 포함할 수 있다. 위와 같은 라미네이트 구조에서, 알루미늄산화물(Al2O3)은 지르코늄산화물(ZrO2) 및 하프늄산화물(HfO2)보다 얇을 수 있다.
다른 실시예에서, 유전층(DE)은 지르코늄산화물, 하프늄산화물 및 알루미늄산화물을 포함하는 스택 구조, 라미네이트구조 또는 상호 믹싱 구조를 포함할 수 있다.
다른 실시예에서, 유전층(DE)은 강유전 물질 또는 반강유전 물질을 포함할 수 있다.
다른 실시예에서, 스토리지 노드(SN)와 유전층(DE) 사이에 누설전류 개선을 위한 계면제어층(도시 생략)이 더 형성될 수 있다. 계면제어층은 티타늄산화물(TiO2), 니오븀산화물 또는 니오븀질화물을 포함할 수 있다. 계면제어층은 플레이트 노드(PN)와 유전층(DE) 사이에도 형성될 수 있다.
캐패시터(CAP)는 MIM(Metal-Insulator-Metal) 캐패시터를 포함할 수 있다. 스토리지 노드(SN)와 플레이트 노드(PN)는 금속-베이스 물질(Metal-base material)을 포함할 수 있다.
캐패시터(CAP)는 다른 데이터 저장 물질로 대체될 수도 있다. 예를 들면 데이터 저장 물질은 상변환 물질, MTJ(Magnetic Tunnel Junction) 또는 가변 저항 물질일 수 있다.
메모리 셀(MC)은 제1 내지 제3 방향(D1, D2, D3)으로 배열되어 메모리 셀 어레이(MCA)를 구성할 수 있다. 메모리 셀 어레이(MCA)는 메모리 셀들(MC)의 3차원 어레이를 포함할 수 있다.
하나의 비트 라인(BL)에는 제1 방향(D1)을 따라 서로 이웃하는 활성층들(ACT)이 접촉할 수 있다. 제3 방향(D3)을 따라 서로 이웃하는 활성층들(ACT)은 더블 워드 라인(DWL)을 공유할 수 있다. 캐패시터들(CAP)은 활성층들(ACT) 각각에 접속될 수 있다. 캐패시터들(CAP)은 하나의 플레이트 라인(PL)을 공유할 수 있다. 개별 활성층(ACT)은 더블 워드 라인(DWL)의 제1,2 워드 라인(WL1, WL2)보다 얇을 수 있다.
메모리 셀 어레이(MCA)는 복수의 더블 워드 라인들(DWL)이 제1 방향(D1)을 따라 수직하게 적층될 수 있다. 개별 더블 워드 라인(DWL)은 제1 워드 라인(WL1)과 제2 워드 라인(WL2)의 한 쌍을 포함할 수 있다. 제1 워드 라인(WL1)과 제2 워드 라인(WL2) 사이에는 복수의 활성층들(ACT)이 제3 방향(D2)을 따라 서로 이격되어 수평하게 배열될 수 있다. 활성층(ACT)의 채널이 제1 워드 라인(WL1)과 제2 워드 라인(WL2) 사이에 위치할 수 있다.
제1 방향(D1)을 따라 적층된 메모리 셀들(MC) 사이에 셀분리층(IL)이 형성될 수 있다. 셀분리층(IL)은 실리콘 산화물을 포함할 수 있다.
비트 라인들(BL)은 비트 라인 패드(CBL)에 전기적으로 접속될 수 있다. 최하위 레벨의 메모리 셀(MC)과 비트 라인패드(CBL) 사이에 층간절연층(ILD)이 형성될 수 있다. 층간절연층(ILD)은 절연 물질을 포함할 수 있다.
비트 라인들(BL)과 더블 워드 라인들(DWL) 사이에 소자 분리층(ISO)이 형성될 수 있다. 소자 분리층(ISO)은 에어갭들(AG)을 포함할 수 있고, 에어갭들(AG)의 상부는 에어갭 캡핑층들(AGC)에 의해 커버링될 수 있다. 에어갭들(AG)은 더블 워드 라인들(DWL)에 직접 접촉할 수 있고, 비트 라인들(BL)로부터 이격될 수 있다. 소자 분리층(ISO)은 제2 방향(D2)을 따라 이웃하는 더블 워드라인들(DWL) 사이에 위치할 수 있고, 에어갭들(AG)은 더블 워드 라인들(DWL)에 직접 접촉할 수 있다. 에어갭들(AG)은 제1 방향(D1)을 따라 수직하게 연장될 수 있고, 소자 분리층들(ISO) 내에 위치할 수 있다.
소자 분리층(ISO)은 실리콘산화물, 실리콘카본산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다.
다른 실시예들에서, 하부 구조물(SUB)은 주변 회로들을 포함할 수 있다. 주변 회로들은 복수의 주변 회로 트랜지스터들을 포함할 수 있다. 주변 회로들은 메모리 셀 어레이(MCA) 보다 낮은 레벨에 위치할 수 있다. 이를 COP(Cell over PERI) 구조라고 지칭할 수 있다. 주변 회로들은 메모리 셀 어레이(MCA)를 구동시키기 위한 적어도 하나 이상의 제어 회로를 포함할 수 있다. 주변 회로들의 적어도 하나 이상의 제어 회로는 N-채널 트랜지스터, P-채널 트랜지스터, CMOS 회로 또는 이들의 조합을 포함할 수 있다. 주변 회로부(PERI)의 적어도 하나 이상의 제어회로는, 어드레스 디코더 회로, 리드 회로, 라이트 회로 등을 포함할 수 있다. 주변 회로들의 적어도 하나 이상의 제어 회로는 플라나 채널 트랜지스터(Planar channel transistor), 리세스 채널 트랜지스터(Recess channel transistor), 매립게이트 트랜지스터(Buried gate transistor), 핀 채널 트랜지스터(Fin channel transistor, FinFET) 등을 포함할 수 있다.
예를 들어, 주변 회로들은 서브 워드 라인 드라이버들 및 센스 앰프를 포함할 수 있다. 더블 워드 라인(DWL)은 서브 워드 라인 드라이버에 접속될 수 있다. 비트 라인들(BL)은 센스앰프에 접속될 수 있다.
도 3 내지 도 17은 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 도 3 내지 도 17은 도 1의 A-A' 및 B-B'에 따른 제조 방법을 도시하고 있다.
도 3에 도시된 바와 같이, 하부 구조물(SUB) 상부에 비트 라인 패드(CBL)가 형성될 수 있다. 비트 라인 패드(CBL)는 금속-베이스 물질을 포함할 수 있다. 비트 라인 패드(CBL)는 텅스텐, 티타늄질화물 또는 이들의 조합을 포함할 수 있다. 하부 구조물(SUB)은 반도체 기판을 포함할 수 있다. 비트 라인 패드(CBL)는 하부 구조물(SUB)으로부터 이격될 수 있다. 도시하지 않았으나, 비트 라인 패드(CBL)과 하부 구조물(SUB) 사이에 절연 물질들이 위치할 수 있다.
비트 라인 패드(CBL) 상부에 층간절연층(11)이 형성될 수 있다. 층간절연층(11)은 실리콘산화물, 실리콘카본산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 층간절연층(11)은 실리콘산화물일 수 있다.
층간절연층(11) 상부에 스택 바디(SB)가 형성될 수 있다. 스택 바디(SB)는 복수의 서브 스택이 교번하여 적층될 수 있다. 예를 들어, 셀분리층(12), 제1 희생층(13), 반도체층(14) 및 제2 희생층(15)의 순서로 적층된 서브 스택이 교번하여 적층될 수 있다. 서브 스택은 셀분리층들(12) 사이에 반도체층(14)이 위치할 수 있고, 반도체층(14)과 셀분리층들(12) 사이에 제1 희생층(13) 및 제2 희생층(15)이 위치하는 구조일 수 있다. 셀분리층(12)은 실리콘산화물일 수 있고, 제1 및 제2 희생층(13, 15)은 실리콘질화물일 수 있다. 반도체층(14)은 실리콘층, 단결정실리콘층 또는 폴리실리콘층을 포함할 수 있다. 스택 바디(SB)에서 최상층은 셀분리층(12)일 수 있다.
도 4에 도시된 바와 같이, 스택 바디(SB)의 일부분을 관통하는 제1 오프닝들(16)이 형성될 수 있다. 제1 오프닝들(16)은 층간절연층(11)의 일부분을 리세스시킬 수 있다. 제1 오프닝들(16)은 소자 분리를 위한 트렌치를 포함할 수 있다.
도 5에 도시된 바와 같이, 제1 오프닝들(16)을 통해 반도체층(14)의 일부분들을 리세스시킬 수 있다. 이에 따라, 제1 희생층(13)과 제2 희생층(15) 사이에 수평형 리세스들(14A)이 형성될 수 있다. A-A' 방향에서는 반도체층들(14)이 잔류할 수 있고, B-B' 방향에서는 수평형 리세스들(14A)이 형성될 수 있다.
도 6에 도시된 바와 같이, 수평형 리세스들(14A) 및 제1 오프닝들(16)을 채우는 소자 분리층(17)이 형성될 수 있다. 소자 분리층(17)은 실리콘산화물, 실리콘카본산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 소자 분리층(17)은 수직하게 연장되는 부분과 수평하게 연장되는 부분들을 포함할 수 있다.
도 7에 도시된 바와 같이, 소자 분리층(17)의 일부분을 식각하여 제2 오프닝들(18)을 형성할 수 있다. 제2 오프닝들(18)은 비트 라인 패드(CBL)의 일부분을 노출시키도록 수직하게 연장될 수 있다. 제2 오프닝들(18)은 수직 오프닝들이라고 지칭할 수 있다.
도 8에 도시된 바와 같이, 제2 오프닝들(18)을 통해 제1 및 제2 희생층들(13, 15)을 수평적으로 리세스시킬 수 있다. 이에 따라, 셀분리층들(12)과 반도체층(14) 사이에 게이트 리세스들(13A, 15A)이 형성될 수 있다. 게이트 리세스들(13A, 15A)에 의해 반도체층(14)의 일부분이 노출될 수 있다. B-B' 방향에서는 게이트 리세스들(13A, 15A)을 형성하기 위해, 제1 및 제2 희생층들(13, 15)이 모두 제거될 수 있다.
도 9에 도시된 바와 같이, 노출된 반도체층들(14) 상에 게이트 절연층(19)을 형성할 수 있다. 게이트 절연층(19)은 산화 공정 또는 증착 공정에 의해 형성될 수 있다. 게이트 절연층(19)은 실리콘산화물, 실리콘질화물, 고유전율층 또는 이들의 조합을 포함할 수 있다.
다음으로, 게이트 절연층(19) 상에 게이트 리세스들(13A, 15A)을 채우는 수평 도전 라인들, 즉 제1 워드 라인(20A) 및 제2 워드 라인(20B)을 형성할 수 있다. 제1 및 제2 워드 라인(20A, 20B)은 더블 워드 라인(DWL)을 구성할 수 있다. B-B' 방향에서는 제1 워드 라인(20A)과 제2 워드 라인(20B) 사이에 소자 분리층(17)이 위치할 수 있다. A-A' 방향에서는 제1 워드 라인(20A)과 제2 워드 라인(20B) 사이에 반도체층(14) 및 게이트 절연층(19)이 위치할 수 있다.
도 7 내지 도 9에 따르면, 제1 및 제2 희생층들(13, 15)의 일부분이 제1 및 제2 워드 라인들(20A, 20B)로 치환될 수 있다.
도 10에 도시된 바와 같이, 제2 오프닝들(18)을 채우는 수직 도전 라인, 즉 비트 라인(BL)이 형성될 수 있다. 비트 라인(BL)은 비트 라인 패드(CBL)에 접속될 수 있고, 수직하게 연장될 수 있다. 비트 라인(BL)은 금속-베이스 물질을 포함할 수 있다. 비트 라인(BL)은 텅스텐, 티타늄질화물 또는 이들의 조합을 포함할 수 있다. 비트 라인(BL)을 형성하기 이전에, 더블 워드 라인(DWL)의 일측면 상에 비트라인측 캡핑층(21)이 형성될 수 있다. 비트라인측 캡핑층(21)은 절연 물질을 포함할 수 있다.
도 11에 도시된 바와 같이, 마스크층(22)을 이용하여 소자 분리층(17)의 일부분을 식각하여 제3오프닝들(23)을 형성할 수 있다. B-B' 방향에서, 제3 오프닝들(23)은 제1 및 제2 워드 라인(20A, 20B)의 일측벽들을 노출시킬 수 있다. 제3 오프닝들(23)은 비트 라인(BL)과 제1 및 제2 워드 라인(20A, 20B) 사이에 위치할 수 있고, 층간절연층(11)으로부터 수직하게 연장될 수 있다.
도 12에 도시된 바와 같이, 마스크층(22)을 제거한 후에, 제3 오프닝들(23)의 상부를 커버링하는 에어갭 캡핑층(24)이 형성될 수 있다. 에어갭 캡핑층(24)은 실리콘산화물을 포함할 수 있다. 에어갭 캡핑층(24)은 PECVD(Plasma Enhanced Chemical Vapor Deposition)에 의해 증착될 수 있고, 이에 따라 제3 오프닝들(23)의 상부를 밀폐시킬 수 있다.
에어갭 캡핑층(24)을 형성함에 따라 비트 라인(BL)과 제1,2 워드 라인들(20A, 20B) 사이에 에어갭들(AG)이 정의될 수 있다. 에어갭들(AG)은 수직하게 연장될 수 있다. 에어갭들(AG)은 '수직 에어갭'이라고 지칭할 수 있다. 에어갭들(AG)은 제1 및 제2 워드 라인(20A, 20B)의 일측벽들을 노출시킬 수 있다. 에어갭들(AG)은 비트 라인(BL)과 제1 및 제2 워드 라인(20A, 20B) 사이에 위치할 수 있고, 층간절연층(11)으로부터 수직하게 연장될 수 있다. 에어갭들(AG)과 비트 라인(BL) 사이에 소자 분리층(17)이 위치할 수 있다.
도 13에 도시된 바와 같이, 에어갭 캡핑층(24)을 리세스시킬 수 있다. 이에 따라, 에어갭 캡핑층(24)은 최상위 셀분리층(12)의 표면과 동일 레벨에 위치할 수 있고, 에어갭들(AG)을 노출시키지 않을 수 있다.
에어갭 캡핑층(24) 상부에 최상위 캡핑층(25)이 형성될 수 있다. 최상위 캡핑층(25)은 실리콘 질화물을 포함할 수 있다.
도 14에 도시된 바와 같이, 셀분리층들(12), 제1 희생층들(13), 반도체층들(14) 및 제2 희생층들(15)을 식각하여 제4 오프닝(26)을 형성할 수 있다. 제4 오프닝(26)은 층간절연층(11)에서 식각이 정지할 수 있다.
도 15에 도시된 바와 같이, 제1 희생층들(13), 반도체층들(14) 및 제2 희생층들(15)을 선택적으로 리세스시킬 수 있다. 이에 따라, 셀분리층들(12) 사이에 캐패시터 오프닝(27)이 형성될 수 있다. 제1 및 제2 워드 라인(20A, 20B)의 일측벽에는 각각 캐패시터측 캡핑층들(13, 15)이 잔류할 수 있다. 캐패시터측 캡핑층들(13, 15)은 제1 및 제2 희생층들(13, 15)의 리세스에 의해 형성될 수 있다.
도 16에 도시된 바와 같이, 캐패시터 오프닝(27) 내에 실린더 형상의 스토리지 노드(SN)가 형성될 수 있다.
도 17에 도시된 바와 같이, 셀분리층들(12) 및 최상위 캡핑층(25)을 리세스시킨 이후에, 스토리지 노드(SN) 상에 유전층(DE) 및 플레이트 노드(PN)를 순차적으로 형성할 수 있다. 스토리지 노드(SN), 유전층(DE) 및 플레이트 노드(PN)는 캐패시터(CAP)를 구성할 수 있다.
상술한 바와 같은 도 3 내지 도 17에 따르면, 반도체 장치의 제조 방법은 하부 구조물(SUB) 상부에 복수의 희생층들(13, 15)을 포함하는 스택 바디(SB)를 형성하는 단계, 스택 바디(SB) 내에 복수의 소자 분리층(17)을 형성하는 단계, 스택 바디(SB)를 식각하여 소자 분리층들(17) 사이에 수직 오프닝들(18)을 형성하는 단계, 수직 오프닝들(18) 내에 각각 수직 도전 라인(BL)을 형성하는 단계, 소자 분리층들(17) 내에 각각 에어갭(AG)을 형성하기 위해 소자 분리층들(17)의 일부분들을 식각하는 단계 및 에어갭들(AG)의 상부를 커버링하는 에어갭 캡핑층(24)을 형성하는 단계를 포함할 수 있다.
상술한 바와 같은 도 3 내지 도 17에 따르면, 반도체 장치의 제조 방법은 하부 구조물(SUB) 상부에 비트 라인 패드(CBL)를 형성하는 단계, 비트 라인 패드(CBL) 상부에 셀분리층(12), 제1 희생층(13), 반도체층(14) 및 제2 희생층(15)의 순서로 교번하여 적층된 스택 바디(SB)를 형성하는 단계, 스택 바디(SB) 내에 복수의 수직 소자분리층(17)을 형성하는 단계, 스택 바디(SB)의 제1 및 제2 희생층(13, 15)의 일부분들을 수평 워드라인들(20A, 20B)로 치환하는 단계, 비트 라인 패드(CBL)가 노출되도록 스택 바디(SB)를 식각하여 소자 분리층들(17) 사이에 수직 오프닝들(18)을 형성하는 단계, 수직 오프닝들(18) 내에 각각 수직 비트 라인(BL)을 형성하는 단계, 소자 분리층들(17) 내에 각각 수직 에어갭(AG)을 형성하기 위해 소자 분리층들(17)의 일부분들을 식각하는 단계 및 수직 에어갭들(AG)의 상부를 커버링하는 에어갭 캡핑층(24)을 형성하는 단계를 포함할 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
DWL : 더블 워드 라인 ACT : 활성층
GD : 게이트 절연층 BL : 비트 라인
TR : 트랜지스터 CAP : 캐패시터
SN : 스토리지 노드 DE : 유전층
PN : 플레이트 노드 PL : 플레이트 라인
WL1 : 제1 워드 라인 WL2 : 제2 워드 라인
MCA : 메모리 셀 어레이 MC : 메모리 셀
AG : 에어갭

Claims (20)

  1. 하부 구조물;
    상기 하부 구조물의 표면에 평행하는 방향을 따라 수평하게 배향된 복수의 반도체층;
    상기 반도체들 각각의 일측 끝단에 접속되며, 상기 하부 구조물의 표면에 수직하는 방향을 따라 연장된 복수의 비트 라인;
    상기 반도체층들 상에서 상기 반도체층들에 교차하는 방향으로 수평하게 연장된 워드 라인들; 및
    상기 비트 라인들과 워드 라인들 사이에 위치하도록 상기 하부 구조물의 표면에 수직하는 방향을 따라 연장된 에어갭들을 포함하는 소자 분리층
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 소자 분리층은, 상기 에어갭들의 상부를 캡핑하는 캡핑층을 더 포함하는 반도체 장치.
  3. 제1항에 있어서,
    상기 소자 분리층은 실리콘산화물, 실리콘카본산화물, 실리콘질화물 또는 이들의 조합을 포함하는 반도체 장치.
  4. 하부 구조물;
    상기 하부 구조물의 표면에 평행하는 방향을 따라 수평하게 이격된 복수의 활성층;
    상기 활성층들 상에서 상기 활성층들에 교차하는 방향으로 수평하게 연장된 워드 라인들;
    상기 활성층들 각각의 일측 끝단에 접속되며, 상기 하부 구조물의 표면에 수직하는 방향을 따라 연장된 복수의 비트 라인;
    상기 활성층들 각각의 타측 끝단에 접속된 복수의 캐패시터; 및
    상기 비트 라인들과 워드 라인들 사이에 위치하는 에어갭들을 포함하는 소자 분리층
    를 포함하는 반도체 장치.
  5. 제4항에 있어서,
    상기 소자 분리층은, 상기 에어갭의 상부를 캡핑하는 캡핑층을 더 포함하는 반도체 장치.
  6. 제4항에 있어서,
    상기 소자 분리층은 실리콘산화물, 실리콘카본산화물, 실리콘질화물 또는 이들의 조합을 포함하는 반도체 장치.
  7. 제4항에 있어서,
    상기 에어갭들은 상기 워드 라인들의 측벽에 직접 접촉하는 반도체 장치.
  8. 제4항에 있어서,
    상기 에어갭들은 상기 하부 구조물로부터 수직하게 연장되는 반도체 장치.
  9. 제4항에 있어서,
    상기 워드 라인들 각각은 더블 워드라인을 포함하는 반도체 장치.
  10. 제4항에 있어서,
    상기 활성층들 각각은 실리콘층, 단결정실리콘층, 폴리실리콘층 또는 산화물 반도체 물질을 포함하는 반도체 장치.
  11. 하부 구조물 상부에 복수의 희생층들을 포함하는 스택 바디를 형성하는 단계;
    상기 스택 바디 내에 복수의 소자 분리층을 형성하는 단계;
    상기 스택 바디를 식각하여 상기 소자 분리층들 사이에 수직 오프닝들을 형성하는 단계;
    상기 수직 오프닝들 내에 각각 수직 도전 라인을 형성하는 단계;
    상기 소자 분리층들 내에 각각 에어갭을 형성하기 위해 상기 소자 분리층들의 일부분들을 식각하는 단계; 및
    상기 에어갭들의 상부를 커버링하는 에어갭 캡핑층을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  12. 제11항에 있어서,
    상기 수직 도전 라인들을 형성하는 단계 이전에,
    상기 스택 바디의 희생층들을 수평 도전 라인들로 치환하는 단계를 더 포함하는 반도체 장치 제조 방법.
  13. 제12항에 있어서,
    상기 에어갭들은 상기 수평 도전 라인들과 상기 수직 도전라인들 사이에 위치하도록 상기 소자 분리층들 내에서 수직하게 연장되며, 상기 수직 에어갭들은 상기 수평 도전 라인들의 일측면을 노출시키는
    반도체 장치 제조 방법.
  14. 제12항에 있어서,
    상기 스택 바디는,
    셀분리층, 제1 희생층, 반도체층 및 제2 희생층의 순서로 교번하여 적층되며, 상기 제1 희생층 및 제2 희생층이 상기 수평 도전 라인들로 치환되는 반도체 장치 제조 방법.
  15. 제14항에 있어서,
    상기 제1 희생층 및 제2 희생층은 실리콘 질화물을 포함하는 반도체 장치 제조 방법.
  16. 제11항에 있어서,
    상기 에어갭 캡핑층은 실리콘산화물을 포함하는 반도체 장치 제조 방법.
  17. 하부 구조물 상부에 비트 라인 패드를 형성하는 단계;
    상기 비트 라인 패드 상부에 셀분리층, 제1 희생층, 반도체층 및 제2 희생층의 순서로 교번하여 적층된 스택 바디를 형성하는 단계;
    상기 스택 바디 내에 복수의 수직 소자분리층을 형성하는 단계;
    상기 스택 바디의 제1 및 제2 희생층의 일부분들을 수평 워드라인들로 치환하는 단계;
    상기 비트 라인 패드가 노출되도록 상기 스택 바디를 식각하여 상기 소자 분리층들 사이에 수직 오프닝들을 형성하는 단계;
    상기 수직 오프닝들 내에 각각 수직 비트 라인을 형성하는 단계;
    상기 소자 분리층들 내에 각각 수직 에어갭을 형성하기 위해 상기 소자 분리층들의 일부분들을 식각하는 단계; 및
    상기 수직 에어갭들의 상부를 커버링하는 에어갭 캡핑층을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  18. 제17항에 있어서,
    상기 수직 에어갭들은 상기 수평 워드 라인들과 상기 수직 비트 라인들 사이에 위치하도록 상기 수직 소자 분리층들 내에서 수직하게 연장되며,
    상기 수직 에어갭들은 상기 수평 워드라인들의 일측면을 노출시키는 반도체 장치 제조 방법
  19. 제17항에 있어서,
    상기 제1 희생층 및 제2 희생층은 실리콘 질화물을 포함하고,
    상기 셀분리층들은 실리콘 산화물을 포함하는 반도체 장치 제조 방법.
  20. 제17항에 있어서,
    상기 에어갭 캡핑층은 실리콘산화물을 포함하는 반도체 장치 제조 방법.
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