KR20230103389A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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Abstract

본 기술에 따른 반도체 장치 제조 방법은 하부 구조물 상부에 복수의 반도체층과 복수의 희생 반도체층을 번갈아 적층하여 스택 바디를 형성하는 단계; 상기 스택 바디의 제1 부분을 식각하여 계단형 콘택부를 형성하는 단계; 상기 스택 바디의 제2 부분을 식각하여 오프닝을 형성하는 단계; 상기 오프닝을 통해 상기 희생 반도체층들을 희생층들로 치환하는 단계; 및 상기 희생층들을 게이트절연층 및 워드 라인들로 치환하는 단계를 포함할 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 3차원 구조의 반도체 장치 및 그 제조 방법에 관한 것이다.
메모리 장치의 넷다이(Net die)를 증가시키기 위해서 메모리 셀의 크기를 지속적으로 감소시키고 있다. 메모리 셀의 크기가 미세화됨에 따라 기생 캐패시턴스(Cb) 감소 및 캐패시턴스 증가가 이루어져야 하나, 메모리 셀의 구조적인 한계로 인해 넷다이를 증가시키기 어렵다.
최근에, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본 발명의 실시예들은 고집적화된 메모리 셀을 구비한 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체 장치 제조 방법은 하부 구조물 상부에 복수의 반도체층과 복수의 희생 반도체층을 번갈아 적층하여 스택 바디를 형성하는 단계; 상기 스택 바디를 식각하여 오프닝을 형성하는 단계; 상기 오프닝을 통해 상기 반도체층들 및 희생 반도체층들을 식각하여 복수의 활성층 및 복수의 수평형 리세스를 형성하는 단계; 상기 수평형 리세스들을 부분적으로 채우되, 상기 활성층들에 접촉하는 희생 절연층들을 형성하는 단계; 및 상기 희생 절연층들을 워드 라인들로 치환하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치 제조 방법은 하부 구조물 상부에 시드 실리콘층을 형성하는 단계; 상기 시드 실리콘층 상에 제1 단결정 실리콘 저마늄층, 제1 단결정 실리콘층, 제2 단결정 실리콘 저마늄층 및 제2 단결정 실리콘층의 순서로 적층된 서브 스택을 반복하여 형성하는 단계; 상기 서브 스택들 및 시드 실리콘층을 식각하여 오프닝을 형성하는 단계; 상기 오프닝을 통해 상기 제1 및 제2 단결정 실리콘 저마늄층들을 제거하여 초기 수평형 리세스들을 형성하는 단계; 상기 초기 수평형 리세스보다 넓어진 수평형 리세스들 및 상기 수평형 리세스들 사이의 씬-바디 활성층들을 형성하기 위해, 상기 제1 단결정 실리콘층들을 제거하면서 상기 제2 단결정 실리콘들을 씨닝(thinning)하는 단계; 상기 수평형 리세스들을 부분적으로 채우되, 상기 씬-바디 활성층들에 접촉하는 희생 절연층들을 형성하는 단계; 및 상기 희생 절연층들을 워드 라인들로 치환하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 하부 구조물; 상기 하부 구조물 상부에서 수직하게 적층되며, 상기 하부 구조물에 평행하는 셀 분리 절연층들; 상기 셀 분리 절연층들 사이에 위치하되 상기 하부 구조물에 평행하도록 수평 배향된 단결정 실리콘 활성층들; 상기 셀 분리 절연층들 사이에서 상기 단결정 실리콘 활성층들 각각을 가로지르도록 수평 배향된 워드 라인들; 상기 단결정 실리콘 활성층들의 일측에 공통으로 접속되며 상기 하부 구조물에 수직한 방향을 따라 연장된 비트 라인; 및 상기 단결정 실리콘 활성층들의 타측에 접속되는 캐패시터들을 포함할 수 있다.
본 기술은 단결정 실리콘을 이용하여 씬-바디 활성층을 형성하므로 반도체 장치의 신뢰성을 개선시킬 수 있다.
본 기술은 금속 콘택 식각의 마진을 개선할 수 있고, 또한, 금속 콘택의 펀치를 방지할 수 있다.
도 1은 실시예들에 따른 반도체 장치의 메모리 셀의 개략적인 사시도를 나타낸다.
도 2는 도 1의 메모리 셀의 단면도를 나타낸다.
도 3은 일 실시예에 따른 반도체 장치의 개략적인 사시도이다.
도 4는 다른 실시예에 따른 반도체 장치의 메모리 셀 어레이의 개략적인 단면도이다.
도 5는 다른 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 평면도이다.
도 6a 및 도 6b은 다른 실시예들에 따른 반도체 장치의 개략적인 사시도이다.
도 7 내지 도 21은 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
후술하는 실시예는 메모리 셀을 수직하게 적층하여 메모리 셀 밀도(memory cell density)를 높이고 기생 캐패시턴스를 감소시킬 수 있다.
도 1은 실시예들에 따른 반도체 장치의 메모리 셀의 개략적인 사시도를 나타낸다. 도 2는 도 1의 메모리 셀의 단면도를 나타낸다.
도 1 및 도 2를 참조하면, 실시예들에 따른 3차원 반도체 장치의 메모리 셀(MC)은 비트 라인(BL), 트랜지스터(TR) 및 캐패시터(CAP)를 포함할 수 있다. 트랜지스터(TR)는 활성층(ACT) 및 더블 워드 라인(DWL)을 포함할 수 있고, 더블 워드 라인(DWL)은 활성층(ACT)을 사이에 두고 서로 대향하는 제1 및 제2 워드 라인(WL1, WL2)을 포함할 수 있다. 캐패시터(CAP)는 스토리지노드(SN), 유전층(DE) 및 플레이트노드(PN)을 포함할 수 있다.
비트 라인(BL)은 제1 방향(D1)을 따라 연장되는 필라 형상을 가질 수 있다. 활성층(ACT)은 제1 방향(D1)과 교차하는 제2 방향(D2)을 따라 길게 연장된 바(bar) 형상을 가질 수 있다. 더블 워드 라인(DWL)은 제1 및 제2 방향(D1, D2)에 교차하는 제3 방향(D3)을 따라 연장되는 라인 형상을 가질 수 있다. 캐패시터(CAP)의 플레이트 노드(PN)는 플레이트라인(PL)에 접속될 수 있다.
비트 라인(BL)은 제1 방향(D1)을 따라 수직하게 배향(vertically oriented)될 수 있다. 비트 라인(BL)은 수직배향 비트 라인 또는 필라형 비트 라인이라고 지칭할 수 있다. 비트 라인(BL)은 도전 물질을 포함할 수 있다. 비트 라인(BL)은 실리콘-베이스 물질(Silicon-base material), 금속-베이스 물질(Metal-base material) 또는 이들의 조합을 포함할 수 있다. 비트 라인(BL)은 실리콘, 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 비트 라인(BL)은 폴리실리콘, 티타늄질화물, 텅스텐 또는 이들의 조합을 포함할 수 있다. 예를 들어, 비트 라인(BL)은 N형 불순물이 도핑된 폴리실리콘 또는 티타늄질화물(TiN)을 포함할 수 있다. 비트 라인(BL)은 티타늄질화물 및 티타늄질화물 상의 텅스텐을 포함하는 TiN/W 스택을 포함할 수 있다.
더블 워드 라인(DWL)은 제3 방향(D3)을 따라 길게 연장될 수 있고, 활성층(ACT)은 제2 방향(D2)을 따라 연장될 수 있다. 활성층(ACT)은 비트 라인(BL)으로부터 제2 방향(D2)을 따라 수평적으로 배열될 수 있다. 더블 워드 라인(DWL)은 한 쌍의 워드 라인, 즉, 제1 워드 라인(WL1)과 제2 워드 라인(WL2)을 포함할 수 있다. 제1 워드 라인(WL1)과 제2 워드 라인(WL2)은 활성층(ACT)을 사이에 두고 제1 방향(D1)을 서로 대향할 수 있다. 활성층(ACT)의 상부 표면 및 하부 표면 상에 게이트절연층(GD)이 형성될 수 있다.
활성층(ACT)은 반도체 물질 또는 산화물 반도체 물질을 포함할 수 있다. 예를 들면, 활성층(ACT)은 단결정 실리콘, 저마늄, 실리콘-저마늄 또는 IGZO(Indium Gallium Zinc Oxide)를 포함할 수 있다. 활성층(ACT)은 폴리실리콘 또는 단결정 실리콘을 포함할 수 있다. 활성층(ACT)은 채널(CH), 채널(CH)과 비트 라인(BL) 사이의 제1 소스/드레인 영역(SR), 및 채널(CH)과 캐패시터(CAP) 사이의 제2 소스/드레인영역(DR)을 포함할 수 있다. 채널(CH)은 제1 소스/드레인 영역(SR)과 제2 소스/드레인 영역(DR) 사이에 정의될 수 있다. 본 실시예에서, 활성층(ACT)은 단결정 실리콘일 수 있다.
제1 소스/드레인 영역(SR)과 제2 소스/드레인 영역(DR)에는 서로 동일한 도전형의 불순물이 도핑될 수 있다. 제1 소스/드레인 영역(SR)과 제2 소스/드레인 영역(DR)에는 N형 불순물이 도핑되거나, P형 불순물이 도핑될 수 있다. 제1 소스/드레인 영역(SR) 및 제2 소스/드레인 영역(DR)은 아세닉(Arsenic, As), 포스포러스(Phosphorus, P), 보론(Boron, B), 인듐(Indium, In) 및 이들의 조합으로부터 선택된 적어도 어느 하나의 불순물을 포함할 수 있다. 제1 소스/드레인 영역(SR)의 제1 측면(first side)은 비트 라인(BL)에 접촉하고, 제1 소스/드레인 영역(SR)의 제2 측면(second side)은 채널(CH)에 접촉할 수 있다. 제2 소스/드레인 영역(DR)의 제1 측면(first side)은 스토리지 노드(SN)에 접촉하고, 제2 소스/드레인 영역(DR)의 제2 측면(second side)은 채널(CH)에 접촉할 수 있다. 제1 소스/드레인 영역(SR)의 제2 측면과 제2 소스/드레인 영역(DR)의 제2 측면은 각각 제1,2 워드 라인(WL1, WL2)의 측면들과 부분적으로 오버랩될 수 있다. 제2 방향(D2)에 따른 채널(CH)의 수평 길이는 제2 방향(D2)에 따른 제1 및 제2 소스/드레인 영역(SR, DR)의 수평 길이보다 작을 수 있다. 다른 실시예에서, 제2 방향(D2)에 따른 채널(CH)의 수평 길이는 제2 방향(D2)에 따른 제1 및 제2 소스/드레인 영역(SR, DR)의 수평 길이보다 클 수 있다.
트랜지스터(TR)는 셀트랜지스터로서, 더블 워드 라인(DWL)을 가질 수 있다. 더블 워드 라인(DWL)에서, 제1 워드 라인(WL1)과 제2 워드 라인(WL2)은 서로 동일한 전위를 가질 수 있다. 예를 들어, 제1 워드 라인(WL1)과 제2 워드 라인(WL2)이 하나의 쌍을 이룰 수 있고, 제1 워드 라인(WL1)과 제2 워드 라인(WL2)에는 동일한 워드 라인 구동 전압이 인가될 수 있다. 이와 같이, 본 실시예에 따른 메모리 셀(MC)은 하나의 채널(CH)에 2개의 제1,2 워드 라인(WL1, WL2)이 인접하는 더블 워드 라인(DWL)을 가질 수 있다.
다른 실시예에서, 제1 워드 라인(WL1)과 제2 워드 라인(WL2)은 서로 다른 전위를 가질 수 있다. 예를 들어, 제1 워드 라인(WL1)에는 워드 라인 구동 전압이 인가될 수 있고, 제2 워드 라인(WL2)에는 접지전압이 인가될 수 있다. 제2 워드 라인(WL2)은 백 워드 라인(Back Word Line) 또는 쉴드 워드 라인(shield word line)이라고 지칭할 수 있다. 다른 실시예에서, 제1 워드 라인(WL1)에 접지전압이 인가될 수 있고, 제2 워드 라인(WL2)에 워드 라인구동전압이 인가될 수 있다.
활성층(ACT)은 제1 및 제2 워드 라인(WL1, WL2)보다 얇은 두께를 가질 수 있다. 부연하면, 제1 방향(D1)에 따른 활성층(ACT)의 수직 두께는 제1 방향(D1)에 따른 제1 및 제2 워드 라인(WL1, WL2) 각각의 수직 두께보다 얇을 수 있다. 이와 같이, 얇은 두께의 활성층(ACT)을 씬-바디 활성층(thin-body active layer)이라고 지칭할 수 있다. 얇은 활성층(ACT)은 씬-바디의 채널(CH)을 포함할 수 있고, 씬-바디의 채널(CH)의 두께는 10nm 이하일 수 있다. 다른 실시예에서, 채널(CH)은 제1 및 제2 워드 라인(WL1, WL2)과 동일한 수직 두께를 가질 수 있다.
게이트 절연층(GD)은 실리콘 산화물(silicon oxide), 실리콘 질화물(silicon nitride), 금속산화물, 금속산화질화물, 금속실리케이트, 고유전율 물질(high-k material), 강유전체 물질(ferroelectric material), 반강유전체 물질(anti-ferroelectric material) 또는 이들의 조합을 포함할 수 있다. 게이트 절연층(GD)은 SiO2, Si3N4, HfO2, Al2O3, ZrO2, AlON, HfON, HfSiO, HfSiON 또는 HfZrO을 포함할 수 있다.
더블 워드 라인(DWL)은 금속(metal), 금속 혼합물(metal mixture), 금속 합금(metal alloy) 또는 반도체 물질을 포함할 수 있다. 더블 워드 라인(DWL)은 티타늄질화물, 텅스텐, 폴리실리콘 또는 이들의 조합을 포함할 수 있다. 예를 들어, 더블 워드 라인(DWL)은 티타늄질화물과 텅스텐이 순차적으로 적층된 TiN/W 스택을 포함할 수 있다. 더블 워드 라인(DWL)은 N형 일함수 물질 또는 P형 일함수 물질을 포함할 수 있다. N형 일함수 물질은 4.5eV 이하의 저일함수(Low workfunction)를 가질 수 있고, P 형 일함수 물질은 4.5eV 이상의 고일함수(High workfunction)를 가질 수 있다.
캐패시터(CAP)는 트랜지스터(TR)로부터 제2 방향(D2)을 따라 수평적으로 배치될 수 있다. 캐패시터(CAP)는 제2 방향(D2)을 따라 활성층(ACT)으로부터 수평적으로 연장된 스토리지 노드(SN)를 포함할 수 있다. 캐패시터(CAP)는 스토리지 노드(SN) 상의 유전층(DE) 및 플레이트 노드(PN)를 더 포함할 수 있다. 스토리지 노드(SN), 유전층(DE) 및 플레이트 노드(PN)는 제2 방향(D2)을 따라 수평적으로 배열될 수 있다. 스토리지 노드(SN)는 수평적으로 배향된 실린더 형상(Cylinder-shape)일 수 있다. 유전층(DE)은 스토리지 노드(SN)의 실린더 내벽 및 실린더 외벽을 컨포멀하게 커버링할 수 있다. 플레이트 노드(PN)는 유전층(DE) 상에서 스토리지 노드(SN)의 실린더 내벽(Cylinder inner wall) 및 실린더 외벽(Cylinder outer wall)으로 확장된 형상일 수 있다. 플레이트 노드(PN)는 플레이트라인(PL)에 접속될 수 있다. 스토리지 노드(SN)는 제2 소스/드레인 영역(DR)에 전기적으로 접속될 수 있다.
스토리지 노드(SN)는 3차원 구조를 갖되, 3차원 구조의 스토리지 노드(SN)는 제2 방향(D2)을 따라 배향된 수평적 3차원 구조일 수 있다. 3차원 구조의 예로서, 스토리지 노드(SN)는 실린더 형상(Cylinder shape)일 수 있다. 다른 실시예에서, 스토리지 노드(SN)는 필라 형상(Pillar shape) 또는 필린더 형상(Pylinder shape)을 가질 수 있다. 필린더 형상은 필라 형상과 실린더 형상이 머지된(Merged) 구조를 지칭할 수 있다.
플레이트 노드(PN)는 내부 노드(N1)와 외부 노드들(N2, N3, N4)을 포함할 수 있다. 내부 노드(N1)와 외부 노드들(N2, N3, N4)은 상호 접속될 수 있다. 내부 노드(N1)는 스토리지 노드(SN)의 실린더 내부에 위치할 수 있다. 외부 노드들(N2, N3)은 유전층(DE)을 사이에 두고 스토리지 노드(SN)의 실린더 외부에 위치할 수 있다. 외부 노드(N4)는 내부 노드(N1)와 외부 노드들(N2, N3)을 상호 접속시킬 수 있다. 외부 노드들(N2, N3)은 스토리지 노드(SN)의 실린더 외벽을 에워싸도록 위치할 수 있다. 외부 노드(N4)는 플레이트라인(PL)의 역할을 할 수 있다.
스토리지 노드(SN)와 플레이트 노드(PN)는 금속, 귀금속, 금속질화물, 도전성 금속산화물, 도전성 귀금속산화물, 금속탄화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 예를 들어, 스토리지 노드(SN)와 플레이트 노드(PN)는 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 텅스텐(W), 텅스텐질화물(WN), 루테늄(Ru), 루테늄산화물(RuO2), 이리듐(Ir), 이리듐산화물(IrO2), 백금(Pt), 몰리브덴(Mo), 몰리브덴산화물(MoO), 티타늄질화물/텅스텐(TiN/W) 스택, 텅스텐질화물/텅스텐(WN/W) 스택을 포함할 수 있다. 플레이트 노드(PN)는 금속-베이스 물질과 실리콘-베이스 물질의 조합을 포함할 수도 있다. 예를 들어, 플레이트 노드(PN)는 티타늄질화물/실리콘저마늄/텅스텐질화물(TiN/SiGe/WN)의 스택일 수 있다. 티타늄질화물/실리콘저마늄/텅스텐질화물(TiN/SiGe/WN) 스택에서, 실리콘저마늄은 티타늄질화물 상에서 스토리지 노드(SN)의 실린더 내부를 채우는 갭필 물질일 수 있고, 티타늄질화물(TiN)은 캐패시터(CAP)의 플레이트 노드(PN) 역할을 할 수 있으며, 텅스텐질화물은 저저항 물질일 수 있다.
유전층(DE)은 실리콘 산화물, 실리콘 질화물, 고유전율 물질 또는 이들의 조합을 포함할 수 있다. 고유전율 물질은 실리콘 산화물보다 높은 유전율을 가질 수 있다. 실리콘 산화물(SiO2)은 약 3.9의 유전율을 가질 수 있고, 유전층(DE)은 4 이상의 유전율을 갖는 고유전율 물질을 포함할 수 있다. 고유전율 물질은 약 20 이상의 유전율을 가질 수 있다. 고유전율 물질은 하프늄산화물(HfO2), 지르코늄산화물(ZrO2), 알루미늄산화물(Al2O3), 란탄산화물(La2O3), 티타늄산화물(TiO2), 탄탈륨산화물(Ta2O5), 니오븀산화물(Nb2O5) 또는 스트론튬티타늄산화물(SrTiO3)을 포함할 수 있다. 다른 실시예에서, 유전층(DE)은 앞서 언급된 고유전율 물질을 두 층 이상 포함하는 복합층으로 이루어질 수도 있다.
유전층(DE)은 지르코늄-베이스 산화물(Zr-base oxide)로 형성될 수 있다. 유전층(DE)은 적어도 지르코늄산화물(ZrO2)을 포함하는 스택 구조일 수 있다. 지르코늄산화물(ZrO2)을 포함하는 스택 구조는 ZA(ZrO2/Al2O3) 스택 또는 ZAZ(ZrO2/Al2O3/ZrO2) 스택을 포함할 수 있다. ZA 스택은 지르코늄산화물(ZrO2) 상에 알루미늄산화물(Al2O3)이 적층된 구조일 수 있다. ZAZ 스택은 지르코늄산화물(ZrO2), 알루미늄산화물(Al2O3) 및 지르코늄산화물(ZrO2)이 순차적으로 적층된 구조일 수 있다. ZA 스택 및 ZAZ 스택은 지르코늄산화물-베이스층(ZrO2-base layer)이라고 지칭될 수 있다. 다른 실시예에서, 유전층(DE)은 하프늄-베이스 산화물(Hf-base oxide)로 형성될 수 있다. 유전층(DE)은 적어도 하프늄산화물(HfO2)을 포함하는 스택 구조일 수 있다. 하프늄산화물(HfO2)을 포함하는 스택 구조는 HA(HfO2/Al2O3) 스택 또는 HAH(HfO2/Al2O3/HfO2) 스택을 포함할 수 있다. HA 스택은 하프늄산화물(HfO2) 상에 알루미늄산화물(Al2O3)이 적층된 구조일 수 있다. HAH 스택은 하프늄산화물(HfO2), 알루미늄산화물(Al2O3) 및 하프늄산화물(HfO2)이 순차적으로 적층된 구조일 수 있다. HA 스택 및 HAH 스택은 하프늄산화물-베이스층(HfO2-base layer)이라고 지칭될 수 있다. ZA 스택, ZAZ 스택, HA 스택 및 HAH 스택에서 알루미늄산화물(Al2O3)은 지르코늄산화물(ZrO2) 및 하프늄산화물(HfO2)보다 밴드갭 에너지(band gap energy, 이하 밴드갭이라고 약칭함)가 클 수 있다. 알루미늄산화물(Al2O3)은 지르코늄산화물(ZrO2) 및 하프늄산화물(HfO2)보다 유전율이 낮을 수 있다. 따라서, 유전층(DE)은 고유전율 물질 및 고유전율 물질보다 밴드갭이 큰 고밴드갭 물질(High band gap material)의 스택을 포함할 수 있다. 유전층(DE)은 알루미늄산화물(Al2O3) 외에 다른 고밴드갭 물질로서 실리콘 산화물(SiO2)을 포함할 수도 있다. 유전층(DE)은 고밴드갭 물질을 포함하므로써 누설전류가 억제될 수 있다. 고밴드갭 물질은 고유전율 물질보다 얇을 수 있다. 다른 실시예에서, 유전층(DE)은 고유전율 물질과 고밴드갭 물질이 번갈아 적층된 라미네이트 구조(Laminated structure)를 포함할 수 있다. 예컨대, ZAZA(ZrO2/Al2O3/ZrO2/Al2O3) 스택, ZAZAZ(ZrO2/Al2O3/ZrO2/Al2O3/ZrO2) 스택, HAHA(HfO2/Al2O3/HfO2/Al2O3) 스택 또는 HAHAH(HfO2/Al2O3/HfO2/Al2O3/HfO2) 스택을 포함할 수 있다. 위와 같은 라미네이트 구조에서, 알루미늄산화물(Al2O3)은 지르코늄산화물(ZrO2) 및 하프늄산화물(HfO2)보다 얇을 수 있다.
다른 실시예에서, 유전층(DE)은 지르코늄산화물, 하프늄산화물 및 알루미늄산화물을 포함하는 스택 구조, 라미네이트구조 또는 상호 믹싱 구조를 포함할 수 있다.
다른 실시예에서, 유전층(DE)은 강유전 물질 또는 반강유전 물질을 포함할 수 있다.
다른 실시예에서, 스토리지 노드(SN)와 유전층(DE) 사이에 누설전류 개선을 위한 계면제어층(도시 생략)이 더 형성될 수 있다. 계면제어층은 티타늄산화물(TiO2), 니오븀산화물 또는 니오븀질화물을 포함할 수 있다. 계면제어층은 플레이트 노드(PN)와 유전층(DE) 사이에도 형성될 수 있다.
캐패시터(CAP)는 MIM(Metal-Insulator-Metal) 캐패시터를 포함할 수 있다. 스토리지 노드(SN)와 플레이트 노드(PN)는 금속-베이스 물질(Metal-base material)을 포함할 수 있다.
캐패시터(CAP)는 다른 데이터 저장 물질로 대체될 수도 있다. 예를 들면 데이터 저장 물질은 상변환 물질, MTJ(Magnetic Tunnel Junction) 또는 가변 저항 물질일 수 있다.
도 3은 일 실시예에 따른 반도체 장치의 개략적인 사시도이다. 도 4는 도 3의 수직형 메모리 셀어레이(MCA_C)의 단면도이다.
도 3 및 도 4를 참조하면, 반도체 장치(100)는 하부 구조물(LS) 및 메모리 셀 어레이(MCA)를 포함할 수 있다. 도 1의 메모리 셀(MC)은 제1 내지 제3 방향(D1, D2, D3)을 따라 복수개가 배열되어 도 3의 메모리 셀 어레이(MCA)를 구성할 수 있다. 메모리 셀 어레이(MCA)는 메모리 셀들(MC)의 3차원 어레이를 포함할 수 있고, 3차원 메모리 셀 어레이는 수직형 메모리 셀 어레이(MCA_C) 및 수평형 메모리 어레이(MCA_R)를 포함할 수 있다. 수직형 메모리 셀 어레이(MCA_C)는 제1 방향(D1)을 따라 수직하게 배열된 메모리 셀들(MC)의 어레이를 지칭할 수 있다. 수평형 메모리 셀 어레이(MCA_R)는 제3 방향(D3)을 따라 수평하게 배열된 메모리 셀들(MC)의 어레이를 지칭할 수 있다. 수직형 메모리 셀 어레이(MCA_C)는 메모리 셀들(MC)의 컬럼 어레이(Column array)라고 지칭할 수 있고, 수평형 메모리 셀 어레이(MCA_R)는 메모리 셀들(MC)의 로우 어레이(Row array)라고 지칭할 수 있다. 비트 라인(BL)이 수직형 메모리 셀 어레이(MCA_C)에 접속되도록 수직하게 배향될 수 있고, 더블 워드 라인(DWL)이 수평형 메모리 셀 어레이(MCA_R)에 접속되도록 수평하게 배향될 수 있다. 수직형 메모리 셀 어레이(MCA_C)에 접속되는 비트 라인(BL)은 공통 비트 라인(Common BL)이라고 지칭할 수 있고, 제3 방향(D3)을 따라 이웃하는 수직형 메모리 셀어레이들(MCA_C)은 서로 다른 공통 비트 라인에 접속될 수 있다. 수평형 메모리 셀 어레이(MCA_R)에 접속되는 더블 워드 라인(DWL)은 공통 더블 워드 라인(Common DWL)이라고 지칭할 수 있고, 제1 방향(D1)을 따라 이웃하는 수평형 메모리 셀어레이들(MCA_R)은 서로 다른 공통 더블 워드 라인에 접속될 수 있다.
메모리 셀 어레이(MCA)는 복수의 메모리 셀(MC)을 포함할 수 있고, 개별 메모리 셀(MC)은 수직 배향 비트 라인(BL), 수평 배향 활성층(ACT), 더블 워드 라인(DWL) 및 수평 배향 캐패시터(CAP)를 포함할 수 있다. 예를 들어, 도 3은 4개의 메모리 셀(MC)로 이루어진 3차원 DRAM 메모리 셀 어레이를 예시하고 있다.
하나의 비트 라인(BL)에는 제1 방향(D1)을 따라 서로 이웃하는 활성층들(ACT)이 접촉할 수 있다. 제3 방향(D3)을 따라 서로 이웃하는 활성층들(ACT)은 더블 워드 라인(DWL)을 공유할 수 있다. 캐패시터들(CAP)은 활성층들(ACT) 각각에 접속될 수 있다. 캐패시터들(CAP)은 하나의 플레이트라인(PL)을 공유할 수 있다. 개별 활성층(ACT)은 더블 워드 라인(DWL)의 제1,2 워드 라인(WL1, WL2)보다 얇을 수 있다.
메모리 셀 어레이(MCA)는 복수의 더블 워드 라인들(DWL)이 제1 방향(D1)을 따라 수직하게 적층될 수 있다. 개별 더블 워드 라인(DWL)은 제1 워드 라인(WL1)과 제2 워드 라인(WL2)의 한 쌍을 포함할 수 있다. 제1 워드 라인(WL1)과 제2 워드 라인(WL2) 사이에는 복수의 활성층들(ACT)이 제3 방향(D2)을 따라 서로 이격되어 수평하게 배열될 수 있다. 활성층(ACT)의 채널(CH)이 제1 워드 라인(WL1)과 제2 워드 라인(WL2) 사이에 위치할 수 있다.
더블 워드 라인(DWL)은 돌출부들(PWL)을 포함하는 노치형 구조일 수 있다. 다른 실시예에서, 돌출부들(PWL)이 없는 리니어 형상일 수 있다. 즉, 더블 워드 라인(DWL)은 도 1의 더블 워드 라인(DWL)과 동일한 모양을 가질 수 있다.
도 5는 다른 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 평면도이다. 도 5의 반도체 장치(100M)는 도 1 내지 도 4의 반도체 장치와 유사할 수 있다. 이하, 중복되는 구성요소들에 대한 자세한 설명은 생략하기로 한다.
도 5를 참조하면, 반도체 장치(100M)은 메모리 셀 어레이(MCA)를 포함할 수 있고, 메모리 셀 어레이(MCA)는 복수의 메모리 셀(MC)을 포함할 수 있다. 메모리 셀 어레이(MCA)는 복수의 비트 라인(BL), 복수의 트랜지스터(TR) 및 복수의 캐패시터(CAP)를 포함할 수 있다. 트랜지스터들(TR)은 하나의 더블 워드 라인(DWL)을 공유할 수 있다. 비트 라인들(BL)은 제1 방향을 따라 수직하게 연장될 수 있고, 더블 워드 라인들(DWL)은 제3 방향(D3)을 따라 연장될 수 있다. 트랜지스터들(TR) 각각은 활성층(ACT)을 포함할 수 있고, 활성층들(ACT)은 제2 방향(D2)을 따라 연장될 수 있다. 캐패시터들(CAP) 각각은 스토리지 노드(SN), 유전층(DE) 및 플레이트 노드(PN)를 포함할 수 있다. 플레이트 노드들(PN)은 플레이트 라인(PL)에 접속될 수 있다. 활성층(ACT)의 일측 끝단은 비트라인(BL)에 접속될 수 있고, 활성층(ACT)의 타측 끝단은 캐패시터(CAP)에 접속될 수 있다.
활성층들(ACT)은 각각 더블 워드 라인(DWL)에 오버랩되는 채널을 포함할 수 있고, 채널은 채널 돌출부(CHP)를 포함할 수 있다. 활성층들(ACT)은 마름모 형상일 수 있다. 채널 돌출부들(CHP)은 더블 워드 라인(DWL)에 수직하게 오버랩될 수 있다.
더블 워드라인(DWL)은 서로 대향하는 2개의 노치형 측벽(notch type sidewalls)을 포함할 수 있다. 예를 들어, 제2 방향(D2)을 따라 서로 대향하는 제1 노치형 측벽(NS1)과 제2 노치형 측벽(NS2)을 포함할 수 있다. 제1 및 제2 노치형 측벽(NS1, NS2)은 복수의 플랫면(WLF)과 복수의 리세스면(WLR)을 포함할 수 있다. 플랫면들(WLF)은 비트라인(BL) 및 스토리지노드(SN)에 이웃할 수 있다. 제3 방향(D3)을 따라 플랫면들(WLF)과 리세스면들(WLR)이 번갈아 형성될 수 있다. 탑뷰로 볼 때, 리세스면들(WLR)은 라운드 형상일 수 있다.
제1 및 제2 노치형 측벽(NS1, NS2)을 갖는 더블 워드 라인(DWL)은 노치형 더블 워드 라인(DWL)이라고 지칭할 수 있다. 노치형 더블 워드 라인(DWL)을 형성함에 따라 이웃하는 메모리 셀들(MC) 간의 브릿지를 방지할 수 있다. 아울러, 노치형 더블 워드 라인(DWL)을 형성함에 따라 더블 워드 라인들(DWL) 간의 캐패시턴스를 감소시킬 수 있다.
도 3의 더블 워드 라인(DWL)또한 노치형 더블 워드 라인일 수 있고, 도 3의 활성층(ACT)의 탑뷰 모양은 직사각형일 수 있다. 도 3의 활성층(ACT)은 도 5의 활성층(ACT)과 동일하게 마름모 형상일 수 있다.
도 6a 및 도 6b은 다른 실시예들에 따른 반도체 장치의 개략적인 사시도이다. 도 6a는 COP 구조의 반도체 장치(110)를 도시하고, 도 6b는 POC 구조의 반도체 장치(120)를 도시하고 있다. 도 6a 및 도 6b에서 도 1 내지 도 5와 중복되는 구성 요소들의 자세한 설명은 생략하기로 한다.
도 6a를 참조하면, 반도체 장치(110)는 주변 회로부(PERI)를 포함할 수 있고, 주변 회로부(PERI)는 메모리 셀 어레이(MCA) 보다 낮은 레벨에 위치할 수 있다. 이를 COP(Cell over PERI) 구조라고 지칭할 수 있다. 메모리 셀 어레이(MCA)의 비트 라인(BL)은 주변 회로부(PERI)의 표면에 대해 제1 방향(D1)을 따라 수직하게 배향될 수 있고, 더블 워드 라인(DWL)은 주변 회로부(PERI)의 표면에 대해 제3 방향(D3)을 따라 평행하게 배향될 수 있다.
도 6b를 참조하면, 반도체 장치(120)는 메모리 셀 어레이(MCA) 및 주변 회로부(PERI)를 포함할 수 있다. 메모리 셀 어레이(MCA) 보다 높은 레벨에 주변 회로부(PERI)가 위치할 수 있다. 이를 POC(PERI over Cell) 구조라고 지칭할 수 있다.
반도체 장치(120)의 메모리 셀 어레이(MCA) 및 주변 회로부(PERI)는 웨이퍼 본딩에 의해 상호 접속시킬 수 있다. 예를 들어, 메모리 셀 어레이(MCA)의 최상위 레벨에 비트 라인들(BL)에 접속되는 제1 다층 레벨 금속 배선이 형성될 수 있고, 주변 회로부(PERI)는 제2 다층 레벨 금속배선을 포함할 수 있다. 제2 다층 레벨 금속배선이 가장 아래에 위치하도록 주변 회로부(PERI)의 방향을 조절한 후에, 메모리 셀 어레이(MCA)의 제1 다층 레벨 금속배선과 주변 회로부(PREI)의 제2 다층 레벨 금속배선과 본딩 패드들을 통해 웨이퍼 본딩될 수 있다.
도 6a 및 도 6b에서, 주변 회로부(PERI)는 메모리 셀 어레이(MCA)를 구동시키기 위한 적어도 하나 이상의 제어 회로를 포함할 수 있다. 주변 회로부(PERI)의 적어도 하나 이상의 제어 회로는 N-채널 트랜지스터, P-채널 트랜지스터, CMOS 회로 또는 이들의 조합을 포함할 수 있다. 주변 회로부(PERI)의 적어도 하나 이상의 제어회로는, 어드레스 디코더 회로, 리드 회로, 라이트 회로 등을 포함할 수 있다. 주변 회로부(PERI)의 적어도 하나 이상의 제어 회로는 플라나 채널 트랜지스터(Planar channel transistor), 리세스 채널 트랜지스터(Recess channel transistor), 매립게이트 트랜지스터(Buried gate transistor), 핀 채널 트랜지스터(Fin channel transistor, FinFET) 등을 포함할 수 있다.
예를 들어, 주변 회로부(PERI)는 서브 워드 라인 드라이버(SWD) 및 센스 앰프(SA)를 포함할 수 있다. 더블 워드 라인(DWL)은 다층 레벨 금속 배선(Multi-level metal interconnectionb, MLM)을 통해 서브 워드 라인 드라이버(SWD)에 접속될 수 있다. 비트 라인들(BL)은 센스 앰프(SA)에 접속될 수 있다. 도시하지 않았으나, 비트라인들(BL)과 센스 앰프(SA)는 추가 다층 레벨 금속 배선을 통해 상호 접속될 수 있다.
도 7 내지 도 21은 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 7에 도시된 바와 같이, 하부 구조물(11) 상부에 시드층(12)이 형성될 수 있다. 하부 구조물(11)은 반도체 하부 구조물을 포함할 수 있다. 시드층(12)은 반도체 물질을 포함할 수 있다. 시드층(12)은 실리콘-베이스 물질로서, 예를 들어, 실리콘(Si)을 포함할 수 있다. 시드층(12)은 에피택셜 성장(epitaxial growth)에 의해 형성될 수 있다. 시드층(12)은 7~10nm의 두께의 에피택셜 실리콘일 수 있다. 시드층(12)은 단결정 시드층으로서, 예를 들어, 단결정 실리콘을 포함할 수 있다.
시드층(12) 상부에 복수의 희생 반도체층(13, 15)과 복수의 반도체층(14, 16)을 포함하는 스택 바디(SBD)가 형성될 수 있다. 스택 바디(SBD)에서 복수의 희생 반도체층(13, 15)과 복수의 반도체층(14, 16)은 하나씩 교대로 적층된 구조를 가질 수 있다. 스택 바디(SBD)는 최상위 희생 반도체층(17)을 더 포함할 수 있다.
복수의 반도체층(14, 16)은 제1 반도체층들(14)과 제2 반도체층들(16)을 포함할 수 있다. 제1 반도체층들(14)은 제2 반도체층들(16)보다 얇을 수 있다. 제2 반도체층들(16)은 제1 반도체층들(14)보다 약 2~3배의 두께일 수 있다. 예를 들어, 제1 반도체층들(14)은 약 20nm의 두께일 수 있고, 제2 반도체층들(16)은 약 40nm의 두께일 수 있다.
복수의 희생 반도체층(13, 15)은 제1 희생 반도체층들(13)과 제2 희생 반도체층들(15)을 포함할 수 있다. 제1 희생 반도체층들(13)과 제2 희생 반도체층들(15)은 동일한 두께일 수 있다. 제1 희생 반도체층들(13)과 제2 희생 반도체층들(15)은 제1 및 제2 반도체층들(14, 16)보다 얇을 수 있다. 제1 희생 반도체층들(13)과 제2 희생 반도체층들(15)은 제1 반도체층들(14)보다 얇을 수 있다. 예를 들어, 제1 희생 반도체층들(13)과 제2 희생 반도체층들(15)은 7~10nm의 두께일 수 있다.
최상위 희생 반도체층(17)은 제1 및 제2 반도체층들(14, 16) 중 최상위 제2 반도체층(16) 상에 위치할 수 있다. 최상위 희생 반도체층(17)은 제1 및 제2 희생 반도체층들(13, 15)과 동일한 두께일 수 있다. 예를 들어, 최상위 희생 반도체층(17)은 7~10nm의 두께일 수 있다.
다른 실시예에서, 최상위 희생 반도체층(17)은 생략될 수 있다.
다른 실시예에서, 복수의 반도체층(14, 16)은 제1 반도체층들(14)과 제2 반도체층들(16)의 순서를 바꾸어 형성할 수도 있다. 즉, 제1 반도체층들(14)이 제2 반도체층들(16)보다 두꺼울 수 있다. 제1 반도체층들(14)은 제2 반도체층들(16)보다 약 2~3배의 두께일 수 있다. 예를 들어, 제1 반도체층들(14)은 약 40nm의 두께일 수 있고, 제2 반도체층들(16)은 약 20nm의 두께일 수 있다.
스택 바디(SBD)을 구성하는 제1 및 제2 반도체층들(14, 16), 제1 및 제2 희생 반도체층들(13, 15) 및 최상위 희생 반도체층(17)은 각각 에피택셜 성장 공정에 의해 형성될 수 있다. 예를 들어, 제1 반도체층들(14), 제2 반도체층들(16), 제1 희생 반도체층들(13), 제2 희생 반도체층들(15) 및 최상위 희생 반도체층(17)은 단결정 반도체 또는 단결정 반도체 화합물로 이루어질 수 있다. 예시적인 실시예들에서, 제1 및 제2 반도체층들(14, 16)은 단결정 실리콘 및 단결정 실리콘저마늄 중에서 선택되는 제1 반도체 물질을 포함하고, 제1 및 제2 희생 반도체층들(13, 15)은 제1 반도체 물질과 다른 제2 반도체 물질을 포함할 수 있다. 최상위 희생 반도체층(17)은 제1 및 제2 희생 반도체층들(13, 15)과 동일한 물질, 예를 들어 제2 반도체 물질을 포함할 수 있다. 예를 들면, 제1 및 제2 반도체층들(14, 16)은 각각 단결정 실리콘층일 수 있고, 제1 희생 반도체층들(13), 제2 희생 반도체층들(15) 및 최상위 희생 반도체층(17)은 각각 단결정 실리콘저마늄층일 수 있다.
상술한 바와 같이, 시드층(12) 상부에 스택 바디(SBD)를 형성하기 위해 에피택셜 성장을 이용할 수 있고, 스택 바디(SBD)는 복수의 서브 스택을 반복하여 형성할 수 있다. 예를 들어, 개별 서브 스택은 제1 희생 반도체층(13), 제1 반도체층(14), 제2 희생 반도체층(15) 및 제2 반도체층(16)의 순서로 적층될 수 있다.
다음으로, 스택 바디(SBD) 상부에 절연층(18)이 형성될 수 있다. 절연층(18)은 실리콘 산화물을 포함할 수 있다. 절연층(18)은 하드마스크로서, 생략될 수도 있다.
절연층(18) 상부에 마스크층(19)이 형성될 수 있다. 마스크층(19)은 적어도 하나의 오프닝(19M)을 포함할 수 있고, 오프닝(19M)에 의해 절연층(18)이 노출될 수 있다. 마스크층(19)은 절연층(18) 및 스택 바디(SBD)에 대해 식각 선택비를 갖는 물질일 수 잇다. 마스크층(19)은 포토레지스트, 실리콘 질화물, 실리콘 산질화물, 비정질 실리콘, 비정질 카본, ARC(anti-reflective coating) 물질, 또는 이들의 조합을 포함할 수 있다.
도 8에 도시된 바와 같이, 스택 바디(SBD)에 적어도 하나의 제1 오프닝(20)이 형성될 수 있다. 제1 오프닝(20)을 형성하기 위해 절연층(18), 스택 바디(SBD) 및 시드층(12)을 순차적으로 식각할 수 있다. 예를 들어, 마스크층(19)을 식각 마스크로 이용하여 절연층(18)을 식각하고, 계속하여 스택 바디(SBD) 및 시드층(12)을 식각할 수 있다. 제1 오프닝(20)은 절연층(18), 스택 바디(SBD) 및 시드층(12)을 관통하여 수직하게 연장될 수 있다. 제1 오프닝(20)은 하부 구조물(11)의 표면을 노출시킬 수 있다.
도 9에 도시된 바와 같이, 제1 반도체층들(14)과 제2 반도체층들(16) 사이에 복수의 초기 수평형 리세스(AG')를 형성할 수 있다. 복수의 초기 수평형 리세스(AG')를 형성하는 동안에, 절연층(18)과 최상위 제2 반도체층(16) 사이에도 초기 수평형 리세스(AG')가 형성될 수 있다. 복수의 초기 수평형 리세스(AG')를 형성하기 위해, 제1 희생 반도체층들(13), 제2 희생 반도체층들(15) 및 최상위 희생 반도체층(17)을 선택적으로 제거할 수 있다. 초기 수평형 리세스들(AG')은 동일한 크기, 예컨대, 동일 높이를 가질 수 있다.
제1 희생 반도체층들(13), 제2 희생 반도체층들(13, 15) 및 최상위 희생 반도체층(17)을 선택적으로 제거하기 위해, 제1 및 제2 반도체층들(14, 16)과 제1 및 제2 희생 반도체층들(13, 15)의 식각 선택비 차이를 이용할 수 있다. 제1 희생 반도체층들(13), 제2 희생 반도체층들(15) 및 최상위 희생 반도체층(17)을 선택적으로 제거하기 위하여 습식식각 또는 건식식각을 이용할 수 있다. 예를 들어, 제1 희생 반도체층들(13), 제2 희생 반도체층들(15) 및 최상위 희생 반도체층(17)이 실리콘 저마늄을 포함하고 제1 및 제2 반도체층들(14, 16)이 실리콘을 포함하는 경우, 실리콘층들에 대해 선택비를 갖는 식각액 또는 식각 가스를 이용하여 실리콘 저마늄들을 식각할 수 있다.
도 10에 도시된 바와 같이, 초기 수평형 리세스들(AG')을 통해 제1 및 제2 반도체층들(14, 16)을 리세스시킬 수 있다. 제1 및 제2 반도체층들(14, 16)을 리세스시키기 위해, 습식식각 또는 건식식각을 이용하여 제1 및 제2 반도체층들(14, 16)을 식각할 수 있다. 본 실시예에서, 제1 반도체층들(14)이 제거될 때까지 제2 반도체층들(16)을 부분적으로 식각을 수행할 수 있다. 이에 따라, 얇은 제1 반도체층들(14)은 모두 제거될 수 있고, 두꺼운 제2 반도체층들(16)은 도면 부호 '16S'와 같은 얇아질 수 있다. 제1 및 제2 반도체층들(14, 16)의 리세스 공정은 제2 반도체층들(16)의 씨닝 공정(thinning process)이라고 지칭할 수 있다. 얇아진 제2 반도체층들(16S)은 씬-바디 활성층(Thin-body active layer, 16S)이라고 약칭할 수 있다. 씬-바디 활성층(16S)은 단결정 실리콘을 포함할 수 있다. 제1 반도체층들(14)을 제거하는 동안에 시드층(12)또한 모두 제거될 수 있고, 하부 구조물(11)의 표면이 일정 깊이 리세스될 수 있다.
제1 및 제2 반도체층들(14, 16)의 식각 이후에 초기 수평형 리세스들(AG')은 수직 방향으로 넓어질 수 있다. 예를 들어, 씬-바디 활성층들(16S) 사이에 복수의 수평형 리세스(AG)가 형성될 수 있고, 복수의 수평형 리세스(AG)는 초기 수평형 리세스들(AG')보다 크기가 클 수 있다. 복수의 수평형 리세스(AG) 중 최상위 수평형 리세스(AG)는 절연층(18)과 최상위 씬-바디 활성층(16S) 사이에 위치할 수 있다. 최상위 수평형 리세스(AG)는 다른 레벨의 수평형 리세스들(AG)보다 높이가 낮을 수 있다.
도 11에 도시된 바와 같이, 수평형 리세스들(AG)을 절연 물질들(21, 22)로 채울 수 있다. 절연 물질들(21, 22)은 희생 절연층들(21) 및 셀 분리 절연층들(22)을 포함할 수 있다. 먼저, 씬-바디 활성층들(16S)을 커버링하도록 복수의 희생 절연층들(21)을 형성하고, 연속하여 희생 절연층들(21) 상에 복수의 셀 분리 절연층들(22)을 형성할 수 있다. 씬-바디 활성층들(16S)과 희생 절연층들(21)은 직접 접촉할 수 있다. 희생 절연층들(21)과 셀 분리 절연층들(22)은 서로 다른 물질일 수 있다. 희생 절연층들(21)은 실리콘 질화물을 포함할 수 있고, 셀 분리 절연층들(22)은 실리콘 산화물을 포함할 수 있다. 셀 분리 절연층들(22)과 절연층(18)은 동일 물질일 수 있다. 이하, 절연층(18)을 도면부호 '22'로 도시하며, 셀 분리 절연층이라고 약칭한다.
위와 같이, 희생 절연층들(21)과 셀 분리 절연층들(22)을 형성함에 따라 하부 구조물(11) 상부에 셀 바디(CBD)가 형성될 수 있다. 셀 바디(CBD)는 복수의 씬-바디 활성층(16S), 복수의 희생 절연층(21) 및 복수의 셀 분리 절연층(22)을 포함할 수 있다. 셀 바디(CBD)는 셀 분리 절연층들(22) 사이에 위치하는 복수의 서브-스택을 포함할 수 있다. 여기서, 서브-스택은 2개의 희생 절연층(21) 사이에 하나의 씬-바디 활성층(16S)이 위치하는 구조일 수 있다. 복수의 셀 분리 절연층(22), 복수의 희생 절연층(21) 및 복수의 씬-바디 활성층(16S)이 각각 실리콘산화물, 실리콘질화물 및 단결정 실리콘층을 포함하므로, 셀 바디(CBD)는 ONSN(Oxide-Nitride-Silicon-Nitride) 스택이 수회 적층된 구조를 포함할 수 있다.
도 12에 도시된 바와 같이, 셀 바디(CBD)에 워드 라인 리세스들(23)이 형성될 수 있다. 워드라인 리세스들(23)을 형성하기 위해, 복수의 희생 절연층(21)의 일부분들을 선택적으로 식각할 수 있다. 하부 구조물(11)과 최하위 레벨의 셀 분리 절연층(22) 사이에 더미 워드라인 리세스(23D)가 형성될 수 있다.
워드 라인 리세스들(23)에 의해 씬-바디 활성층들(16S)의 일부분이 노출될 수 있다.
도 13에 도시된 바와 같이, 씬-바디 활성층(16S)의 노출 부분 상에 게이트절연층(GD)을 형성할 수 있다. 게이트 절연층(GD)은 산화 공정에 의해 씬-바디 활성층(16S)의 표면들 상에 선택적으로 형성될 수 있다. 다른 실시예에서, 게이트 절연층(GD)은 증착 공정에 의해 형성될 수 있고, 이 경우, 워드 라인 리세스들(23)의 표면 및 씬-바디 활성층들(16S)의 표면 상에 게이트 절연층(GD)이 형성될 수 있다.
다음으로, 워드 라인 리세스들(23) 내에 각각 도전 물질을 채워 더블 워드 라인(DWL)을 형성할 수 있다. 더블 워드 라인(DWL)은 폴리실리콘, 티타늄질화물, 텅스텐 또는 이들의 조합을 포함할 수 있다. 예를 들어, 더블 워드 라인(DWL)을 형성하는 단계는, 티타늄질화물을 컨포멀하게 증착하는 단계, 티타늄질화물 상에 워드 라인 리세스들(23)을 채우도록 텅스텐을 증착하는 단계, 티타늄질화물과 텅스텐을 에치백하는 단계를 포함할 수 있다. 더블 워드 라인(DWL)은 워드 라인 리세스들(23)을 부분적으로 채울 수 있고, 이에 따라 게이트 절연층(GD)의 일부분이 노출될 수 있다. 각각의 더블 워드 라인(DWL)은 제1 워드 라인(WL1)과 제2 워드 라인(WL2)을 포함할 수 있다. 제1 워드 라인(WL1)과 제2 워드 라인(WL2)은 씬-바디 활성층들(16S)을 사이에 두고 서로 수직하게 대향할 수 있다. 도 13의 더블 워드 라인(DWL), 제1 워드 라인(WL1) 및 제2 워드 라인(WL2)은 도 1 내지 도 5의 더블 워드 라인(DWL), 제1 워드 라인(WL1) 및 제2 워드 라인(WL2)에 대응할 수 있다.
더블 워드 라인(DWL)을 형성하는 동안에, 더미 워드라인 리세스(23D)를 채우는 더미 워드 라인(DMWL)이 형성될 수 있다. 더미 워드 라인(DMWL)은 더블 워드 라인(DWL)과 동일한 물질로 형성될 수 있다.
도 14에 도시된 바와 같이, 더블 워드 라인(DWL)의 일 측면들에 접촉하는 비트 라인측-캡핑층들(BC)을 형성할 수 있다. 비트 라인측-캡핑층들(BC)은 워드라인 리세스들(23) 내에 위치할 수 있다. 비트 라인측-캡핑층들(BC)은 실리콘 산화물, 실리콘 질화물 또는 이들의 조합을 포함할 수 있다. 비트 라인측-캡핑층들(BC)은 제1 및 제2 워드라인(WL1, WL2)에 접촉할 수 있다.
비트 라인측-캡핑층들(BC)에 의해 씬-바디 활성층(16S)의 제1 끝단(E1)이 노출될 수 있다.
도 15에 도시된 바와 같이, 씬-바디 활성층(16S)의 제1 끝단(E1)에 제1 소스/드레인 영역(SR)이 형성될 수 있다. 제1 소스/드레인 영역(SR)을 형성하기 위해, 불순물을 포함하는 도전층의 증착 및 어닐이 수행될 수 있다. 다른 실시예에서, 불순물의 도핑 공정에 의해 제1 소스/드레인 영역(SR)이 형성될 수 있다.
도 16에 도시된 바와 같이, 비트 라인(BL)이 형성될 수 있다. 비트 라인(BL)은 제1 오프닝(20)을 채우는 필라 형상일 수 있다. 비트 라인(BL)은 티타늄질화물, 텅스텐 또는 이들의 조합을 포함할 수 있다.
도 17에 도시된 바와 같이, 셀 바디(CBD)의 다른 부분을 식각하여 제2 오프닝(24)을 형성할 수 있다. 제2 오프닝(24)은 수직하게 연장될 수 있다. 제2 오프닝(24)을 셀 바디(CBD)의 다른 부분을 관통하는 홀 형상일 수 있다.
도 18에 도시된 바와 같이, 제2 오프닝(24)을 통해 희생 절연층들(21) 및 씬-바디 활성층들(16S)을 선택적으로 리세스시킬 수 있다. 이에 따라, 셀 분리 절연층들(22) 사이에 캐패시터 오프닝(25)이 형성될 수 있다. 제2 오프닝(24) 및 캐패시터 오프닝(25)을 형성하기 위한 공정들을 수행한 후에, 잔류하는 씬-바디 활성층(16S)은 도면부호 'ACT'와 같이 잔류할 수 있다. 씬-바디 활성층(ACT)을 사이에 두고 제1 및 제2 워드 라인(WL1, WL2)이 형성될 수 있고, 씬-바디 활성층(ACT)과 제1 및 제2 워드 라인(WL1, WL2) 사이에 게이트 절연층(GD)이 위치할 수 있다. 씬-바디 활성층(ACT)은 단결정 실리콘 활성층이라고 지칭할 수 있다.
다음으로, 희생 절연층들(21)을 추가로 리세스시킬 수 있다. 이에 따라, 희생 절연층들(21)의 일 측면에 빈 공간(또는 수평형 리세스)이 제공될 수 있고, 빈 공간에 의해 씬-바디 활성층(ACT)의 제2 끝단(E2)이 노출될 수 있다. 잔류하는 희생 절연층들은 스토리지 노드측-캡핑층(21')이 될 수 있다. 스토리지 노드측-캡핑층(21')은 씬-바디 활성층(ACT)의 상부면 및 하부면을 커버링할 수 있다.
도 19에 도시된 바와 같이, 씬-바디 활성층(ACT) 내에 제2 소스/드레인 영역(DR)이 형성될 수 있다. 이에 따라, 씬-바디 활성층(ACT) 내에 수평적으로 이격되는 제1 소스/드레인영역(SR) 및 제2 소스/드레인영역(DR)이 형성될 수 있고, 제1 소스/드레인영역(SR)과 제2 소스/드레인영역(DR) 사이에 채널(CH)이 정의될 수 있다.
다음으로, 제2 소스/드레인 영역(DR) 상에 스토리지 노드(SN)를 형성할 수 있다. 스토리지 노드(SM)를 형성하기 위해, 도전물질의 증착 및 에치백 공정을 수행할 수 있다. 스토리지 노드(SN)는 티타늄질화물을 포함할 수 있다. 스토리지 노드(SN)는 수평하게 배향된 실린더 형상일 수 있다. 개별 스토리지 노드(SN)는 개별 제2 소스/드레인 영역(DR)에 접속될 수 있다.
도 20에 도시된 바와 같이, 셀 분리 절연층들(22)을 리세스시켜(도면부호 26 참조) 스토리지 노드(SN)의 외벽을 노출시킬 수 있다.
도 21에 도시된 바와 같이, 스토리지 노드(SN) 상에 유전층(DE) 및 플레이트 노드(PN)를 순차적으로 형성할 수 있다.
도 7 내지 도 21에 따르면, 씬바디-활성층들(ACT)이 단결정 활성층을 포함하는 경우, 반도체 장치는 하부 구조물(11), 하부 구조물(11) 상부에서 수직하게 적층되며, 하부 구조물(11)에 평행하는 셀 분리 절연층들(22), 셀 분리 절연층들(22) 사이에 위치하되 하부 구조물(11)에 평행하도록 수평 배향된 단결정 실리콘 활성층들(ACT), 셀 분리 절연층들(22) 사이에서 단결정 실리콘 활성층들(ACT) 각각을 가로지르도록 수평 배향된 워드 라인들(WL1, WL2), 단결정 실리콘 활성층들(ACT)의 일측에 공통으로 접속되며 하부 구조물(LS)에 수직한 방향을 따라 연장된 비트 라인(BL) 및 단결정 실리콘 활성층들(ACT)의 타측에 접속되는 캐패시터들(CAP)을 포함할 수 있다. 워드 라인들(WL1, WL2) 중 최하위 워드 라인(WL2)과 하부 구조물(11) 사이에 위치하는 더미 워드 라인(DMWL)을 더 포함할 수 있다. 최하위 워드 라인(WL2)과 더미 워드 라인(DMWL) 사이에 셀 분리 절연층(22)이 위치할 수 있다. 플레이트 노드들(PN)은 하부 구조물(11)과 이격될 수 있다.
상기 더미 워드 라인과 최하위 워드 라인은 상기 셀 분리 절연층들의 최하위 셀 분리 절연층에 의해 서로 분리되는 반도체 장치.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
DWL : 더블 워드 라인 ACT : 활성층
GD : 게이트절연층 CH : 채널
SR : 제1 소스/드레인 영역 DR : 제2 소스/드레인 영역
BL : 비트 라인 TR : 트랜지스터
CAP : 캐패시터 SN : 스토리지 노드
DE : 유전층 PN : 플레이트 노드
PL : 플레이트 라인 WL1 : 제1 워드 라인
WL2 : 제2 워드 라인 MCA : 메모리 셀 어레이
MC : 메모리 셀

Claims (25)

  1. 하부 구조물 상부에 복수의 반도체층과 복수의 희생 반도체층을 번갈아 적층하여 스택 바디를 형성하는 단계;
    상기 스택 바디를 식각하여 오프닝을 형성하는 단계;
    상기 오프닝을 통해 상기 반도체층들 및 희생 반도체층들을 식각하여 복수의 활성층 및 복수의 수평형 리세스를 형성하는 단계;
    상기 수평형 리세스들을 부분적으로 채우되, 상기 활성층들에 접촉하는 희생 절연층들을 형성하는 단계; 및
    상기 희생 절연층들을 워드 라인들로 치환하는 단계
    를 포함하는 반도체 장치 제조 방법.
  2. 제1항에 있어서,
    상기 복수의 반도체층은 각각 단결정 실리콘층을 포함하고, 상기 희생 반도체층들은 각각 단결정 실리콘 저마늄층을 포함하는 반도체 장치 제조 방법.
  3. 제1항에 있어서,
    상기 희생 절연층들은 실리콘질화물을 포함하는 반도체 장치 제조 방법.
  4. 제1항에 있어서,
    상기 반도체층들은 상기 희생 반도체층들보다 두껍게 형성하는 반도체 장치 제조 방법.
  5. 제1항에 있어서,
    상기 스택 바디를 형성하는 단계는,
    상기 하부 구조물 상부에 에피택셜 성장을 이용하여 복수의 서브 스택을 반복하여 형성하는 단계를 포함하되,
    상기 개별 서브 스택은 제1 희생 반도체층, 제1 반도체층, 제2 희생 반도체층 및 상기 제1 반도체층 보다 두꺼운 제2 반도체층의 순서로 적층되는
    반도체 장치 제조 방법.
  6. 제5항에 있어서,
    상기 제2 반도체층은 상기 제1 반도체층보다 2~3배 두껍게 형성하고,
    상기 제1 반도체층은 상기 제1 및 제2 희생 반도체층보다 두꺼운 두께로 형성하며,
    상기 제1 희생 반도체층과 제2 희생 반도체층은 서로 동일한 두께로 형성하는 반도체 장치 제조 방법.
  7. 제5항에 있어서,
    상기 복수의 서브 스택에서 최하위 물질과 최상위 물질은 상기 제1 희생 반도체층을 포함하는 반도체 장치 제조 방법.
  8. 제5항에 있어서,
    상기 복수의 서브 스택에서 최하위 물질은 상기 제1 희생 반도체층을 포함하고, 최상위 물질은 상기 제2 반도체층을 포함하는 반도체 장치 제조 방법.
  9. 제5항에 있어서,
    상기 제1 및 제2 반도체층은 각각 단결정 실리콘층을 포함하고, 상기 제1 및 제2 희생 반도체층들은 각각 단결정 실리콘 저마늄층을 포함하는 반도체 장치 제조 방법.
  10. 제5항에 있어서,
    상기 하부 구조물과 복수의 서브 스택 사이에 단결정 시드층을 형성하는 단계를 더 포함하되,
    상기 단결정 시드층은 상기 제1 및 제2 반도체층보다 얇은 두께이고, 상기 제1 및 제2 희생 반도체층과 동일한 두께를 갖는 반도체 장치 제조 방법.
  11. 제10항에 있어서,
    상기 단결정 시드층, 제1 반도체층 및 제2 반도체층은 각각 단결정 실리콘층을 포함하고, 상기 제1 및 제2 희생 반도체층들은 각각 단결정 실리콘 저마늄층을 포함하는 반도체 장치 제조 방법.
  12. 제10항에 있어서,
    상기 단결정 시드층 및 최하위 제1 희생 반도체층은 더미 워드 라인으로 치환되는 반도체 장치 제조 방법.
  13. 제1항에 있어서,
    상기 반도체층들은 제1 반도체층들 및 상기 제1 반도체층들 보다 두꺼운 제2 반도체층들을 포함하고,
    상기 오프닝을 통해 상기 반도체층들 및 희생 반도체층들을 식각하여 복수의 활성층 및 복수의 수평형 리세스를 형성하는 단계는,
    상기 희생 반도체층들을 제거하여 초기 수평형 리세스를 형성하는 단계; 및
    상기 초기 수평형 리세스보다 넓어진 상기 수평형 리세스들 및 상기 수평형 리세스들 사이의 상기 활성층들을 형성하기 위해, 상기 제1 반도체층들을 제거하면서 상기 제2 반도체층들을 씨닝(thinning)하는 단계
    를 포함하는 반도체 장치 제조 방법.
  14. 제1항에 있어서,
    상기 활성층들에 접촉하는 희생 절연층들을 형성하는 단계 이후에,
    상기 희생 절연층들 사이를 채우는 셀 분리 절연층들을 형성하는 단계를 더 포함하되, 상기 희생 절연층들과 셀 분리 절연층들은 서로 다른 물질을 포함하는 반도체 장치 제조 방법.
  15. 제1항에 있어서,
    상기 활성층들의 제1 끝단에 공통으로 접속되며, 상기 하부 구조물의 표면에 대해 수직하게 배향되는 비트 라인을 형성하는 단계; 및
    상기 활성층들의 제2 끝단들에 각각 접속되는 스토리지 노드를 포함하는 캐패시터를 형성하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  16. 하부 구조물 상부에 시드 실리콘층을 형성하는 단계;
    상기 시드 실리콘층 상에 제1 단결정 실리콘 저마늄층, 제1 단결정 실리콘층, 제2 단결정 실리콘 저마늄층 및 제2 단결정 실리콘층의 순서로 적층된 서브 스택을 반복하여 형성하는 단계;
    상기 서브 스택들 및 시드 실리콘층을 식각하여 오프닝을 형성하는 단계;
    상기 오프닝을 통해 상기 제1 및 제2 단결정 실리콘 저마늄층들을 제거하여 초기 수평형 리세스들을 형성하는 단계;
    상기 초기 수평형 리세스보다 넓어진 수평형 리세스들 및 상기 수평형 리세스들 사이의 씬-바디 활성층들을 형성하기 위해, 상기 제1 단결정 실리콘층들을 제거하면서 상기 제2 단결정 실리콘들을 씨닝(thinning)하는 단계;
    상기 수평형 리세스들을 부분적으로 채우되, 상기 씬-바디 활성층들에 접촉하는 희생 절연층들을 형성하는 단계; 및
    상기 희생 절연층들을 워드 라인들로 치환하는 단계
    를 포함하는 반도체 장치 제조 방법.
  17. 제16항에 있어서,
    상기 제2 단결정 실리콘층들은 상기 제1 단결정 실리콘층들보다 두껍게 형성하고, 상기 제1 및 제2 단결정 실리콘 저마늄층들은 상기 제1 단결정 실리콘층보다 얇게 형성하는 반도체 장치 제조 방법.
  18. 제16항에 있어서,
    상기 제2 단결정 실리콘층들은 상기 제1 단결정 실리콘층보다 2~3배 두껍게 형성하는 반도체 장치 제조 방법.
  19. 제16항에 있어서,
    상기 시드 실리콘층, 제1 단결정 실리콘 저마늄층, 제1 단결정 실리콘층, 제2 단결정 실리콘 저마늄층 및 제2 단결정 실리콘층은 각각 에피택셜 성장에 의해 형성하는 반도체 장치 제조 방법.
  20. 제16항에 있어서,
    상기 시드 실리콘층과 최하위 제1 단결정 실리콘 저마늄층은 상기 희생 절연층들 중 최하위 희생 절연층으로 치환되고, 상기 최하위 희생 절연층은 더미 워드 라인으로 치환되는 반도체 장치 제조 방법.
  21. 제16항에 있어서,
    상기 워드 라인들을 형성하는 단계 이후에,
    상기 씬-바디 활성층들의 일측 끝단에 공통으로 접속되며, 상기 하부 구조물의 표면에 대해 수직하는 방향을 따라 연장되는 비트 라인을 형성하는 단계; 및
    상기 씬-바디 활성층들의 타측 끝단 각각에 접속되는 캐패시터를 형성하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  22. 하부 구조물;
    상기 하부 구조물 상부에서 수직하게 적층되며, 상기 하부 구조물에 평행하는 셀 분리 절연층들;
    상기 셀 분리 절연층들 사이에 위치하되 상기 하부 구조물에 평행하도록 수평 배향된 단결정 실리콘 활성층들;
    상기 셀 분리 절연층들 사이에서 상기 단결정 실리콘 활성층들 각각을 가로지르도록 수평 배향된 워드 라인들;
    상기 단결정 실리콘 활성층들의 일측에 공통으로 접속되며 상기 하부 구조물에 수직한 방향을 따라 연장된 비트 라인; 및
    상기 단결정 실리콘 활성층들의 타측에 접속되는 캐패시터들
    을 포함하는 반도체 장치.
  23. 제22항에 있어서,
    상기 워드 라인들 각각은,
    상기 단결정 실리콘 활성층들 각각의 상부면 및 하부면을 가로지르는 더블 워드 라인을 포함하는 반도체 장치.
  24. 제22항에 있어서,
    상기 캐패시터들 각각은,
    상기 단결정 실리콘 활성층 각각의 타측에 전기적으로 접속된 스토리지 노드;
    상기 스토리지 노드 상의 플레이트 노드; 및
    상기 스토리지 노드와 플레이트 노드 사이의 유전층을 포함하는
    반도체 장치.
  25. 제22항에 있어서,
    상기 워드 라인들 중 최하위 워드 라인과 상기 하부 구조물 사이에 위치하는 더미 워드 라인을 더 포함하고,
    상기 더미 워드 라인과 최하위 워드 라인은 상기 셀 분리 절연층들의 최하위 셀 분리 절연층에 의해 서로 분리되는 반도체 장치.

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