CN116390475A - 半导体装置及其制造方法 - Google Patents

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Abstract

一种制造半导体器件的方法包括：通过在下部结构之上交替地堆叠多个半导体层和多个牺牲半导体层来形成堆叠体；通过刻蚀堆叠体来形成开口；通过经由开口刻蚀半导体层和牺牲半导体层，形成多个有源层和多个横向凹部；形成部分地填充横向凹部并接触有源层的牺牲电介质层；以及利用字线来替代牺牲电介质层。

Description

半导体装置及其制造方法
相关申请的交叉引用
本申请要求于2021年12月31日提交的韩国申请第10-2021-0194260号的优先权，其整体通过引用并入本文。
技术领域
本发明的各个实施例涉及一种半导体装置及其制造方法，并且更具体地，涉及一种具有三维结构的半导体装置及其制造方法。
背景技术
存储单元的尺寸不断减小以增加存储器件的净裸片。随着存储单元的尺寸小型化，需要减小寄生电容Cb并增加电容。然而，由于存储单元的结构限制，难以增加净裸片。
最近，提出了包括以三维布置的存储单元的三维半导体存储器件。
发明内容
本发明的实施例涉及一种包括高度集成的存储单元的半导体器件及其制造方法。
根据本发明的实施例，一种制造半导体器件的方法包括：通过在下部结构之上交替地堆叠多个半导体层和多个牺牲半导体层来形成堆叠体；通过刻蚀所述堆叠体来形成开口；通过经由所述开口刻蚀所述半导体层和所述牺牲半导体层来形成多个有源层和多个横向凹部；形成部分地填充所述横向凹部并且接触所述有源层的牺牲电介质层；以及利用字线来替代所述牺牲电介质层。
根据本发明的另一个实施例，一种制造半导体器件的方法包括：在下部结构之上形成种子硅层；重复地形成子堆叠，其中，第一单晶硅锗层、第一单晶硅层、第二单晶硅锗层和第二单晶硅层按所述的顺序堆叠在所述种子硅层之上；通过刻蚀所述子堆叠和所述种子硅层来形成开口；通过经由开口去除所述第一单晶硅锗层和所述第二单晶硅锗层来形成初始横向凹部；在去除所述第一单晶硅层时减薄所述第二单晶硅层，以形成比所述初始横向凹部宽的横向凹部，并在所述横向凹部之间形成薄体有源层；形成部分地填充所述横向凹部并接触所述薄体有源层的牺牲电介质层；以及利用字线来替代所述牺牲电介质层。
根据本发明的又一实施例，一种半导体器件包括：下部结构；单元隔离电介质层，其垂直地堆叠在所述下部结构之上并平行于所述下部结构；单晶硅有源层，其设置在所述单元隔离电介质层之间并且横向定向以平行于所述下部结构；字线，其横向定向以与所述单元隔离电介质层之间的单晶硅有源层中的每一个交叉；位线，其共同耦接到所述单晶硅有源层的一侧并且在垂直于所述下部结构的方向上延伸；以及电容器，其耦接到所述单晶硅有源层的另一侧。
附图说明
图1是图示根据本发明实施例的半导体器件的存储单元的示意性立体图。
图2是图示图1所示的存储单元的剖视图。
图3是图示根据本发明实施例的半导体器件的示意性立体图。
图4是图示图3所示的垂直存储单元阵列MCA_C的剖视图。
图5是图示根据本发明另一实施例的半导体器件的示意性平面图。
图6A和图6B是图示根据本发明其他实施例的半导体器件的示意性立体图。
图7至图21是图示根据本发明实施例的用于制造半导体器件的方法的剖视图。
具体实施方式
下面将参照附图更详细地描述本发明的各个实施例。然而，本发明可以以不同的形式实施并且不应被解释为限于本文所阐述的实施例。相反，提供这些实施例是为了使本公开全面和完整，并将本发明的范围充分地传达给本领域的技术人员。在整个公开中，相同的附图标记在本发明的各个附图和实施例中指代相同的部分。
附图不一定按比例绘制，并且在某些情况下，可能已经夸大了比例，以清楚地图示实施例的特征。当第一层称为在第二层“上”或者在衬底“上”时，其不仅指第一层直接形成在第二层或衬底上的情况，还指第三层存在于第一层与第二层或衬底之间的情况。
根据本发明的以下实施例，可以通过垂直地堆叠存储单元来增加存储单元的密度并且减小寄生电容。
图1是图示根据本发明实施例的半导体器件的存储单元的示意性立体图。图2是图示图1所示的存储单元的剖视图。
参见图1和图2，根据本发明实施例的三维(3D)半导体器件的存储单元MC可以包括位线BL、晶体管TR和电容器CAP。晶体管TR可以包括有源层ACT和双字线DWL，其中双字线DWL可以包括彼此相对的第一字线WL1和第二字线WL2，有源层ACT插置在第一字线WL1与第二字线WL2之间。电容器CAP可以包括储存节点SN、电介质层DE和板节点PN。
位线BL可以具有在第一方向D1上延伸的柱体形状。有源层ACT可以具有在与第一方向D1交叉的第二方向D2上延伸的条状。双字线DWL可以具有在与第一方向D1和第二方向D2交叉的第三方向D3上延伸的线状。电容器CAP的板节点PN可以耦接到板线PL。
位线BL可以在第一方向D1上垂直定向。位线BL可以称为垂直定向位线或柱体型位线。位线BL可以包括导电材料。位线BL可以包括硅基材料、金属基材料或它们的组合。位线BL可以包括硅、金属、金属氮化物、金属硅化物或它们的组合。位线BL可以包括多晶硅、氮化钛、钨或它们的组合。例如，位线BL可以包括掺杂有N型杂质的多晶硅或氮化钛(TiN)。位线BL可以包括TiN/W叠层，该TiN/W叠层包括氮化钛和在氮化钛之上的钨。
双字线DWL可以在第三方向D3上延伸很长，并且有源层ACT可以在第二方向D2上延伸。有源层ACT可以从位线BL在第二方向D2上横向布置。双字线DWL可以包括一对字线，即，第一字线WL1和第二字线WL2。第一字线WL1和第二字线WL2可以在第一方向D1上彼此面对，有源层ACT插置在第一字线WL1与第二字线WL2之间。栅电介质层GD可以形成在有源层ACT的上表面和下表面之上。
有源层ACT可以包括半导体材料或氧化物半导体材料。例如，有源层ACT可以包括单晶硅、锗、硅锗或铟镓锌氧化物(IGZO)。有源层ACT可以包括多晶硅或单晶硅。有源层ACT可以包括：沟道CH、在沟道CH与位线BL之间的第一源极/漏极区SR、以及在沟道CH与电容器CAP之间的第二源极/漏极区DR。沟道CH可以限定在第一源极/漏极区SR与第二源极/漏极区DR之间。根据本发明的实施例，有源层ACT可以是单晶硅。
第一源极/漏极区SR和第二源极/漏极区DR可以掺杂有相同导电类型的杂质。第一源极/漏极区SR和第二源极/漏极区DR可以掺杂有N型杂质或P型杂质。第一源极/漏极区SR和第二源极/漏极区DR可以包括选自砷(As)、磷(P)、硼(B)、铟(In)以及它们的组合中的至少一种杂质。第一源极/漏极区SR的第一侧可以接触位线BL，并且第一源极/漏极区SR的第二侧可以接触沟道CH。第二源极/漏极区DR的第一侧可以接触储存节点SN，并且第二源极/漏极区DR的第二侧可以接触沟道CH。第一源极/漏极区SR的第二侧和第二源极/漏极区DR的第二侧可以分别与第一字线WL1和第二字线WL2的侧部分地重叠。沟道CH在第二方向D2上的横向长度可以小于第一源极/漏极区SR和第二源极/漏极区DR在第二方向D2上的横向长度。根据本发明的另一实施例，沟道CH在第二方向D2上的横向长度可以大于第一源极/漏极区SR和第二源极/漏极区DR在第二方向D2上的横向长度。
晶体管TR可以是单元晶体管并且可以具有双字线DWL。在双字线DWL中，第一字线WL1和第二字线WL2可以具有相同的电位。例如，第一字线WL1和第二字线WL2可以形成一对，并且可以将相同的字线驱动电压施加到第一字线WL1和第二字线WL2。如上所述，根据本发明的实施例，存储单元MC可以具有双字线DWL，其中第一字线WL1和第二字线WL2两个设置为与一个沟道CH相邻。
根据本发明的另一实施例，第一字线WL1和第二字线WL2可以具有不同的电位。例如，字线驱动电压可以施加到第一字线WL1，并且接地电压可以施加到第二字线WL2。第二字线WL2可以称为后字线或屏蔽字线。根据本发明的另一实施例，接地电压可以施加到第一字线WL1，并且字线驱动电压可以施加到第二字线WL2。
有源层ACT可以具有比第一字线WL1和第二字线WL2的厚度小的厚度。换言之，有源层ACT在第一方向D1上的垂直厚度可以比第一字线WL1和第二字线WL2中的每一个在第一方向D1上的垂直厚度小。这种薄有源层ACT可以称为薄体有源层。薄有源层ACT可以包括薄体沟道CH，并且薄体沟道CH可以具有大约10nm或更小的厚度。根据本发明的另一实施例，沟道CH可以具有与第一字线WL1和第二字线WL2的厚度相同的垂直厚度。
栅电介质层GD可以包括氧化硅、氮化硅、金属氧化物、金属氮氧化物、金属硅酸盐、高k材料、铁电材料、反铁电材料或它们的组合。栅电介质层GD可以包括SiO2、Si3N4、HfO2、Al2O3、ZrO2、AlON、HfON、HfSiO、HfSiON或HfZrO。
双字线DWL可以包括金属、金属混合物、金属合金或半导体材料。双字线DWL可以包括氮化钛、钨、多晶硅或它们的组合。例如，双字线DWL可以包括氮化钛和钨顺序地堆叠的TiN/W叠层。双字线DWL可以包括N型功函数材料或P型功函数材料。N型功函数材料可以具有大约4.5eV或更小的低功函数，而P型功函数材料可以具有大约4.5eV或更大的高功函数。
电容器CAP可以从晶体管TR在第二方向D2上横向设置。电容器CAP可以包括从有源层ACT在第二方向D2上横向延伸的储存节点SN。电容器CAP还可以包括电介质层DE和在储存节点SN之上的板节点PN。储存节点SN、电介质层DE和板节点PN可以在第二方向D2上横向布置。储存节点SN可以具有横向定向的筒形状。电介质层DE可以共形地覆盖储存节点SN的筒内壁和筒外壁。板节点PN可以具有延伸到电介质层DE之上的储存节点SN的筒内壁和筒外壁的形状。板节点PN可以耦接到板线PL。储存节点SN可以电连接到第二源极/漏极区DR。
储存节点SN可以具有三维结构，并且三维结构的储存节点SN可以具有在第二方向D2定向的横向三维结构。作为三维结构的示例，储存节点SN可以具有筒形状。根据本发明的另一实施例，储存节点SN可以具有柱体形状或柱筒(pylinder)形状。柱筒形状可以指柱体形状和筒形状合并的结构。
板节点PN可以包括内部节点N1和外部节点N2、N3和N4。内部节点N1和外部节点N2、N3和N4可以彼此耦接。内部节点N1可以设置在储存节点SN的筒体内部。外部节点N2和N3可以位于储存节点SN的筒体外部，且电介质层DE插置在外部节点N2和N3和储存节点SN的筒体外部之间。外部节点N4可以将内部节点N1与外部节点N2和N3彼此耦接。外部节点N2和N3可以设置为围绕储存节点SN的筒形外壁。外部节点N4可以用作板线PL。
储存节点SN和板节点PN可以包括金属、贵金属、金属氮化物、导电金属氧化物、导电贵金属氧化物、金属碳化物、金属硅化物或它们的组合。例如，储存节点SN和板节点PN可以包括：钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)、钌(Ru)、氧化钌(RuO2)、铱(Ir)、氧化铱(IrO2)、铂(Pt)、钼(Mo)、氧化钼(MoO)、氮化钛/钨(TiN/W)叠层和氮化钨/钨(WN/W)叠层。板节点PN可以包括金属基材料和硅基材料的组合。例如，板节点PN可以是氮化钛/硅锗/氮化钨(TiN/SiGe/WN)的叠层。在氮化钛/锗硅/氮化钨(TiN/SiGe/WN)叠层中，硅锗可以是填充在氮化钛之上的储存节点SN的筒体内部的间隙填充材料，氮化钛(TiN)可以用作电容器CAP的板节点(PN)，氮化钨可以是低电阻材料。
电介质层DE可以包括氧化硅、氮化硅、高k材料或它们的组合。高k材料可以具有比氧化硅高的介电常数。氧化硅(SiO2)可以具有大约3.9的介电常数，并且电介质层DE可以包括具有大约4或更大的介电常数的高k材料。高k材料可以具有大约20或更大的介电常数。高k材料可以包括：氧化铪(HfO2)、氧化锆(ZrO2)、氧化铝(Al2O3)、氧化镧(La2O3)、氧化钛(TiO2)、氧化钽(Ta2O5)、氧化铌(Nb2O5)或氧化锶钛(SrTiO3)。根据本发明的另一实施例，电介质层DE可以由包括两层或更多层上述高k材料的复合层形成。
电介质层DE可以由锆(Zr)基氧化物形成。电介质层DE可以具有至少包括氧化锆(ZrO2)的叠层结构。包括氧化锆(ZrO2)的叠层结构可以包括ZA(ZrO2/Al2O3)叠层或ZAZ(ZrO2/Al2O3/ZrO2)叠层。ZA叠层可以具有氧化铝(Al2O3)堆叠在氧化锆(ZrO2)之上的结构。ZAZ叠层可以具有氧化锆(ZrO2)、氧化铝(Al2O3)和氧化锆(ZrO2)顺序地堆叠的结构。ZA叠层和ZAZ叠层可以称为基于氧化锆(ZrO2)的层。根据本发明的另一实施例，电介质层DE可以由铪(Hf)基氧化物形成。电介质层DE可以具有至少包括氧化铪(HfO2)的叠层结构。包括氧化铪(HfO2)的叠层结构可以包括HA(HfO2/Al2O3)叠层或HAH(HfO2/Al2O3/HfO2)叠层。HA叠层可以具有氧化铝(Al2O3)堆叠在氧化铪(HfO2)之上的结构。HAH叠层可以具有氧化铪(HfO2)、氧化铝(Al2O3)和氧化铪(HfO2)顺序地堆叠的结构。HA叠层和HAH叠层可以称为基于氧化铪(HfO2)的层。在ZA叠层、ZAZ叠层、HA叠层和HAH叠层中，氧化铝(Al2O3)可以具有比氧化锆(ZrO2)和氧化铪(HfO2)大的带隙能量(在下文中称为带隙)。氧化铝(Al2O3)可以具有比氧化锆(ZrO2)和氧化铪(HfO2)低的介电常数。因此，电介质层DE可以包括高k材料和具有比高k材料的带隙大的带隙的高带隙材料的叠层。电介质层DE可以包括氧化硅(SiO2)作为除了氧化铝(Al2O3)之外的高带隙材料。由于电介质层DE包括高带隙材料，所以可以抑制泄漏电流。高带隙材料可以比高k材料薄。根据本发明的另一实施例，电介质层DE可以包括高k材料和高带隙材料交替地堆叠的层压结构。例如，电介质层DE可以包括：ZAZA(ZrO2/Al2O3/ZrO2/Al2O3)叠层、ZAZAZ(ZrO2/Al2O3/ZrO2/Al2O3/ZrO2)叠层、HAHA(HfO2/Al2O3/HfO2/Al2O3)叠层或HAHAH(HfO2/Al2O3/HfO2/Al2O3/HfO2)叠层。在上述层压结构中，氧化铝(Al2O3)可以比氧化锆(ZrO2)和氧化铪(HfO2)薄。
根据本发明的另一实施例，电介质层DE可以包括叠层结构、层压结构或包括氧化锆、氧化铪和氧化铝的混合结构。
根据本发明的另一实施例，电介质层DE可以包括铁电材料或反铁电材料。
根据本发明的另一个实施例，用于改善泄漏电流的界面控制层(未示出)可以进一步形成在储存节点SN与电介质层DE之间。界面控制层可以包括氧化钛(TiO2)、氧化铌或氮化铌。界面控制层也可以形成在板节点PN与电介质层DE之间。
电容器CAP可以包括金属-绝缘体-金属(metal-insulator-metal，MIM)电容器。储存节点SN和板节点PN可以包括金属基材料。
电容器CAP可以利用另一种数据储存材料来替代。例如，数据储存材料可以是相变材料、磁隧道结(MTJ)或可变电阻材料。
图3是图示根据本发明实施例的半导体器件的示意性立体图。图4是图示图3所示的垂直存储单元阵列MCA_C的剖视图。
参见图3和图4，半导体器件100可以包括下部结构LS和存储单元阵列MCA。图1所示的多个存储单元MC可以布置在第一方向至第三方向D1、D2和D3上，以形成图3所示的存储单元阵列MCA。存储单元阵列MCA可以包括存储单元MC的三维阵列，并且三维存储单元阵列可以包括垂直存储单元阵列MCA_C和横向存储单元阵列MCA_R。垂直存储单元阵列MCA_C可以指的是在第一方向D1上垂直布置的存储单元MC的阵列。横向存储单元阵列MCA_R可以指的是在第三方向D3上横向布置的存储单元MC的阵列。垂直存储单元阵列MCA_C可以称为存储单元MC的列阵列，而横向存储单元阵列MCA_R可以称为存储单元MC的行阵列。位线BL可以垂直定向以耦接到垂直存储单元阵列MCA_C，并且双字线DWL可以横向定向以耦接到横向存储单元阵列MCA_R。耦接到垂直存储单元阵列MCA_C的位线BL可以称为公共位线，并且在第三方向D3上彼此相邻设置的垂直存储单元阵列MCA_C可以耦接到不同的公共位线BL。耦接到横向存储单元阵列MCA_R的双字线DWL可以称为公共双字线Common DWL，并且在第一方向D1上彼此相邻设置的横向存储单元阵列MCA_R可以耦接到不同的公共双字线。
存储单元阵列MCA可以包括多个存储单元MC，并且每个存储单元MC可以包括：垂直定向的位线BL、横向定向的有源层ACT、双字线DWL和横向定向的电容器CAP。例如，图3图示了包括四个存储单元MC的三维DRAM存储单元阵列。
设置在第一方向D1彼此相邻的有源层ACT可以接触一个位线BL。设置为在第三方向D3彼此相邻的有源层ACT可以共享双字线DWL。电容器CAP可以分别耦接到有源层ACT。电容器CAP可以共享一个板线PL。单独的有源层ACT可以比双字线DWL的第一字线WL1和第二字线WL2薄。
在存储单元阵列MCA中，多个双字线DWL可以在第一方向D1上垂直堆叠。单独的双字线DWL可以包括一对第一字线WL1和第二字线WL2。在第一字线WL1和第二字线WL2之间，多个有源层ACT可以横向布置以在第三方向D3上彼此间隔开。有源层ACT的沟道CH可以设置在第一字线WL1与第二字线WL2之间。
双字线DWL可以具有包括突起PWL的切口型结构。根据本发明的另一个实施例，它可以具有没有突起PWL的线性形状。换言之，双字线DWL可以具有与图1所示的双字线DWL相同的形状。
图5是图示根据本发明另一实施例的半导体器件100M的示意性平面图。图5所示的半导体器件100M可以类似于图1至图4所示的半导体器件。在下文中，对同样出现在图1至图4中的构成元件不再赘述。
参见图5，半导体器件100M可以包括存储单元阵列MCA，并且存储单元阵列MCA可以包括多个存储单元MC。存储单元阵列MCA可以包括：多个位线BL、多个晶体管TR和多个电容器CAP。晶体管TR可以共享一个双字线DWL。位线BL可以在第一方向D1上垂直延伸，双字线DWL可以在第三方向D3上延伸。每个晶体管TR可以包括有源层ACT，并且有源层ACT可以在第二方向D2上延伸。每个电容器CAP可以包括储存节点SN、电介质层DE和板节点PN。板节点PN可以耦接到板线PL。有源层ACT的一个端部可以耦接到位线BL，并且有源层ACT的另一个端部可以耦接到电容器CAP。
每个有源层ACT可以包括与双字线DWL重叠的沟道，并且该沟道可以包括沟道突起CHP。有源层ACT可以具有菱形形状。沟道突起CHP可以与双字线DWL垂直重叠。
双字线DWL可以包括两个彼此面对的切口型侧壁。例如，双字线DWL可以包括在第二方向D2上彼此面对的第一切口型侧壁NS1和第二切口型侧壁NS2。第一切口型侧壁NS1和第二切口型侧壁NS2可以包括多个平坦表面WLF和多个凹陷表面WLR。平坦表面WLF可以设置为与位线BL和储存节点SN相邻。平坦表面WLF和凹陷表面WLR可以交替地形成在第三方向D3上。从俯视的角度来看，凹陷表面WLR可以具有圆形形状。
具有第一切口型侧壁NS1和第二切口型侧壁NS2的双字线DWL可以称为切口型双字线DWL。通过形成切口型双字线DWL，可以防止在相邻的存储单元MC之间发生桥接。此外，由于形成了切口型双字线DWL，所以可以减小双字线DWL之间的电容。
图3所示的双字线DWL也可以是切口型双字线，并且图3所示的有源层的顶视图形状可以是矩形形状。图3所示的有源层ACT可以具有与图5的有源层ACT相同的菱形形状。
图6A和图6B是图示根据本发明其他实施例的半导体器件的示意性立体图。图6A示出了具有COP结构的半导体器件110，而图6B则示出了具有POC结构的半导体器件120。在图6A和图6B中，对同样出现在图1至图5中的构成元件不再赘述。
参见图6A，半导体器件110可以包括外围电路部分PERI，并且外围电路部分PERI可以设置在比存储单元阵列MCA低的水平。这可以称为外围上单元(Cell over Peri，COP)结构。存储单元阵列MCA的位线BL可以相对于外围电路部分PERI的表面在第一方向D1上垂直定向，并且双字线DWL可以在第三方向D3上平行于外围电路部分PERI的表面定向。
参见图6B，半导体器件120可以包括存储单元阵列MCA和外围电路部分PERI。外围电路部分PERI可以设置在比存储单元阵列MCA高的水平。这可以称为单元上外围(Periover Cell，POC)结构。
存储单元阵列MCA和半导体器件120的外围电路部分PERI可以通过晶片接合彼此耦接。例如，与位线BL耦接的第一多层金属互连可以形成在存储单元阵列MCA的最上层上，并且外围电路部分PERI可以包括第二多层金属互连。在使第二多层金属互连设置在底部的方式调整外围电路部分PERI的方向之后，存储单元阵列MCA的第一多层金属互连和外围电路部分PERI的第二多层金属互连可以通过接合焊盘进行晶片接合。
在图6A和图6B中，外围电路部分PERI可以包括至少一个用于驱动存储单元阵列MCA的控制电路。外围电路部分PERI的至少一个控制电路可以包括N沟道晶体管、P沟道晶体管、CMOS电路或它们的组合。外围电路部分PERI的至少一个控制电路可以包括地址解码器电路、读取电路、写入电路等。外围电路部分PERI的至少一个控制电路可以包括：平面沟道晶体管、凹沟道晶体管、掩埋栅晶体管和鳍沟道晶体管(FinFET)等。
例如，外围电路部分PERI可以包括子字线驱动器SWD和感测放大器SA。双字线DWL可以通过多层金属互连MLM耦接到子字线驱动器SWD。位线BL可以耦接到感测放大器SA。位线BL和感测放大器SA可以通过附加的多层金属互连彼此耦接。
图7至图21是图示根据本发明实施例的用于制造半导体器件的方法的剖视图。
参见图7，可以在下部结构11之上形成种子层12。下部结构11可以包括半导体下部结构。种子层12可以包括半导体材料。种子层12可以是硅基材料，并且可以包括例如硅(Si)。种子层12可以通过外延生长形成。种子层12可以是厚度大约为7nm至10nm的外延硅。种子层12可以是单晶种子层并且可以包括例如单晶硅。
包括多个牺牲半导体层13和15以及多个半导体层14和16的堆叠体SBD可以形成在种子层12之上。堆叠体SBD可以具有牺牲半导体层13和15以及半导体层14和16彼此交替地堆叠的结构。堆叠体SBD还可以包括最上部的牺牲半导体层17。
半导体层14和16可以包括第一半导体层14和第二半导体层16。第一半导体层14可以比第二半导体层16薄。第二半导体层16可以为第一半导体层14厚度的约2至3倍。例如，第一半导体层14可以具有大约20nm的厚度，第二半导体层16可以具有大约40nm的厚度。
牺牲半导体层13和15可以包括第一牺牲半导体层13和第二牺牲半导体层15。第一牺牲半导体层13和第二牺牲半导体层15可以具有相同的厚度。第一牺牲半导体层13和第二牺牲半导体层15可以比第一半导体层14和第二半导体层16薄。第一牺牲半导体层13和第二牺牲半导体层15可以比第一半导体层14薄。例如，第一牺牲半导体层13和第二牺牲半导体层15可以具有大约7至10nm的厚度。
最上部的牺牲半导体层17可以设置在第一半导体层14和第二半导体层16之中的最上部的第二半导体层16之上。最上部的牺牲半导体层17可以具有与第一牺牲半导体层13和第二牺牲半导体层15相同的厚度。例如，最上部的牺牲半导体层17可以具有大约7nm至10nm的厚度。
根据本发明的另一实施例，可以省略最上部的牺牲半导体层17。
根据本发明的另一实施例，可以通过改变第一半导体层14和第二半导体层16的顺序来形成半导体层14和16。换言之，第一半导体层14可以比第二半导体层16厚。第一半导体层14可以为第二半导体层16厚度的大约2至3倍。例如，第一半导体层14可以具有大约40nm的厚度，第二半导体层16可以具有大约20nm的厚度。
形成堆叠体SBD的第一半导体层14和第二半导体层16、第一牺牲半导体层13和第二牺牲半导体层15以及最上部的牺牲半导体层17中的每一个可以通过外延生长工艺形成。例如，第一半导体层14、第二半导体层16、第一牺牲半导体层13、第二牺牲半导体层15和最上部的牺牲半导体层17可以由单晶半导体或单晶半导体化合物形成。根据本发明的实施例，第一半导体层14和第二半导体层16可以包括从单晶硅和单晶硅锗中选择的第一半导体材料，并且第一牺牲半导体层13和第二牺牲半导体层15可以包括不同于第一半导体材料的第二半导体材料。最上部的牺牲半导体层17可以包括与第一牺牲半导体层13和第二牺牲半导体层15相同的材料，例如，第二半导体材料。例如，第一半导体层14和第二半导体层16中的每一个可以是单晶硅层，并且第一牺牲半导体层13、第二牺牲半导体层15和最上部的牺牲半导体层17中的每一个可以是单晶硅锗层。
如上所述，可以使用外延生长在种子层12之上形成堆叠体SBD，并且可以通过重复形成多个子堆叠来形成堆叠体SBD。例如，在每个子堆叠中，第一牺牲半导体层13、第一半导体层14、第二牺牲半导体层15和第二半导体层16可以按照所述的顺序堆叠。
随后，可以在堆叠体SBD之上形成电介质层18。电介质层18可以包括氧化硅。电介质层18可以是硬掩模并且可以省略电介质层18。
可以在电介质层18之上形成掩模层19。掩模层19可以包括至少一个开口19M，并且电介质层18可以通过开口19M暴露。掩模层19可以是相对于电介质层18和堆叠体SBD具有刻蚀选择性的材料。掩模层19可以包括光致抗蚀剂、氮化硅、氮氧化硅、非晶硅、非晶碳、抗反射涂覆(ARC)材料或它们的组合。
参见图8，至少一个第一开口20可以形成在堆叠体SBD中。为了形成第一开口20，可以顺序地刻蚀电介质层18、堆叠体SBD和种子层12。例如，可以使用掩模层19作为刻蚀掩模来刻蚀电介质层18，然后可以刻蚀堆叠体SBD和种子层12。第一开口20可以垂直延伸穿过电介质层18、堆叠体SBD和种子层12。第一开口20可以暴露出下部结构11的表面。
参见图9，可以在第一半导体层14和第二半导体层16之间形成多个初始横向凹部AG’。在形成初始横向凹部AG’时，也可以在电介质层18与最上部的第二半导体层16之间形成初始横向凹部AG’。可以选择性地去除第一牺牲半导体层13、第二牺牲半导体层15和最上部的牺牲半导体层17以形成初始横向凹部AG’。初始横向凹部AG’可以具有相同的尺寸，例如相同的高度。
基于第一半导体层14和第二半导体层16的刻蚀选择性与第一牺牲半导体层13和第二牺牲半导体层15的刻蚀选择性之间的差异，可以选择性地去除第一牺牲半导体层13、第二牺牲半导体层15和最上部的牺牲半导体层17。可以通过湿法刻蚀或干法刻蚀选择性地去除第一牺牲半导体层13、第二牺牲半导体层15和最上部的牺牲半导体层17。例如，当第一牺牲半导体层13、第二牺牲半导体层15和最上部的牺牲半导体层17包括硅锗，并且第一半导体层和第二半导体层14和16包括硅时，可以通过使用相对于硅层具有选择性的刻蚀剂或刻蚀气体来刻蚀硅锗。
参见图10，第一半导体层14和第二半导体层16可以通过初始横向凹部AG’而凹陷。为了使第一半导体层14和第二半导体层16凹陷，可以通过湿法刻蚀或干法刻蚀来刻蚀第一半导体层14和第二半导体层16。根据本发明的实施例，可以部分地刻蚀第二半导体层16，直到去除第一半导体层14。因此，可以去除所有薄的第一半导体层14，并且可以使厚的第二半导体层16变薄，如附图标记“16S”所示。第一半导体层14和第二半导体层16的凹陷工艺可以称为第二半导体层16的减薄工艺。减薄的第二半导体层16S可以简称为薄体有源层16S。薄体有源层16S可以包括单晶硅。在去除第一半导体层14时，还可以去除所有的种子层12，并且可以使下部结构11的表面凹陷预定深度。
在第一半导体层14和第二半导体层16的刻蚀之后，初始横向凹部AG’可以在垂直方向上加宽。例如，多个初始凹部AG可以形成在薄体有源层16S之间，并且初始凹部AG的尺寸可以大于初始横向凹部AG’。初始凹部AG中的最上部的初始凹部AG可以设置在电介质层18与最上部的薄体有源层16S之间。最上部的初始凹部AG可以具有小于其他层的初始凹部AG的高度。
参见图11，可以利用电介质材料21和22来填充初始凹部AG。电介质材料21和22可以包括牺牲电介质层21和单元隔离电介质层22。首先，可以形成多个牺牲电介质层21以覆盖薄体有源层16S，并且可以在牺牲电介质层21之上顺序地形成多个单元隔离电介质层22。薄体有源层16S和牺牲电介质层21可以直接相互接触。牺牲电介质层21和单元隔离电介质层22可以由不同的材料形成。牺牲电介质层21可以包括氮化硅，而单元隔离电介质层22可以包括氧化硅。单元隔离电介质层22和电介质层18可以由相同的材料形成。在下文中，电介质层18可以用附图标记“22”表示，并且可以简称为单元隔离电介质层。
如上所述，随着形成牺牲电介质层21和单元隔离电介质层22，可以在下部结构11之上形成单元体CBD。单元体CBD可以包括多个薄体有源层16S、多个牺牲电介质层21和多个单元隔离电介质层22。单元体CBD可以包括设置在单元隔离电介质层22之间的多个子堆叠。这里，子堆叠可以具有一个薄体有源层16S设置在两个牺牲电介质层21之间的结构。由于单元隔离电介质层22、牺牲电介质层21和薄体有源层16S分别包括氧化硅、氮化硅和单晶硅层，所以单元体CBD可以包括氧化物-氮化物-硅-氮化物(Oxide-Nitride-Silicon-Nitride，ONSN)堆叠多次的结构。
参见图12，可以在单元体CBD中形成字线凹部23。为了形成字线凹部23，可以选择性地刻蚀部分牺牲电介质层21。可以在下部结构11与最下部单元隔离电介质层22之间形成虚拟字线凹部23D。
可以由字线凹部23暴露出薄体有源层16S的一部分。
参见图13，可以在薄体有源层16S的暴露部分之上形成栅电介质层GD。可以通过氧化工艺选在薄体有源层16S的表面上择性地形成栅电介质层GD。根据本发明的另一实施例，可以通过沉积工艺来形成栅电介质层GD。在这种情况下，可以在字线凹部23的表面上和薄体有源层16S的表面上形成栅电介质层GD。
随后，可以通过利用导电材料填充每个字线凹部23来形成双字线DWL。双字线DWL可以包括多晶硅、氮化钛、钨或它们的组合。例如，双字线DWL的形成可以包括：共形地沉积氮化钛、在氮化钛上沉积钨以填充字线凹部23以及回蚀氮化钛和钨。双字线DWL可以部分地填充字线凹部23，因此可以暴露出栅电介质层GD的一部分。每个双字线DWL可以包括第一字线WL1和第二字线WL2。第一字线WL1和第二字线WL2可以垂直地彼此面对，薄体有源层16S插置在第一字线WL1与第二字线WL2之间。图13所示的双字线DWL、第一字线WL1和第二字WL2可以对应于图1至图5所示的双字线DWL、第一字线WL1和第二字WL2。
可以在形成双字线DWL时形成填充虚拟字线凹部23D的虚拟字线DMWL。虚拟字线DMWL可以由与双字线DWL相同的材料形成。
参见图14，可以形成与双字线DWL的一侧接触的位线侧覆盖层BC。位线侧覆盖层BC可以设置在字线凹部23中。位线侧覆盖层BC可以包括氧化硅、氮化硅或它们的组合。位线侧覆盖层BC可以接触第一字线WL1和第二字线WL2。
可以由位线侧覆盖层BC暴露出薄体有源层16S的第一端部E1。
参见图15，可以在薄体有源层16S的第一端部E1处形成第一源极/漏极区SR。可以通过沉积包括杂质的导电层并执行退火来形成第一源极/漏极区SR。根据本发明的另一实施例，可以通过掺杂杂质的工艺来形成第一源极/漏极区SR。
参见图16，可以形成位线BL。位线BL可以具有填充第一开口20的柱体形状。位线BL可以包括氮化钛、钨或它们的组合。
参见图17，可以通过刻蚀单元体CBD的另一部分来形成第二开口24。第二开口24可以竖直地延伸。第二开口24可以具有穿通单元体CBD的另一部分的孔形状。
参见图18，可以通过第二开口24来选择性地凹陷牺牲电介质层21和薄体有源层16S。结果，可以在单元隔离电介质层22之间形成电容器开口25。在执行用于形成第二开口24和电容器开口25的工艺之后，剩余的薄体有源层16S可以保留，如由附图标记“ACT”表示的。第一字线WL1和第二字线WL2可以形成为在其间插置薄体有源层ACT，并且栅电介质层GD可以设置在薄体有源层ACT与第一字线WL1和第二字线WL2之间。薄体有源层ACT可以称为单晶硅有源层。
随后，可以进一步使牺牲电介质层21凹陷。结果，可以在牺牲电介质层21的一侧上设置空的空间(或横向凹部)，并且可以由空的空间暴露出薄体有源层ACT的第二端E2。剩余的牺牲电介质层可以变成储存节点侧覆盖层21’。储存节点侧覆盖层21’可以覆盖薄体有源层ACT的上表面和下表面。
参见图19，可以在薄体有源层ACT中形成第二源极/漏极区DR。结果，可以在薄体有源层ACT中形成彼此横向间隔开的第一源极/漏极区SR和第二源极/漏极区DR，并且沟道CH可以限定在第一源极/漏极区SR与第二源极/漏极区DR之间。
随后，可以在第二源极/漏极区DR之上形成储存节点SN。为了形成储存节点SN，可以沉积导电材料并且可以执行回蚀工艺。储存节点SN可以包括氮化钛。储存节点SN可以具有横向定向的筒形状。单独的储存节点SN可以耦接到相应的第二源极/漏极区DR。
参见图20，单元隔离电介质层22可以被凹陷(参见附图标记26)，以暴露出储存节点SN的外壁。
参见图21，可以在储存节点SN之上顺序地形成电介质层DE和板节点PN。
参见图7至图21，当薄体有源层ACT包括单晶有源层时，半导体器件可以包括：下部结构11，
单元隔离电介质层22，其垂直地堆叠在下部结构11之上以平行于下部结构11，
单晶硅有源层ACT，其设置在单元隔离电介质层22之间并且横向定向以平行于下部结构11，
字线WL1和WL2，其横向定向以与单元隔离电介质层22之间的单晶硅有源层ACT交叉，
位线BL，其共同耦接到单晶硅有源层ACT的一侧并且在垂直于下部结构LS的方向上延伸，以及
电容器CAP，其耦接到单晶硅有源层ACT的另一侧。半导体器件还可以包括设置在字线WL1和WL2之中的最下部字线WL2与下部结构11之间的虚拟字线DMWL。单元隔离电介质层22可以设置在最下部字线WL2与虚拟字线DMWL之间。板节点PN可以与下部结构11间隔开。
虚拟字线和最下部字线可以通过在单元隔离电介质层之中的最下部单元隔离电介质层彼此隔离。
根据本发明的实施例，可以通过利用单晶硅来形成薄体有源层，从而提高半导体器件的可靠性。
根据本发明的实施例，可以改善金属接触刻蚀余量并防止金属接触被穿孔(punched)。
本发明实施例所期望获得的效果不限于上述效果，并且本发明所属领域的普通技术人员从下面的描述也可以清楚地理解上述未提及的其他效果。
尽管已经针对特定实施例描述了本发明，但是对于本领域技术人员显而易见的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下可以进行各种改变和修改。

Claims (25)

1.一种用于制造半导体器件的方法，包括：
通过在下部结构之上交替地堆叠多个半导体层和多个牺牲半导体层来形成堆叠体；
通过刻蚀所述堆叠体来形成开口；
通过经由所述开口刻蚀所述半导体层和所述牺牲半导体层来形成多个有源层和多个横向凹部；
形成部分地填充所述横向凹部并且接触所述有源层的牺牲电介质层；以及
利用字线来替代所述牺牲电介质层。
2.根据权利要求1所述的方法，其中，所述半导体层中的每一个包括单晶硅层，以及
所述牺牲半导体层中的每一个包括单晶硅锗层。
3.根据权利要求1所述的方法，其中，所述牺牲电介质层包括氮化硅。
4.根据权利要求1所述的方法，其中，所述半导体层形成为比所述牺牲半导体层厚。
5.根据权利要求1所述的方法，其中，形成所述堆叠体包括：
通过在所述下部结构之上利用外延生长来重复地形成多个子堆叠，以及
所述子堆叠中的每一个包括按下述的顺序堆叠的第一牺牲半导体层、第一半导体层、第二牺牲半导体层和第二半导体层，以及其中，所述第二半导体层比所述第一半导体层厚。
6.根据权利要求5所述的方法，其中，所述第二半导体层形成为所述第一半导体层厚度的2至3倍，
所述第一半导体层形成为比所述第一牺牲半导体层和所述第二牺牲半导体层厚，以及
所述第一牺牲半导体层和所述第二牺牲半导体层形成为具有相同的厚度。
7.根据权利要求5所述的方法，其中，在所述子堆叠中，最下部材料和最上部材料包括所述第一牺牲半导体层。
8.根据权利要求5所述的方法，其中，在所述子堆叠中，最下部材料包括所述第一牺牲半导体层，以及最上部材料包括所述第二半导体层。
9.根据权利要求5所述的方法，其中，所述第一半导体层和所述第二半导体层中的每一个均包括单晶硅层，以及
所述第一牺牲半导体层和所述第二牺牲半导体层中的每一个均包括单晶硅锗层。
10.根据权利要求5所述的方法，还包括：
在所述下部结构与所述子堆叠之间形成单晶种子层，
其中，所述单晶种子层比所述第一半导体层和所述第二半导体层薄，并且具有与所述第一牺牲半导体层和第二牺牲半导体层的厚度相同的厚度。
11.根据权利要求10所述的方法，其中，所述单晶种子层、所述第一半导体层和所述第二半导体层中的每一个均包括单晶硅层，以及
所述第一牺牲半导体层和所述第二牺牲半导体层中的每一个均包括单晶硅锗层。
12.根据权利要求10所述的方法，其中，利用虚拟字线来替代所述单晶种子层和最下部的所述第一牺牲半导体层。
13.根据权利要求1所述的方法，其中，所述半导体层包括第一半导体层和比所述第一半导体层厚的第二半导体层，以及
通过经由所述开口刻蚀所述半导体层和所述牺牲半导体层，形成所述多个有源层和所述多个横向凹部包括：
通过去除所述牺牲半导体层来形成初始横向凹部；以及
在去除所述第一半导体层时减薄所述第二半导体层，以形成比所述初始横向凹部宽的所述横向凹部并且在所述横向凹部之间形成所述有源层。
14.根据权利要求1所述的方法，还包括，在形成部分地填充所述横向凹部并接触所述有源层的所述牺牲电介质层之后：
形成填充在所述牺牲电介质层之间的单元隔离电介质层，
其中，所述牺牲电介质层和所述单元隔离电介质层包括不同的材料。
15.根据权利要求1所述的方法，还包括：
形成共同耦接到所述有源层的第一端部并垂直于所述下部结构的表面定向的位线；以及
形成包括单独地耦接到所述有源层的第二端部的储存节点的电容器。
16.一种用于制造半导体器件的方法，包括：
在下部结构之上形成种子硅层；
重复地形成子堆叠，其中，第一单晶硅锗层、第一单晶硅层、第二单晶硅锗层和第二单晶硅层按所述的顺序被堆叠在所述种子硅层之上；
通过刻蚀所述子堆叠和所述种子硅层来形成开口；
通过经由所述开口去除所述第一单晶硅锗层和所述第二单晶硅锗层来形成初始横向凹部；
在去除所述第一单晶硅层时减薄所述第二单晶硅层，以形成比所述初始横向凹部宽的横向凹部，并在所述横向凹部之间形成薄体有源层；
形成部分地填充所述横向凹部并接触所述薄体有源层的牺牲电介质层；以及
利用字线来替代所述牺牲电介质层。
17.根据权利要求16所述的方法，其中，所述第二单晶硅层形成为比所述第一单晶硅层厚，以及
所述第一单晶硅锗层和所述第二单晶硅锗层形成为比所述第一单晶硅层薄。
18.根据权利要求16所述的方法，其中，所述第二单晶硅层形成为所述第一单晶硅层厚度的2至3倍。
19.根据权利要求16所述的方法，其中，所述种子硅层、所述第一单晶硅锗层、所述第一单晶硅层、所述第二单晶硅锗层和所述第二单晶硅层中的每一个通过外延生长形成。
20.根据权利要求16所述的方法，其中，利用所述牺牲电介质层中的最下部牺牲电介质层来替代所述种子硅层和最下部的第一单晶硅锗层，以及
利用虚拟字线来替代所述最下部牺牲电介质层。
21.根据权利要求16所述的方法，还包括，在利用字线来替代所述牺牲电介质层之后：
形成共同耦接到所述薄体有源层的一侧端部并在垂直于所述下部结构的表面的方向上延伸的位线；以及
形成耦接到所述薄体有源层的另一侧端部中的每一个的电容器。
22.一种半导体器件，包括：
下部结构；
单元隔离电介质层，其垂直地堆叠在所述下部结构之上并平行于所述下部结构；
单晶硅有源层，其设置在所述单元隔离电介质层之间并且横向定向以平行于所述下部结构；
字线，其横向定向以与所述单元隔离电介质层之间的单晶硅有源层中的每一个交叉；
位线，其共同耦接到所述单晶硅有源层的一侧并且在垂直于所述下部结构的方向上延伸；以及
电容器，其耦接到所述单晶硅有源层的另一侧。
23.根据权利要求22所述的半导体器件，其中，所述字线中的每一个包括与所述单晶硅有源层中的每一个的上表面和下表面交叉的双字线。
24.根据权利要求22所述的半导体器件，其中，所述电容器中的每一个包括：
储存节点，其电连接到所述单晶硅有源层中的每一个的另一侧；
板节点，其在所述储存节点之上；以及
电介质层，其在所述储存节点与板节点之间。
25.根据权利要求22所述的半导体器件，还包括：
虚拟字线，其设置在所述字线中的最下部字线与所述下部结构之间，
其中，所述虚拟字线和所述最下部字线通过所述单元隔离电介质层的最下部单元隔离电介质层而相互隔离。
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