DE102022212526A1 - Halbleitervorrichtung und verfahren zum herstellen derselben - Google Patents

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Abstract

Ein Verfahren zum Herstellen einer Halbleitervorrichtung umfasst: Bilden eines Stapelkörpers durch abwechselndes Stapeln einer Vielzahl von Halbleiterschichten und einer Vielzahl von Opferhalbleiterschichten über einer unteren Struktur; Bilden einer Öffnung durch Ätzen des Stapelkörpers; Bilden einer Vielzahl von aktiven Schichten und einer Vielzahl von seitlichen Aussparungen durch Ätzen der Halbleiterschichten und der Opferhalbleiterschichten durch die Öffnung; Bilden von dielektrischen Opferschichten, die teilweise die seitlichen Aussparungen füllen und die aktiven Schichten kontaktieren; und Ersetzen der dielektrischen Opferschichten durch Wortleitungen.

Description

  • HINTERGRUND
  • 1. Gebiet
  • Verschiedene Ausführungsformen der vorliegenden Erfindung betreffen eine Halbleitervorrichtung, und insbesondere eine Halbleitervorrichtung mit einer dreidimensionalen Struktur und ein Verfahren zum Herstellen derselben.
  • 2. Beschreibung des Standes der Technik
  • Die Größe einer Speicherzelle wird ständig verringert, um den Netto-Die bzw. Netto-Rohchip einer Speichervorrichtung zu erhöhen. Da die Größe der Speicherzellen miniaturisiert wird, ist es erforderlich, die parasitäre Kapazität Cb zu verringern und ebenso die Kapazität zu erhöhen. Aufgrund der strukturellen Beschränkungen der Speicherzellen ist es jedoch schwierig, den Netto-Die zu vergrößern.
  • In letzter Zeit werden dreidimensionale Halbleiterspeichervorrichtungen vorgeschlagen, die Speicherzellen umfassen, die in drei Dimensionen angeordnet sind.
  • ZUSAMMENFASSUNG
  • Ausführungsformen der vorliegenden Erfindung sind auf eine Halbleiterspeichervorrichtung, die hochintegrierte Speicherzellen umfasst, und ein Verfahren zum Herstellen derselben gerichtet.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung umfasst ein Verfahren zum Herstellen einer Halbleitervorrichtung: Bilden eines Stapelkörpers durch abwechselndes Stapeln einer Vielzahl von Halbleiterschichten und einer Vielzahl von Opferhalbleiterschichten über einer unteren Struktur; Bilden einer Öffnung durch Ätzen des Stapelkörpers; Bilden einer Vielzahl von aktiven Schichten und einer Vielzahl von seitlichen Aussparungen bzw. Vertiefungen durch Ätzen der Halbleiterschichten und der Opferhalbleiterschichten durch die Öffnung; Bilden von dielektrischen Opferschichten, die die seitlichen Aussparungen teilweise ausfüllen und die aktiven Schichten kontaktieren; und Ersetzen der dielektrischen Opferschichten durch Wortleitungen.
  • Gemäß einer anderen Ausführungsform der vorliegenden Erfindung umfasst ein Verfahren zum Herstellen einer Halbleitervorrichtung: Bilden einer Siliziumkeimschicht über einer unteren Struktur; wiederholtes Bilden eines Teilstapels, in dem eine erste monokristalline Silizium-Germanium-Schicht, eine erste monokristalline Silizium-Schicht, eine zweite monokristalline Silizium-Germanium-Schicht und eine zweite monokristalline Silizium-Schicht in einer genannten Reihenfolge über der Siliziumkeimschicht gestapelt sind; Bilden einer Öffnung durch Ätzen der Teilstapel und der Siliziumkeimschicht; Bilden anfänglicher seitlicher Aussparungen durch Entfernen der ersten und zweiten monokristallinen Silizium-Germanium-Schichten durch die Öffnung; Dünnen (Thinning) der zweiten monokristallinen Siliziumschichten, während die ersten monokristallinen Siliziumschichten entfernt werden, um seitliche Aussparungen zu bilden, die breiter sind als die anfängliche seitliche Aussparung, und um aktive Dünnkörperschichten zwischen den seitlichen Aussparungen zu bilden; Bilden von dielektrischen Opferschichten, die die seitlichen Aussparungen teilweise ausfüllen und die aktiven Dünnkörperschichten kontaktieren; und Ersetzen der dielektrischen Opferschichten durch Wortleitungen.
  • Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung umfasst eine Halbleitervorrichtung: eine untere Struktur; dielektrische Zellisolationsschichten, die vertikal über der unteren Struktur und parallel zur unteren Struktur gestapelt sind; aktive monokristalline Siliziumschichten, die zwischen den dielektrischen Zellisolationsschichten angeordnet und seitlich derart ausgerichtet sind, dass sie parallel zu der unteren Struktur verlaufen; Wortleitungen, die seitlich derart ausgerichtet sind, dass sie jede der aktiven monokristallinen Siliziumschichten zwischen den dielektrischen Zellisolationsschichten kreuzen; eine Bitleitung, die gemeinsam mit einer Seite der aktiven monokristallinen Siliziumschichten gekoppelt ist und sich in einer Richtung senkrecht zu der unteren Struktur erstreckt; und Kondensatoren, die mit einer anderen Seite der aktiven monokristallinen Siliziumschichten gekoppelt sind.
  • Figurenliste
    • 1 zeigt eine schematische perspektivische Ansicht, die eine Speicherzelle einer Halbleitervorrichtung gemäß den Ausführungsformen der vorliegenden Erfindung darstellt.
    • 2 zeigt eine Schnittdarstellung, die die in 1 gezeigte Speicherzelle darstellt.
    • 3 zeigt eine schematische perspektivische Ansicht, die eine Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung darstellt.
    • 4 zeigt eine Schnittdarstellung, die ein in 3 gezeigtes vertikales Speicherzellenfeld MCA_C darstellt.
    • 5 zeigt eine schematische Draufsicht, die eine Halbleitervorrichtung gemäß einer anderen Ausführungsform der vorliegenden Erfindung darstellt.
    • 6A und 6B zeigen schematische perspektivische Ansichten, die Halbleitervorrichtungen gemäß anderen Ausführungsformen der vorliegenden Erfindung darstellen.
    • 7 bis 21 zeigten Schnittdarstellungen, die ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung darstellen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Verschiedene Ausführungsformen der vorliegenden Erfindung werden im Folgenden unter Bezugnahme auf die beigefügten Zeichnungen näher beschrieben. Die vorliegende Erfindung kann jedoch in verschiedenen Formen gebildet werden und sollte nicht als auf die hierin dargelegten Ausführungsformen beschränkt verstanden werden. Vielmehr sind diese Ausführungsformen vorgesehen, damit diese Offenbarung gründlich und vollständig ist und dem Fachmann den Umfang der vorliegenden Erfindung vollständig vermittelt. In der gesamten Offenbarung beziehen sich gleiche Bezugszeichen auf gleiche Teile in den verschiedenen Figuren und Ausführungsformen der vorliegenden Erfindung.
  • Die Zeichnungen sind nicht unbedingt maßstabsgetreu, und in einigen Fällen können die Proportionen übertrieben dargestellt sein, um Merkmale der Ausführungsformen deutlich darzustellen. Wenn eine erste Schicht als „auf“ einer zweiten Schicht oder „auf“ einem Substrat bezeichnet wird, bezieht sich dies nicht nur auf den Fall, dass die erste Schicht direkt auf der zweiten Schicht oder dem Substrat gebildet ist, sondern auch auf den Fall, dass eine dritte Schicht zwischen der ersten Schicht und der zweiten Schicht oder dem Substrat vorhanden ist.
  • Gemäß den folgenden Ausführungsformen der vorliegenden Erfindung ist es möglich, die Speicherzellendichte zu erhöhen und die parasitäre Kapazität durch vertikales Stapeln von Speicherzellen zu verringern.
  • 1 zeigt eine schematische perspektivische Ansicht, die eine Speicherzelle einer Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Erfindung darstellt. 2 zeigt eine Schnittdarstellung, die die in 1 gezeigte Speicherzelle darstellt.
  • Unter Bezugnahme auf die 1 und 2 kann die Speicherzelle MC einer dreidimensionalen (3D) Halbleitervorrichtung gemäß den Ausführungsformen der vorliegenden Erfindung eine Bitleitung BL, einen Transistor TR und einen Kondensator CAP umfassen. Der Transistor TR kann eine aktive Schicht ACT und eine Doppelwortleitung DWL umfassen, wobei die Doppelwortleitung DWL eine erste und eine zweite Wortleitung WL1 und WL2 umfassen kann, die einander gegenüberliegen und zwischen denen die aktive Schicht ACT angeordnet ist. Der Kondensator CAP kann einen Speicherknoten SN, eine dielektrische Schicht DE und einen Plattenknoten PN umfassen.
  • Die Bitleitung BL kann eine Säulenform aufweisen, die sich in einer ersten Richtung D1 erstreckt. Die aktive Schicht ACT kann eine Balken- bzw. Stabform aufweisen, die sich in einer zweiten Richtung D2 erstreckt, die sich mit der ersten Richtung D1 kreuzt bzw. schneidet. Die Doppelwortleitung DWL kann eine Linienform aufweisen, die sich in einer dritten Richtung D3 erstreckt, die sich mit der ersten und zweiten Richtung D1 und D2 kreuzt. Der Plattenknoten PN des Kondensators CAP kann mit einer Plattenleitung PL gekoppelt sein.
  • Die Bitleitung BL kann vertikal in eine erste Richtung D1 ausgerichtet bzw. orientiert sein. Die Bitleitung BL kann als eine vertikal ausgerichtete Bitleitung oder eine säulenartige Bitleitung bezeichnet werden. Die Bitleitung BL kann ein leitfähiges Material umfassen. Die Bitleitung BL kann ein Material auf Siliziumbasis, ein Material auf Metallbasis oder eine Kombination davon umfassen. Die Bitleitung BL kann Silizium, ein Metall, ein Metallnitrid, ein Metallsilicid oder eine Kombination davon umfassen. Die Bitleitung BL kann Polysilizium, Titannitrid, Wolfram oder eine Kombination davon umfassen. Die Bitleitung BL kann zum Beispiel Polysilizium oder Titannitrid (TiN) umfassen, das mit einer Verunreinigung vom N-Typ dotiert ist. Die Bitleitung BL kann einen TiN/W-Stapel umfassen, der Titannitrid und Wolfram über Titannitrid umfasst.
  • Die Doppelwortleitung DWL kann sich in einer dritten Richtung D3 erstrecken, und die aktive Schicht ACT kann sich in einer zweiten Richtung D2 erstrecken. Die aktive Schicht ACT kann seitlich in der zweiten Richtung D2 von der Bitleitung BL angeordnet sein. Die Doppelwortleitung DWL kann ein Paar von Wortleitungen umfassen, d.h. eine erste Wortleitung WL1 und eine zweite Wortleitung WL2. Die erste Wortleitung WL1 und die zweite Wortleitung WL2 können einander in der ersten Richtung D1 gegenüberliegen, wobei die aktive Schicht ACT dazwischenliegt. Eine dielektrische Gate-Schicht GD kann auf der Ober- und Unterseite der aktiven Schicht ACT gebildet werden.
  • Die aktive Schicht ACT kann ein Halbleitermaterial oder ein Oxid-Halbleitermaterial umfassen. Die aktive Schicht ACT kann zum Beispiel monokristallines Silizium, Germanium, Siliziumgermanium oder Indium-Gallium-Zink-Oxid (IGZO) umfassen. Die aktive Schicht ACT kann Polysilizium oder monokristallines Silizium umfassen. Die aktive Schicht ACT kann einen Kanal CH, einen ersten Source-/Drain-Bereich SR zwischen dem Kanal CH und einer Bitleitung BL und einen zweiten Source-/Drain-Bereich DR zwischen dem Kanal CH und einem Kondensator CAP umfassen. Der Kanal CH kann zwischen dem ersten Source-/Drain-Bereich SR und dem zweiten Source-/Drain-Bereich DR definiert sein. Gemäß einer Ausführungsform der vorliegenden Erfindung kann die aktive Schicht ACT aus monokristallinem Silizium bestehen.
  • Der erste Source-/Drain-Bereich SR und der zweite Source-/Drain-Bereich DR können mit Verunreinigungen desselben Leitfähigkeitstyps dotiert sein. Der erste Source-/Drain-Bereich SR und der zweite Source-/Drain-Bereich DR können mit einer Verunreinigung vom N-Typ- oder einer Verunreinigung vom P-Typ dotiert sein. Der erste Source-/Drain-Bereich SR und der zweite Source-/Drain-Bereich DR können zumindest eine Verunreinigung umfassen, die aus Arsen (As), Phosphor (P), Bor (B), Indium (In) und einer Kombination davon ausgewählt ist. Eine erste Seite des ersten Source-/Drain-Bereichs SR kann mit der Bitleitung BL in Kontakt stehen, und eine zweite Seite des ersten Source-/Drain-Bereichs SR kann mit dem Kanal CH in Kontakt stehen. Eine erste Seite des zweiten Source-/Drain-Bereichs DR kann mit dem Speicherknoten SN in Kontakt stehen, und eine zweite Seite des zweiten Source-/Drain-Bereichs DR kann mit dem Kanal CH in Kontakt stehen. Die zweite Seite des ersten Source-/Drain-Bereichs SR und die zweite Seite des zweiten Source-/Drain-Bereichs DR können sich teilweise mit den Seiten der ersten bzw. zweiten Wortleitung WL1 bzw. WL2 überlappen. Die seitliche Länge des Kanals CH in der zweiten Richtung D2 kann kleiner sein als die seitliche Länge des ersten und zweiten Source-/Drain-Bereichs SR und DR in der zweiten Richtung D2. Gemäß einer anderen Ausführungsform der vorliegenden Erfindung können die seitlichen Längen des Kanals CH in der zweiten Richtung D2 größer sein als die seitlichen Längen der ersten und zweiten Source-/Drain-Bereiche SR und DR in der zweiten Richtung D2.
  • Der Transistor TR kann ein Zellentransistor sein und er kann eine Doppelwortleitung DWL aufweisen. In der Doppelwortleitung DWL können die erste Wortleitung WL1 und die zweite Wortleitung WL2 das gleiche Potential aufweisen. Zum Beispiel können die erste Wortleitung WL1 und die zweite Wortleitung WL2 ein Paar bilden, und an die erste Wortleitung WL1 und die zweite Wortleitung WL2 kann die gleiche Wortleitungs-Treiberspannung angelegt werden. Wie beschrieben, kann die Speicherzelle MC gemäß der Ausführungsform der vorliegenden Erfindung eine Doppelwortleitung DWL aufweisen, bei der zwei erste und zweite Wortleitungen WL1 und WL2 neben einem Kanal CH angeordnet sind.
  • Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung können die erste Wortleitung WL1 und die zweite Wortleitung WL2 unterschiedliche Potentiale aufweisen. Zum Beispiel kann an die erste Wortleitung WL1 eine Wortleitungs-Treiberspannung angelegt werden, und an die zweite Wortleitung WL2 kann eine Massespannung angelegt werden. Die zweite Wortleitung WL2 kann als hintere Wortleitung oder als Abschirmwortleitung bezeichnet werden. Gemäß einer anderen Ausführungsform der vorliegenden Erfindung kann die Massespannung an die erste Wortleitung WL1 angelegt werden, und die Wortleitungs-Treiberspannung kann an die zweite Wortleitung WL2 angelegt werden.
  • Die aktive Schicht ACT kann eine geringere Dicke aufweisen als die der ersten und zweiten Wortleitungen WL1 und WL2. Mit anderen Worten kann die vertikale Dicke der aktiven Schicht ACT in der ersten Richtung D1 kleiner sein als die vertikale Dicke der ersten und zweiten Wortleitungen WL1 und WL2 in der ersten Richtung D1. Eine solche dünne aktive Schicht ACT kann als aktive Dünnkörperschicht bezeichnet werden. Die dünne aktive Schicht ACT kann einen Dünnkörperkanal CH umfassen, und der Dünnkörperkanal CH kann eine Dicke von etwa 10 nm oder weniger aufweisen. Gemäß einer anderen Ausführungsform der vorliegenden Erfindung kann der Kanal CH die gleiche vertikale Dicke aufweisen wie die der ersten und zweiten Wortleitungen WL1 und WL2.
  • Die dielektrische Gate-Schicht GD kann Siliziumoxid, Siliziumnitrid, ein Metalloxid, ein Metalloxynitrid, ein Metallsilikat, ein High-k-Material, ein ferroelektrisches Material, ein anti-ferroelektrisches Material oder eine Kombination davon umfassen. Die dielektrische Gate-Schicht GD kann SiO2, Si3N4, HfO2, Al2O3, ZrO2, AlON, HfON, HfSiO, HfSiON oder HfZrO umfassen.
  • Die Doppelwortleitung DWL kann ein Metall, ein Metallgemisch, eine Metalllegierung oder ein Halbleitermaterial umfassen. Die Doppelwortleitung DWL kann Titannitrid, Wolfram, Polysilizium oder eine Kombination davon umfassen. Die Doppelwortleitung DWL kann zum Beispiel einen TiN/W-Stapel umfassen, in dem Titannitrid und Wolfram nacheinander gestapelt sind. Die Doppelwortleitung DWL kann ein N-Typ-Arbeitsfunktionsmaterial oder ein P-Typ-Arbeitsfunktionsmaterial umfassen. Das N-Typ-Arbeitsfunktionsmaterial kann eine niedrige Arbeitsfunktion bzw. Austrittsarbeit von etwa 4,5 eV oder weniger aufweisen, und das P-Typ-Arbeitsfunktionsmaterial kann eine hohe Arbeitsfunktion bzw. Austrittsarbeit von etwa 4,5 eV oder mehr aufweisen.
  • Der Kondensator CAP kann seitlich vom Transistor TR in der zweiten Richtung D2 angeordnet sein. Der Kondensator CAP kann einen Speicherknoten SN umfassen, der sich seitlich von der aktiven Schicht ACT in der zweiten Richtung D2 erstreckt. Der Kondensator CAP kann ferner eine dielektrische Schicht DE und einen Plattenknoten PN über dem Speicherknoten SN umfassen. Der Speicherknoten SN, die dielektrische Schicht DE und der Plattenknoten PN können seitlich in der zweiten Richtung D2 angeordnet sein. Der Speicherknoten SN kann eine seitlich ausgerichtete Zylinderform aufweisen. Die dielektrische Schicht DE kann die zylindrische Innenwand und die zylindrische Außenwand des Speicherknotens SN konform bedecken. Der Plattenknoten PN kann eine Form aufweisen, die sich zu der zylindrischen Innenwand und der zylindrischen Außenwand des Speicherknotens SN über die dielektrische Schicht DE erstreckt. Der Plattenknoten PN kann mit der Plattenleitung PL gekoppelt sein. Der Speicherknoten SN kann elektrisch mit dem zweiten Source-/Drain-Bereich DR verbunden sein.
  • Der Speicherknoten SN kann eine dreidimensionale Struktur aufweisen, und der Speicherknoten SN der dreidimensionalen Struktur kann eine seitliche dreidimensionale Struktur aufweisen, die in der zweiten Richtung D2 ausausgerichtet ist. Als ein Beispiel der dreidimensionalen Struktur kann der Speicherknoten SN eine Zylinderform aufweisen. Gemäß einer anderen Ausführungsform der vorliegenden Erfindung kann der Speicherknoten SN eine Säulenform oder eine Zylinderform aufweisen. Die Zylinderform kann sich auf eine Struktur beziehen, in der eine Säulenform und eine Zylinderform zusammengeführt werden.
  • Der Plattenknoten PN kann einen internen bzw. inneren Knoten N1 und externe bzw. äußere Knoten N2, N3 und N4 umfassen. Der interne Knoten N1 und die externen Knoten N2, N3 und N4 können miteinander gekoppelt sein. Der interne Knoten N1 kann innerhalb des Zylinders des Speicherknotens SN angeordnet sein. Die externen Knoten N2 und N3 können außerhalb des Zylinders des Speicherknotens SN angeordnet sein, wobei die dielektrische Schicht DE dazwischenliegt. Der externe Knoten N4 kann den internen Knoten N1 und die externen Knoten N2 und N3 miteinander koppeln. Die externen Knoten N2 und N3 können derart angeordnet werden, dass sie die zylindrische Außenwand des Speicherknotens SN umgeben. Der externe Knoten N4 kann als Plattenlinie PL dienen.
  • Der Speicherknoten SN und der Plattenknoten PN können ein Metall, ein Edelmetall, ein Metallnitrid, ein leitfähiges Metalloxid, ein leitfähiges Edelmetalloxid, ein Metallcarbid, ein Metallsilicid oder eine Kombination davon umfassen. Zum Beispiel können der Speicherknoten SN und der Plattenknoten PN Titan (Ti), Titannitrid (TiN), Tantal (Ta), Tantalnitrid (TaN), Wolfram (W), Wolframnitrid (WN), Ruthenium (Ru), Rutheniumoxid (RuO2), Iridium (Ir), Iridiumoxid (IrO2), Platin (Pt), Molybdän (Mo), Molybdänoxid (MoO), einen Titannitrid/Wolfram (TiN/W) - Stapel, einen Wolframnitrid/Wolfram (WN/W) -Stapel umfassen. Der Plattenknoten PN kann eine Kombination aus einem Material auf Metallbasis und einem Material auf Siliziumbasis umfassen. Der Plattenknoten PN kann zum Beispiel ein Stapel aus Titannitrid/Siliziumgermanium/Wolframnitrid (TiN/SiGe/WN) sein. In dem Stapel aus Titannitrid/Siliziumgermanium/Wolframnitrid (TiN/SiGe/WN) kann Siliziumgermanium ein lückenfüllendes Material (Lückenfüllungsmaterial) sein, das das zylindrische Innere des Speicherknotens SN über dem Titannitrid ausfüllt, und Titannitrid (TiN) kann als Plattenknoten PN eines Kondensators CAP dienen, und Wolframnitrid kann ein Material mit geringem Widerstand sein.
  • Die dielektrische Schicht DE kann Siliziumoxid, Siliziumnitrid, ein High-k-Material oder eine Kombination davon umfassen. Das High-k-Material kann eine höhere Dielektrizitätskonstante aufweisen als Siliziumoxid. Siliziumoxid (SiO2) kann eine Dielektrizitätskonstante von etwa 3,9 aufweisen, und die dielektrische Schicht DE kann ein High-k-Material umfassen, das eine Dielektrizitätskonstante von etwa 4 oder mehr aufweist. Das High-k-Material kann eine Dielektrizitätskonstante von etwa 20 oder mehr aufweisen. Das High-k-Material kann Hafniumoxid (HfO2), Zirkoniumoxid (ZrO2), Aluminiumoxid (Al2O3), Lanthanoxid (La2O3), Titanoxid (TiO2), Tantaloxid (Ta2O5), Nioboxid (Nb2O5) oder Strontiumtitanoxid (SrTiO3) umfassen. Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung kann die dielektrische Schicht DE aus einer Verbundschicht gebildet werden, die zwei oder mehr Schichten der vorstehend genannten High-k-Materialien umfasst.
  • Die dielektrische Schicht DE kann aus einem Oxid auf Zirkoniumbasis (Zr) gebildet sein. Die dielektrische Schicht DE kann eine Stapelstruktur aufweisen, die zumindest Zirkoniumoxid (ZrO2) umfasst. Die Stapelstruktur mit Zirkoniumoxid (ZrO2) kann einen ZA (ZrO2/Al2O3) -Stapel oder einen ZAZ (ZrO2/Al2O3/ZrO2) - Stapel umfassen. Der ZA-Stapel kann eine Struktur aufweisen, bei der Aluminiumoxid (Al2O) über Zirkoniumoxid (ZrO2) gestapelt ist. Der ZAZ-Stapel kann eine Struktur aufweisen, bei der Zirkoniumoxid (ZrO2), Aluminiumoxid (Al2O3) und Zirkoniumoxid (ZrO2) nacheinander gestapelt werden. Der ZA-Stapel und der ZAZ-Stapel können als Schicht auf Zirkoniumoxidbasis (ZrO2) bezeichnet werden. Gemäß einer anderen Ausführungsform der vorliegenden Erfindung kann die dielektrische Schicht DE aus einem Oxid auf Hafnium (Hf)-Basis gebildet sein. Die dielektrische Schicht DE kann eine Stapelstruktur aufweisen, die zumindest Hafniumoxid (HfO2) umfasst. Die Stapelstruktur mit Hafniumoxid (HfO2) kann einen HA (HfO2/Al2O3) -Stapel oder einen HAH (HfO2/Al2O3/HfO2) -Stapel umfassen. Der HA-Stapel kann eine Struktur aufweisen, bei der Aluminiumoxid (Al2O3) über Hafniumoxid (HfO2) gestapelt ist. Der HAH-Stapel kann eine Struktur aufweisen, bei der Hafniumoxid (HfO2), Aluminiumoxid (Al2O3) und Hafniumoxid (HfO2) nacheinander gestapelt werden. Der HA-Stapel und der HAH-Stapel können als eine Schicht auf Hafniumoxid (HfO2) -Basis bezeichnet werden. In dem ZA-Stapel, ZAZ-Stapel, HA-Stapel und HAH-Stapel kann Aluminiumoxid (Al2O3) eine größere Bandlückenenergie (die im Folgenden einfach als Bandlücke bezeichnet wird) aufweisen als Zirkoniumoxid (ZrO2) und Hafniumoxid (HfO2) . Aluminiumoxid (Al2O3) kann eine niedrigere Dielektrizitätskonstante aufweisen als Zirkoniumoxid (ZrO2) und Hafniumoxid (HfO2) . Dementsprechend kann die dielektrische Schicht DE einen Stapel aus einem High-k-Material und einem Material mit hoher Bandlücke (High-Bandgap-Material), das eine größere Bandlücke als das High-k-Material aufweist, umfassen. Die dielektrische Schicht DE kann abgesehen von Aluminiumoxid (Al2O3) Siliziumoxid (SiO2) als Material mit hoher Bandlücke umfassen. Da die dielektrische Schicht DE ein Material mit hoher Bandlücke umfasst, kann ein Leckstrom unterdrückt werden. Das Material mit hoher Bandlücke kann dünner sein als das High-k-Material. Gemäß einer anderen Ausführungsform der vorliegenden Erfindung kann die dielektrische Schicht DE eine laminierte Struktur umfassen, in der ein High-k-Material und ein Material mit hoher Bandlücke abwechselnd gestapelt sind. Sie kann zum Beispiel einen ZAZA-Stapel (ZrO2/Al2O3/ZrO2/Al2O3), einen ZAZAZ-Stapel (ZrO2/Al2O3/ZrO2/Al2O3/ZrO2), einen HAHA-Stapel (HfO2/Al2O3/HfO2/Al2O3) oder einen HAHAH-Stapel (HfO2/Al2O3/HfO2/Al2O3/HfO2) umfassen. In der oben genannten laminierten Struktur kann Aluminiumoxid (Al2O3) dünner sein als Zirkoniumoxid (ZrO2) und Hafniumoxid (HfO2).
  • Gemäß einer anderen Ausführungsform der vorliegenden Erfindung kann die dielektrische Schicht DE eine Stapelstruktur, eine laminierte Struktur oder eine gemischte Struktur umfassen, die Zirkoniumoxid, Hafniumoxid und Aluminiumoxid umfasst.
  • Gemäß einer anderen Ausführungsform der vorliegenden Erfindung kann die dielektrische Schicht DE ein ferroelektrisches Material oder ein anti-ferroelektrisches Material umfassen.
  • Gemäß einer anderen Ausführungsform der vorliegenden Erfindung kann zwischen dem Speicherknoten SN und der dielektrischen Schicht DE ferner eine Grenzflächensteuerungsschicht zur Verbesserung des Leckstroms gebildet werden. Die Grenzflächensteuerungsschicht kann Titanoxid (TiO2), Nioboxid oder Niobnitrid umfassen. Die Grenzflächensteuerungsschicht kann auch zwischen dem Plattenknoten PN und der dielektrischen Schicht DE gebildet werden.
  • Der Kondensator CAP kann einen Metall-Isolator-Metall (MIM) -Kondensator umfassen. Der Speicherknoten SN und der Plattenknoten PN können ein Material auf Metallbasis umfassen.
  • Der Kondensator CAP kann durch ein anderes Datenspeichermaterial ersetzt werden. Bei dem Datenspeichermaterial kann es sich zum Beispiel um ein Phasenwechselmaterial, einen magnetischen Tunnelübergang (Magnetic Tunnel Junction - MTJ) oder ein Material mit variablem Widerstand handeln.
  • 3 zeigt eine schematische perspektivische Ansicht, die eine Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung darstellt. 4 zeigt eine Schnittdarstellung, die ein in 3 gezeigtes vertikales Speicherzellenfeld MCA_C darstellt.
  • Unter Bezugnahme auf 3 und 4 kann die Halbleitervorrichtung 100 eine untere Struktur LS und ein Speicherzellenfeld MCA umfassen. Eine Vielzahl von Speicherzellen MC, die in 1 gezeigt sind, können in der ersten bis dritten Richtung D1, D2 und D3 angeordnet sein, um das in 3 gezeigte Speicherzellenfeld MCA zu bilden. Das Speicherzellenfeld MCA kann ein dreidimensionales Feld bzw. Array von Speicherzellen MC umfassen, und das dreidimensionale Speicherzellenfeld kann ein vertikales Speicherzellenfeld MCA_C und ein seitliches Speicherzellenfeld MCA_R umfassen. Das vertikale Speicherzellenfeld MCA_C kann sich auf ein Feld von Speicherzellen MC beziehen, die vertikal in der ersten Richtung Dl angeordnet sind. Das seitliche Speicherzellenfeld MCA_R kann sich auf ein Feld von Speicherzellen MC beziehen, die seitlich in der dritten Richtung D3 angeordnet sind. Das vertikale Speicherzellenfeld MCA_C kann als Spaltenfeld von Speicherzellen MC bezeichnet werden, und das seitliche Speicherzellenfeld MCA_R kann als Zeilenfeld von Speicherzellen MC bezeichnet werden. Die Bitleitung BL kann vertikal ausgerichtet sein, um mit dem vertikalen Speicherzellenfeld MCA_C gekoppelt zu werden, und die Doppelwortleitung DWL kann seitlich ausgerichtet sein, um mit dem seitlichen Speicherzellenfeld MCA_R gekoppelt zu werden. Die mit dem vertikalen Speicherzellenfeld MCA_C gekoppelte Bitleitung BL kann als gemeinsame Bitleitung bezeichnet werden, und die vertikalen Speicherzellenfelder MCA_C, die in der dritten Richtung D3 benachbart zueinander angeordnet sind, können mit verschiedenen gemeinsamen Bitleitungen BL gekoppelt sein. Die mit dem seitlichen Speicherzellenfeld MCA_R gekoppelte Doppelwortleitung DWL kann als gemeinsame Doppelwortleitung Common DWL bezeichnet werden, und die seitlichen Speicherzellenfelder MCA_R, die in der ersten Richtung D1 benachbart zueinander angeordnet sind, können mit verschiedenen gemeinsamen Doppelwortleitungen gekoppelt sein.
  • Das Speicherzellenfeld MCA kann eine Vielzahl von Speicherzellen MC umfassen, und jede Speicherzelle MC kann eine vertikal ausgerichtete Bitleitung BL, eine seitlich ausgerichtete aktive Schicht ACT, eine Doppelwortleitung DWL und einen seitlich ausgerichteten Kondensator CAP umfassen. 3 stellt zum Beispiel ein dreidimensionales DRAM-Speicherzellenfeld dar, das vier Speicherzellen MC umfasst.
  • Die aktiven Schichten ACT, die in der ersten Richtung D1 nebeneinander angeordnet sind, können eine Bitleitung BL kontaktieren. Aktive Schichten ACT, die in der dritten Richtung D3 nebeneinander angeordnet sind, können sich die Doppelwortleitung DWL teilen. Die Kondensatoren CAP können jeweils mit den aktiven Schichten ACT gekoppelt sein. Die Kondensatoren CAP können sich eine Plattenleitung PL teilen. Die einzelnen aktiven Schichten ACT können dünner sein als die erste und zweite Wortleitung WL1 und WL2 der Doppelwortleitung DWL.
  • In dem Speicherzellenfeld MCA kann eine Vielzahl von Doppelwortleitungen DWL in der ersten Richtung D1 vertikal gestapelt sein. Die einzelne Doppelwortleitung DWL kann ein Paar aus einer ersten Wortleitung WL1 und einer zweiten Wortleitung WL2 umfassen. Zwischen der ersten Wortleitung WL1 und der zweiten Wortleitung WL2 kann eine Vielzahl von aktiven Schichten ACT seitlich derart angeordnet sein, dass sie in der dritten Richtung D3 voneinander beabstandet sind. Der Kanal CH der aktiven Schicht ACT kann zwischen der ersten Wortleitung WL1 und der zweiten Wortleitung WL2 angeordnet sein.
  • Die Doppelwortleitung DWL kann eine kerbenartige Struktur aufweisen, die Vorsprünge PWL umfasst. Gemäß einer anderen Ausführungsform der vorliegenden Erfindung kann sie eine lineare Form ohne Vorsprünge PWL aufweisen. Mit anderen Worten kann die Doppelwortleitung DWL die gleiche Form aufweisen wie die in 1 gezeigte Doppelwortleitung DWL.
  • 5 zeigt eine schematische Draufsicht, die eine Halbleitervorrichtung 100M gemäß einer anderen Ausführungsform der vorliegenden Erfindung darstellt. Die in 5 gezeigte Halbleitervorrichtung 100M kann der in den 1 bis 4 gezeigten Halbleitervorrichtung ähnlich sein. Nachfolgend werden detaillierte Beschreibungen der auch in den 1 bis 4 vorkommenden Bestandteile weggelassen.
  • Unter Bezugnahme auf 5 kann die Halbleitervorrichtung 100M ein Speicherzellenfeld MCA umfassen, und das Speicherzellenfeld MCA kann eine Vielzahl von Speicherzellen MC umfassen. Das Speicherzellenfeld MCA kann eine Vielzahl von Bitleitungen BL, eine Vielzahl von Transistoren TR und eine Vielzahl von Kondensatoren CAP umfassen. Die Transistoren TR können sich eine Doppelwortleitung DWL teilen. Die Bitleitungen BL können sich vertikal in der ersten Richtung D1 erstrecken, und die Doppelwortleitungen DWL können sich in der dritten Richtung D3 erstrecken. Jeder der Transistoren TR kann eine aktive Schicht ACT umfassen, und die aktiven Schichten ACT können sich in der zweiten Richtung D2 erstrecken. Jeder der Kondensatoren CAP kann einen Speicherknoten SN, eine dielektrische Schicht DE und einen Plattenknoten PN umfassen. Die Plattenknoten PN können mit der Plattenleitung PL gekoppelt sein. Ein Ende der aktiven Schicht ACT kann mit der Bitleitung BL gekoppelt sein, und ein anderes Ende der aktiven Schicht ACT kann mit dem Kondensator CAP gekoppelt sein.
  • Jede der aktiven Schichten ACT kann einen Kanal umfassen, der sich mit der Doppelwortleitung DWL überlappt, und der Kanal kann einen Kanalvorsprung CHP umfassen. Die aktiven Schichten ACT können die Form eines Rhombus aufweisen. Die Kanalvorsprünge CHP können sich vertikal mit der Doppelwortleitung DWL überlappen.
  • Die Doppelwortleitung DWL kann zwei einander zugewandte kerbenartige Seitenwände umfassen. Sie kann beispielsweise eine erste kerbenartige Seitenwand NS1 und eine zweite kerbenartige Seitenwand NS2 umfassen, die einander in der zweiten Richtung D2 gegenüberliegen. Die erste und zweite kerbartige Seitenwand NS1 und NS2 können eine Vielzahl von ebenen Flächen WLF und eine Vielzahl von Aussparungs- bzw. Vertiefungsflächen WLR umfassen. Die ebenen Flächen WLF können angrenzend an die Bitleitung BL und den Speicherknoten SN angeordnet sein. Die ebenen Flächen WLF und die Aussparungsflächen WLR können abwechselnd in der dritten Richtung D3 gebildet werden. Aus der Perspektive einer Draufsicht können die Aussparungsflächen WLR eine runde Form aufweisen.
  • Die Doppelwortleitung DWL, die die ersten und zweiten kerbartigen Seitenwände NS1 und NS2 aufweist, kann als Doppelwortleitung DWL vom Kerbtyp bezeichnet werden. Durch Bilden der kerbartigen Doppelwortleitung DWL ist es möglich, ein Überbrücken zu verhindern, das zwischen den benachbarten Speicherzellen MC auftritt. Da die Doppelwortleitung DWL vom Kerbtyp gebildet wird, kann auch die Kapazität zwischen den Doppelwortleitungen DWL reduziert werden.
  • Die in 3 gezeigte Doppelwortleitung DWL kann auch eine Doppelwortleitung vom Kerbtyp sein, und die in 3 gezeigte Form der aktiven Schicht ACT in der Draufsicht kann eine rechteckige Form sein. Die in 3 gezeigte aktive Schicht ACT kann die gleiche Rhombusform aufweisen wie die aktive Schicht ACT in 5.
  • 6A und 6B zeigen schematische perspektivische Ansichten, die Halbleitervorrichtungen gemäß anderen Ausführungsformen der vorliegenden Erfindung darstellen. 6A weist eine Halbleitervorrichtung 110 mit einer COP-Struktur auf, und 6B zeigt eine Halbleitervorrichtung 120 mit einer POC-Struktur. In den 6A und 6B wird eine detaillierte Beschreibung der auch in den 1 bis 5 vorkommenden Bestandteile weggelassen.
  • Unter Bezugnahme auf 6A kann die Halbleitervorrichtung 110 einen Peripherieschaltungsabschnitt PERI umfassen, und der Peripherieschaltungsabschnitt PERI kann auf einer niedrigeren Ebene als das Speicherzellenfeld MCA angeordnet sein. Dies kann als COP-Struktur (Cell-over-PERI) bezeichnet werden. Die Bitleitung BL des Speicherzellenfelds MCA kann vertikal in der ersten Richtung D1 in Bezug auf die Oberfläche des Peripherieschaltungsabschnitts PERI ausgerichtet sein, und die Doppelwortleitung DWL kann parallel zu der Oberfläche des Peripherieschaltungsabschnitts PERI in der dritten Richtung D3 ausgerichtet sein.
  • Unter Bezugnahme auf 6B kann die Halbleitervorrichtung 120 ein Speicherzellenfeld MCA und einen Peripherieschaltungsabschnitt PERI umfassen. Der Peripherieschaltungsabschnitt PERI kann auf einer höheren Ebene als das Speicherzellenfeld MCA angeordnet sein. Dies kann als POC-Struktur (PERI-over-Cell) bezeichnet werden.
  • Das Speicherzellenfeld MCA und der Peripherieschaltungsabschnitt PERI der Halbleitervorrichtung 120 können durch Wafer-Bonden miteinander gekoppelt sein. Zum Beispiel kann auf der obersten Ebene des Speicherzellenfeldes MCA eine erste mehrstufige Metallverbindung (Multi-Level-Metallverbindung) gebildet werden, die mit den Bitleitungen BL gekoppelt ist, und der Peripherieschaltungsabschnitt PERI kann eine zweite mehrstufige Metallverbindung umfassen. Nachdem die Richtung des Peripherieschaltungsabschnitts PERI derart eingestellt ist, dass die zweite mehrstufige Metallverbindung an dem Boden angeordnet ist, können die erste mehrstufige Metallverbindung des Speicherzellenfelds MCA und die zweite mehrstufige Metallverbindung des Peripherieschaltungsabschnitts PERI durch Bondpads bzw. Anschlussflächen auf den Wafer gebondet werden.
  • In 6A und 6B kann der Peripherieschaltungsabschnitt PERI zumindest eine Steuerschaltung zum Ansteuern des Speicherzellenfeldes MCA umfassen. Die zumindest eine Steuerschaltung des Peripherieschaltungsabschnitts PERI kann einen N-Kanal-Transistor, einen P-Kanal-Transistor, eine CMOS-Schaltung oder eine Kombination davon umfassen. Die zumindest eine Steuerschaltung des Peripherieschaltungsteils PERI kann eine Adressendecodierschaltung, eine Leseschaltung, eine Schreibschaltung und dergleichen umfassen. Die zumindest eine Steuerschaltung des Peripherieschaltungsabschnitts PERI kann einen Planarkanaltransistor, einen Aussparungskanaltransistor, einen Transistor mit vergrabenem Gate (Buried-Gate-Transistor) und einen FinFET-Transistor (Fin Channel Transistor) und dergleichen umfassen.
  • Zum Beispiel kann der Peripherieschaltungsabschnitt PERI einen Unter-Wortleitungstreiber SWD und einen Leseverstärker (Sense Amplifier) SA umfassen. Die Doppelwortleitung DWL kann mit dem Unter-Wortleitungstreiber SWD über eine mehrstufige Metallverbindung MLM gekoppelt sein. Die Bitleitungen BL können mit dem Leseverstärker SA gekoppelt sein. Die Bitleitungen BL und der Leseverstärker SA können durch eine zusätzliche mehrstufige Metallverbindung miteinander gekoppelt sein.
  • 7 bis 21 zeigen Schnittdarstellungen, die ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung darstellen.
  • Unter Bezugnahme auf 7 kann eine Keimschicht 12 über der unteren Struktur 11 gebildet werden. Die untere Struktur 11 kann eine untere Halbleiterstruktur umfassen. Die Keimschicht 12 kann ein Halbleitermaterial umfassen. Die Keimschicht 12 kann aus einem Material auf Siliziumbasis bestehen und zum Beispiel Silizium (Si) umfassen. Die Keimschicht 12 kann durch epitaktisches Wachstum gebildet werden. Bei der Keimschicht 12 kann es sich um epitaktisches Silizium mit einer Dicke von etwa 7 bis 10 nm handeln. Die Keimschicht 12 kann eine monokristalline Keimschicht sein und z.B. monokristallines Silizium umfassen.
  • Ein Stapelkörper SBD, der eine Vielzahl von Opferhalbleiterschichten 13 und 15 und eine Vielzahl von Halbleiterschichten 14 und 16 umfasst, kann über der Keimschicht 12 gebildet werden. Der Stapelkörper SBD kann eine Struktur aufweisen, in der die Opferhalbleiterschichten 13 und 15 und die Halbleiterschichten 14 und 16 abwechselnd übereinander gestapelt werden. Der Stapelkörper SBD kann ferner eine oberste Opferhalbleiterschicht 17 umfassen.
  • Die Halbleiterschichten 14 und 16 können erste Halbleiterschichten 14 und zweite Halbleiterschichten 16 umfassen. Die ersten Halbleiterschichten 14 können dünner sein als die zweiten Halbleiterschichten 16. Die zweiten Halbleiterschichten 16 können etwa 2- bis 3-mal dicker sein als die ersten Halbleiterschichten 14. Beispielsweise können die ersten Halbleiterschichten 14 eine Dicke von etwa 20 nm aufweisen, und die zweiten Halbleiterschichten 16 können eine Dicke von etwa 40 nm aufweisen.
  • Die Opferhalbleiterschichten 13 und 15 können erste Opferhalbleiterschichten 13 und zweite Opferhalbleiterschichten 15 umfassen. Die ersten Opferhalbleiterschichten 13 und die zweiten Opferhalbleiterschichten 15 können die gleiche Dicke aufweisen. Die ersten Opferhalbleiterschichten 13 und die zweiten Opferhalbleiterschichten 15 können dünner sein als die ersten Halbleiterschichten 14 und die zweiten Halbleiterschichten 16. Die ersten Opferhalbleiterschichten 13 und die zweiten Opferhalbleiterschichten 15 können dünner sein als die ersten Halbleiterschichten 14. Zum Beispiel können die ersten Opferhalbleiterschichten 13 und die zweiten Opferhalbleiterschichten 15 eine Dicke von etwa 7 bis 10 nm aufweisen.
  • Die oberste Opferhalbleiterschicht 17 kann über der obersten zweiten Halbleiterschicht 16 zwischen der ersten und zweiten Halbleiterschicht 14 und 16 angeordnet werden. Die oberste Opferhalbleiterschicht 17 kann die gleiche Dicke aufweisen wie die erste und zweite Opferhalbleiterschicht 13 und 15. Zum Beispiel kann die oberste Opferhalbleiterschicht 17 eine Dicke von etwa 7 bis 10 nm aufweisen.
  • Gemäß einer anderen Ausführungsform der vorliegenden Erfindung kann die oberste Opferhalbleiterschicht 17 weggelassen werden.
  • Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung können die Halbleiterschichten 14 und 16 durch Ändern der Reihenfolge der ersten Halbleiterschichten 14 und der zweiten Halbleiterschichten 16 gebildet werden. Mit anderen Worten können die ersten Halbleiterschichten 14 dicker sein als die zweiten Halbleiterschichten 16. Die ersten Halbleiterschichten 14 können etwa 2- bis 3-mal dicker sein als die zweiten Halbleiterschichten 16. Beispielsweise können die ersten Halbleiterschichten 14 eine Dicke von etwa 40 nm aufweisen, und die zweiten Halbleiterschichten 16 können eine Dicke von etwa 20 nm aufweisen.
  • Jede der ersten und zweiten Halbleiterschichten 14 und 16, der ersten und zweiten Opferhalbleiterschichten 13 und 15 und der obersten Opferhalbleiterschicht 17, die den Stapelkörper SBD bilden, kann durch ein epitaktisches Wachstumsverfahren gebildet werden. Zum Beispiel können die ersten Halbleiterschichten 14, die zweiten Halbleiterschichten 16, die ersten Opferhalbleiterschichten 13, die zweiten Opferhalbleiterschichten 15 und die oberste Opferhalbleiterschicht 17 aus einem monokristallinen Halbleiter oder einer monokristallinen Halbleiterverbindung gebildet werden. Gemäß den Ausführungsformen der vorliegenden Erfindung können die ersten und zweiten Halbleiterschichten 14 und 16 ein erstes Halbleitermaterial umfassen, das aus monokristallinem Silizium und monokristallinem Siliziumgermanium ausgewählt ist, und die ersten und zweiten Opferhalbleiterschichten 13 und 15 können ein zweites Halbleitermaterial umfassen, das sich von dem ersten Halbleitermaterial unterscheidet. Die oberste Opferhalbleiterschicht 17 kann dasselbe Material umfassen wie die erste und zweite Opferhalbleiterschicht 13 und 15, z.B. ein zweites Halbleitermaterial. Zum Beispiel kann jede der ersten und zweiten Halbleiterschichten 14 und 16 aus einer monokristallinen Siliziumschicht bestehen, und jede der ersten Opferhalbleiterschichten 13, der zweiten Opferhalbleiterschichten 15 und der obersten Opferhalbleiterschicht 17 kann eine monokristalline Silizium-Germaniumschicht sein.
  • Wie oben beschrieben, kann das epitaktische Wachstum zum Bilden des Stapelkörpers SBD über der Keimschicht 12 verwendet werden, und der Stapelkörper SBD kann durch wiederholtes Bilden einer Vielzahl von Teil- bzw. Unterstapeln gebildet werden. Zum Beispiel können in jedem der Teilstapel die erste Opferhalbleiterschicht 13, die erste Halbleiterschicht 14, die zweite Opferhalbleiterschicht 15 und die zweite Halbleiterschicht 16 in der genannten Reihenfolge gestapelt werden.
  • Anschließend kann eine dielektrische Schicht 18 über dem Stapelkörper SBD gebildet werden. Die dielektrische Schicht 18 kann Siliziumoxid umfassen. Die dielektrische Schicht 18 kann eine Hartmaske sein, und die dielektrische Schicht 18 kann weggelassen werden.
  • Über der dielektrischen Schicht 18 kann eine Maskenschicht 19 gebildet werden. Die Maskenschicht 19 kann zumindest eine Öffnung 19M umfassen, und die dielektrische Schicht 18 kann durch die Öffnung 19M freigelegt werden. Die Maskenschicht 19 kann aus einem Material bestehen, das eine Ätzselektivität in Bezug auf die dielektrische Schicht 18 und den Stapelkörper SBD aufweist. Die Maskenschicht 19 kann einen Fotolack, Siliziumnitrid, Siliziumoxynitrid, amorphes Silizium, amorphen Kohlenstoff, ein Antireflexionsbeschichtungs- (Anti-Reflective Coating - ARC) -Material oder eine Kombination davon umfassen.
  • Unter Bezugnahme auf 8 kann zumindest eine erste Öffnung 20 in dem Stapelkörper SBD gebildet werden. Um die erste Öffnung 20 zu bilden, können die dielektrische Schicht 18, der Stapelkörper SBD und die Keimschicht 12 nacheinander geätzt werden. Zum Beispiel kann die dielektrische Schicht 18 unter Verwendung der Maskenschicht 19 als Ätzmaske geätzt werden, und dann können der Stapelkörper SBD und die Keimschicht 12 geätzt werden. Die erste Öffnung 20 kann sich vertikal durch die dielektrische Schicht 18, den Stapelkörper SBD und die Keimschicht 12 erstrecken. Die erste Öffnung 20 kann die Oberfläche der unteren Struktur 11 freilegen.
  • Unter Bezugnahme auf 9 kann eine Vielzahl von anfänglichen seitlichen Aussparungen AG' zwischen den ersten Halbleiterschichten 14 und den zweiten Halbleiterschichten 16 gebildet werden. Während die anfänglichen seitlichen Aussparungen AG' gebildet werden, können die anfänglichen seitlichen Aussparungen AG' auch zwischen der dielektrischen Schicht 18 und der obersten zweiten Halbleiterschicht 16 gebildet werden. Die ersten Opferhalbleiterschichten 13, die zweiten Opferhalbleiterschichten 15 und die oberste Opferhalbleiterschicht 17 können selektiv entfernt werden, um die anfänglichen seitlichen Aussparungen AG' zu bilden. Die anfänglichen seitlichen Aussparungen AG' können die gleiche Größe aufweisen, zum Beispiel die gleiche Höhe.
  • Die ersten Opferhalbleiterschichten 13, die zweiten Opferhalbleiterschichten 15 und die oberste Opferhalbleiterschicht 17 können auf der Grundlage der Differenz zwischen der Ätzselektivität der ersten und zweiten Halbleiterschichten 14 und 16 und der Ätzselektivität der ersten und zweiten Opferhalbleiterschichten 13 und 15 selektiv entfernt werden. Die ersten Opferhalbleiterschichten 13, die zweiten Opferhalbleiterschichten 15 und die oberste Opferhalbleiterschicht 17 können selektiv durch Nassätzen oder Trockenätzen entfernt werden. Wenn die ersten Opferhalbleiterschichten 13, die zweiten Opferhalbleiterschichten 15 und die oberste Opferhalbleiterschicht 17 beispielsweise Silizium-Germanium umfassen und die ersten und zweiten Halbleiterschichten 14 und 16 Silizium umfassen, kann das Silizium-Germanium unter Verwendung eines Ätzmittels oder eines Ätzgases mit einer Selektivität in Bezug auf die Siliziumschichten geätzt werden.
  • Unter Bezugnahme auf 10 können die ersten und zweiten Halbleiterschichten 14 und 16 durch die anfänglichen seitlichen Aussparungen AG' ausgespart werden. Um die ersten und zweiten Halbleiterschichten 14 und 16 auszusparen, können die ersten und zweiten Halbleiterschichten 14 und 16 durch Nassätzen oder Trockenätzen geätzt werden. Gemäß einer Ausführungsform der vorliegenden Erfindung können die zweiten Halbleiterschichten 16 teilweise geätzt werden, bis die ersten Halbleiterschichten 14 entfernt sind. Dementsprechend können alle der dünnen ersten Halbleiterschichten 14 entfernt und die dicken zweiten Halbleiterschichten 16 dünner gemacht werden, was mit dem Bezugszeichen „16S“ bezeichnet wird. Der Aussparungsprozess der ersten und zweiten Halbleiterschichten 14 und 16 kann als Verdünnungsprozess der zweiten Halbleiterschichten 16 bezeichnet werden. Die verdünnten zweiten Halbleiterschichten 16S können einfach als aktive Dünnkörperschicht 16S bezeichnet werden. Die aktive Dünnkörperschicht 16S kann monokristallines Silizium umfassen. Während die ersten Halbleiterschichten 14 entfernt werden, kann auch die gesamte Keimschicht 12 entfernt werden, und die Oberfläche der unteren Struktur 11 kann bis zu einer vorgegebenen Tiefe vertieft bzw. ausgespart werden.
  • Nach dem Ätzen der ersten und zweiten Halbleiterschichten 14 und 16 können die anfänglichen seitlichen Aussparungen AG' in einer vertikalen Richtung verbreitert werden. Zum Beispiel kann eine Vielzahl von anfänglichen Aussparungen AG zwischen den aktiven Dünnkörperschichten 16S gebildet werden, und die anfänglichen Aussparungen AG können größer sein als die anfänglichen seitlichen Aussparungen AG'. Die oberste anfängliche Aussparung AG unter den anfänglichen Aussparungen AG kann zwischen der dielektrischen Schicht 18 und der obersten aktiven Dünnkörperschicht 16S angeordnet sein. Die oberste anfängliche Aussparung AG kann eine geringere Höhe aufweisen als die anfänglichen Aussparungen AG der anderen Ebenen.
  • Unter Bezugnahme auf 11 können die anfänglichen Aussparungen AG mit dielektrischen Materialien 21 und 22 gefüllt werden. Die dielektrischen Materialien 21 und 22 können dielektrische Opferschichten 21 und dielektrische Zellisolationsschichten 22 umfassen. Zunächst kann eine Vielzahl von dielektrischen Opferschichten 21 gebildet werden, um die aktiven Dünnkörperschichten 16S zu bedecken, und eine Vielzahl von dielektrischen Zellisolationsschichten 22 kann nacheinander über den dielektrischen Opferschichten 21 gebildet werden. Die aktiven Dünnkörperschichten 16S und die dielektrischen Opferschichten 21 können einander direkt kontaktieren. Die dielektrischen Opferschichten 21 und die dielektrischen Zellisolationsschichten 22 können aus unterschiedlichen Materialien gebildet sein. Die dielektrischen Opferschichten 21 können Siliziumnitrid umfassen, und die dielektrischen Zellisolationsschichten 22 können Siliziumoxid umfassen. Die dielektrischen Zellisolationsschichten 22 und die dielektrische Schicht 18 können aus demselben Material gebildet sein. Im Folgenden kann die dielektrische Schicht 18 mit dem Bezugszeichen „22“ bezeichnet werden und kann einfach als eine dielektrische Zellisolationsschicht bezeichnet werden.
  • Wie oben beschrieben, kann der Zellkörper CBD über der unteren Struktur 11 gebildet werden, wenn die dielektrischen Opferschichten 21 und die dielektrischen Zellisolationsschichten 22 gebildet werden. Der Zellkörper CBD kann eine Vielzahl von aktiven Dünnkörperschichten 16S, eine Vielzahl von dielektrischen Opferschichten 21 und eine Vielzahl von dielektrischen Zellisolationsschichten 22 umfassen. Der Zellkörper CBD kann eine Vielzahl von Teilstapeln umfassen, die zwischen den dielektrischen Zellisolationsschichten 22 angeordnet sind. Dabei können die Teilstapel eine Struktur aufweisen, bei der eine aktive Dünnkörperschicht 16S zwischen zwei dielektrischen Opferschichten 21 angeordnet ist. Da die dielektrischen Zellisolationsschichten 22, die dielektrischen Opferschichten 21 und die aktiven Dünnkörperschichten 16S Siliziumoxid-, Siliziumnitrid- bzw. monokristalline Siliziumschichten umfassen, kann der Zellkörper CBD eine Struktur umfassen, in der ein ONSN (Oxid-Nitrid-Siliziumnitrid) -Stapel mehrfach gestapelt ist.
  • Unter Bezugnahme auf 12 können in dem Zellkörper CBD Wortleitungsaussparungen 23 gebildet werden. Um die Wortleitungsaussparungen 23 zu bilden, können Abschnitte der dielektrischen Opferschichten 21 selektiv geätzt werden. Eine Dummy-Wortleitungsaussparung 23D kann zwischen der unteren Struktur 11 und der untersten dielektrischen Zellisolationsschicht 22 gebildet werden.
  • Ein Abschnitt der aktiven Dünnkörperschicht 16S kann durch die Wortleitungsaussparungen 23 freigelegt werden.
  • Unter Bezugnahme auf 13 kann eine dielektrische Gate-Schicht GD über dem freiliegenden bzw. freigelegten Abschnitt der aktiven Dünnkörperschicht 16S gebildet werden. Die dielektrische Gate-Schicht GD kann selektiv auf der Oberfläche der aktiven Dünnkörperschicht 16S durch einen Oxidationsprozess gebildet werden. Gemäß einer anderen Ausführungsform der vorliegenden Erfindung kann die dielektrische Gate-Schicht GD durch einen Abscheidungsprozess gebildet werden. In diesem Fall kann die dielektrische Gate-Schicht GD auf der Oberfläche der Wortleitungsaussparungen 23 und auf der Oberfläche der aktiven Dünnkörperschichten 16S gebildet werden.
  • Anschließend kann eine Doppelwortleitung DWL gebildet werden, indem jede der Wortleitungsaussparungen 23 mit einem leitfähigen Material gefüllt wird. Die Doppelwortleitung DWL kann Polysilizium, Titannitrid, Wolfram oder eine Kombination davon umfassen. Das Bilden der Doppelwortleitung DWL kann beispielsweise ein konformes Abscheiden von Titannitrid, ein Abscheiden von Wolfram auf dem Titannitrid zum Füllen der Wortleitungsaussparungen 23 und ein Rückätzen von Titannitrid und Wolfram umfassen. Die Doppelwortleitung DWL kann die Wortleitungsaussparungen 23 teilweise füllen, und somit kann ein Abschnitt der dielektrischen Gate-Schicht GD freigelegt werden. Jede Doppelwortleitung DWL kann eine erste Wortleitung WL1 und eine zweite Wortleitung WL2 umfassen. Die erste Wortleitung WL1 und die zweite Wortleitung WL2 können vertikal einander gegenüberliegen, wobei die aktiven Dünnkörperschichten 16S dazwischenliegen. Die Doppelwortleitung DWL, die erste Wortleitung WL1 und die zweite Wortleitung WL2, die in 13 gezeigt sind, können der Doppelwortleitung DWL, der ersten Wortleitung WL1 und der zweiten Wortleitung WL2 entsprechen, die in 1 bis 5 gezeigt sind.
  • Während die Doppelwortleitung DWL gebildet wird, kann eine Dummy-Wortleitung DMWL gebildet werden, die eine Dummy-Wortleitungsaussparung 23D füllt. Die Dummy-Wortleitung DMWL kann aus demselben Material gebildet werden wie die Doppelwortleitung DWL.
  • Unter Bezugnahme auf 14 können bitleitungsseitige Deckschichten BC in Kontakt mit einer Seite der Doppelwortleitung DWL gebildet werden. Die bitleitungsseitigen Deckschichten BC können in den Wortleitungsaussparungen 23 angeordnet werden. Die bitleitungsseitigen Deckschichten BC können Siliziumoxid, Siliziumnitrid oder eine Kombination davon umfassen. Die bitleitungsseitigen Deckschichten BC können die ersten und zweiten Wortleitungen WL1 und WL2 kontaktieren.
  • Das erste Ende E1 der aktiven Dünnkörperschicht 16S kann durch die bitleitungsseitigen Deckschichten BC freigelegt werden.
  • Unter Bezugnahme auf 15 kann ein erster Source-/Drain-Bereich SR an einem ersten Ende E1 der aktiven Dünnkörperschicht 16S gebildet werden. Die ersten Source-/Drain-Bereiche SR können durch Abscheiden einer leitfähigen Schicht, die eine Verunreinigung umfasst, und Durchführen einer Wärmebehandlung gebildet werden. Gemäß einer anderen Ausführungsform der vorliegenden Erfindung können die ersten Source-/Drain-Bereiche SR durch einen Prozess des Dotierens einer Verunreinigung gebildet werden.
  • Unter Bezugnahme auf 16 kann eine Bitleitung BL gebildet werden. Die Bitleitung BL kann eine Säulenform aufweisen, die die erste Öffnung 20 füllt. Die Bitleitung BL kann Titannitrid, Wolfram oder eine Kombination davon umfassen.
  • Unter Bezugnahme auf 17 kann eine zweite Öffnung 24 durch Ätzen eines anderen Abschnitts des Zellkörpers CBD gebildet werden. Die zweite Öffnung 24 kann sich vertikal erstrecken. Die zweite Öffnung 24 kann eine Lochform aufweisen, die durch einen anderen Abschnitt des Zellkörpers CBD verläuft.
  • Unter Bezugnahme auf 18 können die dielektrischen Opferschichten 21 und die aktiven Dünnkörperschichten 16S selektiv durch die zweite Öffnung 24 ausgespart werden. Infolgedessen kann die Kondensatoröffnung 25 zwischen den dielektrischen Zellisolationsschichten 22 gebildet werden. Nachdem die Prozesse zum Bilden der zweiten Öffnung 24 und der Kondensatoröffnung 25 durchgeführt wurden, kann die verbleibende aktive Dünnkörperschicht 16S verbleiben, wie durch ein Bezugszeichen „ACT“ bezeichnet. Erste und zweite Wortleitungen WL1 und WL2 können mit der dazwischenliegenden aktiven Dünnkörperschicht ACT gebildet werden, und eine dielektrische Gate-Schicht GD kann zwischen der aktiven Dünnkörperschicht ACT und den ersten und zweiten Wortleitungen WL1 und WL2 angeordnet sein. Die aktive Dünnkörperschicht ACT kann als eine monokristalline aktive Siliziumschicht (aktive Schicht aus monokristallinem Silizium) bezeichnet werden.
  • Anschließend können die dielektrischen Opferschichten 21 weiter ausgespart werden. Infolgedessen kann auf einer Seite der dielektrischen Opferschichten 21 ein Leerraum (oder eine seitliche Aussparung) vorgesehen werden, und ein zweites Ende E2 der aktiven Dünnkörperschicht ACT kann durch den Leerraum freigelegt werden. Die verbleibenden dielektrischen Opferschichten können zu einer speicherknotenseitigen Deckschicht 21' werden. Die speicherknotenseitige Deckschicht 21' kann eine obere und eine untere Fläche der aktiven Dünnkörperschicht ACT abdecken.
  • Unter Bezugnahme auf 19 kann ein zweiter Source-/Drain-Bereich DR in der aktiven Dünnkörperschicht ACT gebildet werden. Infolgedessen können der erste Source-/Drain-Bereich SR und der zweite Source-/Drain-Bereich DR, die seitlich voneinander beabstandet sind, in der aktiven Dünnkörperschicht ACT gebildet werden, und zwischen dem ersten Source-/Drain-Bereich SR und dem zweiten Source-/Drain-Bereich DR kann ein Kanal CH definiert werden.
  • Anschließend kann ein Speicherknoten SN über dem zweiten Source-/Drain-Bereich DR gebildet werden. Um den Speicherknoten SN zu bilden, kann ein leitfähiges Material abgeschieden und ein Rückätzprozess durchgeführt werden. Der Speicherknoten SN kann Titannitrid umfassen. Der Speicherknoten SN kann eine seitlich ausgerichtete Zylinderform aufweisen. Der einzelne Speicherknoten SN kann mit den jeweiligen zweiten Source-/Drain-Bereichen DR gekoppelt sein.
  • Unter Bezugnahme auf 20 können die dielektrischen Zellisolationsschichten 22 ausgespart sein (siehe Bezugszeichen 26), um die Außenwand des Speicherknotens SN freizulegen.
  • Unter Bezugnahme auf 21 können eine dielektrische Schicht DE und ein Plattenknoten PN nacheinander über dem Speicherknoten SN gebildet werden.
  • Unter Bezugnahme auf die 7 bis 21, wenn die aktiven Dünnkörperschichten ACT eine monokristalline aktive Schicht umfassen, kann die Halbleitervorrichtung umfassen:
    • eine untere Struktur 11,
    • dielektrische Zellisolationsschichten 22, die vertikal über die untere Struktur 11 gestapelt sind, um parallel zu der unteren Struktur 11 zu verlaufen,
    • aktive monokristalline Siliziumschichten ACT, die zwischen den dielektrischen Zellisolationsschichten 22 angeordnet und
    • seitlich ausgerichtet sind, um parallel zu der unteren Struktur 11 zu verlaufen,
    • Wortleitungen WL1 und WL2, die seitlich derart ausgerichtet sind, dass sie die aktiven monokristallinen Siliziumschichten ACT zwischen den dielektrischen Zellisolationsschichten 22 kreuzen,
    • eine Bitleitung BL, die gemeinsam an eine Seite der aktiven monokristallinem Siliziumschichten ACT gekoppelt ist und sich in einer Richtung senkrecht zu der unteren Struktur LS erstreckt,
    und
    • Kondensatoren CAP, die mit einer anderen Seite der aktiven monokristallinen Siliziumschichten ACT gekoppelt sind. Die Halbleitervorrichtung kann ferner eine Dummy-Wortleitung DMWL umfassen, die zwischen der untersten Wortleitung WL2 der Wortleitungen WL1 und WL2 und der unteren Struktur 11 angeordnet ist. Zwischen der untersten Wortleitung WL2 und der Dummy-Wortleitung DMWL kann eine dielektrische Zellisolationsschicht 22 angeordnet sein. Die Plattenknoten PN können von der unteren Struktur 11 beabstandet sein.
  • Die Dummy-Wortleitung und die unterste Wortleitung können durch die unterste dielektrische Zellisolationsschicht unter den dielektrischen Zellisolationsschichten voneinander isoliert werden.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung kann unter Verwendung von monokristallinem Silizium eine aktive Dünnkörperschicht gebildet werden, wodurch die Zuverlässigkeit der Halbleitervorrichtung verbessert wird.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung ist es möglich, die Ätzgrenze des Metallkontakts zu verbessern und zu verhindern, dass der Metallkontakt durchlocht wird.
  • Die Wirkungen, die in den Ausführungsformen der vorliegenden Erfindung erzielt werden sollen, sind nicht auf die oben erwähnten Wirkungen beschränkt, und andere, oben nicht erwähnte Wirkungen können von einem Fachmann auf dem Gebiet, auf das sich die vorliegende Erfindung bezieht, anhand der nachstehenden Beschreibung ebenfalls klar verstanden werden.
  • Während die vorliegende Erfindung in Bezug auf die spezifischen Ausführungsformen beschrieben worden ist, wird es für den Fachmann offensichtlich sein, dass verschiedene Änderungen und Modifikationen vorgenommen werden können, ohne von dem Kern und Umfang der Erfindung, wie in den folgenden Ansprüchen definiert, abzuweichen.

Claims (25)

  1. Verfahren zum Herstellen einer Halbleitervorrichtung, aufweisend: Bilden eines Stapelkörpers durch abwechselndes Stapeln einer Vielzahl von Halbleiterschichten und einer Vielzahl von Opferhalbleiterschichten über einer unteren Struktur; Bilden einer Öffnung durch Ätzen des Stapelkörpers; Bilden einer Vielzahl von aktiven Schichten und einer Vielzahl von seitlichen Aussparungen durch Ätzen der Halbleiterschichten und der Opferhalbleiterschichten durch die Öffnung; Bilden von dielektrischen Opferschichten, die die seitlichen Aussparungen teilweise füllen und die aktiven Schichten kontaktieren; und Ersetzen der dielektrischen Opferschichten durch Wortleitungen.
  2. Verfahren nach Anspruch 1, wobei jede der Halbleiterschichten eine monokristalline Siliziumschicht umfasst, und jede der Opferhalbleiterschichten eine monokristalline Silizium-Germanium-Schicht umfasst.
  3. Verfahren nach Anspruch 1, wobei die dielektrischen Opferschichten Siliziumnitrid umfassen.
  4. Verfahren nach Anspruch 1, wobei die Halbleiterschichten derart gebildet werden, dass sie dicker sind als die Opferhalbleiterschichten.
  5. Verfahren nach Anspruch 1, wobei das Bilden des Stapelkörpers umfasst: wiederholtes Bilden einer Vielzahl von Teilstapeln unter Verwendung von epitaxialem Wachstum über der unteren Struktur, und wobei jeder der Teilstapel eine erste Opferhalbleiterschicht, eine erste Halbleiterschicht, eine zweite Opferhalbleiterschicht und eine zweite Halbleiterschicht umfasst, die in einer angegebenen Reihenfolge gestapelt sind, und wobei die zweite Halbleiterschicht dicker ist als die erste Halbleiterschicht.
  6. Verfahren nach Anspruch 5, wobei die zweite Halbleiterschicht derart gebildet wird, dass sie 2- bis 3-mal dicker als die erste Halbleiterschicht ist, die erste Halbleiterschicht derart gebildet ist, dass sie dicker ist als die erste und die zweite Opferhalbleiterschicht, und die erste Opferhalbleiterschicht und die zweite Opferhalbleiterschicht derart gebildet sind, dass sie die gleiche Dicke aufweisen.
  7. Verfahren nach Anspruch 5, wobei in den Teilstapeln ein unterstes Material und ein oberstes Material die erste Opferhalbleiterschicht umfasst.
  8. Verfahren nach Anspruch 5, wobei in den Teilstapeln ein unterstes Material die erste Opferhalbleiterschicht umfasst und ein oberstes Material die zweite Halbleiterschicht umfasst.
  9. Verfahren nach Anspruch 5, wobei jede der ersten und zweiten Halbleiterschichten eine monokristalline Siliziumschicht umfasst, und jede der ersten und zweiten Opferhalbleiterschichten eine monokristalline Silizium-Germanium-Schicht umfasst.
  10. Verfahren nach Anspruch 5, ferner aufweisend: Bilden einer monokristallinen Keimschicht zwischen der unteren Struktur und den Teilstapeln, wobei die monokristalline Keimschicht dünner ist als die erste und die zweite Halbleiterschicht und die gleiche Dicke aufweist wie die erste und die zweite Opferhalbleiterschicht.
  11. Verfahren nach Anspruch 10, wobei jede der monokristallinen Keimschicht, der ersten Halbleiterschicht und der zweiten Halbleiterschicht eine monokristalline Siliziumschicht umfasst, und jede der ersten und zweiten Opferhalbleiterschichten eine monokristalline Silizium-Germanium-Schicht umfasst.
  12. Verfahren nach Anspruch 10, wobei die monokristalline Keimschicht und die unterste erste Opferhalbleiterschicht durch Dummy-Wortleitungen ersetzt werden.
  13. Verfahren nach Anspruch 1, wobei die Halbleiterschichten erste Halbleiterschichten und zweite Halbleiterschichten, die dicker als die ersten Halbleiterschichten sind, umfassen, und das Bilden der Vielzahl von aktiven Schichten und der Vielzahl von seitlichen Aussparungen durch Ätzen der Halbleiterschichten und der Opferhalbleiterschichten durch die Öffnung umfasst: Bilden einer anfänglichen seitlichen Aussparung durch Entfernen der Opferhalbleiterschichten; und Dünnen der zweiten Halbleiterschichten, während die ersten Halbleiterschichten entfernt werden, um die seitlichen Aussparungen zu bilden, die breiter sind als die ursprüngliche seitliche Aussparung, und um die aktiven Schichten zwischen den seitlichen Aussparungen zu bilden.
  14. Verfahren nach Anspruch 1, ferner aufweisend nach dem Bilden der dielektrischen Opferschichten, die teilweise die seitlichen Aussparungen füllen und die aktiven Schichten kontaktieren: Bilden von dielektrischen Zellisolationsschichten zum Füllen zwischen den dielektrischen Opferschichten, wobei die dielektrischen Opferschichten und die dielektrischen Zellisolationsschichten unterschiedliche Materialien umfassen.
  15. Verfahren nach Anspruch 1, ferner aufweisend: Bilden einer Bitleitung, die gemeinsam mit ersten Endabschnitten der aktiven Schichten gekoppelt und senkrecht zu einer Oberfläche der unteren Struktur ausgerichtet ist; und Bilden eines Kondensators, der einen Speicherknoten umfasst, der einzeln mit zweiten Endabschnitten der aktiven Schichten gekoppelt ist.
  16. Verfahren zum Herstellen einer Halbleitervorrichtung, aufweisend: Bilden einer Siliziumkeimschicht über einer unteren Struktur; wiederholtes Bilden eines Teilstapels, in dem eine erste monokristalline Silizium-Germanium-Schicht, eine erste monokristalline Silizium-Schicht, eine zweite monokristalline Silizium-Germanium-Schicht und eine zweite monokristalline Silizium-Schicht in einer genannten Reihenfolge über die Keim-Silizium-Schicht gestapelt sind; Bilden einer Öffnung durch Ätzen der Teilstapel und der Siliziumkeimschicht; Bilden von anfänglichen seitlichen Aussparungen durch Entfernen der ersten und zweiten monokristallinen Silizium-Germanium-Schicht durch die Öffnung; Dünnen der zweiten monokristallinen Siliziumschichten, während die ersten monokristallinen Siliziumschichten entfernt werden, um seitliche Aussparungen zu bilden, die breiter sind als die anfängliche seitliche Aussparung, und um zwischen den seitlichen Aussparungen aktive Dünnkörperschichten zu bilden; Bilden von dielektrischen Opferschichten, die die seitlichen Aussparungen teilweise füllen und die aktiven Dünnkörperschichten kontaktieren; und Ersetzen der dielektrischen Opferschichten durch Wortleitungen.
  17. Verfahren nach Anspruch 16, wobei die zweiten monokristallinen Siliziumschichten dicker gebildet sind als die ersten monokristallinen Siliziumschichten, und die erste und zweite monokristalline Silizium-Germanium-Schicht dünner als die erste monokristalline Silizium-Schicht gebildet sind.
  18. Verfahren nach Anspruch 16, wobei die zweiten monokristallinen Siliziumschichten derart gebildet werden, dass sie 2- bis 3-mal dicker sind als die ersten monokristallinen Siliziumschichten.
  19. Verfahren nach Anspruch 16, wobei die Siliziumkeimschicht, die erste monokristalline Silizium-Germanium-Schicht, die erste monokristalline Siliziumschicht, die zweite monokristalline Silizium-Germanium-Schicht und die zweite monokristalline Siliziumschicht jeweils durch epitaktisches Wachstum gebildet werden.
  20. Verfahren nach Anspruch 16, wobei die Siliziumkeimschicht und eine unterste erste monokristalline Silizium-Germanium-Schicht durch eine unterste dielektrische Opferschicht unter den dielektrischen Opferschichten ersetzt werden, und die unterste dielektrische Opferschicht durch eine Dummy-Wortleitung ersetzt wird.
  21. Verfahren nach Anspruch 16, ferner aufweisend nach dem Ersetzen der dielektrischen Opferschichten durch Wortleitungen: Bilden einer Bitleitung, die gemeinsam mit Endabschnitten einer Seite der aktiven Dünnkörperschichten gekoppelt ist und sich in einer Richtung senkrecht zu einer Oberfläche der unteren Struktur erstreckt; und Bilden eines Kondensators, der mit jedem der Endabschnitte einer anderen Seite der aktiven Dünnkörperschichten gekoppelt ist.
  22. Halbleitervorrichtung, aufweisend: eine untere Struktur; dielektrische Zellisolationsschichten, die vertikal über der unteren Struktur und parallel zu der unteren Struktur gestapelt sind; aktive monokristalline Siliziumschichten, die zwischen den dielektrischen Zellisolationsschichten angeordnet und seitlich ausgerichtet sind, um parallel zu der unteren Struktur zu verlaufen; Wortleitungen, die seitlich derart ausgerichtet sind, dass sie jede der aktiven monokristallinen Siliziumschichten zwischen den dielektrischen Zellisolationsschichten kreuzen; eine Bitleitung, die gemeinsam mit einer Seite der aktiven monokristallinen Siliziumschichten gekoppelt ist und sich in einer Richtung senkrecht zu der unteren Struktur erstreckt; und Kondensatoren, die mit einer anderen Seite der aktiven monokristallinen Siliziumschichten gekoppelt sind.
  23. Halbleitervorrichtung nach Anspruch 22, wobei jede der Wortleitungen eine Doppelwortleitung umfasst, die die oberen und unteren Oberflächen jeder der aktiven monokristallinen Siliziumschichten kreuzt.
  24. Halbleitervorrichtung nach Anspruch 22, wobei jeder der Kondensatoren umfasst: einen Speicherknoten, der elektrisch mit einer anderen Seite jeder der aktiven monokristallinen Siliziumschichten verbunden ist; einen Plattenknoten über dem Speicherknoten; und eine dielektrische Schicht zwischen dem Speicherknoten und dem Plattenknoten.
  25. Halbleitervorrichtung nach Anspruch 22, ferner aufweisend: eine Dummy-Wortleitung, die zwischen einer untersten Wortleitung der Wortleitungen und der unteren Struktur angeordnet ist, wobei die Dummy-Wortleitung und die unterste Wortleitung durch eine unterste dielektrische Zellisolationsschicht der dielektrischen Zellisolationsschichten voneinander isoliert sind.
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