DE102021112675A1

DE102021112675A1 - Dreidimensionale ferroelektrische direktzugriffsspeichervorrichtungen und verfahren zum ausbilden

Info

Publication number: DE102021112675A1
Application number: DE102021112675.4A
Authority: DE
Inventors: TsuChing Yang; Hung-Chang Sun; Kuo Chang Chiang; Sheng-Chih Lai; Yu-Wei Jiang
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2020-07-16
Filing date: 2021-05-17
Publication date: 2022-01-20
Also published as: US11903214B2; TWI820442B; TW202218136A; US20220020775A1; CN113594175A; KR102644760B1; CN113594175B; EP3940777A1; US20240155845A1; KR20220009878A; JP2022019664A

Abstract

Ein Verfahren zum Ausbilden einer ferroelektrischen Direktzugriffsspeicher-Vorrichtung (FeRAM-Vorrichtung) umfasst: Ausbilden eines Schichtstapels über einem Substrat, wobei der Schichtstapel abwechselnde Schichten eines ersten dielektrischen Materials und eines Wortleitungsmaterials (WL-Materials) aufweist, Ausbilden erster Gräben, die sich vertikal durch den Schichtstapel erstrecken; Füllen der ersten Gräben, wobei das Füllen der ersten Gräben umfasst: Ausbilden, in den ersten Gräben, eines ferroelektrischen Materials, eines Kanalmaterials über dem ferroelektrischen Material und eines zweiten dielektrischen Materials über dem Kanalmaterial; nach dem Füllen der ersten Gräben, Ausbilden zweiter Gräben, die sich vertikal durch den Schichtstapel erstrecken, wobei die zweiten Gräben mit den ersten Gräben verschachtelt sind; und Füllen der zweiten Gräben, wobei das Füllen der zweiten Gräben ein Ausbilden, in den zweiten Gräben, des ferroelektrischen Materials, des Kanalmaterials über dem ferroelektrischen Material und des zweiten dielektrischen Materials über dem Kanalmaterial umfasst.

Description

PRIORITÄTSANSPRUCH UND QUERVERWEIS
Diese Anmeldung beansprucht die Priorität der vorläufigen US-Anmeldung Nr. 63/052,499 , die am 16. Juli 2020 eingereicht wurde und die hier durch Rückbezug aufgenommen ist.
HINTERGRUND
Halbleiterspeicher werden in integrierten Schaltungen für elektronische Anwendungen verwendet, die als Beispiele Funkgeräte, Fernsehapparate, Mobiltelefone und persönliche Rechenvorrichtungen aufweisen. Halbleiterspeicher weisen zwei Hauptkategorien auf. Eine davon stellen flüchtige Speicher, die andere nichtflüchtige Speicher dar. Flüchtige Speicher weisen Direktzugriffsspeicher (RAM) auf, die weiter in zwei Unterkategorien unterteilt werden können, statische Direktzugriffsspeicher (SRAM) und dynamische Direktzugriffsspeicher (DRAM). Sowohl SRAM als auch DRAM sind flüchtig, da sie die gespeicherten Informationen verlieren, wenn sie nicht mit Strom versorgt werden.
Andererseits können nichtflüchtige Speicher Daten, die in ihnen gespeichert sind, auch ohne Stromversorgung behalten. Ein Typ eines nichtflüchtigen Halbleiterspeichers stellt ein ferroelektrischer Direktzugriffsspeicher (FeRAM oder FRAM) dar. Vorteile eines FeRAM umfassen seine schnelle Schreib-/Lesegeschwindigkeit und eine kleine Größe.
Figurenliste
Für ein vollständigeres Verständnis der der vorliegenden Erfindung und der Vorteile davon wird nun Bezug auf die nachfolgenden Beschreibungen in Verbindung mit den begleitenden Zeichnungen genommen. Es zeigen:

1 eine Querschnittsansicht einer Halbleitervorrichtung mit integrierten Speichervorrichtungen in einer Ausführungsform;
2-8, 9A, 9B, 10, 11, 12A-12E und 13 verschiedene Ansichten einer dreidimensionalen (3D) ferroelektrischen Direktzugriffsspeicher-Vorrichtung (FeRAM-Vorrichtung) bei verschiedenen Stufen der Herstellung in einer Ausführungsform;
14 eine Draufsicht auf eine dreidimensionale (3D) ferroelektrische Direktzugriffsspeicher-Vorrichtung (FeRAM) in einer anderen Ausführungsform;
15 eine Draufsicht auf eine dreidimensionale (3D) ferroelektrische Direktzugriffsspeicher-Vorrichtung (FeRAM) in einer noch anderen Ausführungsform; und
16 ein Ablaufdiagramm eines Verfahrens zum Ausbilden einer dreidimensionalen (3D) ferroelektrischen Direktzugriffsspeicher-Vorrichtung (FeRAM-Vorrichtung) in einigen Ausführungsformen;

AUSFÜHRLICHE BESCHREIBUNG VON AUSFÜHRUNGSBEISPIELEN
Die nachstehende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale der Erfindung bereit. Konkrete Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese stellen selbstverständlich lediglich Beispiele dar und sind nicht im beschränkenden Sinne gedacht. Zum Beispiel kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen.
Außerdem können hierin Begriffe, die sich auf räumliche Relativität beziehen, wie z.B. „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, zur Erleichterung der Besprechung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal (zu anderen Elementen oder Merkmalen), wie in den Figuren dargestellt, zu beschreiben. Die Begriffe, die räumliche Relativität betreffen, sollen verschiedene Ausrichtungen der verwendeten oder betriebenen Vorrichtung zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann auf eine andere Weise ausgerichtet sein (um 90 Grad gedreht oder anders ausgerichtet) und die hier verwendeten Bezeichnungen, die räumliche Relativität betreffen, können gleichermaßen dementsprechend ausgelegt werden. In der gesamten Diskussion beziehen sich, sofern nicht anders angegeben, gleiche oder ähnliche Bezugszeichen in verschiedenen Figuren auf das gleiche oder ein ähnliches Element, das durch einen gleichen oder ähnlichen Prozess unter Verwendung eines gleichen oder ähnlichen Materials (Materialien) ausgebildet wird.
In einigen Ausführungsformen wird ein LEDLED-Verfahren (Litho-Etch-Dep-Litho-Etch-Dep) zum Ausbilden von Speicherarrays mit hoher Dichte in einer ferroelektrischen Direktzugriffsspeicher-Vorrichtung (FeRAM-Vorrichtung) offenbart. Das LEDLED-Verfahren umfasst ein Ausbilden mehrerer erster Gräben in einem Schichtstapel über einem Substrat, wobei der Schichtstapel abwechselnde Schichten eines ersten dielektrischen Materials und eines Wortleitungsmaterials (WL-Materials) aufweist. Die mehreren ersten Gräben werden dann gefüllt, indem ein ferroelektrisches Material, ein Kanalmaterial und ein zweites dielektrisches Material sukzessive in den mehreren ersten Gräben ausgebildet werden. Nach dem Füllen der mehreren ersten Gräben werden mehrere zweite Gräben im Schichtstapel ausgebildet, wobei die mehreren zweiten Gräben mit den mehreren ersten Gräben verschachtelt sind. Die mehreren zweiten Gräben werden dann mit dem ferroelektrischen Material, dem Kanalmaterial und dem zweiten dielektrischen Material gefüllt. Als Nächstes werden Sourceleitungen (SLs) und Bitleitungen (BLs) in den mehreren ersten und mehreren zweiten Gräben ausgebildet. Im Vergleich mit einem Referenzverfahren, in dem die mehreren ersten und mehreren zweiten Gräben gleichzeitig ausgebildet werden, ermöglicht das LEDLED-Verfahren, dass die mehreren ersten und die mehreren zweiten Gräben näher aneinander für eine höhere Integrationsdichte ausgebildet werden, während ein Problem mit dem Kollabieren der Finnenstruktur, das im Referenzverfahren auftritt, vermieden wird.
1 zeigt eine Querschnittsansicht einer Halbleitervorrichtung 100 mit integrierten Speichervorrichtungen 123 (z.B. 123A und 123B) in einer Ausführungsform. Die Halbleitervorrichtung 100 ist in der dargestellten Ausführungsform eine Fin-Feldeffekttransistorvorrichtung (FinFET-Vorrichtung) mit dreidimensionalen (3D) ferroelektrischen Direktzugriffsspeicher-Vorrichtungen (FeRAM) 123, die in der Back-End-Of-Line-Verarbeitung (BEOL-Verarbeitung) der Halbleiterherstellung integriert werden. Um eine Überfüllung zu vermeiden, sind Einzelheiten der Speichervorrichtungen 123 in 1 nicht dargestellt, aber sind nachstehend in anschließenden Figuren gezeigt. Es ist zu beachten, dass FinFET hier als ein nicht beschränkendes Beispiel verwendet wird, die FeRAM-Vorrichtungen 123 können in der BEOL-Verarbeitung mit einer beliebigen geeigneten Vorrichtung, wie z.B. planaren Vorrichtungen oder Gate-all-Around-Vorrichtungen (GAA-Vorrichtungen), integriert werden.
Wie in 1 dargestellt, weist die Halbleitervorrichtung 100 verschiedene Gebiete zum Ausbilden verschiedener Arten von Schaltungen. Zum Beispiel kann die Halbleitervorrichtung 100 ein erstes Gebiet 110 zum Ausbilden von Logikschaltungen aufweisen, und kann ein zweites Gebiet 120 z.B. zum Ausbilden von peripheren Schaltungen, Eingabe-/Ausgabe-Schaltungen (I/O-Schaltungen), ESD-Schaltungen (elektrostatische Entladung) und/oder analogen Schaltungen aufweisen. Andere Gebiete zum Ausbilden anderer Typen von Schaltungen sind möglich und sollen vollständig innerhalb des Umfangs der vorliegenden Offenbarung aufgenommen sein.
Die Halbleitervorrichtung 100 weist ein Substrat 101 auf. Das Substrat 101 kann ein Bulk-Substrat, wie z.B. ein dotiertes oder undotiertes Silizium, oder eine aktive Schicht aus einem SOI-Substrat (Halbleiter auf einem Isolator) sein. Das Substrat 101 kann andere Halbleitermaterialien, wie z.B. Germanium, einen Verbindungshalbleiter, der Siliziumkarbid, Galliumarsen, Galliumphosphid, Galliumnitrid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid aufweist, einen Legierungshalbleiter, der SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP aufweist, oder Kombinationen davon aufweisen. Andere Substrate, wie z.B. mehrschichtige oder Gradientensubstrate, können ebenfalls verwendet werden.
Elektrische Komponenten, wie z.B. Transistoren, Widerstände, Kondensatoren, Induktivitäten, Dioden oder dergleichen, werden in oder auf dem Substrat 101 in der Front-End-of-Line-Verarbeitung (FEOL-Verarbeitung) der Halbleiterherstellung ausgebildet. Im Beispiel von 1 werden Halbleiterfinnen 103 (die auch als Finnen bezeichnet werden) derart ausgebildet, dass sie über dem Substrat 101 hervorstehen. Isolationsgebiete 105, wie z.B. STI-Gebiete (flache Grabenisolation), werden zwischen oder um die Halbleiterfinnen 103 ausgebildet. Gateelektroden 109 werden über den Halbleiterfinnen 103 ausgebildet. Gatespacer 111 werden entlang von Seitenwänden der Gateelektroden 109 ausgebildet. Source-/Draingebiete 107, wie z.B. epitaktische Source-/Draingebiete, werden auf gegenüberliegenden Seiten der Gateelektroden 109 ausgebildet. Kontakte 113, wie z.B. Gatekontakte und Source-/Drainkontakte, werden über jeweiligen darunterliegenden elektrisch leitfähigen Merkmalen (z.B. Gateelektroden 109 oder Source-/Draingebieten 107) ausgebildet und mit diesen elektrisch gekoppelt. Eine oder mehrere dielektrische Schichten 117, wie z.B. eine dielektrische Zwischenschicht (ILD), wird/werden über dem Substrat 101 und um die Halbleiterfinnen 103 und die Gateelektroden 109 ausgebildet. Andere elektrisch leitfähige Merkmale, wie z.B. Interconnect-Strukturen, die leitfähige Leitungen 115 und Durchkontaktierungen 114 aufweisen, können ebenfalls in der einen oder den mehreren dielektrischen Schichten 117 ausgebildet werden. Die FinFETs in 1 können mithilfe eines beliebigen geeigneten an sich bekannten oder im Stand der Technik verwendeten Verfahrens ausgebildet werden, Einzelheiten werden hier nicht wiederholt. Zur Vereinfachung der vorliegenden Diskussion werden das Substrat 101, die elektrischen Komponenten (z.B. FinFETs), die in oder auf dem Substrat 101 ausgebildet sind, die Kontakte 113, leitfähige Merkmale 115/114 und die eine oder die mehreren dielektrischen Schichten 117 gemeinsam als Substrat 50 bezeichnet.
Unter weiterer Bezugnahme auf 1 wird eine dielektrische Schicht 119, die eine Ätzstoppschicht (ESL) sein kann, über der einen oder den mehreren dielektrischen Schichten 117 ausgebildet. In einer Ausführungsform wird die dielektrische Schicht 119 aus Siliziumnitrid unter Verwendung einer plasmaunterstützten physikalischen Gasphasenabscheidung (PECVD) ausgebildet, obwohl andere dielektrische Materialien, wie z.B. Nitrid, Karbid, Kombinationen davon oder dergleichen, und alternative Techniken zum Ausbilden der dielektrischen Schicht 119, wie z.B. chemische Niederdruck-Gasphasenabscheidung (LPCVD), PVD oder dergleichen, alternativ verwendet werden können. In einigen Ausführungsformen ist die dielektrische Schicht 119 ausgelassen. Als Nächstes wird eine dielektrische Schicht 121 über der dielektrischen Schicht 119 ausgebildet. Die dielektrische Schicht 121 kann ein beliebiges geeignetes dielektrisches Material sein, wie z.B. Siliziumoxid, Siliziumnitrid oder dergleichen, das mithilfe eines geeigneten Verfahrens, wie z.B. einer PVD, einer CVD oder dergleichen ausgebildet wird. Eine oder mehrere Speichervorrichtungen 123A, von denen jede mehrere Speicherzellen aufweist, werden in der dielektrischen Schicht 121 ausgebildet und mit elektrisch leitfähigen Merkmalen (z.B. Durchkontaktierungen 124 und leitfähigen Leitungen 125) in der dielektrischen Schicht 121 gekoppelt. Verschiedene Ausführungsformen der Speichervorrichtungen 123A oder 123B in 1 (z.B. 3D FeRAM-Vorrichtungen 200, 200A und 200B) werden nachstehend ausführlich diskutiert.
1 zeigt ferner eine zweite Schicht von Speichervorrichtungen 123B, die über den Speichervorrichtungen 123A ausgebildet sind. Die Speichervorrichtungen 123A und 123B können eine gleiche oder ähnliche Struktur aufweisen, und können gemeinsam als Speichervorrichtungen 123 bezeichnet werden. Das Beispiel von 1 zeigt zwei Schichten von Speichervorrichtungen 123 als ein nicht beschränkendes Beispiel. Andere Anzahlen von Schichten von Speichervorrichtungen 123, wie z.B. eine Schicht, drei Schichten oder mehr, sind ebenfalls möglich und sollen vollständig innerhalb des Umfangs der vorliegenden Offenbarung aufgenommen sein. Die eine oder die mehreren Schichten von Speichervorrichtungen 123 werden in einem Speichergebiet 130 der Halbleitervorrichtung 100 ausgebildet und können in der Back-End-Of-Line-Verarbeitung (BEOL-Verarbeitung) der Halbleiterherstellung ausgebildet werden. Die Speichervorrichtungen 123 können in der BEOL-Verarbeitung an beliebigen geeigneten Positionen innerhalb der Halbleitervorrichtung 100 ausgebildet werden, wie z.B. (direkt über) dem ersten Gebiet 110, über dem zweiten Gebiet 120 oder über mehreren Gebieten.
Im Beispiel von 1 nehmen die Speichervorrichtungen 123 einen Teil aber nicht die gesamte Fläche des Speichergebiets 130 der Halbleitervorrichtung 100 in Anspruch, da andere Merkmale, wie z.B. leitfähige Leitungen 125 und Durchkontaktierungen 124, in anderen Bereichen des Speichergebiets 130 für eine Verbindung mit leitfähigen Merkmalen über und unter dem Speichergebiet 130 ausgebildet werden können. Um die Speichervorrichtungen 123A oder 123B auszubilden, wird in einigen Ausführungsformen eine Maskenschicht, wie z.B. eine strukturierte Fotolackschicht, ausgebildet, die manche Bereiche des Speichergebiets 130 abdeckt, während die Speichervorrichtungen 123A oder 123B in anderen Bereichen des Speichergebiets 130 ausgebildet werden, die durch die Maskenschicht freigelegt sind. Nachdem die Speichervorrichtungen 123 ausgebildet wurden, wird dann die Maskenschicht entfernt.
Unter weiterer Bezugnahme auf 1 wird, nachdem das Speichergebiet 130 ausgebildet wurde, eine Interconnect-Struktur 140, die die dielektrische Schicht 121 und die elektrisch leitfähigen Merkmale (z.B. Durchkontaktierungen 124 und leitfähige Leitungen 125) aufweist, in der dielektrischen Schicht 121 über dem Speichergebiet 130 ausgebildet. Die Interconnect-Struktur 140 kann die elektrischen Komponenten, die in/auf dem Substrat 101 ausgebildet sind, elektrisch verbinden, um Funktionsschaltungen auszubilden. Die Interconnect-Struktur 140 kann außerdem die Speichervorrichtungen 123 mit den Komponenten, die in/auf dem Substrat 101 ausgebildet sind, elektrisch koppeln, und/oder die Speichervorrichtungen 123 mit leitfähigen Pfaden, die über der Interconnect-Struktur 140 ausgebildet sind, für eine Verbindung mit einer externen Schaltung oder einer externen Vorrichtung koppeln. Das Ausbilden einer Interconnect-Struktur ist im Stand der Technik bekannt, weswegen Einzelheiten hier nicht wiederholt werden.
In einigen Ausführungsformen werden die Speichervorrichtungen 123 mit den elektrischen Komponenten (z.B. Transistoren), die auf dem Substrat 50 ausgebildet sind, z.B. durch die Durchkontaktierungen 124 und leitfähigen Leitungen 125, elektrisch gekoppelt, und werden in einigen Ausführungsformen durch Funktionsschaltungen der Halbleitervorrichtung 100 gesteuert oder es wird von diesen auf sie zugegriffen (z.B. in sie geschrieben oder aus ihnen gelesen). Zusätzlich oder alternativ werden in einigen Ausführungsformen die Speichervorrichtungen 123 mit leitfähigen Pfaden, die über einer oberen Metallschicht der Interconnect-Struktur 140 ausgebildet sind, elektrisch gekoppelt, wobei in diesem Fall die Speichervorrichtungen 123 durch eine externe Schaltung (z.B. eine andere Halbleitervorrichtung) ohne Beteiligung der Funktionsschaltungen der Halbleitervorrichtung 100 direkt gesteuert werden können oder es kann direkt auf sie zugegriffen werden. Obwohl zusätzliche Metallschichten (z.B. die Interconnect-Struktur 140) über den Speichervorrichtungen 123 im Beispiel von 1 ausgebildet werden, können die Speichervorrichtungen 123 in einer oberen (z.B. obersten) Metallschicht der Halbleitervorrichtung 100 ausgebildet werden, diese und andere Abwandlungen sollen vollständig im Umfang der vorliegenden Offenbarung aufgenommen sein.
2-8, 9A, 9B, 10, 11, 12A-12E und 13 zeigen verschiedene Ansichten (z.B. eine perspektivische Ansicht, eine Querschnittsansicht, eine Draufsicht) einer dreidimensionalen (3D) ferroelektrischen Direktzugriffsspeicher-Vorrichtung (FeRAM-Vorrichtung) bei verschiedenen Stufen der Herstellung in einer Ausführungsform. Zur Vereinfachung der Diskussion kann eine 3D FeRAM-Vorrichtung auch als eine 3D-Speichervorrichtung oder einfach eine Speichervorrichtung in der vorliegenden Diskussion bezeichnet werden. Die 3D-Speichervorrichtung 200 ist eine dreidimensionale Speichervorrichtung mit einem ferroelektrischen Material. Die 3D-Speichervorrichtung 200 kann als die Speichervorrichtung 123A und/oder 123B in 1 verwendet werden. Es ist zu beachten, dass der Einfachheit halber nicht alle Merkmale der 3D-Speichervorrichtung 200 in den Figuren dargestellt sind, und die Figuren möglicherweise lediglich einen Abschnitt der 3D-Speichervorrichtung 200 zeigen.
Nun wird Bezug auf 2 genommen, die eine perspektivische Ansicht der Speichervorrichtung 200 bei einer frühen Stufe der Herstellung darstellt. Ein Schichtstapel 202 wird über dem Substrat 50 ausgebildet. Der Schichtstapel 202 weist abwechselnde Schichten eines dielektrischen Materials 201 und eines elektrisch leitfähigen Materials 203 auf. Jede Schicht des dielektrischen Materials 210 im Schichtstapel 202 kann auch als eine dielektrische Schicht 201 bezeichnet werden, und jede Schicht des elektrisch leitfähigen Materials 203 im Schichtstapel 202 kann auch als eine elektrisch leitfähige Schicht 203 bezeichnet werden. Wie nachstehend besprochen sein wird, wird das elektrisch leitfähige Material 203 verwendet, um Wortleitungen (WLs) der 3D-Speichervorrichtung 200 auszubilden, und kann daher auch als ein Wortleitungs-Material 203 bezeichnet werden.
Um den Schichtstapel 202 auszubilden, wird in einigen Ausführungsformen die dielektrische Schicht 201 zuerst ausgebildet, indem ein geeignetes dielektrisches Material, wie z.B. Siliziumoxid, Siliziumnitrid, oder dergleichen, auf dem Substrat 500 unter Verwendung eines geeigneten Abscheidungsverfahrens, wie z.B. einer PVD, einer CVD, einer Atomlagenabscheidung (ALD) oder dergleichen, abgeschieden wird. Als Nächstes wird die elektrisch leitfähige Schicht 203 über der dielektrischen Schicht 201 ausgebildet. In einigen Ausführungsformen wird die elektrisch leitfähige Schicht 203 aus einem elektrisch leitfähigen Material, wie z.B. einem Metall oder einem metallhaltigen Material, ausgebildet. Zu Beispielen für Materialien für die elektrisch leitfähige Schicht 203 gehören Al, Ti, TiN, TaN, Co, Ag, Au, Cu, Ni, Cr, Hf, Ru, W, Pt oder dergleichen. Die elektrisch leitfähige Schicht 203 kann z.B. durch eine PVD, eine CVD, eine ALD, Kombinationen davon oder dergleichen ausgebildet werden. Die vorstehenden Abscheidungsprozesse werden wiederholt, bis eine vorgegebene Anzahl von Schichten im Schichtstapel 202 ausgebildet wird. In der dargestellten Ausführungsform ist die oberste Schicht des Schichtstapels 202 eine dielektrische Schicht 201, die als eine oberste dielektrische Schicht 201T des Schichtstapels 202 bezeichnet werden kann. Es ist zu beachten, dass die Anzahl von Schichten im Schichtstapel 202 eine beliebige geeignete Anzahl sein kann und nicht auf das in 2 gezeigte Beispiel beschränkt ist.
Als Nächstes werden in 3 erste Gräben 206 (können auch als Öffnungen, Aussparungen oder Spalte bezeichnet werden) im Schichtstapel 202 ausgebildet und erstrecken sich durch den Schichtstapel 202, um das Substrat 50 freizulegen. Die ersten Gräben 206 können z.B. unter Verwendung fotolithografischer und Ätztechniken ausgebildet werden. In der dargestellten Ausführungsform erstrecken sich die ersten Gräben 206 von einer unteren Fläche des Schichtstapels 202, die dem Substrat 50 zugewandt ist, zu einer oberen Fläche des Schichtstapels 202, die fern vom Substrat 50 ist. Im Beispiel von 3 erstrecken sich die ersten Gräben 206 kontinuierlich zwischen gegenüberliegenden Seitenwänden des Schichtstapels 202, so dass die ersten Gräben den Schichtstapel 202 durchschneiden und den Schichtstapel 202 in mehrere Scheiben (z.B. finnenförmige Strukturen) aufteilen, die voneinander getrennt (z.B. beabstandet) sind. Es ist zu beachten, dass 3 der Einfachheit halber lediglich einen der ersten Gräben 206 zeigt. Unter vorläufiger Bezugnahme auf 9B zeigt 9B mehrere erste Gräben 206, die mit mehreren zweiten Gräben 212, die im Schichtstapel 202 in einer anschließenden Verarbeitung ausgebildet werden, verschachtelt sind, wobei die ersten Gäben 206 und die zweiten Gräben 212 mit anderen Materialien (z.B. 205, 207, 209, 211, 213) gefüllt werden, um die 3D-Speichervorrichtung 200 auszubilden, wobei die Einzelheiten nachstehend besprochen sein werden.
Als Nächstes wird in 4 ein ferroelektrisches Material 205 in den ersten Gräben 206 entlang von Seitenwänden und Unterseiten der ersten Gräben 206 (z.B. konform) ausgebildet. Das ferroelektrische Material 205 kann auch über der oberen Fläche des Schichtstapels 202 ausgebildet werden. Als Nächstes wird ein Kanalmaterial 207 über dem ferroelektrischen Material 205 (z.B. konform) ausgebildet. Als Nächstes wird eine Abdeckschicht 209 (z.B. konform) über dem Kanalmaterial 207 ausgebildet und ein Oxid-Liner 211 wird über der Abdeckschicht 209 (z.B. konform) ausgebildet.
In einigen Ausführungsformen weist das ferroelektrische Material 205 BaTiO₃, PbTiO₃, PbZrO₃, LiNbO₃, NaNbO₃, KNbO₃, KTaO₃, BiScO₃, BiFeO₃, Hf_1-xEr_xO, Hf_1-xLa_xO, Hf_1-xY_xO, Hf₁ _xGd_xO, Hf_1-xAl_xO, Hf_1-xZr_xO, Hf_1-xTi_xO, Hf_1-xTa_xO, AlScN, dergleichen, Kombinationen davon oder Mehrfachschichten davon auf, und kann mithilfe eines geeignetes Ausbildungsverfahrens, wie z.B. einer PVD, einer CVD, einer ALD oder dergleichen ausgebildet werden. Das ferroelektrische Material 205 kann auch als ferroelektrischer Film bezeichnet werden.
In einigen Ausführungsformen ist das Kanalmaterial 207 ein Halbleitermaterial, wie z.B. amorphes Silizium (a-Si), Polysilizium (Poly-Si), ein Halbleiteroxid (z.B. Indium-Gallium-Zink-Oxid (IGZO), Indium-Zinkoxid (IZO), Zinkoxid (ZnO), Indium-Zinnoxid (ITO) oder Indium-Wolframoxid (IWO)) oder dergleichen. Das Kanalmaterial 207 kann z.B. mithilfe einer PVD, einer CVD, einer ALD, Kombinationen davon oder dergleichen ausgebildet werden.
In einigen Ausführungsformen wird die Abdeckschicht 209 aus einem dielektrischen Material ausgebildet. Die Abdeckschicht 209 wirkt als eine Schutzschicht für das Kanalmaterial 207 und verhindert, dass Verunreinigungselemente, wie z.B. H, Cl oder F n einer anschließenden Verarbeitung (z.B. einem anschließenden Ätzprozess) in das Kanalmaterial 207 eindiffundieren. In einem Ausführungsbeispiel wird die Abdeckschicht 209 aus einem High-k-Dielektrikumsmaterial mit einer Dielektrizitätskonstante (z.B. k-Wert), die größer ist als z.B. ungefähr 7,0 oder sogar noch höher, ausgebildet. Zu Beispielen eines High-k-Dielektrikumsmaterials gehören HfO₂, TiO₂, HfZrO, Ta₂O₃, HfSiO₄, ZrO₂, ZrSiO₂ und andere geeignete Materialien. Das High-k-Dielektrikumsmaterial der Abdeckschicht 209 kann mithilfe einer Atomlagenabscheidung (ALD) und/oder anderer geeigneter Verfahren ausgebildet werden.
In einigen Ausführungsformen ist die Dielektrizitätskonstante K_cap der Abdeckschicht 209 (z.B. eines dielektrischen Materials) höher als die Dielektrizitätskonstante K_fer des ferroelektrischen Materials 205 (z.B. K_cap > K_fer), um ein zuverlässiges Schalten der Richtung der elektrischen Polarisation des ferroelektrischen Materials 205 zu ermöglichen. Wie nachstehend ausführlicher besprochen sein wird, wird die elektrische Polarisationsrichtung des ferroelektrischen Materials 205 verwendet, um die digitale Information (z.B. ein Bit von 0 oder 1) jeder Speicherzelle der 3D-Speichervorrichtung 200 zu speichern. Die elektrische Polarisationsrichtung des ferroelektrischen Materials 205 wird durch ein an das ferroelektrische Material 205 angelegtes elektrisches Feld umgeschaltet, wobei das elektrische Feld proportional zu einer über dem ferroelektrischen Material 205 angelegten Spannung sein kann. Unter vorläufiger Bezugnahme auf 12C wird während des Betriebs (z.B. einer Schreiboperation) einer Speicherzelle 225 der 3D-Speichervorrichtung 200 eine Spannung V_total z.B. zwischen einer Wortleitung (WL) 203 und einer jeweiligen Sourceleitung (SL) 218 angelegt. Die Spannung V_total wird von den verschiedenen Materialschichten zwischen der WL 203 und der SL 218, wie z.B. dem ferroelektrischen Material 205, dem Kanalmaterial 207 und der Abdeckschicht 209 im Beispiel von 12C, geteilt. Mit anderen Worten wird ein Teil der Spannung V_total an jede Schicht (z.B. 205, 207 oder 209) des Materials zwischen der WL 203 und der SL 218 angelegt. Da die an jede Materialschicht angelegte Spannung umgekehrt proportional zu ihrer Dielektrizitätskonstante ist, kann es vorteilhaft sein, die Dielektrizitätskonstante K_cap der Abdeckschicht 209 derart zu wählen, dass sie höher ist als die Dielektrizitätskonstante K_fer des ferroelektrischen Materials 205, so dass ein wesentlicher Prozentsatz der Spannung Vtotal über dem ferroelektrischen Material 205 angelegt ist, um das Umschalten der elektrischen Polarisationsrichtung des ferroelektrischen Materials 205 zu ermöglichen. Aus ähnlichen Gründen wird in einigen Ausführungsformen die Dielektrizitätskonstante des Kanalmaterials 207 auch derart gewählt, dass sie höher ist als die Dielektrizitätskonstante Kfer des ferroelektrischen Materials 205. In einigen Ausführungsformen wird die Dielektrizitätskonstante K_cap der Abdeckschicht 209 derart gewählt, dass sie das Doppelte, Fünffache, Zehnfache oder mehr der Dielektrizitätskonstante K_fer des ferroelektrischen Materials 205 beträgt. Materialien mit einer hohen Dielektrizitätskonstante, wie z.B. AlOx (mit einem k-Wert zwischen ungefähr 9 und ungefähr 11), HfO (mit einem k-Wert zwischen ungefähr 25 und ungefähr 27) und TaO₂ (mit einem k-Wert zwischen ungefähr 40 und 80) können daher vorteilhafterweise als das Material für die Abdeckschicht 209 verwendet werden, insbesondere in Anwendungen, in denen die Spannung V_total niedrig ist. In anderen Ausführungsformen kann die Dielektrizitätskonstante K_cap der Abdeckschicht 209 im Wesentlichen gleich der Dielektrizitätskonstante K_fer des ferroelektrischen Materials sein oder kleiner sein als sie, z.B. in Anwendungen, in denen die Spannung V_total hinreichend hoch ist, so dass die über dem ferroelektrischen Material 205 angelegte Spannung höher ist als die Schaltspannung für das ferroelektrische Material 205.
Unter weiterer Bezugnahme auf 4 weist der Oxid-Liner 211 ein Oxid, wie z.B. Siliziumoxid, auf und wird in einigen Ausführungsformen mithilfe eines geeigneten Ausbildungsverfahrens, wie z.B. einer ALD, oder dergleichen ausgebildet. Der Oxid-Liner 211 schützt in einigen Ausführungsformen z.B. Seitenwandabschnitte des ferroelektrischen Materials 205, des Kanalmaterials 207 und der Abdeckschicht 209 in einem anschließenden Ätzprozess (siehe 5).
Als Nächstes wird in 5 ein geeigneter Ätzprozess, wie z.B. ein anisotroper Ätzprozess, durchgeführt, um erste Abschnitte des Oxid-Liners 211, erste Abschnitte der Abdeckschicht 209, erste Abschnitte des Kanalmaterials 207 und erste Abschnitte des ferroelektrischen Materials 205 von Unterseiten der ersten Gräben 206 zu entfernen, und folglich wird die obere Fläche des Substrats 50 an der Unterseite der ersten Gräben 206 freigelegt. In der dargestellten Ausführungsform verbleiben aufgrund der Anisotropie des Ätzprozesses zweite Abschnitte des Oxid-Liners 211, zweite Abschnitte der Abdeckschicht 209, zweite Abschnitte des Kanalmaterials 207 und zweite Abschnitte des ferroelektrischen Materials 205, die zwischen dem Schichtstapel 202 und Seitenwänden 211S des Oxid-Liners 211, die dem ersten Graben 206 zugewandt sind, angeordnet sind, nach dem anisotropen Ätzprozess. Es ist zu beachten, dass die zweiten Abschnitte der Abdeckschicht 209, die zweiten Abschnitte des Kanalmaterials 207 und die zweiten Abschnitte des ferroelektrischen Materials 205 L-förmige Querschnitte aufweisen und untere Abschnitte aufweisen, die zwischen den zweiten Abschnitten des Oxid-Liners 211 und des Substrats 500 angeordnet sind. Wie in 5 dargestellt, ist jede der Seitenwände 211S des Oxid-Liners 211 vertikal (z.B. in einer selben vertikalen Ebene in 5) auf jeweilige Seitenwände der zweiten Abschnitte der Abdeckschicht 209, der zweiten Abschnitte des Kanalmaterials 207 und der zweiten Abschnitte des ferroelektrischen Materials 205 ausgerichtet.
Als Nächstes wird in 6 ein dielektrisches Material 213 in den ersten Gräben 206 ausgebildet, um den verbleibenden Raum in den ersten Gräben 206 zu füllen. In einigen Ausführungsformen wird das dielektrische Material 213 ausgebildet, indem ein geeignetes dielektrisches Material, wie z.B. Siliziumoxid, Siliziumnitrid, oder dergleichen, unter Verwendung eines geeigneten Abscheidungsverfahrens, wie z.B. einer ALD oder dergleichen, abgeschieden wird. Das dielektrische Material 213 kann die ersten Gräben 206 überfüllen und kann über der oberen Fläche des Schichtstapels 202 ausgebildet werden. Als Nächstes wird ein Planarisierungsprozess, wie z.B. eine chemisch-mechanische Planarisierung (CMP) durchgeführt, um überschüssige Abschnitte des ferroelektrischen Materials 205, des Kanalmaterials 207, der Abdeckschicht 209, des Oxid-Liners 211 und des dielektrischen Materials 213 von der oberen Fläche des Schichtstapels 202 zu entfernen. Wie in 6 dargestellt, weisen nach dem Planarisierungsprozess verbleibende Abschnitte des ferroelektrischen Materials 205, des Kanalmaterials 207 und der Abdeckschicht 209 L-förmige Querschnitte auf.
Als Nächstes werden in 7 zweite Gräben 212 im Schichtstapel 202 ausgebildet. Die zweiten Gräben 212 sind den ersten Gräben 206 ähnlich und können unter Verwendung eines gleichen oder ähnlichen Verfahrens ausgebildet werden. Der Einfachheit halber zeigt 7 lediglich einen zweiten Graben 212. 9B zeigt mehrere zweite Gräben 212 im Schichtstapel 202, die mit den ersten Gräben 206 verschachtelt sind. Wie in 9B dargestellt, werden die ersten Gräben 206 und die zweiten Gräben 212 abwechselnd im Schichtstapel 202 ausgebildet.
Als Nächstes werden in 8 das ferroelektrische Material 205, das Kanalmaterial 207, die Abdeckschicht 209 und der Oxid-Liner 211 sukzessive in den zweiten Gräben (z.B. konform) ausgebildet. Die Materialien und die Ausbildungsverfahren des ferroelektrischen Materials 205, des Kanalmaterials 207, der Abdeckschicht 209 und des Oxid-Liners 211 können jenen, die vorstehend unter Bezugnahme auf 4 besprochen wurden, gleich oder ähnlich sein, weswegen Einzelheiten nicht wiederholt werden.
Als Nächstes wird in 9A ein geeigneter Ätzprozess, wie z.B. ein anisotroper Ätzprozess, durchgeführt, um Abschnitte des dielektrischen Materials 213, Abschnitte des Oxid-Liners 211, Abschnitte der Abdeckschicht 209, Abschnitte des Kanalmaterials 207 und Abschnitte des ferroelektrischen Materials 205 von Unterseiten der zweiten Gräben 212 zu entfernen. Einzelheiten des Ätzprozesses können jenen, die vorstehend unter Bezugnahme auf 5 besprochen wurden, gleich oder ähnlich sein, weswegen die Einzelheiten nicht wiederholt werden.
Als Nächstes wird das dielektrische Material 213 in den zweiten Gräben 212 ausgebildet und füllt die zweiten Gräben 212 vollständig. Ein Planarisierungsprozess, wie z.B. ein CMP, wird als Nächstes durchgeführt, um überschüssige Abschnitte des Oxid-Liners 211, der Abdeckschicht 209, des Kanalmaterials 207 und des ferroelektrischen Materials 205 von der oberen Fläche des Schichtstapels 202 zu entfernen.
9B zeigt eine Querschnittsansicht der 3D-Speichervorrichtung 200 von 9A entlang des Querschnitts A-A. Es ist zu beachten, dass 9B einen größeren Abschnitt der 3D-Speichervorrichtung zeigt als 9A und daher mehrere erste Gräben 206 zeigt, die mit mehreren zweiten Gräben 212 verschachtelt sind. Die ersten Gräben 206 und die zweiten Gräben 212 in 9B werden mit verschiedenen Schichten von Materialien (z.B. 205, 207, 209, 211 und 213) zum Ausbilden von Speicherzellen in einer anschließenden Verarbeitung gefüllt. Die ersten Gräben 206 und die zweiten Gräben 212 können gemeinsam als Gräben 206/212 bezeichnet werden.
Das offenbarte Verfahren bildet die Struktur von 9A und 9B aus, indem erste Gräben 206 (z.B. unter Verwendung lithografischer und Ätztechniken) ausgebildet werden, die Gräben 206 (z.B. durch Abscheiden von Schichten von Materialien 205/207/209/211/213) gefüllt werden, die zweiten Gräben 212 (z.B. unter Verwendung lithografischer und Ätztechniken) ausgebildet werden und die zweiten Gräben 212 (z.B. durch Abscheiden von Schichten von Materialien 205/207/209/211/213) gefüllt werden. Daher kann das offenbarte Verfahren auch als ein LEDLED-Verfahren (Litho-Etch-Dep-Litho-Etch-Dep) bezeichnet werden. Im Vergleich mit einem Referenzverfahren, in dem die ersten Gräben 206 und die zweiten Gräben 212 gleichzeitig (z.B. durch einen selben Ätzprozess) ausgebildet werden, ermöglicht das offenbarte LEDLED-Verfahren, dass Gräben 206/212 näher aneinander ausgebildet werden, ohne unter dem nachstehend besprochenen Problem des „Finnenkollabierens“ zu leiden, wodurch ermöglicht wird, dass Speicherzellen in einer höheren Dichte ausgebildet werden als dies ansonsten erreichbar ist.
Da der Halbleiterherstellungsprozess weiter voranschreitet, nimmt die Strukturgröße zunehmend ab, um eine höhere Integrationsdichte zu erreichen. Um die Speicherzellendichte der 3D-Speichervorrichtung 200 zu erhöhen, kann es vorteilhaft sein, den Schichtstapel 2020 mit einer großen Anzahl von Schichten (z.B. 201, 203) auszubilden, und die Gräben 206/212 mit einer kleineren Distanz W1 zwischen benachbarten der Gräben 206/212 auszubilden. Wenn die Gräben 206/212 gleichzeitig ausgebildet werden, dann weisen die Abschnitte des Schichtstapels 202, die zwischen benachbarten der Gräben 206/212 angeordnet sind (die als finnenförmige Strukturen des Schichtstapels 202 bezeichnet werden können), ein hohes Aspektverhältnis von H/W1 auf, wobei H die Höhe des Schichtstapels 202 darstellt. Finnenförmige Strukturen des Schichtstapels 202 mit einem hohen Aspektverhältnis können während einer anschließenden Verarbeitung kollabieren, wodurch Defekte in der 3D-Speichervorrichtung 200 verursacht werden. Durch Verwenden des offenbarten LEDLED-Verfahrens beträgt dagegen das Aspektverhältnis der finnenförmigen Strukturen beim Ausbilden der ersten Gräben 206 H/W2, was viel kleiner ist als H/W1, da der Abstand W2 zwischen benachbarten der ersten Gräben größer ist als Wi. Gleichermaßen sind beim Ausbilden der zweiten Gräben 212 die ersten Gräben 206 bereits gefüllt, das Aspektverhältnis der finnenförmigen Struktur (die die gefüllten Gräben 206 aufweist) beträgt H/W3 und ist viel kleiner als H/W1. Folglich wird das Problem des Kollabierens von Finnen, das mit einem hohen Aspektverhältnis im Zusammenhang steht, durch das offenbarte LEDLED-Verfahren vermieden, und die Vorrichtungszuverlässigkeit und Herstellungsausbeute werden verbessert.
Als Nächstes werden in 10 Isolationsgebiete 215 in den Gräben 206/212 ausgebildet und erstrecken sich vertikal durch den Schichtstapel 202. Die Isolationsgebiete 215 können auch als Speicherzellen-Isolationsgebiete 215 oder dielektrische Stecker 215 bezeichnet werden. In einigen Ausführungsformen wird, um die Isolationsgebiete 215 auszubilden, eine strukturierte Maske über der oberen Fläche des Schichtstapels 202 ausgebildet, wobei Strukturen (z.B. Öffnungen) der strukturierten Maskenschicht Positionen der Isolationsgebiete 215 entsprechen. Als Nächstes wird ein anisotroper Ätzprozess unter Verwendung der strukturierten Maskenschicht als einer Ätzmaske durchgeführt, um Öffnungen im Schichtstapel 202 auszubilden, die sich vertikal durch den Schichtstapel 202 erstrecken. Als Nächstes werden die Öffnungen im Schichtstapel 202 mit einem dielektrischen Material, wie z.B. Siliziumoxid, Siliziumnitrid, oder dergleichen, unter Verwendung eines geeigneten Ausbildungsverfahrens, wie z.B. einer CVD, einer PVD, einer ALD oder dergleichen, gefüllt. Ein Planarisierungsprozess, wie z.B. ein CMP, kann als Nächstes durchgeführt werden, um überschüssige Abschnitte des dielektrischen Materials von der oberen Fläche des Schichtstapels 202 zu entfernen, und verbleibende Abschnitte des dielektrischen Materials in den Öffnungen bilden die Isolationsgebiete 215.
Im Beispiel von 10 ist eine Breite der Isolationsgebiete 215 wesentlich einer Breite eines jeweiligen Grabens 206/212, in dem sich die Isolation befindet, gleich, so dass jedes Isolationsgebiet 215 im jeweiligen Graben 206/212 Seitenwände des Schichtstapels 202, die dem entsprechenden Graben zugewandt sind, physisch kontaktiert. In anderen Ausführungsformen kann die Breite des Isolationsgebiets 215 kleiner sein als die Breite des Grabens 206/212, und jedes Isolationsgebiet 215 in einem Graben 206/212 erstreckt sich kontinuierlich zwischen Seitenwänden des ferroelektrischen Materials 205 im Graben. Mit anderen Worten kontaktiert jedes Isolationsgebiet 215 gegenüberliegende Seitenwände des ferroelektrischen Materials 205 im Graben physisch, aber erstreckt sich nicht durch das ferroelektrische Material 205.
Als Nächstes werden in 11 Öffnungen 216 (z.B. durch fotolithografische und Ätztechniken) im Oxid-Liner 211 und dem dielektrischen Material 213 ausgebildet, wobei sich die Öffnungen 216 von der oberen Fläche des Schichtstapels 202, die weg vom Substrat 50 weist, zur unteren Fläche des Schichtstapels, die dem Substrat 50 zugewandt ist, erstrecken. Die Öffnungen 216 legen im Beispiel von 11 Seitenwände der Abdeckschicht 209 frei. Die Öffnungen 16 werden mit einem elektrisch leitfähigen Materialien) (z.B. 217, 219) gefüllt, um Sourceleitungen (SLs) 218S und Bitleitungen (BLs) 281B in einer anschließenden Verarbeitung auszubilden. In anderen Ausführungsformen werden die Öffnungen 216 derart ausgebildet, dass sie breiter sind als die Öffnungen 216 von 11, und sie legen die Seitenwände des Kanalmaterials 207 (siehe 15) frei oder legen die Seitenwände des ferroelektrischen Materials 205 (siehe 14) frei.
Als Nächstes wird in 12A eine Barriereschicht 217 in den Öffnungen 216 (z.B. konform) ausgebildet, um Seitenwände und Unterseiten der Öffnungen 216 auszukleiden. Die Barriereschicht 217 kann Titannitrid aufweisen, obwohl ein anderes geeignetes Material, wie z.B. Tantalnitrid, Titan, Tantal oder dergleichen ebenfalls verwendet werden kann. Ein geeignetes Ausbildungsverfahren, wie z.B. CVD, ALD oder dergleichen kann durchgeführt werden, um die Barriereschicht 217 auszubilden. Als Nächstes wird ein anisotroper Ätzprozess, der fakultativ ist, durchgeführt, um Abschnitte der Barriereschicht 217 von den Unterseiten der Öffnungen 216 zu entfernen, so dass das Substrat 50 an der Unterseite der Öffnungen 216 freigelegt ist. Als Nächstes wird ein elektrisch leitfähiges Material 219, wie z.B. Al, Ti, TiN, TaN, Co, Ag, Au, Cu, Ni, Cr, Hf, Ru, W, Pt oder dergleichen, ausgebildet, um die Öffnungen 216 zu füllen. Ein Planarisierungsprozess, wie z.B. ein CMP, kann als Nächstes durchgeführt werden, um überschüssige Abschnitte der Barriereschicht 217 und überschüssige Abschnitte des elektrisch leitfähigen Materials 219 von der oberen Fläche des Schichtstapels 202 zu entfernen. Verbleibende Abschnitte der Barriereschicht 218 und verbleibende Abschnitte des elektrisch leitfähigen Materials 219 in den Öffnungen 216 bilden leitfähige Leitungen 218. Die leitfähigen Leitungen 218 sind in den dargestellten Ausführungsformen Metallsäulen oder Metallpfeiler, die sich vertikal durch den Schichtstapel 202 erstrecken. Die leitfähigen Leitungen 218 können auch als die Sourceleitungen (SLs) 218S oder Bitleitungen (BLs) 218B der 3D-Speichervorrichtung bezeichnet werden.
12B zeigt eine Draufsicht auf die Speichervorrichtung 200 von 12A. 12C, 12D und 12E zeigen Querschnittsansichten der Speichervorrichtung 200 von 12B jeweils entlang von Querschnitten B-B, C-C bzw. D-D. Es ist zu beachten, dass zur Klarheit 12B, 12C, 12D und 12E möglicherweise einen Abschnitt der 3D-Speichervorrichtung 200 darstellen, der größer oder kleiner ist als der in 12A gezeigte Abschnitt der 3D-Speichervorrichtung 200.
Wie in der Draufsicht von 12B dargestellt, erstreckt sich jedes Isolationsgebiet 215 kontinuierlich von einer ersten Seitenwand des Schichtstapels 202 (z.B. einer ersten Seitenwand der obersten dielektrischen Schicht 201T des Schichtstapels202) zu einer zweiten Seitenwand des Schichtstapels 202 (z.B. einer zweiten Seitenwand der obersten dielektrischen Schicht 201T des Schichtstapels 202), die der ersten Seitenwand des Schichtstapels 202 zugewandt ist, wobei die erste Seitenwand und die zweite Seitenwand des Schichtstapels 202 Seitenwände des Schichtstapels sind, die durch einen selben Graben 206/212 freigelegt sind. Mit anderen Worten ist eine Breite des Isolationsgebiets 215, die entlang der horizontalen Richtung von 12B gemessen wird, einer Distanz zwischen inneren Seitenwänden des Schichtstapels 202, die durch einen selben Graben freigelegt und einander zugewandt sind, gleich. Außerdem erstreckt sich jede der leitfähigen Leitungen 218 kontinuierlich von einer ersten Seitenwand der Abdeckschicht 209 zu einer zweiten Seitenwand der Abdeckschicht 209, die der ersten Seitenwand der Abdeckschicht 209 zugewandt ist. Mit anderen Worten ist eine Breite der leitfähigen Leitung 218, die entlang der horizontalen Richtung von 12B gemessen wird, einer Distanz zwischen inneren Seitenwänden der Abdeckschicht 209 in einem Graben, die einander zugewandt sind, gleich.
In 12B sind einige, aber nicht alle, der Speicherzellen 225 der 3D-Speichervorrichtung 200 durch gestrichelte Kästen hervorgehoben. Speicherzellen 225 sind ebenfalls durch gestrichelte Kästen in 12C und 12E hervorgehoben. Wie in 12A bis 12E dargestellt, ist jede Speicherzelle 225 ein Transistor mit einem eingebetteten ferroelektrischen Film 205. Innerhalb jeder Speicherzelle 225 wirkt die elektrisch leitfähige Schicht 203 (siehe z.B. 12C) als die Gateelektrode des Transistors, die leitfähigen Leitungen 218S und 218B (siehe z.B. 12B) wirken als die Source-/Draingebiete des Transistors, und das Kanalmaterial 207 wirkt als die Kanalschicht zwischen den Source-/Draingebieten. Die gestrichelte Linie 226 in 12B zeigt das Kanalgebiet, das im Kanalmaterial 207 während des Betriebs der 3D-Speichervorrichtung 200 ausgebildet wird, z.B. wenn eine Spannung an das Gate des Transistors angelegt wird und verursacht, dass der Transistor eingeschaltet wird. Die elektrische Polarisationsrichtung des ferroelektrischen Films 205 in jeder Speicherzelle 225 zeigt die digitale Information (z.B. eine „o“ oder „1“) an, die in der Speicherzelle 225 gespeichert ist, und bestimmt die Schwellenspannung des Transistors der Speicherzelle 255, wobei weitere Einzelheiten nachstehend besprochen werden.
Im Kontext von Speichervorrichtungen wird die elektrisch leitfähige Schicht 203 (z.B. die Gateelektrode) in jeder Speicherzelle 225 als die Wortleitung (WL) der Speicherzelle bezeichnet, die leitfähigen Leitungen 218S und 218B (z.B. die Source-/Draingebiete) können als die Sourceleitung (SL) und die Bitleitung (BL) der Speicherzelle bezeichnet werden.
Wie in 12A dargestellt, verbindet jede der elektrisch leitfähigen Schichten 203 (z.B. WL) der Speichervorrichtung 200 mehrere Speicherzellen elektrisch, die entlang einer gleichen horizontalen Ebene (z.B. in einem gleichen vertikalen Abstand vom Substrat 50) ausgebildet sind. Außerdem verbindet, wie in 12C dargestellt, jede SL oder BL 218 mehrere vertikal gestapelten Stapelspeicherzellen 225 elektrisch. Daher erreicht die offenbarte 3D-Speichervorrichtung 200 eine effiziente gemeinsame Nutzung der WLs, BLs und SLs von mehreren Speicherzellen 225, und die 3D-Struktur der Speicherzellen 225 ermöglicht es, dass mehrere Schichten der Speicherzellen 225 leicht miteinander gestapelt werden können, um Speicherarrays mir hoher Dichte auszubilden.
12C und 12E zeigen verschiedene Formen für die Querschnitten des ferroelektrischen Materials 205, des Kanalmaterials 207 und der Abdeckschicht 209 an verschiedenen Positionen der 3D-Speichervorrichtung 200. Zum Beispiel weisen in 12E, die den Querschnitt entlang einer vertikalen Ebene (vertikal zur oberen Fläche des Substrats 50), die durch das dielektrische Material 213 (z.B. entlang des Querschnitts D-D in 12B) verläuft, zeigt, das ferroelektrische Material 205, das Kanalmaterial 207 und die Abdeckschicht 209 L-förmige Querschnitte auf. In 12C, die den Querschnitt entlang einer vertikalen Ebene (vertikal zur oberen Fläche des Substrats 50), die durch die leitfähigen Leitungen 218 (z.B. entlang des Querschnitts B-B in 12B) verläuft, zeigt, weisen das ferroelektrische Material 205, das Kanalmaterial 207 und die Abdeckschicht 209 rechteckige Querschnitte auf.
Unter Bezugnahme auf 12A bis 12E wird, um eine Schreiboperation an einer bestimmten Speicherzelle 225 durchzuführen, eine Schreibspannung über einem Abschnitt des ferroelektrischen Materials 205 innerhalb der Speicherzelle 225 angelegt. Die Schreibspannung kann zum Beispiel durch Anlegen einer ersten Spannung an die Gateelektrode 203 der Speicherzelle 225 und Anlegen einer zweiten Spannung an die Source-/Draingebiete 218S/218B angelegt werden. Der Spannungsunterschied zwischen der ersten Spannung und der zweiten Spannung stellt die Polarisationsrichtung im ferroelektrischen Material 20 ein. In Abhängigkeit von der Polarisationsrichtung des ferroelektrischen Materials 205 kann die Schwellenspannung VT des entsprechenden Transistors der Speicherzelle 225 von einer niedrigen Schwellenspannung VL auf eine hohe Schwellenspannung VH oder umgekehrt umgeschaltet werden. Der Schwellenspannungs-Wert (VL oder VH) des Transistors kann verwendet werden, um ein Bit von „0“ oder „1“, das in der Speicherzelle gespeichert ist, anzuzeigen.
Um eine Leseoperation an der Speicherzelle 225 durchzuführen, wird eine Lesespannung, die eine Spannung zwischen der niedrigen Schwellenspannung VL und der hohen Schwellenspannung VH darstellt, an die Gateelektrode 203 angelegt. In Abhängigkeit von der Polarisationsrichtung des ferroelektrischen Materials 205 (oder der Schwellenspannung VT des Transistors) kann der Transistor der Speicherzelle 225 eingeschaltet werden oder nicht. Folglich kann, wenn eine Spannung z.B. zwischen den Source-/Draingebieten 218S und 218B angelegt wird, ein elektrischer Strom zwischen den Source-/Draingebieten 218S und 218B fließen oder nicht. Der elektrische Strom kann daher detektiert werden, um das in der Speicherzelle gespeicherte digitale Bit zu bestimmen.
Als Nächstes werden in 13 Kontakte 227 über dem Schichtstapel 202 ausgebildet, um die leitfähigen Leitungen 218 elektrisch zu koppeln. Um die Kontakte 227 auszubilden, werden dielektrische Schichten 221 und 223 über dem Schichtstapel 202 ausgebildet. Öffnungen werden in den dielektrischen Schichten 221 und 223 ausgebildet, um darunterliegende leitfähige Leitungen 219 freizulegen. Ein elektrisch leitfähiges Material(ien) wird in den Öffnungen ausgebildet, um die Kontakte 227 auszubilden.
In einigen Ausführungsformen wird die dielektrische Schicht 221 aus Siliziumnitrid ausgebildet, obwohl eine andere geeignete dielektrische Schicht, wie z.B. Siliziumoxinitrid, Siliziumkarbid, ebenfalls verwendet werden kann. Die dielektrische Schicht 221 kann z.B. mithilfe einer CVD, einer ALD oder dergleichen ausgebildet werden. Die dielektrische Schicht 223 kann aus einem dielektrischen Material, wie z.B. Phosphorsilikatglas (PSG), Borosilikatglas (BSG), mit Bor dotiertem Phosphorsilikatglas (BPSG), undotiertem Silikatglas (USG) oder dergleichen, ausgebildet und kann mithilfe eines beliebigen geeigneten Verfahrens, wie z.B. einer CVD, PECVD oder einer FCVD abgeschieden werden. Die Öffnungen in der dielektrischen Schicht 221 und 223 können mithilfe von fotolithografischen und Ätztechniken ausgebildet werden. Das elektrisch leitfähige Material(ien), das die Öffnung füllt, kann ein beliebiges geeignetes leitfähiges Material sein, wie z.B. Al, Ti, TiN, TaN, Co, Ag, Au, Cu, Ni, Cr, Hf, Ru, W, Pt oder dergleichen.
Eine zusätzliche Verarbeitung kann durchgeführt werden, um die 3D-Speichervorrichtung 200 fertigzustellen, wie erfahrende Handwerker leicht erkennen. Zum Beispiel können Kontakte ausgebildet werden, um die WLs 203 elektrisch zu koppeln, und Abschnitte des Schichtstapels 202 können entfernt werden, um ein treppenförmiges Gebiet auszubilden, um das Ausbilden der mit den WLs gekoppelten Kontakte zu erleichtern. Der Einfachheit halber werden Einzelheiten hier nicht besprochen.
14 zeigt eine Draufsicht auf eine dreidimensionale (3D) ferroelektrische Direktzugriffsspeicher-Vorrichtung (FeRAM-Vorrichtung) 200A in einer anderen Ausführungsform. Die 3D-Speichervorrichtung 200A ist der 3D-Speichervorrichtung 200 von 12B ähnlich und kann mithilfe ähnlicher Verarbeitungsschritte ausgebildet werden, aber die SL 218S und BLs 218B sind breiter als jene in 12B und erstrecken sich zu Seitenwänden des ferroelektrischen Materials 205 in einem jeweiligen Graben 206/212 (z.B. kontaktieren die Seitenwände physisch).
15 zeigt eine Draufsicht auf eine dreidimensionale (3D) ferroelektrische Direktzugriffsspeicher-Vorrichtung (FeRAM-Vorrichtung) 200B in noch einer anderen Ausführungsform. Die 3D-Speichervorrichtung 200B ist der 3D-Speichervorrichtung 200 von 12B ähnlich und kann mithilfe ähnlicher Verarbeitungsschritte ausgebildet werden, aber die SL 218S und BLs 218B in 15 sind breiter als jene in 12B und schmaler als jene in 14 und erstrecken sich zu Seitenwänden des Kanalmaterials 207 in einem jeweiligen Graben 206/212 (z.B. kontaktieren die Seitenwände physisch).
Ausführungsformen können Vorteile erzielen. Zum Beispiel vermeidet oder reduziert das offenbarte LEDLED-Verfahren das Problem des Kollabierens von Finnenstrukturen, indem erste Gräben 206 und die zweiten Gräben 212 in verschiedenen Verarbeitungsschritten ausgebildet werden. Folglich werden Vorrichtungszuverlässigkeit und Herstellungsausbeute verbessert.
16 zeigt ein Ablaufdiagramm eines Verfahrens 1000 zum Ausbilden einer dreidimensionalen (3D) ferroelektrischen Direktzugriffsspeicher-Vorrichtung (FeRAM-Vorrichtung) in einigen Ausführungsformen. Es versteht sich, dass das in 16 dargestellte Ausführungsformverfahren lediglich ein Beispiel von vielen möglichen Ausführungsformverfahren ist. Ein Durchschnittsfachmann würde viele Abwandlungen, Alternativen und Modifikation erkennen. Zum Beispiel können verschiedene Schritte, wie in 16 dargestellt, hinzugefügt, ausgelassen, ersetzt, umgeordnet oder wiederholt werden.
Unter Bezugnahme auf 16 wird bei Block 1010 ein Schichtstapel über einem Substrat ausgebildet, wobei der Schichtstapel abwechselnde Schichten eines ersten dielektrischen Materials und eines Wortleitungsmaterials (WL-Materials) aufweist. Bei Block 1020 werden erste Gräben derart ausgebildet, dass sie sich vertikal durch den Schichtstapel erstrecken. Bei Block 1030 werden die ersten Gräben gefüllt, wobei das Füllen der ersten Gräben ein Ausbilden, in den ersten Gräben, eines ferroelektrischen Materials, eines Kanalmaterials über dem ferroelektrischen Material und eines zweiten dielektrischen Materials über dem Kanalmaterial umfasst. Bei Block 1040 werden, nach dem Füllen der ersten Gräben, zweite Gräben derart ausgebildet, dass sie sich vertikal durch den Schichtstapel erstrecken, wobei die zweiten Gräben mit den ersten Gräben verschachtelt sind. Bei Block 1050 werden die zweiten Gräben gefüllt, wobei das Füllen der zweiten Gräben ein Ausbilden, in den zweiten Gräben, des ferroelektrischen Materials, des Kanalmaterials über dem ferroelektrischen Material und des zweiten dielektrischen Materials über dem Kanalmaterial umfasst. Bei Block 1060 werden, nach dem Füllen der zweiten Gräben, Sourceleitungen (SLs) und Bitleitungen (BLs) in den ersten Gräben und den zweiten Gräben ausgebildet, die sich vertikal durch den Schichtstapel erstrecken.
Gemäß einer Ausführungsform umfasst ein Verfahren zum Ausbilden einer ferroelektrischen Direktzugriffsspeicher-Vorrichtung (FeRAM-Vorrichtung): Ausbilden eines Schichtstapels über einem Substrat, wobei der Schichtstapel abwechselnde Schichten eines ersten dielektrischen Materials und eines Wortleitungsmaterials (WL-Materials) aufweist; Ausbilden erster Gräben, die sich vertikal durch den Schichtstapel von einer oberen Fläche des Schichtstapels fern vom Substrat zu einer unteren Fläche des Schichtstapels, die dem Substrat zugewandt ist, erstrecken; Auskleiden von Unterseiten und Seitenwänden der ersten Gräben mit einem ferroelektrischen Material; Ausbilden eines Kanalmaterials in den ersten Gräben über dem ferroelektrischen Material; Füllen der ersten Gräben mit einem zweiten dielektrischen Material; nach dem Füllen der ersten Gräben, Ausbilden zweiter Gräben, die sich vertikal durch den Schichtstapel erstrecken, wobei die zweiten Gräben mit den ersten Gräben verschachtelt sind; Auskleiden von Unterseiten und Seitenwänden der zweiten Gräben mit dem ferroelektrischen Material; Ausbilden des Kanalmaterials in den zweiten Gräben über dem ferroelektrischen Material; Füllen der zweiten Gräben mit dem zweiten dielektrischen Material; und nach dem Füllen der zweiten Gräben, Ausbilden von Sourceleitungen (SLs) und Bitleitungen (BLs) in den ersten Gräben und den zweiten Gräben, wobei sich die SLs und BLs vertikal durch den Schichtstapel erstrecken. In einer Ausführungsform ist das WL-Material ein elektrisch leitfähiges Material, und das Kanalmaterial ist ein Halbleiteroxid. In einer Ausführungsform weist das Kanalmaterial Indium-Gallium-Zink-Oxid, Indium-Zink-Oxid, Zinkoxid, Indium-Zinnoxid, oder Indium-Wolframoxid auf. In einer Ausführungsform umfasst das Verfahren ferner: nach dem Ausbilden des Kanalmaterials in den ersten Gräben und vor dem Füllen der ersten Gräben, Ausbilden einer Abdeckschicht in den ersten Gräben über dem Kanalmaterial, wobei die Abdeckschicht ein dielektrisches Material ist, wobei eine Dielektrizitätskonstante der Abdeckschicht höher ist als eine Dielektrizitätskonstante des ferroelektrischen Materials; und nach dem Ausbilden des Kanalmaterials in den zweiten Gräben und vor dem Füllen der zweiten Gräben, Ausbilden der Abdeckschicht in den zweiten Gräben über dem Kanalmaterial. In einer Ausführungsform wird die Abdeckschicht aus einem High-k-Dielektrikumsmaterial ausgebildet. In einer Ausführungsform umfasst das Ausbilden der SLs und BLs: Ausbilden von Öffnungen in den ersten Gräben und den zweiten Gräben, wobei sich die Öffnungen vertikal durch den Schichtstapel erstrecken; Ausbilden einer Barriereschicht entlang von Seitenwänden der Öffnungen; und Füllen der Öffnungen mit einem elektrisch leitfähigen Material. In einer Ausführungsform erstrecken sich die SLs und die BLs kontinuierlich zwischen gegenüberliegenden Seitenwänden der Abdeckschicht, die einander zugewandt sind, und kontaktieren sie. In einer Ausführungsform erstrecken sich die SLs und die BLs kontinuierlich zwischen gegenüberliegenden Seitenwänden des Kanalmaterials, die einander zugewandt sind, und kontaktieren sie. In einer Ausführungsform erstrecken sich die SLs und die BLs kontinuierlich zwischen gegenüberliegenden Seitenwänden des ferroelektrischen Materials, die einander zugewandt sind, und kontaktieren sie. In einer Ausführungsform umfasst das Verfahren ferner: nach dem Ausbilden der Abdeckschicht in den ersten Gräben und vor dem Füllen der ersten Gräben, Ausbilden eines Oxid-Liners in den ersten Gräben über der Abdeckschicht. In einer Ausführungsform umfasst das Verfahren ferner: nach dem Ausbilden des Oxid-Liners in den ersten Gräben und vor dem Füllen der ersten Gräben, Durchführen eines anisotropen Ätzprozesses, um Abschnitte des Oxid-Liners, Abschnitte der Abdeckschicht, Abschnitte des Kanalmaterials, und Abschnitte des ferroelektrischen Materials von den Unterseiten der ersten Gräben zu entfernen. In einer Ausführungsform umfasst das Verfahren ferner ein Ausbilden von Isolationsgebieten in den ersten Gräben und in den zweiten Gräben zwischen den BLs und den SLs, wobei sich die Isolationsgebiete vertikal durch den Schichtstapel erstrecken, und wobei sich, in einer Draufsicht, jedes der Isolationsgebiete durch das ferroelektrische Material in einem entsprechenden Graben der ersten Gräben und der zweiten Gräben erstreckt.
Gemäß einer Ausführungsform umfasst ein Verfahren zum Ausbilden einer ferroelektrischen Direktzugriffsspeicher-Vorrichtung (FeRAM-Vorrichtung): Ausbilden eines Schichtstapels über einem Substrat, wobei der Schichtstapel abwechselnde Schichten eines ersten dielektrischen Materials und eines Wortleitungsmaterials (WL-Materials) aufweist; Ausbilden erster Gräben, die sich vertikal durch den Schichtstapel erstrecken; Füllen der ersten Gräben, wobei das Füllen der ersten Gräben ein Ausbilden, in den ersten Gräben, eines ferroelektrischen Materials, eines Kanalmaterials über dem ferroelektrischen Material und eines zweiten dielektrischen Materials über dem Kanalmaterial umfasst; nach dem Füllen der ersten Gräben, Ausbilden zweiter Gräben, die sich vertikal durch den Schichtstapel erstrecken, wobei die zweiten Gräben mit den ersten Gräben verschachtelt sind; und Füllen der zweiten Gräben, wobei das Füllen der zweiten Gräben ein Ausbilden, in den zweiten Gräben, des ferroelektrischen Materials, des Kanalmaterials über dem ferroelektrischen Material und des zweiten dielektrischen Materials über dem Kanalmaterial umfasst. In einer Ausführungsform umfasst das Füllen der ersten Gräben ferner ein Ausbilden einer Abdeckschicht in den ersten Gräben zwischen dem Kanalmaterial und dem zweiten dielektrischen Material, wobei die Abdeckschicht aus einem dritten dielektrischen Material ausgebildet wird, das eine Dielektrizitätskonstante aufweist, die höher ist als jene des ferroelektrischen Materials. In einer Ausführungsform umfasst das Füllen der ersten Gräben ferner: Ausbilden eines Oxid-Liners in den ersten Gräben zwischen der Abdeckschicht und dem zweiten dielektrischen Material; und vor dem Ausbilden des zweiten dielektrischen Materials in den ersten Gräben, Entfernen von Abschnitten des Oxid-Liners, Abschnitten der Abdeckschicht, Abschnitten des Kanalmaterials und Abschnitten des ferroelektrischen Materials von den Unterseiten der ersten Gräben, indem ein anisotroper Ätzprozess durchgeführt wird. In einer Ausführungsform umfasst das Verfahren ferner, nach dem Füllen der zweiten Gräben, Ausbilden von Sourceleitungen (SLs) und Bitleitungen (BLs) in den ersten Gräben und den zweiten Gräben, wobei sich die SLs und BLs vertikal durch den Schichtstapel erstrecken, wobei das Ausbilden der SLs und BLs umfasst: Ausbilden von Öffnungen in den ersten Gräben und den zweiten Gräben, wobei sich die Öffnungen vertikal durch den Schichtstapel erstrecken; Auskleiden von Seitenwänden und Unterseiten der Öffnungen mit einer Barriereschicht; und Füllen der Öffnungen mit einem elektrisch leitfähigen Material. In einer Ausführungsform umfasst das Verfahren ferner ein Ausbilden von Isolationsgebieten zwischen den SLs und BLs, wobei das Ausbilden der Isolationsgebiete umfasst: Ausbilden von Öffnungen in dem zweiten dielektrischen Material; und Füllen der Öffnungen mit einem dritten dielektrischen Material, wobei das dritte dielektrische Material in den Öffnungen die Isolationsgebiete bildet, wobei sich jedes der Isolationsgebiete kontinuierlich von einer ersten Seitenwand eines entsprechenden Grabens zu einer zweiten gegenüberliegenden Seitenwand des jeweiligen Grabens erstreckt.
Gemäß einer Ausführungsform umfasst eine ferroelektrische Direktzugriffsspeicher-Vorrichtung: einen Schichtstapel über einem Substrat, wobei der Schichtstapel abwechselnde Schichten eines ersten dielektrischen Materials und eines Wortleitungsmaterials (WL-Materials) aufweist; eine dielektrische Schicht, die im Schichtstapel eingebettet ist und sich von einer oberen Fläche des Schichtstapels, die sich fern vom Substrat befindet, zu einer unteren Fläche des Schichtstapels, die dem Substrat zugewandt ist, erstreckt; einen ferroelektrischen Film zwischen der dielektrischen Schicht und dem Schichtstapel, wobei der ferroelektrische Film auf gegenüberliegenden Seiten der dielektrischen Schicht angeordnet ist; eine Kanalschicht zwischen dem ferroelektrischen Film und der dielektrischen Schicht; eine Abdeckschicht zwischen der Kanalschicht und der dielektrischen Schicht, wobei die Abdeckschicht ein dielektrisches Material ist, das eine erste Dielektrizitätskonstante aufweist, die höher ist als eine zweite Dielektrizitätskonstante des ferroelektrischen Films; und Sourceleitungen (SLs) und Bitleitungen (BLs), die zumindest teilweise in der dielektrischen Schicht eingebettet sind und sich durch den Schichtstapel erstrecken. In einer Ausführungsform ist das WL-Material ein elektrisch leitfähiges Material, und die Kanalschicht ist ein Halbleiteroxid. In einer Ausführungsform weist die ferroelektrische Direktzugriffsspeicher-Vorrichtung ferner einen Oxid-Liner zwischen der Abdeckschicht und der dielektrischen Schicht auf, wobei ein erster Abschnitt des ferroelektrischen Films, ein zweiter Abschnitt der Kanalschicht, und ein dritter Abschnitt der Abdeckschicht zwischen dem Oxid-Liner und dem Substrat angeordnet sind, wobei eine Seitenwand des Oxid-Liners, die der dielektrischen Schicht zugewandt ist, sich in einer selben Ebene wie eine erste Seitenwand des ersten Abschnitts des ferroelektrischen Films, eine zweite Seitenwand des zweiten Abschnitts der Kanalschicht, und eine dritte Seitenwand des dritten Abschnitts der Abdeckschicht befindet.
Obwohl diese Erfindung unter Bezugnahme auf Ausführungsbeispiele beschrieben wurde, soll diese Beschreibung nicht in einem beschränkenden Sinne ausgelegt werden. Verschiedene Modifikationen und Kombinationen der Ausführungsbeispiele sowie andere Ausführungsformen der Erfindung werden für einen Fachmann unter Bezugnahme auf die Beschreibung offensichtlich sein. Es ist daher beabsichtigt, dass die beigefügten Ansprüche beliebige derartige Modifikationen oder Ausführungsformen umfassen.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur

US 63/052499 [0001]

Claims

Verfahren zum Ausbilden einer ferroelektrischen Direktzugriffsspeicher-Vorrichtung (FeRAM-Vorrichtung), wobei das Verfahren umfasst: Ausbilden eines Schichtstapels über einem Substrat, wobei der Schichtstapel abwechselnde Schichten eines ersten dielektrischen Materials und eines Wortleitungsmaterials (WL-Materials) aufweist; Ausbilden erster Gräben, die sich vertikal durch den Schichtstapel von einer oberen Fläche des Schichtstapels fern vom Substrat zu einer unteren Fläche des Schichtstapels, die dem Substrat zugewandt ist, erstrecken, Auskleiden von Unterseiten und Seitenwänden der ersten Gräben mit einem ferroelektrischen Material, Ausbilden eines Kanalmaterials in den ersten Gräben über dem ferroelektrischen Material, Füllen der ersten Gräben mit einem zweiten dielektrischen Material, nach dem Füllen der ersten Gräben, Ausbilden zweiter Gräben, die sich vertikal durch den Schichtstapel erstrecken, wobei die zweiten Gräben mit den ersten Gräben verschachtelt sind, Auskleiden von Unterseiten und Seitenwänden der zweiten Gräben mit dem ferroelektrischen Material, Ausbilden des Kanalmaterials in den zweiten Gräben über dem ferroelektrischen Material, Füllen der zweiten Gräben mit dem zweiten dielektrischen Material, und nach dem Füllen der zweiten Gräben, Ausbilden von Sourceleitungen (SLs) und Bitleitungen (BLs) in den ersten Gräben und den zweiten Gräben, wobei sich die SLs und BLs vertikal durch den Schichtstapel erstrecken.
Verfahren nach Anspruch 1, wobei das WL-Material ein elektrisch leitfähiges Material ist, und das Kanalmaterial ein Halbleiteroxid ist.
Verfahren nach Anspruch 2, wobei das Kanalmaterial Indium-Gallium-Zink-Oxid, Indium-Zink-Oxid, Zinkoxid, Indium-Zinnoxid, oder Indium-Wolframoxid aufweist.
Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: nach dem Ausbilden des Kanalmaterials in den ersten Gräben und vor dem Füllen der ersten Gräben, ein Ausbilden einer Abdeckschicht in den ersten Gräben über dem Kanalmaterial, wobei die Abdeckschicht ein dielektrisches Material ist, wobei eine Dielektrizitätskonstante der Abdeckschicht höher ist als eine Dielektrizitätskonstante des ferroelektrischen Materials, und nach dem Ausbilden des Kanalmaterials in den zweiten Gräben und vor dem Füllen der zweiten Gräben, Ausbilden der Abdeckschicht in den zweiten Gräben über dem Kanalmaterial.
Verfahren nach Anspruch 4, wobei die Abdeckschicht aus einem High-k-Dielektrikumsmaterial ausgebildet wird.
Verfahren nach Anspruch 4 oder 5, wobei das Ausbilden der SLs und BLs umfasst: Ausbilden von Öffnungen in den ersten Gräben und den zweiten Gräben, wobei sich die Öffnungen vertikal durch den Schichtstapel erstrecken, Ausbilden einer Barriereschicht entlang von Seitenwänden der Öffnungen, und Füllen der Öffnungen mit einem elektrisch leitfähigen Material.
Verfahren nach Anspruch 6, wobei sich die SLs und die BLs kontinuierlich zwischen gegenüberliegenden Seitenwänden der Abdeckschicht, die einander zugewandt sind, erstrecken und sie kontaktieren.
Verfahren nach Anspruch 6, wobei sich die SLs und die BLs kontinuierlich zwischen gegenüberliegenden Seitenwänden des Kanalmaterials, die einander zugewandt sind, erstrecken und sie kontaktieren.
Verfahren nach Anspruch 6, wobei sich die SLs und die BLs kontinuierlich zwischen gegenüberliegenden Seitenwänden des ferroelektrischen Materials, die einander zugewandt sind, erstrecken und sie kontaktieren.
Verfahren nach einem der vorhergehenden Ansprüche 4 bis 9, ferner umfassend: nach dem Ausbilden der Abdeckschicht in den ersten Gräben und vor dem Füllen der ersten Gräben, Ausbilden eines Oxid-Liners in den ersten Gräben über der Abdeckschicht.
Verfahren nach Anspruch 10, ferner umfassend: nach dem Ausbilden des Oxid-Liners in den ersten Gräben und vor dem Füllen der ersten Gräben, Durchführen eines anisotropen Ätzprozesses, um Abschnitte des Oxid-Liners, Abschnitte der Abdeckschicht, Abschnitte des Kanalmaterials, und Abschnitte des ferroelektrischen Materials von den Unterseiten der ersten Gräben zu entfernen.
Verfahren nach einem der vorhergehenden Ansprüche, das ferner ein Ausbilden von Isolationsgebieten in den ersten Gräben und in den zweiten Gräben zwischen den BLs und den SLs umfasst, wobei sich die Isolationsgebiete vertikal durch den Schichtstapel erstrecken, und wobei sich, in einer Draufsicht, jedes der Isolationsgebiete durch das ferroelektrische Material in einem entsprechenden Graben der ersten Gräben und der zweiten Gräben erstreckt.
Verfahren zum Ausbilden einer ferroelektrischen Direktzugriffsspeicher-Vorrichtung (FeRAM-Vorrichtung), wobei das Verfahren umfasst: Ausbilden eines Schichtstapels über einem Substrat, wobei der Schichtstapel abwechselnde Schichten eines ersten dielektrischen Materials und eines Wortleitungsmaterials (WL-Materials) aufweist, Ausbilden erster Gräben, die sich vertikal durch den Schichtstapel erstrecken, Füllen der ersten Gräben, wobei das Füllen der ersten Gräben ein Ausbilden, in den ersten Gräben, eines ferroelektrischen Materials, eines Kanalmaterials über dem ferroelektrischen Material und eines zweiten dielektrischen Materials über dem Kanalmaterial umfasst, nach dem Füllen der ersten Gräben, Ausbilden zweiter Gräben, die sich vertikal durch den Schichtstapel erstrecken, wobei die zweiten Gräben mit den ersten Gräben verschachtelt sind, und Füllen der zweiten Gräben, wobei das Füllen der zweiten Gräben ein Ausbilden, in den zweiten Gräben, des ferroelektrischen Materials, des Kanalmaterials über dem ferroelektrischen Material und des zweiten dielektrischen Material über dem Kanalmaterial umfasst.
Verfahren nach Anspruch 13, wobei das Füllen der ersten Gräben ferner ein Ausbilden einer Abdeckschicht in den ersten Gräben zwischen dem Kanalmaterial und dem zweiten dielektrischen Material umfasst, wobei die Abdeckschicht aus einem dritten dielektrischen Material ausgebildet wird, das eine Dielektrizitätskonstante aufweist, die höher ist als jene des ferroelektrischen Materials.
Verfahren nach Anspruch 14, wobei das Füllen der ersten Gräben ferner umfasst: Ausbilden eines Oxid-Liners in den ersten Gräben zwischen der Abdeckschicht und dem zweiten dielektrischen Material, und vor dem Ausbilden des zweiten dielektrischen Materials in den ersten Gräben, Entfernen von Abschnitten des Oxid-Liners, Abschnitten der Abdeckschicht, Abschnitten des Kanalmaterials und Abschnitten des ferroelektrischen Materials von den Unterseiten der ersten Gräben, indem ein anisotroper Ätzprozess durchgeführt wird.
Verfahren nach einem der vorhergehenden Ansprüche 13 bis 15, das ferner, nach dem Füllen der zweiten Gräben, ein Ausbilden von Sourceleitungen (SLs) und Bitleitungen (BLs) in den ersten Gräben und den zweiten Gräben umfasst, wobei sich die SLs und BLs vertikal durch den Schichtstapel erstrecken, wobei das Ausbilden der SLs und BLs umfasst: Ausbilden von Öffnungen in den ersten Gräben und den zweiten Gräben, wobei sich die Öffnungen vertikal durch den Schichtstapel erstrecken, Auskleiden von Seitenwänden und Unterseiten der Öffnungen mit einer Barriereschicht, und Füllen der Öffnungen mit einem elektrisch leitfähigen Material.
Verfahren nach Anspruch 16, das ferner ein Ausbilden von Isolationsgebieten zwischen den SLs und BLs umfasst, wobei das Ausbilden der Isolationsgebiete umfasst: Ausbilden von Öffnungen in dem zweiten dielektrischen Material, und Füllen der Öffnungen mit einem dritten dielektrischen Material, wobei das dritte dielektrische Material in den Öffnungen die Isolationsgebiete bildet, wobei sich jedes der Isolationsgebiete kontinuierlich von einer ersten Seitenwand eines jeweiligen Grabens zu einer zweiten gegenüberliegenden Seitenwand des jeweiligen Grabens erstreckt.
Ferroelektrische Direktzugriffspeicher-Vorrichtung, aufweisend: einen Schichtstapel über einem Substrat, wobei der Schichtstapel abwechselnde Schichten eines ersten dielektrischen Materials und eines Wortleitungsmaterials (WL-Materials) aufweist, eine dielektrische Schicht, die im Schichtstapel eingebettet ist und sich von einer oberen Fläche des Schichtstapels, die sich fern vom Substrat befindet, zu einer unteren Fläche des Schichtstapels, die dem Substrat zugewandt ist, erstreckt, einen ferroelektrischen Film zwischen der dielektrischen Schicht und dem Schichtstapel, wobei der ferroelektrische Film auf gegenüberliegenden Seiten der dielektrischen Schicht angeordnet ist, eine Kanalschicht zwischen dem ferroelektrischen Film und der dielektrischen Schicht, eine Abdeckschicht zwischen der Kanalschicht und der dielektrischen Schicht, wobei die Abdeckschicht ein dielektrisches Material ist, das eine erste Dielektrizitätskonstante aufweist, die höher ist als eine zweite Dielektrizitätskonstante des ferroelektrischen Films, und Sourceleitungen (SLs) und Bitleitungen (BLs), die zumindest teilweise in der dielektrischen Schicht eingebettet sind und sich durch den Schichtstapel erstrecken.
Ferroelektrische Direktzugriffsspeicher-Vorrichtung nach Anspruch 18, wobei das WL-Material ein elektrisch leitfähiges Material ist, und die Kanalschicht ein Halbleiteroxid ist.
Ferroelektrische Direktzugriffsspeicher-Vorrichtung nach Anspruch 18 oder 19, die ferner einen Oxid-Liner zwischen der Abdeckschicht und der dielektrischen Schicht aufweist, wobei ein erster Abschnitt des ferroelektrischen Films, ein zweiter Abschnitt der Kanalschicht, und ein dritter Abschnitt der Abdeckschicht zwischen dem Oxid-Liner und dem Substrat angeordnet sind, wobei eine Seitenwand des Oxid-Liners, die der dielektrischen Schicht zugewandt ist, sich in einer selben Ebene wie eine erste Seitenwand des ersten Abschnitts des ferroelektrischen Films, eine zweite Seitenwand des zweiten Abschnitts der Kanalschicht, und eine dritte Seitenwand des dritten Abschnitts der Abdeckschicht befindet.