DE102020123978A1 - Speicherarray-wortleitungsrouting - Google Patents

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Abstract

Routing-Anordnungen für 3D-Speicherarrays und Verfahren zur Bildung derselben sind offenbart. In einer Ausführungsform weist ein Speicherarray ein ferroelektrisches Material (FE-Material) auf, das eine erste Wortleitung kontaktiert; eine Oxidhalbleiterschicht (OS-Schicht), die eine Source-Leitung und eine Bitleitung kontaktiert, wobei das FE-Material zwischen der OS-Schicht und der ersten Wortleitung angeordnet ist; ein dielektrisches Material, das das FE-Material kontaktiert, wobei das FE-Material zwischen dem dielektrischen Material und der ersten Wortleitung ist; ein Zwischenmetalldielektrikum (IMD) über der ersten Wortleitung; einen ersten Kontakt, der sich durch das IMD zu der ersten Wortleitung erstreckt, wobei der erste Kontakt elektrisch mit der ersten Wortleitung gekoppelt ist; einen zweiten Kontakt, der sich durch das dielektrische Material und das FE-Material erstreckt; und eine erste leitfähige Leitung, die den ersten Kontakt elektrisch mit dem zweiten Kontakt koppelt.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 63/041,161 , eingereicht am 19. Juni 2020, die durch Bezugnahme in die vorliegende Anmeldung aufgenommen wird.
  • HINTERGRUND
  • Halbleiterspeicher werden in ICs (Integrated Circuits) für elektronische Anwendungen, Radios, Fernseher, Mobiltelefonen und persönlichen Rechengeräten als Beispiele umfassend, verwendet. Halbleiterspeicher umfassen zwei Hauptkategorien. Eine sind volatile Speicher; die andere sind nichtvolatile Speicher. Volatile Speicher umfassen Direktzugriffspeicher (RAM), die weiter in zwei Unterkategorien unterteilt werden können, statischen Direktzugriffspeicher (SRAM) und dynamischen Direktzugriffspeicher (DRAM). Sowohl SRAM als auch DRAM sind volatil, weil sie die von ihnen gespeicherten Informationen verlieren, wenn sie nicht mit Leistung versorgt werden.
  • Andererseits behalten nicht volatile Speicher ihre Daten auf ihnen gespeichert. Ein Typ von nichtvolatilem Halbleiterspeicher ist ferroelektrischer Direktzugriffspeicher (FERAM, oder FRAM). Vorteile von FERAM umfassen schnelle Schreibe/Lese-Geschwindigkeit und kleine Größe.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1A und 1B veranschaulichen eine perspektivische Ansicht und ein Schaltdiagramm eines Speicherarrays in Übereinstimmung mit manchen Ausführungsformen.
    • 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15A, 15B, 15C, 16A, 16B, 16C, 17A, 17B, 17C, 18A, 18B, 18C, 19A, 19B, 19C, 20A, 20B, 20C, 21A, 21B, 21C, 22A, 22B, 22C, 23A, 23B, 23C, 24A, 24B, 24C, 24D, 25A, 25B, 25C, 25D, 25E, 25F, 26A, 26B, 26C, 26D, 27A, 27B, 27C, 27D, 28A, 28B, 29, 30, 31A, 31B, 32A, 32B, 32C, 32D, 32E, 32F, 33A, 33B, 33C, 33D, 34, 35 und 36 veranschaulichen unterschiedliche Ansichten der Herstellung eines Speicherarrays in Übereinstimmung mit manchen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale der Erfindung bereit. Spezifische Beispiele von Komponenten und Anordnungen werden unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich bloß Beispiele und nicht beabsichtigt einschränkend zu sein. Zum Beispiel kann die Bildung eines ersten Elements über oder auf einem zweiten Element in der folgenden Beschreibung Ausführungsformen enthalten, in denen das erste und das zweite Element in direktem Kontakt gebildet sind, und kann auch Ausführungsformen enthalten, in denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element gebildet sein können, sodass das erste und das zweite Element nicht in direktem Kontakt sein könnten. Zusätzlich kann die vorliegende Offenbarung Referenznummern und/oder -buchstaben in den unterschiedlichen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Vereinfachung und Klarheit und gibt selbst keine Beziehung zwischen den unterschiedlichen besprochenen Ausführungsformen und/oder Konfigurationen vor.
  • Weiter können räumlich relative Ausdrücke wie „unterliegend“, „unterhalb“, „unter“, „überliegend“, „ober“ und dergleichen hierin zur Erleichterung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) wie in den Figuren veranschaulicht zu beschreiben. Die räumlich relativen Ausdrücke sind beabsichtigt, verschiedene Ausrichtungen des Bauelements in Verwendung oder Betrieb zusätzlich zu der in den Figuren abgebildeten Ausrichtung zu umschließen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder bei anderen Ausrichtungen) und die hierin verwendeten räumlich relativen Beschreibungsausdrücke können ebenso entsprechend ausgelegt werden.
  • Unterschiedliche Ausführungsformen stellen Routing für ein 3D-Speicherarray mit einer Mehrzahl von vertikal gestapelten Speicherzellen bereit. Die gestapelten Speicherzellen können vertikal über ein komplementäres Metalloxidhalbleiter-Unterarray (CMOS-Unterarray (CUA)) gestapelt werden, das ein Logik-Die sein kann. Die gestapelten Speicherzellen weisen Wortleitungen auf, die sich in einer Richtung parallel zu einer Hauptoberfläche des CUA in einer Treppenstruktur erstrecken, in der jeweilige Längen der Wortleitungen in einer Richtung weg von dem CUA abnehmen. Dielektrische Materialien können angrenzende Wortleitungen voneinander trennen und vertikal und horizontal isolieren und Zwischenmetalldielektrika (IMDs) können über den Wortleitungen gebildet sein. Jeweilige Wortleitungen können elektrisch mit dem CUA durch Kontakte gekoppelt sein, die sich durch das ILD über der jeweiligen Wortleitung erstrecken, über dem 3D-Speicherarray in einer ersten Richtung senkrecht zu der Richtung, in der sich die Wortleitung erstreckt, erstrecken und durch das 3D-Speicherarray selbst erstrecken, wie durch ein dielektrisches Material, das an die Wortleitung in der ersten Richtung angrenzt. Die Wortleitungen mit dem CUA durch die Kontakte zu koppeln, die auf diese Weise geroutet sind, benötigt weniger Maskierungsschritte als herkömmliche Prozesse, was Zeit und Aufwand spart. Außerdem können die herkömmlichen Prozesse mit einem Bereichsnachteil verknüpft sein, der durch Routing der Kontakte durch das dielektrische Material, das an die Wortleitungen angrenzt, eingespart wird. Daher ist das 3D-Speicherarray in einem kleineren Bereich geroutet.
  • 1A und 1B veranschaulichen Beispiele eines Speicherarrays 200 gemäß manchen Ausführungsformen. 1A veranschaulicht ein Beispiel eines Abschnitts des Speicherarrays 200 in einer dreidimensionalen Ansicht gemäß manchen Ausführungsformen, und 1B veranschaulicht ein Schaltdiagramm des Speicherarrays 200. Das Speicherarray 200 weist eine Mehrzahl von Speicherzellen 202 auf, die in einem Gitter aus Reihen und Spalten angeordnet sein können. Die Speicherzellen 202 können weiter vertikal gestapelt sein, um ein dreidimensionales Speicherarray bereitzustellen, wodurch Bauelementdichte erhöht wird. Das Speicherarray 200 kann im Backend der Leitung (BEOL) eines Halbleiter-Dies angeordnet sein. Zum Beispiel kann das Speicherarray 200 in den Interconnect-Schichten des Halbleiter-Dies angeordnet sein, wie oberhalb eines oder mehrerer aktiver Bauelemente (z.B. Transistoren), die auf einem Halbleitersubstrat gebildet sind.
  • In manchen Ausführungsformen ist das Speicherarray 200 ein ferroelektrischer Direktzugriffspeicher (FERAM), ein NODER-Speicherarray oder dergleichen. Jede der Speicherzellen 202 kann einen Transistor 204 mit einem ferroelektrischen Material (FE-Material) 90 als ein Gate-Dielektrikum aufweisen. In manchen Ausführungsformen kann der Transistor 204 ein Dünnfilmtransistor oder dergleichen sein. In manchen Ausführungsformen ist ein Gate jedes Transistors 204 elektrisch mit einer jeweiligen Wortleitung (z.B. einer leitfähigen Leitung 72) gekoppelt, ein erstes Source/Drain-Gebiet jedes Transistors 204 ist elektrisch mit einer jeweiligen Bitleitung (z.B. eine leitfähige Leitung 106) gekoppelt und ein zweites Source/Drain-Gebiet jedes Transistors 204 ist elektrisch mit einer jeweiligen Source-Leitung (z.B. eine leitfähige Leitung 108) gekoppelt, die elektrisch das zweite Source/Drain-Gebiet mit Masse koppelt. Die Speicherzellen 202 in einer selben horizontalen Reihe des Speicherarrays 200 können sich eine gemeinsame Wortleitung teilen, während die Speicherzellen 202 in einer selben vertikalen Spalte des Speicherarrays 200 sich eine gemeinsame Source-Leitung und eine gemeinsame Bitleitung teilen können.
  • Das Speicherarray 200 weist eine Mehrzahl von vertikal gestapelten leitfähigen Leitungen 72 (z.B. Wortleitungen) mit dielektrischen Schichten 52 zwischen angrenzenden der leitfähigen Leitungen 72 angeordnet auf. Die leitfähigen Leitungen 72 erstrecken sich in einer Richtung parallel zu einer Hauptoberfläche eines unterliegenden Substrats (nicht separat in 1A und 1B veranschaulicht), das ein CUA sein kann, wie ein Logik-Die. Die leitfähigen Leitungen 72 können eine Treppenkonfiguration aufweisen, sodass untere leitfähige Leitungen 72 länger als obere leitfähige Leitungen 72 sind und sich über Endpunkte dieser hinaus erstrecken. Zum Beispiel sind in 1A mehrere gestapelte Schichten leitfähiger Leitungen 72 veranschaulicht, mit obersten leitfähigen Leitungen 72 als die kürzesten und untersten leitfähigen Leitungen 72 als die längsten. Jeweilige Längen der jeweiligen Leitungen 72 können in einer Richtung hin zu dem unterliegenden Substrat zunehmen. Auf diese Weise kann ein Abschnitt jeder der leitfähigen Leitungen 72 von über dem Speicherarray 200 zugänglich sein und leitfähige Kontakte können zu einem freigelegten Abschnitt jeder der leitfähigen Leitungen 72 hergestellt werden.
  • Das Speicherarray 200 weist weiter eine Mehrzahl von leitfähigen Leitungen 106 (z.B. Bitleitungen) und eine Mehrzahl von leitfähigen Leitungen 108 (z.B. Source-Leitungen) auf. Die leitfähigen Leitungen 106 und die leitfähigen Leitungen 108 können sich jeweils in eine Richtung senkrecht zu den leitfähigen Leitungen 72 erstrecken. Dielektrische Materialien 102 sind zwischen angrenzenden der leitfähigen Leitungen 106 und der leitfähigen Leitungen 108 angeordnet und isolieren diese. Paare der leitfähigen Leitungen 106 und der leitfähigen Leitungen 108 definieren gemeinsam mit einer schneidenden leitfähigen Leitung 72 Grenzen jeder Speicherzelle 202 und dielektrische Materialien 98 sind zwischen angrenzenden Paaren der leitfähigen Leitungen 106 und der leitfähigen Leitungen 108 angeordnet und isolieren diese. In manchen Ausführungsformen sind die leitfähigen Leitungen 108 elektrisch mit Masse gekoppelt. Obwohl 1A eine bestimmte Platzierung der leitfähigen Leitungen 106 relativ zu den leitfähigen Leitungen 108 veranschaulicht, sollte begrüßt werden, dass die Platzierung der leitfähigen Leitungen 106 und der leitfähigen Leitungen 108 in anderen Ausführungsformen umgedreht sein könnte.
  • Das Speicherarray 200 kann auch eine Oxidhalbleiterschicht (OS-Schicht) 92 aufweisen. Die OS-Schicht 92 kann Kanalgebiete für die Transistoren 204 der Speicherzellen 202 bereitstellen. Zum Beispiel, wenn eine angemessene Spannung (z.B. höher als eine jeweilige Schwellenspannung (Vth) eines entsprechenden Transistors 204) durch eine entsprechende leitfähige Leitung 72 angelegt ist, kann ein Gebiet der OS-Schicht 92, das die leitfähige Leitung 72 schneidet, Strom gestatten, von den leitfähigen Leitungen 106 zu den leitfähigen Leitungen 108 (z.B. in der Richtung, die durch Pfeil 206 angegeben ist) zu fließen.
  • Das FE-Material 90 ist zwischen den leitfähigen Leitungen 72 und der OS-Schicht 92 angeordnet und das FE-Material 90 kann Gate-Dielektrika für die Transistoren 204 bereitstellen. Dementsprechend kann das Speicherarray 200 auch als ein ferroelektrisches Direktzugriffspeicherarray (FERAM-Array) bezeichnet werden. Das FE-Material 90 kann in eine von zwei verschiedenen Richtungen polarisiert sein und die Polarisierungsrichtung kann geändert werden, indem ein geeignetes Spannungsdifferenzial über das FE-Material 90 angelegt und ein geeignetes elektrisches Feld erzeugt wird. Die Polarisation kann relativ eingeschränkt (z.B. allgemein innerhalb aller Ränder der Speicherzellen 202 beinhaltet) sein und ein fortlaufendes Gebiet des FE-Materials 90 kann sich über eine Mehrzahl von Speicherzellen 202 erstrecken. Abhängig von einer Polarisationsrichtung eines bestimmten Gebiets des FE-Materials 90 variiert eine Schwellenspannung eines entsprechenden Transistors 204 und ein digitaler Wert (z.B. eine 0 oder eine 1) kann gespeichert werden. Zum Beispiel, wenn ein Gebiet des FE-Materials 90 eine erste elektrische Polarisationsrichtung aufweist, kann der entsprechende Transistor 204 eine relativ niedrige Schwellenspannung aufweisen und wenn das Gebiet des FE-Materials 90 eine zweite elektrische Polarisationsrichtung aufweist, kann der entsprechende Transistor 204 eine relativ hohe Schwellenspannung aufweisen. Die Differenz zwischen den zwei Schwellenspannungen kann als die Schwellenspannungsverschiebung bezeichnet werden. Eine größere Schwellenspannungsverschiebung kann es leichter (z.B. weniger fehleranfällig) gestalten, den in der entsprechenden Speicherzelle 202 gespeicherten, digitalen Wert zu lesen.
  • Um eine Schreibeoperation auf einer Speicherzelle 202 durchzuführen, ist eine Schreibespannung über einen Abschnitt des FE-Materials 90 entsprechend der Speicherzelle 202 angelegt. Die Schreibespannung kann zum Beispiel angelegt werden, indem geeignete Spannungen an eine entsprechende leitfähige Leitung 72 (z.B. eine entsprechende Wortleitung) und die entsprechenden leitfähigen Leitungen 106 und leitfähigen Leitungen 108 (z.B. entsprechende Bit- und Source-Leitungen) angelegt werden. Indem die Schreibespannung über den Abschnitt des FE-Materials 90 angelegt wird, kann eine Polarisationsrichtung des Gebiets des FE-Materials 90 geändert werden. Als ein Resultat kann die entsprechende Schwellenspannung des entsprechenden Transistors 204 von einer niedrigen Schwellenspannung zu einer hohen Schwellenspannung, oder umgekehrt, umgeschaltet werden und ein digitaler Wert kann in der Speicherzelle 202 gespeichert werden. Weil die leitfähigen Leitungen 72 die leitfähigen Leitungen 106 und die leitfähigen Leitungen 108 schneiden, können individuelle Speicherzellen 202 für die Schreibeoperation ausgewählt werden.
  • Um eine Leseoperation auf der Speicherzelle 202 durchzuführen, ist eine Lesespannung (z.B. eine Spannung zwischen der niedrigen und hohen Schwellenspannung) an die entsprechende leitfähige Leitung 72 (z.B. die entsprechende Wortleitung) angelegt. Abhängig von der Polarisationsrichtung des entsprechenden Gebiets des FE-Materials 90, kann der Transistor 204 der Speicherzelle 202 eingeschaltet werden oder auch nicht. Als ein Resultat kann die entsprechende leitfähige Leitung 106 durch die entsprechende leitfähige Leitung 108 (z.B. die entsprechende Source-Leitung, die mit Masse gekoppelt ist) entladen werden oder auch nicht und der in der Speicherzelle 202 gespeicherte, digitale Wert kann ermittelt werden. Weil die leitfähigen Leitungen 72 die leitfähigen Leitungen 106 und die leitfähigen Leitungen 108 schneiden, können individuelle Speicherzellen 202 für die Leseoperation ausgewählt werden.
  • 1A veranschaulicht weiter Referenzquerschnitte des Speicherarrays 200, die in späteren Figuren verwendet werden. Querschnitt A-A' geht entlang einer Längsachse von leitfähigen Leitungen 72 und in einer Richtung, zum Beispiel parallel zu der Richtung von Stromfluss über die OS-Schicht 92 der Transistoren 204. Querschnitt B-B' ist senkrecht zum Querschnitt A-A', der Längsachse der leitfähigen Leitungen 72 und einer Längsachse von leitfähigen Leitungen 106 und leitfähigen Leitungen 106. Querschnitt B-B' erstreckt sich durch die dielektrischen Materialien 98 und die dielektrischen Materialien 102. Querschnitt C-C' ist parallel zu dem Querschnitt B-B' und erstreckt sich durch die leitfähigen Leitungen 106. Nachfolgende Figuren beziehen sich zur Klarheit auf diese Referenzquerschnitte. Querschnitt D-D' ist parallel zu dem Querschnitt B-B' und erstreckt sich durch leitfähige Leitungen 106 in einem Treppengebiet des Speicherarrays 200. Querschnitt E-E' ist parallel zu dem Querschnitt A-A' und erstreckt sich durch die dielektrischen Materialien 102.
  • 2 bis 36 sind Ansichten von Zwischenstufen in der Herstellung des Speicherarrays 200 in Übereinstimmung mit manchen Ausführungsformen. 2 bis 14, 15B, 16B, 17B, 18B, 19B, 20B, 21B, 22B, 23B, 24B, 25B, 26B, 27B, 31B, 32B und 33B sind entlang Referenzquerschnitt A-A' veranschaulicht, der in 1A veranschaulicht ist. 15C, 16C, 17C, 18C, 19C, 20C, 21C, 22C, 23C, 24C, 25C und 32D sind entlang von Referenzquerschnitt B-B' veranschaulicht, der in 1A veranschaulicht ist. 24D, 25D, 28B und 32E sind entlang von Referenzquerschnitt C-C' veranschaulicht, der in 1A veranschaulicht ist. 26D, 27D und 33D sind entlang von Referenzquerschnitt D-D' veranschaulicht, der in 1A veranschaulicht ist. 26C, 27C, 32C und 33C sind entlang von Referenzquerschnitt E-E' veranschaulicht, der in 1A veranschaulicht ist. 15A, 16A, 17A, 18A, 19A, 20A, 21A, 22A, 23A, 24A, 25A, 25F, 26A, 27A, 28A, 29, 30, 31A, 32A, 33A, 34, 35 und 36 veranschaulichen eine Draufsicht. 25E und 32F veranschaulichen eine perspektivische Ansicht.
  • In 2 ist ein Substrat 50 bereitgestellt. Das Substrat 50 kann ein Halbleitersubstrat sein, wie ein Bulkhalbleiter, ein Halbleiter-auf-Isolator-Substrat (SOI-Substrat) oder dergleichen, das dotiert (z.B. mit einem p- oder n-Dotierstoff) oder undotiert sein kann. Das Substrat 50 kann ein IC-Die, wie ein Logik-Die, ein Speicher-Die, ein ASIC-Die oder dergleichen sein. Das Substrat 50 kann ein komplementäres Metalloxidhalbleiter-Die (CMOS-Die) sein und kann als ein CMOS-Unterarray (CUA) bezeichnet werden. Das Substrat 50 kann ein Wafer sein, wie ein Siliziumwafer. Im Allgemeinen ist ein SOI-Substrat eine Schicht eines Halbleitermaterials, die auf einer Isolatorschicht gebildet ist. Die Isolatorschicht kann zum Beispiel eine vergrabene Oxid-Schicht (BOX-Schicht), eine Siliziumoxidschicht oder dergleichen sein. Die Isolatorschicht ist auf einem Substrat bereitgestellt, typischerweise einem Silizium- oder Glassubstrat. Andere Substrate, wie ein mehrschichtiges oder abgestuftes Substrat, können auch verwendet werden. In manchen Ausführungsformen kann das Halbleitermaterial des Substrats 50 auch Silizium; Germanium; einen Verbindungshalbleiter, enthaltend Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, enthaltend Siliziumgermanium, Galliumarsenidphosphid, Aluminiumindiumarsenid, Aluminiumgalliumarsenid, Galliumindiumarsenid, Galliumindiumphosphid und/oder Gallumindiumarsenidphosphid; oder Kombinationen davon enthalten.
  • 2 veranschaulicht weiter Schaltungen, die über dem Substrat 50 gebildet sein können. Die Schaltungen weisen Transistoren an einer Oberseitenoberfläche des Substrats 50 auf. Die Transistoren können Gate-Dielektrikum-Schichten 302 über Oberseitenoberflächen des Substrats 50 und Gate-Elektroden 304 über den Gate-Dielektrikum-Schichten 302 aufweisen. Source/Drain-Gebiete 306 sind in dem Substrat 50 an gegenüberliegenden Seiten der Gate-Dielektrikum-Schichten 302 und der Gate-Elektroden 304 angeordnet. Gate-Abstandhalter 308 sind entlang von Seitenwänden der Gate-Dielektrikum-Schichten 302 gebildet und trennen die Source/Drain-Gebiete 306 von den Gate-Elektroden 304 um angemessene seitliche Abstände. Die Transistoren können Finnenfeldeffekttransistoren (FinFETs), Nanostruktur-FETs (Nano-FETs) (z.B. Nanoblatt, Nanodraht, Gate-all-around oder dergleichen), planare FETs, dergleichen oder Kombinationen davon aufweisen und können durch Gate-first-Prozesse oder Gate-last-Prozesse gebildet werden.
  • Ein erstes ILD 310 umgibt und isoliert die Source/Drain-Gebiete 306, die Gate-Dielektrikum-Schichten 302 und die Gate-Elektroden 304 und ein zweites ILD 312 ist über dem ersten ILD 310. Source/Drain-Kontakte 314 erstrecken sich durch das zweite ILD 312 und das erste ILD 310 und sind elektrisch mit den Source/Drain-Gebieten 306 gekoppelt und Gate-Kontakte 316 erstrecken sich durch das zweite ILD 312 und sind elektrisch mit den Gate-Elektroden 304 gekoppelt. Eine Interconnect-Struktur 320, die eine oder mehrere gestapelte dielektrische Schichten 324 und leitfähige Merkmale 322 in der einen oder den mehreren dielektrischen Schichten 324 gebildet aufweist, ist über dem zweiten ILD 312, den Source/Drain-Kontakten 314 und den Gate-Kontakten 316. Die Interconnect-Struktur 320 kann elektrisch mit den Gate-Kontakten 316 und den Source/Drain-Kontakten 314 verbunden sein, um funktionale Schaltungen zu bilden. In manchen Ausführungsformen können die durch die Interconnect-Struktur 320 gebildeten, funktionalen Schaltungen Logikschaltungen, Speicherschaltungen, Erfassungsverstärker, Steuerungen, Eingabe/Ausgabeschaltungen, Bildsensorschaltungen, dergleichen oder Kombinationen davon aufweisen. Obwohl 2 Transistoren über dem Substrat 50 gebildet bespricht, können andere aktive Bauelemente (z.B. Dioden oder dergleichen) und/oder passive Bauelemente (z.B. Kondensatoren, Widerstände oder dergleichen) auch als Teil der funktionalen Schaltungen gebildet sein.
  • In 3 ist ein Mehrschichtstapel 58 über der Struktur von 2 gebildet. Das Substrat 50, die Transistoren, die ILDs und die Interconnect-Struktur 320 können zu den Zwecken der Einfachheit und Klarheit bei nachfolgenden Zeichnungen ausgelassen sein. Obwohl der Mehrschichtstapel 58 veranschaulicht ist, die dielektrischen Schichten 324 der Interconnect-Struktur 320 zu kontaktieren, kann eine beliebige Zahl von Zwischenschichten zwischen dem Substrat 50 und dem Mehrschichtstapel 58 angeordnet sein. Zum Beispiel können eine oder mehrere Interconnect-Schichten, die leitfähige Merkmale in isolierenden Schichten (z.B. Low-k-Dielektrikum-Schichten) aufweisen, zwischen dem Substrat 50 und dem Mehrschichtstapel 58 angeordnet sein. In manchen Ausführungsformen können die leitfähigen Merkmale strukturiert sein, um Leistung, Masse und/oder Signalleitungen für die aktiven Bauelemente auf dem Substrat 50 und/oder dem Speicherarray 200 bereitzustellen (siehe 1A und 1B).
  • Der Mehrschichtstapel 58 weist abwechselnde Schichten von leitfähigen Schichten 54A-54D (gemeinsam als leitfähige Schichten 54 bezeichnet) und dielektrischen Schichten 52A-52E (gemeinsam als dielektrische Schichten 52 bezeichnet) auf. Die leitfähigen Schichten 54 können in nachfolgenden Schritten strukturiert werden, um leitfähige Leitungen 72 (z.B. die Wortleitungen) zu definieren. Die leitfähigen Schichten 54 können leitfähige Materialien enthalten, wie Kupfer, Titan, Titannitrid, Tantal, Tantalnitrid, Wolfram, Ruthenium, Aluminium, Kobalt, Silber, Gold, Nickel, Chrom, Hafnium, Platin, Kombinationen davon oder dergleichen. Die dielektrischen Schichten 52 können isolierende Materialien enthalten, wie Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Kombinationen davon oder dergleichen. Die leitfähigen Schichten 54 und die dielektrischen Schichten 52 können jeweils unter Verwendung zum Beispiel chemischer Gasphasenabscheidung (CVD), Atomschichtabscheidung (ALD), physikalischer Gasphasenabscheidung (PVD), plasmaverstärkter CVD (PECVD) oder dergleichen gebildet werden. Obwohl 3 eine bestimmte Zahl von den leitfähigen Schichten 54 und den dielektrischen Schichten 52 veranschaulicht, können andere Ausführungsformen unterschiedliche Zahlen von den leitfähigen Schichten 54 und den dielektrischen Schichten 52 aufweisen.
  • In 4 ist ein Fotolack 56 über dem Mehrschichtstapel 58 gebildet. Der Fotolack 56 kann unter Verwendung einer Spin-on-Technik gebildet werden und kann unter Verwendung geeigneter Fotolithografietechniken strukturiert werden. Strukturieren des Fotolacks 56 kann den Mehrschichtstapel 58 in Gebieten 60 freilegen, während restliche Abschnitte des Mehrschichtstapels 58 maskiert sind. Zum Beispiel kann eine oberste Schicht des Mehrschichtstapels 58 (z.B. die dielektrische Schicht 52E) in den Gebieten 60 freigelegt sein.
  • In 5 sind die freigelegten Abschnitte des Mehrschichtstapels 58 in den Gebieten 60 unter Verwendung des Fotolacks 56 als eine Maske geätzt. Das Ätzen kann ein beliebiger geeigneter Ätzprozess sein, wie Nass- oder Trockenätzen, reaktives Ionenätzen (RIE), Neutralstrahlätzen (NBE), dergleichen oder eine Kombination davon. Das Ätzen kann anisotrop sein. Das Ätzen kann Abschnitte der dielektrischen Schicht 52E und der leitfähigen Schicht 54D in den Gebieten 60 entfernen und Öffnungen 61 definieren. Weil die dielektrische Schicht 52E und die leitfähige Schicht 54D verschiedene Materialzusammensetzungen aufweisen, können sich Ätzmittel, die verwendet werden, um freigelegte Abschnitte dieser Schichten zu entfernen, unterscheiden. In manchen Ausführungsformen agiert die leitfähige Schicht 54D als eine Ätzstoppschicht während des Ätzens der dielektrischen Schicht 52E und die dielektrische Schicht 52D agiert als eine Ätzstoppschicht während des Ätzens der leitfähigen Schicht 54D. Als ein Resultat können die Abschnitte der dielektrischen Schicht 52E und der leitfähigen Schicht 54D selektiv entfernt werden, ohne restliche Schichten des Mehrschichtstapels 58 zu entfernen und die Öffnungen 61 können zu einer gewünschten Tiefe erweitert werden. Alternativ können zeitgesteuerte Ätzprozesse verwendet werden, um das Ätzen der Öffnungen 61 zu stoppen, nachdem die Öffnungen 61 eine gewünschte Tiefe erreichen. In der resultierenden Struktur ist die dielektrische Schicht 52D in den Gebieten 60 freigelegt.
  • In 6 ist der Fotolack 56 darauf zugeschnitten, zusätzliche Abschnitte des Mehrschichtstapels 58 freizulegen. Der Fotolack 56 kann unter Verwendung geeigneter Fotolithografietechniken zugeschnitten werden. Als ein Resultat des Zuschnitts ist eine Breite des Fotolacks 56 verringert und Abschnitte des Mehrschichtstapels 58 in den Gebieten 60 und Gebieten 62 können freigelegt werden. Zum Beispiel können Oberseitenoberflächen der dielektrischen Schicht 52D in den Gebieten 60 freigelegt werden und Oberseitenoberflächen der dielektrischen Schicht 52E können in den Gebieten 62 freigelegt werden.
  • In 7 sind Abschnitte der dielektrischen Schicht 52E, der leitfähigen Schicht 54D, der dielektrischen Schicht 52D und der leitfähigen Schicht 54C in den Gebieten 60 entfernt und die Gebiete 62 sind durch geeignete Ätzprozesse unter Verwendung des Fotolacks 56 als Maske entfernt. Das Ätzen kann ein beliebiger geeigneter Ätzprozess sein, wie Nass- oder Trockenätzen, RIE, NBE, dergleichen oder eine Kombination davon. Das Ätzen kann anisotrop sein. Das Ätzen kann die Öffnungen 61 weiter in den Mehrschichtstapel 58 erweitern. Weil die leitfähigen Schichten 54D und 54C und die dielektrischen Schichten 52E und 52D unterschiedliche Materialzusammensetzungen aufweisen, können sich Ätzmittel, die verwendet werden, um freigelegte Abschnitte dieser Schichten zu entfernen, unterscheiden. In manchen Ausführungsformen agiert die leitfähige Schicht 54D als eine Ätzstoppschicht während des Ätzens der dielektrischen Schicht 52E; die dielektrische Schicht 52D agiert als eine Ätzstoppschicht während des Ätzens der leitfähigen Schicht 54D; die leitfähige Schicht 54C agiert als eine Ätzstoppschicht während des Ätzens der dielektrischen Schicht 52D; und die dielektrische Schicht 52C agiert als eine Ätzstoppschicht während des Ätzens der leitfähigen Schicht 54C. Als ein Resultat können Abschnitte der leitfähigen Schichten 54D und 54C und der dielektrischen Schichten 52E und 52D selektiv entfernt werden, ohne restliche Schichten des Mehrschichtstapels 58 zu entfernen und die Öffnungen 61 können zu einer gewünschten Tiefe erweitert werden. Weiter agieren während des Ätzprozesses ungeätzte Abschnitte der leitfähigen Schichten 54 und dielektrischen Schichten 52 als eine Maske für unterliegende Schichten und als ein Resultat kann eine vorige Struktur der dielektrischen Schicht 52E und der leitfähigen Schicht 54D (siehe 6) auf die unterliegende dielektrische Schicht 52D und die unterliegende leitfähige Schicht 54C übertragen werden. In der resultierenden Struktur ist die dielektrische Schicht 52C in den Gebieten 60 freigelegt und die dielektrische Schicht 52D ist in den Gebieten 62 freigelegt.
  • In 8 ist der Fotolack 56 zugeschnitten, um zusätzliche Abschnitte des Mehrschichtstapels 58 freizulegen. Der Fotolack kann unter Verwendung geeigneter Fotolithografietechniken zugeschnitten werden. Als ein Resultat des Zuschnitts ist eine Breite des Fotolacks 56 verringert und Abschnitte des Mehrschichtstapels 58 in den Gebieten 60, den Gebieten 62 und Gebieten 64 können freigelegt werden. Zum Beispiel können Oberseitenoberflächen der dielektrischen Schicht 52C in den Gebieten 60 freigelegt werden; Oberseitenoberflächen der dielektrischen Schicht 52D können in den Gebieten 62 freigelegt werden; und Oberseitenoberflächen der dielektrischen Schicht 52E können in den Gebieten 64 freigelegt werden.
  • In 9 sind Abschnitte der dielektrischen Schichten 52E, 52D und 52C und der leitfähigen Schichten 54D, 54C und 54B in den Gebieten 60, den Gebieten 62 und den Gebieten 64 durch geeignete Ätzprozesse unter Verwendung des Fotolacks 56 als eine Maske entfernt. Das Ätzen kann ein beliebiger geeigneter Ätzprozess sein, wie Nass- oder Trockenätzen, RIE, NBE, dergleichen oder eine Kombination davon. Das Ätzen kann anisotrop sein. Das Ätzen kann die Öffnungen 61 weiter in den Mehrschichtstapel 58 erweitern. Weil die dielektrischen Schichten 52C-52E und die leitfähigen Schichten 54B-54D verschiedene Materialzusammensetzungen aufweisen, können sich Ätzmittel, die verwendet werden, um freigelegte Abschnitte dieser Schichten zu entfernen, unterscheiden. In manchen Ausführungsformen agiert die leitfähige Schicht 54D als eine Ätzstoppschicht während des Ätzens der dielektrischen Schicht 52E; die dielektrische Schicht 52D agiert als eine Ätzstoppschicht während des Ätzens der leitfähigen Schicht 54D; die leitfähige Schicht 54C agiert als eine Ätzstoppschicht während des Ätzens der dielektrischen Schicht 52D; die dielektrische Schicht 52C agiert als eine Ätzstoppschicht während des Ätzens der leitfähigen Schicht 54C; die leitfähige Schicht 54B agiert als eine Ätzstoppschicht während des Ätzens der dielektrischen Schicht 52C; und die dielektrische Schicht 52B agiert als eine Ätzstoppschicht während des Ätzens der leitfähigen Schicht 54B. Als eine Resultat können Abschnitte der dielektrischen Schichten 52C-52E und der leitfähigen Schichten 54B-54D selektiv entfernt werden, ohne restliche Schichten des Mehrschichtstapels 58 zu entfernen und die Öffnungen 61 können zu einer gewünschten Tiefe erweitert werden. Weiter agieren während der Ätzprozesse ungeätzte Abschnitte der dielektrischen Schichten 52 und der leitfähigen Schichten 54 als eine Maske für unterliegende Schichten und als ein Resultat kann eine vorige Struktur der dielektrischen Schichten 52E und 52D und der leitfähigen Schichten 54D und 54C (siehe 8) auf die unterliegenden Schichten 52D und 52C und die unterliegenden leitfähigen Schichten 54C und 54B übertragen werden. In der resultierenden Struktur ist die dielektrische Schicht 52B in den Gebieten 60 freigelegt; die dielektrische Schicht 52C ist in den Gebieten 62 freigelegt; und die dielektrische Schicht 52D ist in den Gebieten 64 freigelegt.
  • In 10 ist der Fotolack 56 zugeschnitten, zusätzliche Abschnitte des Mehrschichtstapels 58 freizulegen. Der Fotolack kann unter Verwendung geeigneter Fotolithografietechniken zugeschnitten werden. Als ein Resultat des Zuschnitts, ist eine Breite des Fotolacks 56 verringert und Abschnitte des Mehrschichtstapels 58 in den Gebieten 60, den Gebieten 62, den Gebieten 64 und Gebieten 66 können freigelegt werden. Zum Beispiel können Oberseitenoberflächen der dielektrischen Schicht 52B in den Gebieten 60 freigelegt werden; Oberseitenoberflächen der dielektrischen Schicht 52C können in den Gebieten 62 freigelegt werden; Oberseitenoberflächen der dielektrischen Schicht 52D können in den Gebieten 64 freigelegt werden; und Oberseitenoberflächen der dielektrischen Schicht 52E können in den Gebieten 66 freigelegt werden.
  • In 11 sind Abschnitte der dielektrischen Schichten 52E, 52D, 52C und 52B in den Gebieten 60, den Gebieten 62, den Gebieten 64 und den Gebieten 66 durch geeignete Ätzprozesse unter Verwendung des Fotolacks 56 als eine Maske entfernt. Das Ätzen kann ein beliebiger geeigneter Ätzprozess sein, wie zum Beispiel Nass- oder Trockenätzen, RIE, NBE, dergleichen oder eine Kombination davon. Das Ätzen kann anisotrop sein. Das Ätzen kann die Öffnungen 61 weiter in den Mehrschichtstapel 58 erweitern. In manchen Ausführungsformen agiert die leitfähige Schicht 54D als eine Ätzstoppschicht während des Ätzens der dielektrischen Schicht 52E; die leitfähige Schicht 54C agiert als eine Ätzstoppschicht während des Ätzens der dielektrischen Schicht 52D; die leitfähige Schicht 54B agiert als eine Ätzstoppschicht während des Ätzens der dielektrischen Schicht 52C; und die leitfähige Schicht 54A agiert als eine Ätzstoppschicht während des Ätzens der dielektrischen Schicht 52B. Als ein Resultat können Abschnitte der dielektrischen Schichten 52B-52E selektiv entfernt werden, ohne restliche Schichten des Mehrschichtstapels 58 zu entfernen und die Öffnungen 61 können zu einer gewünschten Tiefe erweitert werden. Weiter agieren während der Ätzprozesse ungeätzte Abschnitte der leitfähigen Schichten 54 als eine Maske für unterliegende Schichten und als ein Resultat kann eine vorige Struktur der leitfähigen Schichten 54B-54D (siehe 10) auf die unterliegenden dielektrischen Schichten 52B-52D übertragen werden. In der resultierenden Struktur ist die leitfähige Schicht 54A in den Gebieten 60 freigelegt; die leitfähige Schicht 54B ist in den Gebieten 62 freigelegt; die leitfähige Schicht 54C ist in den Gebieten 64 freigelegt; und die leitfähige Schicht 54D ist in den Gebieten 66 freigelegt.
  • In 12 kann der Fotolack 56, wie etwa durch einen geeigneten Veraschungs- oder Nassabziehprozess, entfernt werden. Daher ist eine Treppenstruktur 68 gebildet. Die Treppenstruktur 68 weist einen Stapel abwechselnder der leitfähigen Schichten 54 und der dielektrischen Schichten 52 auf. Untere leitfähige Strukturen 54 sind länger und erstrecken sich seitlich über obere leitfähige Schichten 54 hinaus und eine Breite jeder der leitfähigen Schichten 54 nimmt in einer Richtung hin zu dem Substrat 50 zu. Als ein Resultat können leitfähige Kontakte von über der Treppenstruktur 68 zu jeder der leitfähigen Schichten 54 in nachfolgenden Verarbeitungsschritten hergestellt werden.
  • In 13 ist ein Zwischenmetalldielektrikum (IMD) 70 über dem Mehrschichtstapel 58 abgeschieden. Das IMD 70 kann aus einem dielektrischen Material gebildet werden und kann durch ein beliebiges geeignetes Verfahren abgeschieden werden, wie CVD, PECVD, fließbare CVD (FCVD) oder dergleichen. Die dielektrischen Materialien können Phosphosilikatglas (PSG), Borosilikatglas (BSG), bordotiertes Phosphosilikatglas (BPSG), undotiertes Silikatglas (USG) oder dergleichen enthalten. In manchen Ausführungsformen kann das IMD 70 ein Oxid (z.B. Siliziumoxid oder dergleichen), ein Nitrid (z.B. Siliziumnitrid oder dergleichen), eine Kombination davon oder dergleichen enthalten. Andere dielektrische Materialien, die durch einen beliebigen geeigneten Prozess gebildet sind, können verwendet werden. Das IMD 70 erstreckt sich entlang von Seitenwänden der leitfähigen Schichten 54B-54D und Seitenwänden der dielektrischen Schichten 52B-52E. Weiter kann das IMD 70 Oberseitenoberflächen der leitfähigen Schichten 54A-54D und der dielektrischen Schicht 52E kontaktieren.
  • In 14 ist ein Entfernprozess auf das IMD 70 angewendet, um überschüssiges dielektrisches Material über dem Mehrschichtstapel 58 zu entfernen. In manchen Ausführungsformen kann der Entfernprozess ein Planarisierungsprozess sein, wie ein chemisch-mechanisches Polieren (CMP), ein Rückätzprozess, Kombinationen davon oder dergleichen. Der Planarisierungsprozess legt den Mehrschichtstapel 58 frei, sodass Oberseitenoberflächen des Mehrschichtstapels 58 und IMD 70 eben sind, nachdem der Planarisierungsprozess abgeschlossen ist.
  • In 15A bis 17C sind Gräben in dem Mehrschichtstapel 58 gebildet, wodurch leitfähige Leitungen 72 definiert werden. Die leitfähigen Leitungen 72 können Wortleitungen in dem Speicherarray 200 entsprechen und die leitfähigen Leitungen 72 können Gate-Elektroden für die resultierenden Transistoren 204 des Speicherarrays 200 bereitstellen. In 15A bis 18C veranschaulichen Figuren, die auf „A“ enden eine Draufsicht, Figuren, die auf „B“ enden eine Querschnittansicht entlang Linie A-A' von 1A und Figuren, die auf „C“ enden veranschaulichen eine Querschnittansicht entlang Linie B-B' von 1A.
  • In 15A bis 15C ist eine Hartmaske 80 über dem Mehrschichtstapel 58 und dem IMD 70 abgeschieden. Die Hartmaske 80 kann zum Beispiel Siliziumnitrid, Siliziumoxynitrid oder dergleichen enthalten, das durch CVD, PVD, ALD, PECVD oder dergleichen abgeschieden werden kann. Ein Fotolack 82 ist über der Hartmaske 80 gebildet und strukturiert. Die Hartmaske 80 kann unter Verwendung einer Spin-on-Technik gebildet werden und kann unter Verwendung geeigneter Fotolithografietechniken strukturiert werden.
  • In 16A bis 16C ist eine Struktur des Fotolacks 82 zu der Hartmaske 80 unter Verwendung eines geeigneten Ätzprozesses übertragen, wie Nass- oder Trockenätzen, RIE, NBE, dergleichen oder eine Kombination davon. Das Ätzen kann anisotrop sein. Daher sind Gräben 86 in der Hartmaske 80 gebildet.
  • Weiter ist in 16A bis 16C eine Struktur der Hartmaske 80 auf den Mehrschichtstapel 58 unter Verwendung eines oder mehrerer geeigneter Ätzprozesse übertragen, wie Nass- oder Trockenätzen, RIE, NBE, dergleichen oder eine Kombination davon. Die Ätzprozesse können anisotrop sein. Daher sind Gräben 86, die sich durch den Mehrschichtstapel 58 erstrecken, gebildet. Die leitfähigen Leitungen 72A-72D (z.B. Wortleitungen, gemeinsam als leitfähige Leitungen 72 bezeichnet) sind von den leitfähigen Leitungen 54A-54D gebildet. Indem die Gräben 86 durch die leitfähigen Leitungen 54 geätzt werden, können angrenzende leitfähige Leitungen 72 voneinander getrennt werden. In 17A bis 17C kann die Hartmaske 80 durch einen geeigneten Prozess entfernt werden, wie einen Nassätzprozess, einen Trockenätzprozess, einen Planarisierungsprozess, Kombinationen davon oder dergleichen.
  • 18A bis 21C veranschaulichen Bildung und Strukturierung von Kanalgebieten für die Transistoren 204 (siehe 1A) in den Gräben 86. In 18A bis 18C sind ein FE-Material 90, eine OS-Schicht 92 und eine erste dielektrische Schicht 98A in den Gräben 86 abgeschieden. Das FE-Material 90 kann gleichmäßig in den Gräben 86 entlang von Seitenwänden der leitfähigen Leitungen 72 und der dielektrischen Schichten 52 und entlang von Oberseitenoberflächen der dielektrischen Schicht 52E, des Substrats 50 und des IMD 70 abgeschieden werden. Das FE-Material 90 kann ein Material enthalten, das im Stande ist, zwischen zwei verschiedenen Polarisationsrichtungen umzuschalten, indem ein geeignetes Spannungsdifferenzial über das FE-Material 90 angelegt wird. Zum Beispiel kann das FE-Material 90 ein High-k-Dielektrikum-Material sein, wie Hafnium-basierte (Hf-basierte) dielektrische Materialien oder dergleichen. In manchen Ausführungsformen enthält das FE-Material 90 Hafniumoxid, Hafniumzirconiumoxid, siliziumdotiertes Hafniumoxid oder dergleichen. In manchen Ausführungsformen kann das FE-Material 90 Bariumtitanoxid (BaTiO3), Bleititanoxid (PbTiO3), Bleizirconiumoxid (ObZrO3), Lithiumnioboxid (LiNbO3), Natriumnioboxid (NaNbO3), Kalumnioboxid (KNbO3), Kaliumtantaloxid (KTaO3), Bismutscandiumoxid (BiScO3), Bismuteisenoxid (BiFeO3), Hafniumerbiumoxid (Hf1-xErxO), Hafniumlanthanoxid (Hf1-xTixO), Hafniumyttriumoxid (Hf1-xYxO), Hafniumgadoliniumoxid (Hf1-xGdxO), Hafniumaluminiumoxid (Hf1-xAlxO), Hafniumzirconiumoxid (Hf1-xZrxO), Hafniumtitanoxid (Hf1-xTixO), Hafniumtantaloxid (Hf1-xTaxO), Aluminiumscandiumnitrid (AlScN) oder dergleichen enthalten. In manchen Ausführungsformen kann das FE-Material 90 verschiedene ferroelektrische Materialien oder verschiedene Typen von Speichermaterialien enthalten. Zum Beispiel kann in manchen Ausführungsformen das FE-Material 90 mit einem nicht-ferroelektrischen Material ersetzt werden, wie einer Mehrschichtspeicherstruktur, die eine Schicht aus SiNx zwischen zwei SiOx-Schichten (z.B. eine ONO-Struktur) aufweist. Das FE-Material 90 kann durch CVD, PVD, ALD, PECVD oder dergleichen abgeschieden werden.
  • Die OS-Schicht 92 ist einheitlich in den Gräben 86 über dem FE-Material 90 abgeschieden. Die OS-Schicht 92 enthält Materialien, die zum Bereitstellen von Kanalgebieten für die Transistoren 204 (siehe 1A) geeignet sind. Zum Beispiel kann die OS-Schicht 92 Zinkoxid (ZnO), Indiumwolframoxid (InWO), Indiumgalliumzinkoxid (InGaZnO), Indiumzinkoxid (InZnO), Indiumzinnoxid (ITO), polykristallines Silizium (Poly-Si), amorphes Silizium (a-Si), Kombinationen davon oder dergleichen enthalten. Die OS-Schicht 92 kann durch CVD, PVD, ALD, PECVD oder dergleichen abgeschieden werden. Die OS-Schicht 92 kann sich entlang von Seitenwänden und Bodenoberflächen der Gräben 86 über dem FE-Material 90 erstrecken.
  • Die erste dielektrische Schicht 98A ist in den Gräben 86 über der OS-Schicht 92 abgeschieden. Die erste dielektrische Schicht 98A kann zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen enthalten, das durch CVD, PVD, ALD, PECVD oder dergleichen abgeschieden werden kann. Die erste dielektrische Schicht 98A kann sich entlang von Seitenwänden und Bodenoberflächen der Gräben 86 über der OS-Schicht 92 erstrecken.
  • In 19A bis 19C sind Bodenabschnitte der ersten dielektrischen Schicht 98A und der OS-Schicht 92 in den Gräben 86 entfernt. Die Bodenabschnitte der ersten dielektrischen Schicht 98A können unter Verwendung einer Kombination von Fotolithografie und Ätzen entfernt werden. Das Ätzen kann ein beliebiger geeigneter Ätzprozess sein, wie Nass- oder Trockenätzen, RIE, NBE, dergleichen oder eine Kombination davon. Das Ätzen kann anisotrop sein.
  • Die erste dielektrische Schicht 98A kann dann als eine Ätzmaske verwendet werden, um durch die Bodenabschnitte der OS-Schicht 92 in den Gräben 86 zu ätzen. Das Ätzen kann ein geeigneter Ätzprozess sein, wie Nass- oder Trockenätzen, RIE, NBE, dergleichen oder eine Kombination davon. Das Ätzen kann anisotrop sein. Ätzen der OS-Schicht 92 kann Abschnitte des FE-Materials 90 an Bodenoberflächen des Grabens 86 freilegen. Daher können Abschnitte der OS-Schicht 92 an gegenüberliegenden Seitenwänden der Gräben 86 voneinander getrennt werden, was Isolation zwischen den Speicherzellen 202 des Speicherarrays 200 (siehe 1A) verbessert. In manchen Ausführungsformen (nicht separat veranschaulicht) kann das Ätzen weiter die Gräben 86 durch das FE-Material 90 erweitern. Daher können Abschnitte des FE-Materials 90 an gegenüberliegenden Seitenwänden der Gräben 86 voneinander getrennt werden, was Isolation zwischen den Speicherzellen 202 des Speicherarrays 200 weiter verbessert.
  • In 20A bis 20C sind zusätzliche dielektrische Materialien 98B abgeschieden, um restliche Abschnitte der Gräben 86 aufzufüllen. Die zusätzlichen dielektrischen Materialien 98B können aus Materialien und durch Prozesse gleich oder ähnlich wie jene der ersten dielektrischen Schicht 98A gebildet werden. Die zusätzlichen dielektrischen Materialien 98B und die erste dielektrische Schicht 98A können gemeinsam als dielektrische Materialien 98 bezeichnet werden.
  • In 21A bis 21C ist ein Entfernprozess auf die dielektrischen Materialien 98, die OS-Schicht 92 und das FE-Material 90 angewendet, um überschüssige Materialien über dem Mehrschichtstapel 58 zu entfernen. In manchen Ausführungsformen kann ein Planarisierungsprozess, wie ein CMP, ein Rückätzprozess, Kombinationen davon oder dergleichen genutzt werden. Der Planarisierungsprozess legt den Mehrschichtstapel 58 frei, sodass Oberseitenoberflächen des Mehrschichtstapels 58 (z.B. die dielektrische Schicht 52E), des FE-Materials 90, der OS-Schicht 92, der dielektrischen Materialien 98 und des IMD 70 eben sind, nachdem der Planarisierungsprozess abgeschlossen ist.
  • 22A bis 25D veranschaulichen Zwischenschritte zur Herstellung dielektrischer Materialien 102, leitfähiger Leitungen 106 (z.B. Bitleitungen) und leitfähige Leitungen 108 (z.B. Source-Leitungen) in dem Speicherarray 200. Die leitfähigen Leitungen 106 und die leitfähigen Leitungen 108 können sich in einer Richtung senkrecht zu den leitfähigen Leitungen 72 erstrecken, sodass individuelle Speicherzellen 202 des Speicherarrays 200 für Lese- und Schreibeoperationen ausgewählt werden können.
  • In 22A bis 22C sind Gräben 100 durch die dielektrischen Materialien 98 und die OS-Schicht 92 strukturiert. Die Gräben 100 können in den dielektrischen Materialien 98 und der OS-Schicht 92 durch eine Kombination von Fotolithografie und Ätzen strukturiert werden. Das Ätzen können beliebige geeignete Ätzprozesse sein, wie Nass- oder Trockenätzen, RIE, NBE, dergleichen oder eine Kombination davon. Das Ätzen kann anisotrop sein. Die Gräben 100 können zwischen gegenüberliegenden Seitenwänden des FE-Materials 90 angeordnet werden und die Gräben 100 können angrenzende Stapel der Speicherzellen 202 in dem Speicherarray 200 (siehe 1A) physisch trennen.
  • Wie in 22A veranschaulicht, können die Gräben 100 in Umfangsbereichen, die an das IMD 70 angrenzen, durch Strukturieren der dielektrischen Materialien 98 und der OS-Schicht 92 gebildet werden. Dielektrische Materialien (wie die dielektrischen Materialien 102, die unten in Bezug auf 23A bis 23C besprochen sind) können nachfolgend in den Gräben 100 in den Umfangsbereichen, die an das IMD 70 angrenzen, gebildet werden und die dielektrischen Materialien können nachfolgend strukturiert werden, um leitfähige Kontakte (wie die Kontakte 111, die unten in Bezug auf 27A bis 27D besprochen sind) zu unterliegenden Strukturen, wie den Interconnect-Strukturen 320, zu bilden.
  • In 23A bis 23C sind dielektrische Materialien 102 in den Gräben 100 abgeschieden und füllen diese auf. Die dielektrischen Materialien 102 können zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen enthalten, das durch CVD, PVD, ALD, PECVD oder dergleichen abgeschieden werden kann. Die dielektrischen Materialien 102 können sich entlang von Seitenwänden und Bodenoberflächen der Gräben 100 über der OC-Schicht 92 erstrecken. Nach Abscheidung kann ein Planarisierungsprozess (z.B. ein CMP, ein Rückätzen oder dergleichen) durchgeführt werden, um überschüssige Abschnitte der dielektrischen Materialien 102 zu entfernen. In der resultierenden Struktur können Oberseitenoberflächen des Mehrschichtstapels 58, des FE-Materials 90, der OS-Schicht 92, der dielektrischen Materialien 98, der dielektrischen Materialien 102 und des IMD 70 im Wesentlichen eben sein (z.B. innerhalb von Prozessvariationen).
  • In manchen Ausführungsformen können Materialien der dielektrischen Materialien 98 und der dielektrischen Materialien 102 so ausgewählt werden, dass sie selektiv relativ zueinander geätzt werden können. Zum Beispiel sind in manchen Ausführungsformen die dielektrischen Materialien 98 ein Oxid und die dielektrischen Materialien 102 sind ein Nitrid. In manchen Ausführungsformen sind die dielektrischen Materialien 98 ein Nitrid und die dielektrischen Materialien 102 sind ein Oxid. Andere Materialien sind auch möglich.
  • In 24A bis 24D sind Gräben 104 durch die dielektrischen Materialien 98 strukturiert. Die Gräben 104 können im Wesentlichen verwendet werden, um leitfähige Leitungen zu bilden. Die Gräben 104 können durch die dielektrischen Materialien 98 unter Verwendung einer Kombination von Fotolithografie und Ätzen strukturiert werden. Das Ätzen kann ein geeigneter Ätzprozess sein, wie Nass- oder Trockenätzen, RIE, NBE, dergleichen oder eine Kombination davon. Das Ätzen kann anisotrop sein. Das Ätzen kann Ätzmittel verwenden, die die dielektrischen Materialien 98 ätzen, ohne die dielektrischen Materialien 102 erheblich zu ätzen. Eine Struktur der Gräben 104 kann jener nachfolgend gebildeter leitfähiger Leitungen (wie die leitfähigen Leitungen 106 und die leitfähigen Leitungen 108, die unten in Bezug auf 25A bis 25D besprochen sind) entsprechen. Abschnitte der dielektrischen Materialien 98 können zwischen jedem Paar der Gräben 104 verbleiben und die dielektrischen Materialien 102 können zwischen angrenzenden Paaren der Gräben 104 angeordnet werden.
  • In 25A bis 25F sind die Gräben 104 mit einem leitfähigen Material aufgefüllt, um leitfähige Leitungen 106 und leitfähige Leitungen 108 zu bilden. 25E veranschaulicht eine perspektivische Ansicht der Struktur nach Bildung der leitfähigen Leitungen 106 und der leitfähigen Leitungen 108 mit dem ILD 70 zu veranschaulichenden Zwecken entfernt. Die leitfähigen Leitungen 106 und die leitfähigen Leitungen 108 können jeweils leitfähige Materialien enthalten, wie Kupfer, Titan, Titannitrid, Tantal, Tantalnitrid, Wolfram, Ruthenium, Aluminium, Kobalt, Silber, Gold, Nickel, Chrom, Hafnium, Platin, Kombinationen davon oder dergleichen. Die leitfähigen Leitungen 106 und die leitfähigen Leitungen 108 können unter Verwendung von zum Beispiel CVD, ALD, PVD, PECVD oder dergleichen gebildet werden. Nachdem die leitfähigen Materialien abgeschieden sind, kann eine Planarisierung (z.B. ein CMP, ein Rückätzen oder dergleichen) durchgeführt werden, um überschüssige Abschnitte der leitfähigen Materialien zu entfernen, wodurch die leitfähigen Leitungen 106 und die leitfähigen Leitungen 108 gebildet werden. In der resultierenden Struktur können Oberseitenoberflächen des Mehrschichtstapels 58, des FE-Materials 90, der OS-Schicht 92, der dielektrischen Materialien 98, der dielektrischen Materialien 102, des IMD 70, der leitfähigen Leitungen 106 und der leitfähigen Leitungen 108 im Wesentlichen eben sein (z.B. innerhalb von Prozessvariationen). Die leitfähigen Leitungen 106 können Bitleitungen in dem Speicherarray 200 entsprechen und die leitfähigen Leitungen 108 können Source-Leitungen in dem Speicherarray 200 entsprechen. Weiter können die leitfähigen Leitungen 106 und die leitfähigen Leitungen 108 Source/Drain-Elektroden für die Transistoren 204 in dem Speicherarray 200 bereitstellen. Obwohl 25D eine Querschnittansicht veranschaulicht, die nur die leitfähigen Leitungen 106 zeigt, kann eine Querschnittansicht der leitfähigen Leitungen 108 ähnlich sein.
  • Wie in 25A und 25B veranschaulicht, kann das Speicherarray 200 ein Speicherzellengebiet 118A, ein erstes Treppengebiet 118B und ein zweites Treppengebiet 118C aufweisen. Das erste Treppengebiet 118B und das zweite Treppengebiet 118C weisen das IMD 70, Abschnitte der dielektrischen Materialien 102, Abschnitte des FE-Materials 90, Abschnitte der leitfähigen Leitungen 72A-72D und Abschnitte der dielektrischen Leitungen 52A-52D auf. Das Speicherzellengebiet 118A weist Abschnitte der leitfähigen Leitungen 72A-72D, Abschnitte der dielektrischen Schichten 52A-52D, die dielektrische Schicht 52E, die leitfähigen Leitungen 106, die leitfähigen Leitungen 108, die dielektrischen Materialien 98, Abschnitte der dielektrischen Materialien 102, Abschnitte des FE-Materials 90 und die OS-Schicht 92 auf.
  • In manchen Ausführungsformen können Dummy-Speicherzellen 202D in Gebieten des Speicherarrays 200 gebildet werden. Zum Beispiel veranschaulicht 25F eine Ausführungsform, in der Dummy-Speicherzellen 202D an Rändern des Speicherarrays 200 gebildet sind. Die Dummy-Speicherzellen 202D können die dielektrischen Materialien 98, die OS-Schicht 92 und das FE-Material 90 aufweisen, die nicht geätzt sind, um die leitfähigen Leitungen 106, die leitfähigen Leitungen 108 und die dielektrischen Materialien 102 zu bilden.
  • In 26A bis 26D sind Gräben 112 und Gräben 114 in dem IMD 70, den dielektrischen Materialien 102 und dem FE-Material 90 gebildet. Die Gräben 112 und die Gräben 114 können nachfolgend gebildet werden, um leitfähige Kontakte zu bilden. Insbesondere können die Gräben 112 nachfolgend gebildet werden, um leitfähige Kontakte zu bilden, die sich zu den leitfähigen Leitungen 72 (z.B. Wortleitungskontakte, Gate-Kontakte oder dergleichen) erstrecken und die Gräben 114 können nachfolgend verwendet werden, um leitfähige Kontakte zu bilden, die sich zu den Schaltungen erstrecken, die über dem Substrat 50 gebildet sind. Wie in 26B veranschaulicht, können die Gräben 112 sich durch das IMD 70 erstrecken und können Oberseitenoberflächen der leitfähigen Leitungen 72 freilegen. Die Treppenform der leitfähigen Leitungen 72 stellt Oberflächen an den leitfähigen Leitungen 72 bereit, zu denen sich die Gräben 112 erstrecken können. Wie in 26C veranschaulicht, können die Gräben 114 sich durch die dielektrischen Materialien 102 und das FE-Material 90 erstrecken. In Ausführungsformen, in denen Bodenabschnitte des FE-Materials 90 entfernt sind, können die Gräben 114 sich nur durch die dielektrischen Materialien 102 erstrecken. Die Gräben 114 können Oberseitenoberflächen der leitfähigen Merkmale 322 der Interconnect-Struktur 320 freilegen. Die Gräben 112 und die Gräben 114 können unter Verwendung einer Kombination von Fotolithografie und Ätzen gebildet werden. Das Ätzen kann ein beliebiger geeigneter Ätzprozess sein, wie Nass- oder Trockenätzen, RIE, NBE, dergleichen oder eine Kombination davon. Das Ätzen kann anisotrop sein. In manchen Ausführungsformen können die Gräben 112 und die Gräben 114 gleichzeitig gebildet werden; jedoch können die Gräben 112 und die Gräben 114 auch separat gebildet werden. Wie in 26A und 26D veranschaulicht, können die Gräben 112 und die Gräben 114 sich durch angrenzende Abschnitte des IMD 70 und der dielektrischen Materialien 102 in einem selben Querschnitt erstrecken, wobei der Querschnitt senkrecht zu Längsachsen der leitfähigen Leitungen 72 ist.
  • In 27A bis 27D sind Kontakte 110 in den Gräben 112 gebildet, Kontakte 111 sind in den Gräben 114 gebildet, eine dielektrische Schicht 120 ist über den Kontakten 110 und den Kontakten 111 gebildet und leitfähige Leitungen 116 sind in der dielektrischen Schicht 120 gebildet, die Kontakte 110 mit den Kontakten 111 koppelnd. Die Kontakte 110 erstrecken sich durch das IMD 70 zu den leitfähigen Leitungen 72 und können elektrisch mit den leitfähigen Leitungen 72 gekoppelt sein. In manchen Ausführungsformen können die Kontakte 110 als Wortleitungskontakte, Gate-Kontakte oder dergleichen bezeichnet werden. Die Kontakte 111 erstrecken sich durch das Speicherarray 200, wie durch die dielektrischen Materialien 102 und das FE-Material 90. In Ausführungsformen, in denen Bodenabschnitte des FE-Materials 90 entfernt sind, können die Kontakte 111 sich nur durch die dielektrischen Materialien 102 erstrecken. Die Kontakte 111 können elektrisch mit unterliegenden leitfähigen Merkmalen, wie den leitfähigen Merkmalen 322 der Interconnect-Struktur 320, gekoppelt werden.
  • Die dielektrische Schicht 120 kann über den Kontakten 110, den Kontakten 111, dem IMD 70, den dielektrischen Materialien 102, den dielektrischen Materialien 98, der dielektrischen Schicht 52E, den leitfähigen Leitungen 106, den leitfähigen Leitungen 108, dem FE-Material 90 und der OS-Schicht 92 gebildet werden. Die dielektrische Schicht 120 ist in 27B bis 27D veranschaulicht, ist aber in 27A ausgelassen, um Verbindungen zwischen den leitfähigen Leitungen 116, den Kontakten 110, den Kontakten 111 und unterliegenden Strukturen zu zeigen. Die leitfähigen Leitungen 116 können sich über und entlang von Oberflächen des IMD 70, der dielektrischen Materialien 102 und des FE-Materials 90 erstrecken. Die leitfähigen Leitungen 116 koppeln die Kontakte 110 elektrisch mit den Kontakten 111. Obwohl die dielektrische Schicht 120 und die leitfähigen Leitungen 116 veranschaulicht sind, sich entlang von Oberflächen des IMD 70, der dielektrischen Materialien 102 und des FE-Materials 90 zu erstrecken, können die leitfähigen Leitungen 116 von dem IMD 70, den dielektrischen Materialien 102 und dem FE-Material 90 getrennt werden und eine oder mehrere zusätzliche dielektrische Schichten können zwischen der dielektrischen Schicht 120 und den leitfähigen Leitungen 116 und dem IMD 70, den dielektrischen Materialien 102 und dem FE-Material 90 sein. Die Kontakte 110 und die Kontakte 111 können sich weiter durch die zusätzlichen dielektrischen Schichten erstrecken.
  • Die Treppenform der leitfähigen Leitungen 72 stellt Oberflächen an jeder der leitfähigen Leitungen 72 für die Kontakte 110 bereit, darauf zu landen. Die Kontakte 110 können gebildet werden, indem eine Auskleidung (nicht separat veranschaulicht), wie eine Diffusionssperrschicht, eine Kleberschicht oder dergleichen, und ein leitfähiges Material in den Gräben 112 und den Gräben 114 gebildet werden. Die Auskleidung kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen enthalten. Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Kobalt, Aluminium, Nickel oder dergleichen sein. Ein Planarisierungsprozess, wie ein CMP, kann durchgeführt werden, um überschüssiges Material von Oberflächen des IMD 70, den dielektrischen Materialien 102 und dem FE-Material 90 zu entfernen. Die Kontakte 111 können durch ähnliche oder dieselben Prozesse und Materialien wie die Kontakte 110 gebildet werden. In manchen Ausführungsformen können die Kontakte 110 in den Gräben 112 und die Kontakte 111 in den Gräben 114 gleichzeitig gebildet werden. In manchen Ausführungsformen können die Kontakte 110 in den Gräben 112 bevor oder nachdem die Kontakte 111 in den Gräben 114 gebildet sind, gebildet werden.
  • Die dielektrische Schicht 120 kann ein dielektrisches Material, wie ein Low-k-Dielektrikum-Material, ein Extra-low-k-Dielektrikum-Material (ELK-Dielektrikum-Material) oder dergleichen enthalten. In manchen Ausführungsformen kann die dielektrische Schicht 120 isolierende Materialien enthalten, wie Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Kombinationen davon oder dergleichen. Die dielektrische Schicht 120 kann unter Verwendung eines geeigneten Prozesses abgeschieden werden, wie CVD, ALD, PVD, PECVD oder dergleichen.
  • In manchen Ausführungsformen können die leitfähigen Leitungen 116 unter Verwendung eines Damaszenerprozesses gebildet werden, in dem die dielektrische Schicht 120 unter Verwendung einer Kombination von Fotolithografie- und Ätztechniken strukturiert ist, um Gräben entsprechend der gewünschten Struktur der leitfähigen Leitungen 116 zu bilden. Eine optionale Diffusionssperre und/oder optionale Kleberschicht können abgeschieden werden und die Gräben können dann mit einem leitfähigen Material aufgefüllt werden. Geeignete Materialien für die Sperrschicht umfassen Titan, Titannitrid, Titanoxid, Tantal, Tantalnitrid, Titanoxid, Kombinationen davon oder dergleichen und geeignete Materialien für das leitfähige Material umfassen Kupfer, Silber, Gold, Wolfram, Aluminium, Kombinationen davon oder dergleichen. In einer Ausführungsform können die leitfähigen Leitungen 116 gebildet werden, indem eine Seed-Schicht aus Kupfer oder einer Kupferlegierung gebildet wird und die Gräben durch Elektroplattierung aufgefüllt werden. Ein chemisch-mechanischer Planarisierungsprozess (CMP-Prozess) oder dergleichen kann verwendet werden, um überschüssiges leitfähiges Material von einer Oberfläche der dielektrischen Schicht 120 zu entfernen und Oberflächen der dielektrischen Schicht 120 und der leitfähigen Leitungen 116 für nachfolgende Verarbeitung zu planarisieren.
  • Wie in 27A und 27D veranschaulicht, erstrecken sich die leitfähigen Leitungen 116 über dem IMD 70 und den dielektrischen Materialien 102 in dem ersten Treppengebiet 118B und dem zweiten Treppengebiet 118C in einer Richtung senkrecht zu Längsachsen der leitfähigen Leitungen 72. Die leitfähigen Leitungen 116 können die leitfähigen Leitungen 72 mit der Interconnect-Struktur 320 durch die Kontakte 111 in den dielektrischen Materialien 102 koppeln, die an die leitfähigen Leitungen 72 angrenzen. Wie in 27A veranschaulicht, können Verbindungen zu parallelen leitfähigen Leitungen 72 durch die dielektrischen Materialien 102, die in denselben Gräben 100 gebildet sind (siehe 22A bis 22C) geroutet sein, wobei Verbindungen zu einem Satz der leitfähigen Leitungen 72 in dem ersten Treppengebiet 118B geroutet sind und Verbindungen zu einem parallelen Satz der leitfähigen Leitungen 72 in dem zweiten Treppengebiet 118C geroutet sind. Verbindungen mit jedem Satz von gestapelten leitfähigen Leitungen 72 können in dem ersten Treppengebiet 118B und dem zweiten Treppengebiet 118C gestaffelt sein, was Isolation zwischen den Verbindungen verbessern kann. Zum Beispiel können die Kontakte 111, die elektrisch mit einem Stapel der leitfähigen Leitungen 72 gekoppelt sind, durch die dielektrischen Materialien 102 in dem ersten Treppengebiet 118B geroutet werden und die Kontakte 111, die elektrisch mit einem angrenzenden Stapel der leitfähigen Leitungen 72 gekoppelt sind, können durch die dielektrischen Materialien 102 in dem zweiten Treppengebiet 118C geroutet werden.
  • Routing-Verbindungen zwischen den leitfähigen Leitungen 72 und der unterliegenden Interconnect-Struktur 320, indem die leitfähigen Leitungen 116 innerhalb des ersten Treppengebiets 118B und des zweiten Treppengebiets 118C angeordnet bereitgestellt werden, benötigt weniger Bereich als herkömmliche Designs, was höhere zu erreichende Bauelementdichten erlaubt. Die Verbindungen können auch kürzer als herkömmliche Designs sein, was Widerstand verringert und Bauelementarbeitsleistung verbessert. Außerdem, weil die Gräben 112 und die Gräben 114 gleichzeitig gebildet werden können und die Kontakte 110 und die Kontakte 111 auch gleichzeitig gebildet werden können, können weniger Lithografieschritte und Abscheidungsschritte verwendet werden, was Kosten und Fertigungsdauer verringert.
  • In 28A und 28B sind Kontakte 122 in der dielektrischen Schicht 120 gebildet, eine dielektrische Schicht 126 ist über den Kontakten 122 und der dielektrischen Schicht 120 gebildet und leitfähige Leitungen 124 sind in der dielektrischen Schicht 126 gebildet. Die Kontakte 122 können gebildet werden, sich zu den leitfähigen Leitungen 106 und den leitfähigen Leitungen 108 (nicht separat veranschaulicht, die aber ähnlich den leitfähigen Leitungen 106 sein können) zu erstrecken und elektrisch damit gekoppelt zu sein. In manchen Ausführungsformen können die Kontakte 122 als Source-Leitungskontakte, Bitleitungskontakte oder dergleichen bezeichnet werden. Die Kontakte 122 können sich durch die dielektrische Schicht 120 erstrecken. In manchen Ausführungsformen können sich die Kontakte 122 weiter durch eine oder mehrere zusätzliche dielektrische Schichten erstrecken, die über der dielektrischen Schicht 120 gebildet sind. Die Kontakte 122 können unter Verwendung von Prozessen und Materialien gleich oder ähnlich den zum Bilden der Kontakte 110 und der Kontakte 111 verwendeten, gebildet werden.
  • Weiter ist in 28A und 28B eine dielektrische Schicht 126 über der dielektrischen Schicht 120 und den Kontakten 122 gebildet, und leitfähige Leitungen 124 sind über und elektrisch gekoppelt mit den Kontakten 122 gebildet. Die dielektrische Schicht 120 und die dielektrische Schicht 126 sind in 28B veranschaulicht, aber aus 28A ausgelassen, um Verbindungen zwischen den leitfähigen Leitungen 124, den Kontakten 122 und unterliegenden Strukturen zu zeigen. Die Kontakte 122 können unter Verwendung von Prozessen und Materialien gleich oder ähnlich den zum Bilden der dielektrischen Schicht 120 verwendeten, gebildet werden. Die leitfähigen Leitungen 124 können unter Verwendung von Prozessen und Materialien gleich oder ähnlich den zum Bilden der leitfähigen Leitungen 116 verwendeten, gebildet werden. Die leitfähigen Leitungen 124 können sich in eine Richtung parallel zu einer Richtung erstrecken, in der sich die leitfähigen Leitungen 116 erstrecken. Die leitfähigen Leitungen 124 können verwendet werden, um die leitfähigen Leitungen 106 und die leitfähigen Leitungen 108 elektrisch mit der Interconnect-Struktur 320 zu koppeln. Wie in 28B veranschaulicht, können sich die leitfähigen Leitungen 124 entlang von Oberseitenoberflächen der dielektrischen Schicht 120 erstrecken.
  • 29 veranschaulicht eine Ausführungsform, in der Kontakte 110 sich zu jeder der leitfähigen Leitungen 72 in sowohl dem ersten Treppengebiet 118B als auch dem zweiten Treppengebiet 118C erstrecken. Die in 29 veranschaulichte Ausführungsform stellt die doppelte Anzahl von Treibern zu den leitfähigen Leitungen 72 bereit und stellt Treiber für jede der leitfähigen Leitungen 72 in sowohl dem ersten Treppengebiet 118B als auch dem zweiten Treppengebiet 118C bereit. Die leitfähigen Leitungen 116 können sich in einer ersten Richtung von den Kontakten 110 zu den Kontakten 111 in dem ersten Treppengebiet 118B erstrecken, während die leitfähigen Leitungen 116 sich in einer zweiten Richtung, entgegen der ersten Richtung von den Kontakten 110 zu den Kontakten 111 in dem zweiten Treppengebiet 118C erstrecken. Der doppelseitige Wortleitungsantrieb verringert Wortleitungswiderstandslast, was Bauelementarbeitsleistung verbessert. Außerdem benötigt Verbindungen zwischen den leitfähigen Leitungen 72 und der unterliegenden Interconnect-Struktur 320 zu routen, indem die leitfähigen Leitungen 116 innerhalb des ersten Treppengebiets 118B und des zweiten Treppengebiets 118C angeordnet bereitgestellt werden, weniger Bereich als herkömmliche Designs, was höhere zu erreichende Bauelementdichten erlaubt. Die Verbindungen können auch kürzer als herkömmliche Designs sein, was Widerstand verringert und Bauelementarbeitsleistung verbessert. Die Gräben 112 und die Gräben 114 können gleichzeitig gebildet werden und die Kontakte 110 und die Kontakte 111 können gleichzeitig gebildet werden, sodass weniger Lithografieschritte und weniger Abscheidungsschritte verwendet werden können, was Kosten und Fertigungsdauer verringert.
  • 30 veranschaulicht eine Ausführungsform, in der Kontakte 110 sich nur zu jeder der leitfähigen Leitungen 72 in dem ersten Treppengebiet 118B erstrecken. Diese Ausführungsform gestattet dem zweiten Treppengebiet 118C, für andere Verbindungen zu den leitfähigen Leitungen 72 und dergleichen verwendet zu werden, während Verbindungen mit jeder der leitfähigen Leitungen 72 in dem ersten Treppengebiet 118B bereitgestellt werden. Außerdem benötigt Verbindungen zwischen den leitfähigen Leitungen 72 und der unterliegenden Interconnect-Struktur 320 zu routen, indem die leitfähigen Leitungen 116 innerhalb des ersten Treppengebiets 118B angeordnet bereitgestellt werden, weniger Bereich als herkömmliche Designs, was höhere zu erzielende Bauelementdichten erlaubt. Die Verbindungen können auch kürzer als die herkömmlichen Designs sein, was Widerstand verringert und Bauelementarbeitsleistung verbessert. Die Gräben 112 und die Gräben 114 können gleichzeitig gebildet werden und die Kontakte 110 und die Kontakte 111 können gleichzeitig gebildet werden, sodass weniger Lithografieschritte und weniger Abscheidungsschritte verwendet werden können, was Kosten und Fertigungsdauer verringert.
  • 31A und 31B veranschaulichen eine Ausführungsform, in der Kontakte 110 sich nur zu jeder der leitfähigen Leitungen 72 in dem ersten Treppengebiet 118B erstrecken und das erste Treppengebiet 118B und das zweite Treppengebiet 118C asymmetrisch sind. Diese Ausführungsform gestattet dem zweiten Treppengebiet 118C, für andere Verbindungen mit den leitfähigen Leitungen 72 und dergleichen verwendet zu werden, während Verbindungen mit jeder der leitfähigen Leitungen 72 in dem ersten Treppengebiet 118B bereitgestellt werden. In der in 31A und 31B veranschaulichten Ausführungsform können Abschnitte der dielektrischen Schichten 52D und 52C und die leitfähigen Leitungen 72C und 72D in dem zweiten Treppengebiet 118C dieselben Längen aufweisen; Abschnitte der dielektrischen Schicht 52B und der leitfähigen Leitungen 72B in dem zweiten Treppengebiet 118C können größere Längen als die Abschnitte der dielektrischen Schichten 52D und 52C und die leitfähigen Leitungen 72C und 72D in dem zweiten Treppengebiet 118C aufweisen; und Abschnitte der dielektrischen Schicht 52A und die leitfähigen Leitungen 72A in dem zweiten Treppengebiet 118C können größere Längen als die Abschnitte der dielektrischen Schicht 52B und die leitfähigen Leitungen 72B in dem zweiten Treppengebiet 118C aufweisen.
  • Abschnitte der dielektrischen Schichten 52 und die leitfähigen Leitungen 72 in dem zweiten Treppengebiet 118C können Längen aufweisen, die sich von Abschnitten der dielektrischen Schichten 52 und den leitfähigen Leitungen 72 in dem ersten Treppengebiet 118B unterscheiden, was verwendet werden kann, um Bereichseinsparungen bereitzustellen und Bauelementdichte zu erhöhen. In manchen Ausführungsformen stellt unterschiedliche Längen für die Abschnitte der dielektrischen Schichten 52 und die leitfähigen Leitungen 72 in dem zweiten Treppengebiet 118C und dem ersten Treppengebiet 118B bereitzustellen, größere Flexibilität für die Verbindungen bereit, die in dem zweiten Treppengebiet 118C hergestellt sind. Außerdem benötigt Verbindungen zwischen den leitfähigen Leitungen 72 und der unterliegenden Interconnect-Struktur 320 zu routen, indem die leitfähigen Leitungen 116 innerhalb des ersten Treppengebiets 118B angeordnet werden, weniger Bereich als herkömmliche Designs, was höhere zu erzielende Bauelementdichten erlaubt. Die Verbindungen können auch kürzer als herkömmliche Designs sein, was Widerstand verringert und Bauelementarbeitsleistung verbessert. Die Gräben 112 und die Gräben 114 können gleichzeitig gebildet werden und die Kontakte 110 und die Kontakte 111 können gleichzeitig gebildet werden, sodass weniger Lithografieschritte und weniger Abscheidungsschritte verwendet werden können, was Kosten und Fertigungsdauer verringert.
  • 32A bis 36 veranschaulichen Ausführungsformen, in denen das IMD 70 gebildet ist, nachdem die Treppenstruktur 68, die dielektrischen Materialien 98, die dielektrischen Materialien 102, die leitfähigen Leitungen 106, die leitfähigen Leitungen 108, das FE-Material 90 und die OS-Schicht 92 gebildet sind und die leitfähigen Leitungen 72, die dielektrischen Schichten 52, das FE-Material 90, die OS-Schicht 92 und die dielektrischen Materialien 98 in der Treppenstruktur 68 strukturiert sind. Insbesondere kann der Mehrschichtstapel 58 gebildet werden. Das FE-Material 90, die OS-Schicht 92 und die dielektrischen Materialien 98 können unter Verwendung von Prozessen, gleich oder ähnlich den oben in Bezug auf 15A bis 21C beschriebenen, gebildet werden. Abschnitte der dielektrischen Materialien 98 und die OS-Schicht 92 können mit den dielektrischen Materialien 102 unter Verwendung von Prozessen gleich oder ähnlich den in Bezug auf 22A bis 23C beschriebenen, ersetzt werden. Abschnitte der dielektrischen Materialien 98 können mit den leitfähigen Leitungen 106 und den leitfähigen Leitungen 108 unter Verwendung von Prozessen gleich oder ähnlich den oben in Bezug auf 24A bis 25D beschriebenen, ersetzt werden.
  • Der Mehrschichtstapel 58, die dielektrischen Materialien 98, das FE-Material 90 und die OS-Schicht 92 können dann strukturiert werden, um die Treppenstruktur 68 unter Verwendung von Prozessen gleich oder ähnlich den oben in Bezug auf 4 bis 12 beschriebenen zu bilden. Die verwendeten Prozesse, um die Treppenstruktur 68 in den dielektrischen Materialien 98, dem FE-Material 90 und der OS-Schicht 92 gemeinsam mit dem Mehrschichtstapel 58 zu ätzen, können mehrere Ätzmittel und zusätzliche Ätzprozesse verglichen mit den in Bezug auf 4 bis 12 beschriebenen Ausführungsformen verwenden. Die dielektrischen Materialien 98, das FE-Material 90 und die OS-Schicht 92 können unter Verwendung zeitgesteuerter Ätzprozesse strukturiert werden. 32A bis 32F veranschaulichen die Struktur, bevor das IMD 70 gebildet wird. Wie in 32A bis 32C veranschaulicht, können die dielektrischen Materialien 102 dieselbe Treppenstruktur wie die leitfähigen Leitungen 72 und die dielektrischen Schichten 52 aufweisen.
  • In 33A bis 33D ist ein IMD 70 über den in 32A bis 32F veranschaulichten Strukturen gebildet. Das IMD 70 kann aus einem dielektrischen Material gebildet werden und kann durch ein geeignetes Verfahren abgeschieden werden, wie CVD, PECVD, FCVD oder dergleichen. Die dielektrischen Materialien können Phosphosilikatglas (PSG), Borosilikatglas (BSG), bordotiertes Phosphosilikatglas (BPSG), undotiertes Silikatglas (USG) oder dergleichen umfassen. In manchen Ausführungsformen kann das IMD 70 ein Oxid (z.B. Siliziumoxid oder dergleichen), ein Nitrid (z.B. Siliziumnitrid oder dergleichen), eine Kombination davon oder dergleichen enthalten. Andere durch einen beliebigen geeigneten Prozess gebildete, dielektrische Materialien können verwendet werden. Weiter ist in 33A bis 33D ein Entfernprozess auf das IMD 70 angewendet, um überschüssiges dielektrisches Material über dem Mehrschichtstapel 58 zu entfernen. In manchen Ausführungsformen kann der Entfernprozess ein Planarisierungsprozess sein, wie ein CMP, ein Rückätzprozess, Kombinationen davon oder dergleichen. Der Planarisierungsprozess legt den Mehrschichtstapel 58 frei, sodass Oberseitenoberflächen des Mehrschichtstapels 58 und IMD 70 eben sind, nachdem der Planarisierungsprozess abgeschlossen ist. Dem Planarisierungsprozess folgend, erstreckt sich das IMD 70 entlang von Seitenwänden der leitfähigen Leitungen 72B-72D, Seitenwänden der dielektrischen Schichten 52B-52E, Seitenwänden der dielektrischen Materialien 102, Seitenwänden der dielektrischen Materialien 98, Seitenwänden der leitfähigen Leitungen 106 und Seitenwänden der leitfähigen Leitungen 108. Weiter kann das IMD 70 Oberseitenoberflächen der leitfähigen Leitungen 72A-72D und Oberseitenoberflächen der dielektrischen Materialien 102 kontaktieren.
  • Weiter sind in 33A bis 33D Kontakte 110, Kontakte 111, Kontakte 122, leitfähige Leitungen 116 und leitfähige Leitungen 124 gebildet. Die Kontakte 110, die Kontakte 111, die Kontakte 122, die leitfähigen Leitungen 116 und die leitfähigen Leitungen 124 können aus Materialien und durch Prozess ähnlich den oder gleich den oben in Bezug auf 27A bis 28B beschriebenen gebildet werden. Wie in 33B veranschaulicht, können die Kontakte 110 sich durch das IMD 70 erstrecken, um die leitfähigen Leitungen 72 zu kontaktieren und elektrisch damit gekoppelt zu sein. Die Kontakte 111 können sich durch das IMD 70 und die dielektrischen Materialien 102 erstrecken und können elektrisch mit den leitfähigen Merkmalen 322 der unterliegenden Interconnect-Struktur 320 gekoppelt sein. Die Kontakte 122 können sich zu den leitfähigen Leitungen 106 und den leitfähigen Leitungen 108 erstrecken und elektrisch damit gekoppelt sein.
  • Wie in 33A und 33D veranschaulicht, erstrecken sich die leitfähigen Leitungen 116 über dem IMD 70 in dem ersten Treppengebiet 118B und dem zweiten Treppengebiet 118C in einer Richtung senkrecht zu Längsachsen der leitfähigen Leitungen 72. Die leitfähigen Leitungen 116 können die leitfähigen Leitungen 72 durch die Kontakte 111 in den dielektrischen Materialien 102, die an die leitfähigen Leitungen 72 angrenzen, elektrisch mit der Interconnect-Struktur 320 koppeln. Wie in 27A veranschaulicht, können Verbindungen mit parallelen leitfähigen Leitungen 72 durch die dielektrischen Materialien 102 geroutet werden, die in denselben Gräben 100 (siehe 22A bis 22C) gebildet sind, wobei Verbindungen mit einem Satz der leitfähigen Leitungen 72 in dem ersten Treppengebiet 118B geroutet sind und Verbindungen mit einem parallelen Satz der leitfähigen Leitungen 72 in dem zweiten Treppengebiet 118C geroutet sind. Verbindungen mit jedem Satz von gestapelten leitfähigen Leitungen 72 können in dem ersten Treppengebiet 118B und dem zweiten Treppengebiet 118C versetzt sein, was Isolation zwischen den Verbindungen verbessern kann. Zum Beispiel können die Kontakte 111, die elektrisch mit einem Stapel der leitfähigen Leitungen 72 gekoppelt sind, durch die dielektrischen Materialien 102 in dem ersten Treppengebiet 118B geroutet werden und die Kontakte 111, die elektrisch mit einem angrenzenden Stapel der leitfähigen Leitungen 72 gekoppelt sind, können durch die dielektrischen Materialien 102 in dem zweiten Treppengebiet 118C geroutet werden.
  • Verbindungen zwischen den leitfähigen Leitungen 72 und der unterliegenden Interconnect-Struktur 320 zu routen, indem die leitfähigen Leitungen 116 innerhalb des ersten Treppengebiets 118B und des zweiten Treppengebiets 118C angeordnet bereitgestellt werden, benötigt weniger Bereich als herkömmliche Designs, was höhere zu erzielende Bauelementdichten erlaubt. Die Verbindungen können auch kürzer als herkömmliche Designs sein, was Widerstand verringert und Bauelementarbeitsleistung verbessert. Außerdem, weil die Gräben 112 und die Gräben 114 gleichzeitig gebildet werden können und die Kontakte 110 und die Kontakte 111 auch gleichzeitig gebildet werden können, können weniger Lithografieschritte und Abscheidungsschritte verwendet werden, was Kosten und Fertigungsdauer verringert.
  • 34 veranschaulicht eine Ausführungsform, in der sich Kontakte 110 zu jeder der leitfähigen Leitungen 72 in sowohl dem ersten Treppengebiet 118B als auch dem zweiten Treppengebiet 118C erstrecken. Die in 34 veranschaulichte Ausführungsform stellt die doppelte Anzahl von Treibern zu den leitfähigen Leitungen 72 bereit und stellt Treiber für jede der leitfähigen Leitungen 72 in sowohl dem ersten Treppengebiet 118B als auch dem zweiten Treppengebiet 118C bereit. Die leitfähigen Leitungen 116 können sich in einer ersten Richtung von den Kontakten 110 zu den Kontakten 111 in dem ersten Treppengebiet 118B erstrecken, während die leitfähigen Leitungen 116 sich in einer zweiten Richtung, entgegen der ersten Richtung von den Kontakten 110 zu den Kontakten 111 in dem zweiten Treppengebiet 118C erstrecken. Der doppelseitige Wortleitungsantrieb verringert Wortleitungswiderstandslast, was Bauelementarbeitsleistung verbessert. Außerdem benötigt Verbindungen zwischen den leitfähigen Leitungen 72 und der unterliegenden Interconnect-Struktur 320 zu routen, indem die leitfähigen Leitungen 116 innerhalb des ersten Treppengebiets 118B und des zweiten Treppengebiets 118C angeordnet bereitgestellt werden, weniger Bereich als herkömmliche Designs, was höhere zu erreichende Bauelementdichten erlaubt. Die Verbindungen können auch kürzer als herkömmliche Designs sein, was Widerstand verringert und Bauelementarbeitsleistung verbessert. Die Gräben 112 und die Gräben 114 können gleichzeitig gebildet werden und die Kontakte 110 und die Kontakte 111 können gleichzeitig gebildet werden, sodass weniger Lithografieschritte und weniger Abscheidungsschritte verwendet werden können, was Kosten und Fertigungsdauer verringert.
  • 35 veranschaulicht eine Ausführungsform, in der Kontakte 110 sich nur zu jeder der leitfähigen Leitungen 72 in dem ersten Treppengebiet 118B erstrecken. Diese Ausführungsform gestattet dem zweiten Treppengebiet 118C für andere Verbindungen mit den leitfähigen Leitungen 72 und dergleichen verwendet zu werden, während Verbindungen mit jeder der leitfähigen Leitungen 72 in dem ersten Treppengebiet 118B bereitgestellt werden. Außerdem benötigt Verbindungen zwischen den leitfähigen Leitungen 72 und der unterliegenden Interconnect-Struktur 320 zu routen, indem die leitfähigen Leitungen 116 innerhalb des ersten Treppengebiets 118B angeordnet bereitgestellt werden, weniger Bereich als herkömmliche Designs, was höhere zu erreichende Bauelementdichten erlaubt. Die Verbindungen können auch kürzer als herkömmliche Designs sein, was Widerstand verringert und Bauelementarbeitsleistung verbessert. Die Gräben 112 und die Gräben 114 können gleichzeitig gebildet werden und die Kontakte 110 und die Kontakte 111 können gleichzeitig gebildet werden, sodass weniger Lithografieschritte und weniger Abscheidungsschritte verwendet werden können, was Kosten und Fertigungsdauer verringert.
  • 36 veranschaulicht eine Ausführungsform, in der Kontakte 110 sich nur zu jeder der leitfähigen Leitungen 72 in dem ersten Treppengebiet 118B erstrecken und das erste Treppengebiet 118B und das zweite Treppengebiet 118C asymmetrisch sind. Diese Ausführungsform gestattet dem zweiten Treppengebiet 118C für andere Verbindungen mit den leitfähigen Leitungen 72 und dergleichen verwendet zu werden, während Verbindungen mit jeder der leitfähigen Leitungen 72 in dem ersten Treppengebiet 118B bereitgestellt werden. In der in 36 veranschaulichten Ausführungsform können Abschnitte der dielektrischen Schichten 52D und 52C und die leitfähigen Leitungen 72C und 72D in dem zweiten Treppengebiet 118C dieselben Längen aufweisen; Abschnitte der dielektrischen Schicht 52B und die leitfähigen Leitungen 72B in dem zweiten Treppengebiet 118C können größere Längen als die Abschnitte der dielektrischen Schichten 52D und 52C und die leitfähigen Leitungen 72C und 72D in dem zweiten Treppengebiet 118C aufweisen; und Abschnitte der dielektrischen Schicht 52A und die leitfähigen Leitungen 72A in dem zweiten Treppengebiet 118C können größere Längen als die Abschnitte der dielektrischen Schicht 52B und die leitfähigen Leitungen 72B in dem zweiten Treppengebiet 118C aufweisen.
  • Abschnitte der dielektrischen Schichten 52 und die leitfähigen Leitungen 72 in dem zweiten Treppengebiet 118C können Längen aufweisen, die sich von Abschnitten der dielektrischen Schichten 52 und den leitfähigen Leitungen 72 in dem ersten Treppengebiet 118B unterscheiden, was verwendet werden kann, um Bereichseinsparungen bereitzustellen und Bauelementdichte zu erhöhen. In manchen Ausführungsformen stellt verschiedene Längen für die Abschnitte der dielektrischen Schichten 52 und die leitfähigen Leitungen 72 in dem zweiten Treppengebiet 118C und dem ersten Treppengebiet 118B bereitzustellen, größere Flexibilität für die Verbindungen bereit, die in dem zweiten Treppengebiet 118C hergestellt sind. Außerdem benötigt Verbindungen zwischen den leitfähigen Leitungen 72 und der unterliegenden Interconnect-Struktur 320 zu routen, indem die leitfähigen Leitungen 116 innerhalb des ersten Treppengebiets 118B angeordnet bereitgestellt werden, weniger Bereich als herkömmliche Designs, was höhere zu erzielende Bauelementdichten erlaubt. Die Verbindungen können auch kürzer als herkömmliche Designs sein, was Widerstand verringert und Bauelementarbeitsleistung verbessert. Die Gräben 112 und die Gräben 114 können gleichzeitig gebildet werden und die Kontakte 110 und die Kontakte 111 können gleichzeitig gebildet werden, sodass weniger Lithografieschritte und weniger Abscheidungsschritte verwendet werden können, was Kosten und Fertigungsdauer verringert.
  • Ausführungsformen können unterschiedliche Vorteile erzielen. Zum Beispiel, ein Speicherarray zu bilden, in dem Verbindungen zwischen Wortleitungen und einer unterliegenden Interconnect-Struktur durch dielektrische Materialien, die an die Wortleitungen angrenzen, und innerhalb eines Treppengebiets geroutet sind, verringert den für Interconnections benötigten Bereich, verringert die Länge leitfähiger Leitungen, die für die Interconnections verwendet werden, und verringert die benötigten Maskierungsschritte, um die Interconnections zu bilden. Dies verbessert Bauelementdichte, verringert Widerstand, verbessert Bauelementarbeitsleistung und verringert Herstellungsdauer und Kosten.
  • In Übereinstimmung mit einer Ausführungsform enthält ein Speicherarray ferroelektrisches Material (FE-Material), das eine erste Wortleitung kontaktiert; eine Oxidhalbleiterschicht (OS-Schicht), die eine Source-Leitung und eine Bitleitung kontaktiert; wobei das FE-Material zwischen der OS-Schicht und der ersten Wortleitung angeordnet ist; ein dielektrisches Material, das das FE-Material kontaktiert, wobei das FE-Material zwischen dem dielektrischen Material und der ersten Wortleitung ist; ein Zwischenmetalldielektrikum (IMD) über der ersten Wortleitung; einen ersten Kontakt, der sich durch das IMD zu der ersten Wortleitung erstreckt, wobei der erste Kontakt elektrisch mit der ersten Wortleitung gekoppelt ist; einen zweiten Kontakt, der sich durch das dielektrische Material und das FE-Material erstreckt; und eine erste leitfähige Leitung, die den ersten Kontakt elektrisch mit dem zweiten Kontakt koppelt. In einer Ausführungsform ist eine Bodenoberfläche des zweiten Kontakts unter einer Bodenoberfläche des ersten Kontakts. In einer Ausführungsform weist das Speicherarray weiter eine Interconnect-Struktur unter dem FE-Material, der ersten Wortleitung und dem dielektrischen Material auf, wobei der zweite Kontakt elektrisch mit der Interconnect-Struktur gekoppelt ist. In einer Ausführungsform erstreckt sich die erste leitfähige Leitung in einer Richtung senkrecht zu einer Längsachse der ersten Wortleitung. In einer Ausführungsform erstreckt sich das IMD über dem dielektrischen Material und der zweite Kontakt erstreckt sich weiter durch das IMD. In einer Ausführungsform weist das Speicherarray weiter einen Transistor auf, wobei der Transistor einen Abschnitt des FE-Materials, einen Abschnitt der ersten Wortleitung, einen Abschnitt der OS-Schicht, einen Abschnitt der Source-Leitung und einen Abschnitt der Bitleitung aufweist. In einer Ausführungsform weist das Speicherarray weiter eine zweite Wortleitung auf, die sich in einer Richtung parallel zu der ersten Wortleitung erstreckt; einen dritten Kontakt, der sich durch ein zweites IMD zu der zweiten Wortleitung erstreckt, wobei der dritte Kontakt elektrisch mit der zweiten Wortleitung gekoppelt ist, wobei der dritte Kontakt und der erste Kontakt an gegenüberliegenden Seiten des Transistors in einer Richtung parallel zu einer Längsachse der ersten Wortleitung sind; einen vierten Kontakt, der sich durch das dielektrische Material und das FE-Material erstreckt, wobei eine Leitung parallel zu der Längsachse der ersten Wortleitung durch den zweiten Kontakt und den vierten Kontakt geht; und eine zweite leitfähige Leitung, die den dritten Kontakt elektrisch mit dem vierten Kontakt koppelt.
  • In Übereinstimmung mit einer anderen Ausführungsform weist ein Speicherarray eine Wortleitung über einem Halbleitersubstrat auf; ein Zwischenschichtdielektrikum (IMD) über der Wortleitung; ein dielektrisches Material, das an die Wortleitung angrenzt; ein ferroelektrisches Material (FE-Material) in Kontakt mit der Wortleitung und dem dielektrischen Material; eine Oxidhalbleiterschicht (OS-Schicht) über dem FE-Material, wobei die OS-Schicht eine Source-Leitung und eine Bitleitung kontaktiert, wobei das FE-Material zwischen der OS-Schicht und der Wortleitung ist; ein Speicherzellengebiet, das einen Abschnitt des FE-Materials, einen Abschnitt der Wortleitung, die OS-Schicht, die Source-Leitung und die Bitleitung aufweist; einen ersten Kontakt an einer ersten Seite des Speicherzellengebiets, wobei der erste Kontakt sich durch das IMD erstreckt, wobei der erste Kontakt elektrisch mit der Wortleitung gekoppelt ist; einen zweiten Kontakt an der ersten Seite des Speicherzellengebiets, wobei der zweite Kontakt sich durch das dielektrische Material und das FE-Material erstreckt; und eine erste leitfähige Leitung, die den ersten Kontakt elektrisch mit dem zweiten Kontakt koppelt, wobei die erste leitfähige Leitung sich in einer Richtung senkrecht zu einer Längsachse der Wortleitung erstreckt. In einer Ausführungsform weist das Speicherarray weiter eine zweite Wortleitung auf, die das FE-Material gegenüber der Wortleitung kontaktiert; ein zweites IMD über der zweiten Wortleitung; einen dritten Kontakt an einer zweiten Seite des Speicherzellengebiets gegenüber der ersten Seite des Speicherzellengebiets, wobei der dritte Kontakt sich durch das zweite IMD erstreckt, wobei der dritte Kontakt elektrisch mit der zweiten Wortleitung gekoppelt ist; einen vierten Kontakt an der zweiten Seite des Speicherzellengebiets, wobei der vierte Kontakt sich durch das dielektrische Material und das FE-Material erstreckt; und eine zweite leitfähige Leitung, die den dritten Kontakt elektrisch mit dem vierten Kontakt koppelt, wobei die zweite leitfähige Leitung sich in der Richtung senkrecht zu der Längsachse der Wortleitung erstreckt. In einer Ausführungsform weist das Speicherarray weiter ein zweites FE-Material auf, das die Wortleitung kontaktiert; ein zweites dielektrisches Material, das das zweite FE-Material kontaktiert; einen fünften Kontakt an der zweiten Seite des Speicherzellengebiets, wobei der fünfte Kontakt sich durch das IMD erstreckt, wobei der fünfte Kontakt elektrisch mit der Wortleitung gekoppelt ist; einen sechsten Kontakt an der zweiten Seite des Speicherzellengebiets, wobei der sechste Kontakt sich durch das zweite dielektrische Material und das zweite FE-Material erstreckt; und eine dritte leitfähige Leitung, die den fünften Kontakt elektrisch mit dem sechsten Kontakt koppelt, wobei die dritte leitfähige Leitung sich in der Richtung senkrecht zu der Längsachse der Wortleitung erstreckt. In einer Ausführungsform erstreckt sich das IMD über der Wortleitung, das zweite IMD erstreckt sich über der zweiten Wortleitung, der zweite Kontakt erstreckt sich weiter durch das IMD und der vierte Kontakt erstreckt sich weiter durch das zweite IMD. In einer Ausführungsform weist das Speicherarray weiter ein zweites FE-Material auf, das die Wortleitung kontaktiert; ein zweites dielektrisches Material, das das zweite FE-Material kontaktiert; eine zweite Wortleitung, die das zweite FE-Material kontaktiert; ein zweites IMD über der zweiten Wortleitung; einen dritten Kontakt an der ersten Seite des Speicherzellengebiets, wobei der dritte Kontakt sich durch das zweite IMD erstreckt, wobei der dritte Kontakt elektrisch mit der zweiten Wortleitung gekoppelt ist; einen vierten Kontakt an der ersten Seite des Speicherzellengebiets, wobei der vierte Kontakt sich durch das zweite dielektrische Material und das zweite FE-Material erstreckt; und eine zweite leitfähige Leitung, die den dritten Kontakt elektrisch mit dem vierten Kontakt koppelt, wobei die zweite leitfähige Leitung sich in der Richtung senkrecht zu der Längsachse der Wortleitung erstreckt. In einer Ausführungsform erstreckt sich das IMD über die Wortleitung und das dielektrische Material, wobei der zweite Kontakt sich weiter durch das IMD erstreckt. in einer Ausführungsform weist das Speicherarray weiter ein zweites FE-Material auf, das die Wortleitung kontaktiert; ein zweites dielektrisches Material, das das zweite FE-Material kontaktiert; eine zweite Wortleitung, die das zweite FE-Material kontaktiert, wobei das IMD sich über dem FE-Material, dem zweiten FE-Material, dem dielektrischen Material, dem zweiten dielektrischen Material, der Wortleitung und der zweiten Wortleitung erstreckt, wobei der zweite Kontakt sich weiter durch das IMD erstreckt; einen dritten Kontakt an der ersten Seite des Speicherzellengebiets, wobei der dritte Kontakt sich durch das IMD erstreckt, wobei der dritte Kontakt elektrisch mit der zweiten Wortleitung gekoppelt ist; einen vierten Kontakt an der ersten Seite des Speicherzellengebiets, wobei der vierte Kontakt sich durch das zweite dielektrische Material, das zweite FE-Material und das IMD erstreckt; und eine zweite leitfähige Leitung, die den dritten Kontakt elektrisch mit dem vierten Kontakt koppelt, wobei die zweite leitfähige Leitung sich in der Richtung senkrecht zu der Längsachse der Wortleitung erstreckt.
  • In Übereinstimmung mit noch einer anderen Ausführungsform umfasst ein Verfahren Bilden eines Mehrschichtstapels über einem Halbleitersubstrat, wobei der Mehrschichtstapel abwechselnde leitfähige Schichten und dielektrische Schichten aufweist, Strukturieren eines ersten Grabens, der sich durch den Mehrschichtstapel erstreckt; Abscheiden eines ferroelektrischen Materials (FE-Materials) entlang Seitenwänden und einer Bodenoberfläche des ersten Grabens; Abscheiden einer Oxidhalbleiterschicht (OS-Schicht) über dem FE-Material; Abscheiden eines dielektrischen Materials über dem FE-Material; Bilden eines Zwischenmetalldielektrikums (IMD) über dem Mehrschichtstapel; Bilden eines ersten leitfähigen Kontakts, der sich durch das IMD zu einer ersten leitfähigen Schicht des Mehrschichtstapels erstreckt, wobei der erste leitfähige Kontakt elektrisch mit der ersten leitfähigen Schicht gekoppelt ist; Bilden eines zweiten leitfähigen Kontakts, der sich durch das dielektrische Material und das FE-Material erstreckt; und Bilden einer leitfähigen Leitung, die den zweiten leitfähigen Kontakt elektrisch mit dem ersten leitfähigen Kontakt koppelt. In einer Ausführungsform umfasst Bilden des ersten leitfähigen Kontakts ein Bilden eines zweiten Grabens, der sich durch das IMD erstreckt, wobei der zweite Graben eine Oberseitenoberfläche der ersten leitfähigen Schicht freilegt, wobei Bilden des zweiten leitfähigen Kontakts das Bilden eines dritten Grabens umfasst, der sich durch das dielektrische Material und das FE-Material erstreckt, und wobei der zweite Graben und der dritte Graben gleichzeitig gebildet werden. In einer Ausführungsform umfasst das Verfahren weiter Strukturieren des Mehrschichtstapels, sodass die leitfähigen Schichten und die dielektrischen Schichten eine Treppenform in einer Querschnittansicht aufweisen. In einer Ausführungsform umfasst das Verfahren weiter Strukturieren des dielektrischen Materials, um die Treppenform in der Querschnittansicht aufzuweisen, wobei das IMD nach Strukturieren des dielektrischen Materials und des Mehrschichtstapels, um die Treppenform aufzuweisen, über dem Mehrschichtstapel und dem dielektrischen Material gebildet wird. In einer Ausführungsform ist das dielektrische Material sich durch das IMD erstreckend gebildet. In einer Ausführungsform sind der erste leitfähige Kontakt und der zweite leitfähige Kontakt durch separate Prozesse gebildet.
  • Das Vorangehende umreißt Merkmale einiger Ausführungsformen, sodass Fachkundige die Aspekte der vorliegenden Offenbarung besser verstehen werden. Fachkundige werden begrüßen, dass sie die vorliegende Offenbarung bereits als eine Basis dafür verwenden können, andere Prozesse und Strukturen zum Umsetzen derselben Zwecke und/oder Erzielen derselben Vorteile der hierin vorgestellten Ausführungsformen zu gestalten oder zu modifizieren. Fachkundige sollten auch erkennen, dass solche gleichwertigen Konstruktionen nicht von dem Wesen und Umfang der vorliegenden Offenbarung abweichen und dass sie verschiedene Änderungen, Ersetzungen und Abänderungen hierin vornehmen können, ohne von dem Wesen und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/041161 [0001]

Claims (20)

  1. Speicherarray, umfassend: ein ferroelektrisches Material (FE-Material), das eine erste Wortleitung kontaktiert; eine Oxidhalbleiterschicht (OS-Schicht), die eine Source-Leitung und eine Bitleitung kontaktiert, wobei das FE-Material zwischen der OS-Schicht und der ersten Wortleitung angeordnet ist; ein dielektrisches Material, das das FE-Material kontaktiert, wobei das FE-Material zwischen dem dielektrischen Material und der ersten Wortleitung ist; ein Zwischenmetalldielektrikum (IMD) über der ersten Wortleitung; einen ersten Kontakt, der sich durch das IMD zu der ersten Wortleitung erstreckt, wobei der erste Kontakt elektrisch mit der ersten Wortleitung gekoppelt ist; einen zweiten Kontakt, der sich durch das dielektrische Material und das FE-Material erstreckt; und eine erste leitfähige Leitung, die den ersten Kontakt elektrisch mit dem zweiten Kontakt koppelt.
  2. Speicherarray nach Anspruch 1, wobei eine Bodenoberfläche des zweiten Kontakts unter einer Bodenoberfläche des ersten Kontakts ist.
  3. Speicherarray nach Anspruch 1 oder 2, weiter aufweisend eine Interconnect-Struktur unter dem FE-Material, der ersten Wortleitung und dem dielektrischen Material, wobei der zweite Kontakt elektrisch mit der Interconnect-Struktur gekoppelt ist.
  4. Speicherarray nach einem der vorangehenden Ansprüche, wobei die erste leitfähige Leitung sich in einer Richtung senkrecht zu einer Längsachse der ersten Wortleitung erstreckt.
  5. Speicherarray nach einem der vorangehenden Ansprüche, wobei das IMD sich über dem dielektrischen Material erstreckt und wobei der zweite Kontakt sich weiter durch das IMD erstreckt.
  6. Speicherarray nach einem der vorangehenden Ansprüche, weiter aufweisend einen Transistor, wobei der Transistor einen Abschnitt des FE-Materials, einen Abschnitt der ersten Wortleitung, einen Abschnitt der OS-Schicht, einen Abschnitt der Source-Leitung und einen Abschnitt der Bitleitung aufweist.
  7. Speicherarray nach Anspruch 6, weiter aufweisend: eine zweite Wortleitung, die sich in einer Richtung parallel zu der ersten Wortleitung erstreckt; einen dritten Kontakt, der sich durch ein zweites IMD zu der zweiten Wortleitung erstreckt, wobei der dritte Kontakt elektrisch mit der zweiten Wortleitung gekoppelt ist, wobei der dritte Kontakt und der erste Kontakt an entgegengesetzten Seiten des Transistors in einer Richtung parallel zu einer Längsachse der ersten Wortleitung sind; einen vierten Kontakt, der sich durch das dielektrische Material und das FE-Material erstreckt, wobei eine Leitung parallel zu der Längsachse der ersten Wortleitung durch den zweiten Kontakt und den vierten Kontakt geht; und eine zweite leitfähige Leitung, die den dritten Kontakt elektrisch mit dem vierten Kontakt koppelt.
  8. Speicherarray, aufweisend: eine Wortleitung über einem Halbleitersubstrat; ein Zwischenmetalldielektrikum (IMD) über der Wortleitung; ein dielektrisches Material benachbart zu der Wortleitung; ein ferroelektrisches Material (FE-Material) in Kontakt mit der Wortleitung und dem dielektrischen Material; eine Oxidhalbleiterschicht (OS-Schicht) über dem FE-Material, wobei die OS-Schicht eine Source-Leitung und eine Bitleitung kontaktiert, wobei das FE-Material zwischen der OS-Schicht und der Wortleitung ist; ein Speicherzellengebiet, das einen Abschnitt des FE-Materials, einen Abschnitt der Wortleitung, die OS-Schicht, die Source-Leitung und die Bitleitung aufweist; einen ersten Kontakt an einer ersten Seite des Speicherzellengebiets, wobei der erste Kontakt sich durch das IMD erstreckt, wobei der erste Kontakt elektrisch mit der Wortleitung gekoppelt ist; einen zweiten Kontakt an der ersten Seite des Speicherzellengebiets, wobei der zweite Kontakt sich durch das dielektrische Material und das FE-Material erstreckt; und eine erste leitfähige Leitung, die den ersten Kontakt elektrisch mit dem zweiten Kontakt koppelt, wobei die erste leitfähige Leitung sich in einer Richtung senkrecht zu einer Längsachse der Wortleitung erstreckt.
  9. Speicherarray nach Anspruch 8, weiter aufweisend: eine zweite Wortleitung, die das FE-Material entgegengesetzt zu der Wortleitung kontaktiert; ein zweites IMD über der zweiten Wortleitung; einen dritten Kontakt an einer zweiten Seite des Speicherzellengebiets entgegengesetzt zu der ersten Seite des Speicherzellengebiets, wobei der dritte Kontakt sich durch das zweite IMD erstreckt, wobei der dritte Kontakt elektrisch mit der zweiten Wortleitung gekoppelt ist; einen vierten Kontakt an der zweiten Seite des Speicherzellengebiets, wobei der vierte Kontakt sich durch das dielektrische Material und das FE-Material erstreckt; und eine zweite leitfähige Leitung, die den dritten Kontakt elektrisch mit dem vierten Kontakt koppelt, wobei die zweite leitfähige Leitung sich in der Richtung senkrecht zu der Längsachse der Wortleitung erstreckt.
  10. Speicherarray nach Anspruch 9, weiter aufweisend: ein zweites FE-Material, welches die Wortleitung kontaktiert ein zweites dielektrisches Material, das das zweite FE-Material kontaktiert; einen fünften Kontakt an der zweiten Seite des Speicherzellengebiets, wobei der fünfte Kontakt sich durch das IMD erstreckt, wobei der fünfte Kontakt elektrisch mit der Wortleitung gekoppelt ist; einen sechsten Kontakt an der zweiten Seite des Speicherzellengebiets, wobei der sechste Kontakt sich durch das zweite dielektrische Material und das zweite FE-Material erstreckt; und eine dritte leitfähige Leitung, die den fünften Kontakt elektrisch mit dem sechsten Kontakt koppelt, wobei die dritte leitfähige Leitung sich in der Richtung senkrecht zu der Längsachse der Wortleitung erstreckt.
  11. Speicherarray nach Anspruch 9 oder 10, wobei das IMD sich über der Wortleitung erstreckt, wobei das zweite IMD sich über der zweiten Wortleitung erstreckt, wobei der zweite Kontakt sich weiter durch das IMD erstreckt und wobei der vierte Kontakt sich weiter durch das zweite IMD erstreckt.
  12. Speicherarray nach einem der Ansprüche 8 bis 11, weiter aufweisend: ein zweites FE-Material, das die Wortleitung kontaktiert; ein zweites dielektrisches Material, das das zweite FE-Material kontaktiert; eine zweite Wortleitung, die das zweite FE-Material kontaktiert; ein zweites IMD über der zweiten Wortleitung; einen dritten Kontakt an der ersten Seite des Speicherzellengebiets, wobei der dritte Kontakt sich durch das zweite IMD erstreckt, wobei der dritte Kontakt elektrisch mit der zweiten Wortleitung gekoppelt ist; einen vierten Kontakt an der ersten Seite des Speicherzellengebiets, wobei der vierte Kontakt sich durch das zweite dielektrische Material und das zweite FE-Material erstreckt; und eine zweite leitfähige Leitung, die den dritten Kontakt elektrisch mit dem vierten Kontakt koppelt, wobei die zweite leitfähige Leitung sich in der Richtung senkrecht zu der Längsachse der Wortleitung erstreckt.
  13. Speicherarray nach einem der Ansprüche 8 bis 12, wobei das IMD sich über der Wortleitung und dem dielektrischen Material erstreckt, wobei der zweite Kontakt sich weiter durch das IMD erstreckt.
  14. Speicherarray nach einem der Ansprüche 8 bis 13, weiter aufweisend: ein zweites FE-Material, das die Wortleitung kontaktiert; ein zweites dielektrisches Material, das das zweite FE-Material kontaktiert; eine zweite Wortleitung, die das zweite FE-Material kontaktiert, wobei das IMD sich über dem FE-Material, dem zweiten FE-Material, dem dielektrischen Material, dem zweiten dielektrischen Material, der Wortleitung und der zweiten Wortleitung erstreckt, wobei der zweite Kontakt sich weiter durch das IMD erstreckt; einen dritten Kontakt an der ersten Seite des Speicherzellengebiets, wobei der dritte Kontakt sich durch das IMD erstreckt, wobei der dritte Kontakt elektrisch mit der zweiten Wortleitung gekoppelt ist; einen vierten Kontakt an der ersten Seite des Speicherzellengebiets, wobei der vierte Kontakt sich durch das zweite dielektrische Material, das zweite FE-Material und das IMD erstreckt; und eine zweite leitfähige Leitung, die den dritten Kontakt elektrisch mit dem vierten Kontakt koppelt, wobei die zweite leitfähige Leitung sich in der Richtung senkrecht zu der Längsachse der Wortleitung erstreckt.
  15. Verfahren, umfassend: Bilden eines Mehrschichtstapels über einem Halbleitersubstrat, wobei der Mehrschichtstapel abwechselnd leitfähige Schichten und dielektrische Schichten aufweist; Strukturieren eines ersten Grabens, der sich durch den Mehrschichtstapel erstreckt; Abscheiden eines ferroelektrischen Materials (FE-Material) entlang von Seitenwänden und einer Bodenoberfläche des ersten Grabens; Abscheiden einer Oxidhalbleiterschicht (OS-Schicht) über dem FE-Material; Abscheiden eines dielektrischen Materials über dem FE-Material; Bilden eines Zwischenmetalldielektrikums (IMD) über dem Mehrschichtstapel; Bilden eines ersten leitfähigen Kontakts, der sich durch das IMD zu einer ersten leitfähigen Schicht des Mehrschichtstapels erstreckt, wobei der erste leitfähige Kontakt elektrisch mit der ersten leitfähigen Schicht gekoppelt ist; Bilden eines zweiten leitfähigen Kontakts, der sich durch das dielektrische Material und das FE-Material erstreckt; und Bilden einer leitfähigen Leitung, die den zweiten leitfähigen Kontakt elektrisch mit dem ersten leitfähigen Kontakt koppelt.
  16. Verfahren nach Anspruch 15, wobei das Bilden des ersten leitfähigen Kontakts ein Bilden eines zweiten Grabens umfasst, der sich durch das IMD erstreckt, wobei der zweite Graben eine Oberseitenoberfläche der ersten leitfähigen Schicht freilegt, wobei das Bilden des zweiten leitfähigen Kontakts einBilden eines dritten Grabens umfasst, der sich durch das dielektrische Material und das FE-Material erstreckt, und wobei der zweite Graben und der dritte Graben gleichzeitig gebildet werden.
  17. Verfahren nach Anspruch 15 oder 16, weiter umfassend ein Strukturieren des Mehrschichtstapels, sodass die leitfähigen Schichten und die dielektrischen Schichten eine Treppenform in einer Querschnittansicht aufweisen.
  18. Verfahren nach Anspruch 17, weiter umfassend ein Strukturieren des dielektrischen Materials, die Treppenform in der Querschnittansicht aufzuweisen, wobei das IMD nach dem Strukturieren des dielektrischen Materials und des Mehrschichtstapels, um die Treppenform aufzuweisen, über dem Mehrschichtstapel und dem dielektrischen Material gebildet werden.
  19. Verfahren nach einem der Ansprüche 15 bis 18, wobei das dielektrische Material gebildet wird, sich durch das IMD zu erstrecken.
  20. Verfahren nach einem der Ansprüche 15 bis 19, wobei der erste leitfähige Kontakt und der zweite leitfähige Kontakt durch separate Prozesse gebildet werden.
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