DE102020130890A1 - Dreidimensionale speichervorrichtung und verfahren - Google Patents

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Sheng-Chen Wang
Feng-Cheng Yang
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Abstract

Ein Verfahren zum Bilden einer dreidimensionalen (3D) Speichervorrichtung umfasst: Bilden eines Schichtstapels über einem Substrat, wobei der Schichtstapel abwechselnde Schichten eines ersten dielektrischen Materials und eines zweiten dielektrischen Materials aufweist; Bilden von Gräben, die sich durch den Schichtstapel erstrecken; Ersetzen des zweiten dielektrischen Materials mit einem elektrisch leitenden Material, um Wortleitungen (WLs) zu bilden; Auskleiden von Seitenwänden und Böden der Gräben mit einem ferroelektrischen Material; Füllen der Gräben mit einem dritten dielektrischen Material; Bilden von Bitleitungen (BLs) und Sourceleitungen (SLs), die sich vertikal durch das dritte dielektrische Material erstrecken; Entfernen von Abschnitten des dritten dielektrischen Materials, um Öffnungen in dem dritten dielektrischen Material zwischen den BLs und den SLs zu bilden; Bilden eines Kanalmaterials entlang von Seitenwänden der Öffnungen; und Füllen der Öffnungen mit einem vierten dielektrischen Material.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 63/045,274 , eingereicht am 29. Juni 2020, die durch Bezugnahme in die vorliegende Anmeldung aufgenommen wird.
  • ALLGEMEINER STAND DER TECHNIK
  • Halbleiterspeicher werden in integrierten Schaltungen für elektronische Anwendungen, einschließlich beispielsweise Radios, Fernseher, Mobiltelefone und persönliche Rechenvorrichtungen, verwendet. Halbleiterspeicher umfassen zwei Hauptkategorien. Die eine sind flüchtige Speicher, die andere sind nichtflüchtige Speicher. Flüchtige Speicher umfassen Random Access Memory (RAM), der ferner in zwei Unterkategorien, Static Random Access Memory (SRAM) und Dynamic Random Access Memory (DRAM), unterteilt werden kann. Sowohl SRAM als auch DRAM sind flüchtig, da sie die Informationen, die sie speichern, verlieren, wenn sie nicht mit Strom versorgt werden.
  • Im Gegensatz dazu können nichtflüchtige Speicher Daten, die auf ihnen gespeichert sind, auch ohne Stromversorgung behalten. Eine Art von nichtflüchtigem Halbleiterspeicher ist Ferroelectric Random Access Memory (FeRAM oder FRAM). Zu den Vorteilen von FeRAM gehören seine schnelle Schreib-/Lesegeschwindigkeit und geringe Größe.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 veranschaulicht eine Querschnittsansicht einer Halbleitervorrichtung mit integrierten Speichervorrichtungen in einer Ausführungsform.
    • 2-18 und 19A-19F veranschaulichen verschiedene Ansichten einer dreidimensionalen (3D) ferroelektrischen Random-Access-Memory-Vorrichtung (FeRAM-Vorrichtung) in verschiedenen Stadien der Herstellung in einer Ausführungsform.
    • 20 und 21 veranschaulicht Querschnittsansichten einer dreidimensionalen (3D) ferroelektrischen Random-Access-Memory-Vorrichtung (FeRAM-Vorrichtung) in verschiedenen Stadien der Herstellung in einer anderen Ausführungsform.
    • 22 veranschaulicht eine Draufsicht einer dreidimensionalen (3D) ferroelektrischen Random-Access-Memory-Vorrichtung (FeRAM-Vorrichtung) in noch einer anderen Ausführungsform.
    • 23 veranschaulicht ein Flussdiagramm eines Verfahrens zum Bilden einer dreidimensionalen (3D) Speichervorrichtung in einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen oder - beispiele zur Implementierung unterschiedlicher Merkmale der Erfindung bereit. Spezifische Beispiele für Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich nur Beispiele und sollen nicht einschränkend sein. Beispielsweise kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, bei denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet sein können, sodass das erste und das zweite Merkmal womöglich nicht in direktem Kontakt sind.
  • Ferner können räumlich relative Begriffe wie „unterhalb“, „unter“, „untere(-r, -s)“, „über“, „obere(-r, -s)“ und dergleichen hierin zur Vereinfachung der Beschreibung verwendet werden, um eine Beziehung eines Elements oder Merkmals zu anderen Elementen oder Merkmalen, wie in den Figuren veranschaulicht, zu beschreiben. Die räumlich relativen Begriffe dienen dazu, zusätzlich zu der in den Figuren abgebildeten Ausrichtung unterschiedliche Ausrichtungen der Vorrichtung in Verwendung oder in Betrieb einzuschließen. Die Einrichtung kann anders ausgerichtet sein (90 Grad gedreht oder mit anderen Ausrichtungen), und die hierin verwendeten räumlich relativen Deskriptoren können ebenfalls entsprechend interpretiert werden. Während der gesamten Erläuterung hierin beziehen sich die gleichen oder ähnliche Bezugszeichen in unterschiedlichen Figuren auf die gleichen oder ähnliche Elemente, die mittels des gleichen oder eines ähnlichen Prozesses unter Verwendung gleicher oder ähnlicher Materialien ausgebildet werden.
  • In einigen Ausführungsformen umfasst ein Kanal-zuletzt-Verfahren zum Bilden einer dreidimensionalen (3D) Speichervorrichtung: Bilden eines Schichtstapels über einem Substrat, wobei der Schichtstapel abwechselnde Schichten eines ersten dielektrischen Materials und eines zweiten dielektrischen Materials aufweist; Bilden von Gräben, die sich durch den Schichtstapel erstrecken; Ersetzen des zweiten dielektrischen Materials mit einem elektrisch leitenden Material, um Wortleitungen (WLs) zu bilden; Auskleiden von Seitenwänden und Böden der Gräben mit einem ferroelektrischen Material; Füllen der Gräben mit einem dritten dielektrischen Material; Bilden von Bitleitungen (BLs) und Sourceleitungen (SLs), die sich durch das dritte dielektrische Material erstrecken; Entfernen von Abschnitten des dritten dielektrischen Materials, die zwischen jeweiligen BLs und SLs angeordnet sind, um Öffnungen in dem dritten dielektrischen Material zu bilden; Bilden eines Kanalmaterials entlang von Seitenwänden der Öffnungen; und Füllen der Öffnungen mit einem vierten dielektrischen Material.
  • 1 veranschaulicht eine Querschnittsansicht einer Halbleitervorrichtung 100 mit integrierten Speichervorrichtungen 123 (z. B. 123A und 123B) in einer Ausführungsform. Die Halbleitervorrichtung 100 ist eine Finnen-Feldeffekttransistor-Vorrichtung (FinFET-Vorrichtung) mit dreidimensionalen (3D) Ferroelectric-Random-Access-Memory-Vorrichtungen (FeRAM-Vorrichtungen) 123, die, in der veranschaulichten Ausführungsform, in der Back-End-of-Line-Verarbeitung (BEoL-Verarbeitung) der Halbleiterherstellung integriert werden. Es ist zu beachten, dass FinFETs hier als nicht einschränkendes Beispiel verwendet werden. Die FeRAM-Vorrichtungen 123 können in einer beliebigen geeigneten Weise integriert werden, beispielsweise als Halbleitervorrichtungen mit Planartransistoren oder Gate-All-Around-Transistoren (GAA-Transistoren). Um eine unübersichtliche Darstellung zu vermeiden, sind die Details der Speichervorrichtungen 123 in 1 nicht gezeigt, sind aber nachstehend in nachfolgenden Figuren veranschaulicht.
  • Wie in 1 veranschaulicht, weist die Halbleitervorrichtung 100 unterschiedliche Bereiche zur Bildung unterschiedlicher Arten von Schaltungen auf. Beispielsweise kann die Halbleitervorrichtung 100 einen ersten Bereich 110 zum Bilden von Logikschaltungen aufweisen und kann einen zweiten Bereich 120 zum Bilden von z. B. peripheren Schaltungen, Eingabe/Ausgabe-Schaltungen (E/A-Schaltungen), Schaltungen zur elektrostatischen Entladung (ESD-Schaltungen) und/oder Analogschaltungen aufweisen. Andere Bereiche zur Bildung anderer Arten von Schaltungen sind möglich und sollen vollständig innerhalb des Geltungsbereichs der vorliegenden Offenbarung eingeschlossen sein.
  • Die Halbleitervorrichtung 100 weist ein Substrat 101 auf. Das Substrat 101 kann ein Bulk-Substrat, beispielsweise ein Siliziumsubstrat, dotiert oder undotiert, oder eine aktive Schicht aus einem Halbleiter-auf-Isolator-Substrat (SOI-Substrat) sein. Das Substrat 101 kann andere Halbleitermaterialien aufweisen, wie beispielsweise Germanium; einen Verbindungshalbleiter, der Siliziumkarbid, Galliumarsen, Galliumphosphid, Galliumnitrid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid aufweist; einen Legierungshalbleiter, der SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP aufweist; oder Kombinationen davon. Andere Substrate, wie mehrschichtige oder Gradientsubstrate, können ebenfalls verwendet werden.
  • Elektrische Komponenten, wie Transistoren, Widerstände, Kondensatoren, Induktoren, Dioden oder dergleichen, werden in der Front-End-of-Line-Verarbeitung (FEoL-Verarbeitung) der Halbleiterherstellung in oder auf dem Substrat 101 gebildet. In dem Beispiel aus 1 sind Halbleiterfinnen 103 (auch als Finnen bezeichnet) gebildet, die über dem Substrat 101 hervortreten. Isolationsbereiche 105, wie flache Grabenisolierungsbereiche (STI-Bereiche), werden zwischen der oder um die Halbleiterfinnen 103 herum gebildet. Gateelektroden 109 werden über den Halbleiterfinnen 103 gebildet. Gate-Distanzstücke 111 werden entlang von Seitenwänden der Gateelektroden 109 gebildet. Source-/Drain-Bereiche 107, wie epitaxiale Source-/Drain-Bereiche, werden auf gegenüberliegenden Seiten der Gateelektroden 109 gebildet. Kontakte 113, wie Gate-Kontakte und Source-/Drain-Kontakte, werden über jeweiligen darunter liegenden elektrisch leitenden Merkmalen (z. B. Gateelektroden 109 oder Source-/Drain-Bereichen 107) gebildet und elektrisch damit gekoppelt. Eine oder mehrere dielektrische Schichten 117, beispielsweise eine Inter-Layer-Dielektrikumsschicht (ILD-Schicht), werden über dem Substrat 101 und um die Halbleiterfinnen 103 und die Gateelektroden 109 herum gebildet. Andere elektrisch leitende Merkmale, wie Interconnect-Strukturen, die Leiterbahnen 115 und Durchkontaktierungen 114 aufweisen, können ebenfalls in der einen oder den mehreren dielektrischen Schichten 117 gebildet werden. Die FinFETs in 1 können durch ein beliebiges geeignetes Verfahren gebildet werden, das auf dem Fachgebiet bekannt ist oder verwendet wird, und Details werden an dieser Stelle nicht wiederholt. Um die Erläuterung zu vereinfachen, werden das Substrat 101, die elektrischen Komponenten (z. B. FinFETs), die in/auf dem Substrat 101 gebildet sind, die Kontakte 113, die leitenden Merkmale 115/114 und die eine oder die mehreren dielektrischen Schichten 117 hierin zusammen als Substrat 50 bezeichnet.
  • Unter weiterer Bezugnahme auf 1 wird eine dielektrische Schicht 119, die eine Ätzstoppschicht (ESL) sein kann, über der einer oder den mehreren dielektrischen Schichten 117 gebildet. In einer Ausführungsform wird die dielektrische Schicht 119 aus Siliziumnitrid unter Verwendung von plasmaunterstützter physikalischer Gasphasenabscheidung (PECVD) gebildet, obgleich alternativ auch andere dielektrische Materialien wie Nitrid, Karbid, Kombination davon oder dergleichen und alternative Techniken zum Bilden der dielektrischen Schicht 119, wie chemische Gasphasenabscheidung bei niedrigem Druck (LPCVD), PVD oder dergleichen, verwendet werden können. In einigen Ausführungsformen ist die dielektrische Schicht 119 weggelassen. Als Nächstes wird eine dielektrische Schicht 121 über der dielektrischen Schicht 119 gebildet. Die dielektrische Schicht 121 kann ein beliebiges geeignetes dielektrisches Material, beispielsweise Siliziumoxid, Siliziumnitrid oder dergleichen, sein, das durch ein geeignetes Verfahren, beispielsweise PVD, CVD oder dergleichen, gebildet wird. Eine oder mehrere Speichervorrichtungen 123A, von denen jede mehrere Speicherzellen aufweist, werden in der dielektrischen Schicht 121 gebildet und mit elektrisch leitenden Merkmalen (z. B. Durchkontaktierungen 124 und Leiterbahnen 125) in der dielektrischen Schicht 121 gekoppelt. Verschiedene Ausführungsformen der Speichervorrichtungen 123A oder 123B in 1 (z. B. 3D-Speichervorrichtungen 200, 200A und 200B) werden im Folgenden ausführlich besprochen.
  • 1 veranschaulicht ferner eine zweite Schicht von Speichervorrichtungen 123B, die über den Speichervorrichtungen 123A gebildet sind. Die Speichervorrichtungen 123A und 123B können die gleiche oder eine ähnliche Struktur aufweisen und können insgesamt als Speichervorrichtungen 123 bezeichnet werden. Das Beispiel in 1 veranschaulicht zwei Schichten von Speichervorrichtungen 123 als ein nicht einschränkendes Beispiel. Es sind auch andere Anzahlen von Schichten von Speichervorrichtungen 123, beispielsweise eine Schicht, drei Schichten oder mehr, möglich und sollen vollständig innerhalb des Geltungsbereichs der vorliegenden Offenbarung eingeschlossen sein. Die eine oder die mehreren Schicht von Speichervorrichtung 123 werden in einem Speicherbereich 130 der Halbleitervorrichtung 100 gebildet und können in der Back-End-of-Line-Verarbeitung (BEoL-Verarbeitung) der Halbleiterherstellung gebildet werden. Die Speichervorrichtungen 123 können in der BEoL-Verarbeitung an beliebigen geeigneten Stellen innerhalb der Halbleitervorrichtung 100 gebildet werden, beispielsweise über (z. B. direkt über) dem ersten Bereich 110, über dem zweiten Bereich 120 oder über mehreren Bereichen.
  • Unter weiterer Bezugnahme auf 1 wird, nachdem der Speicherbereich 130 gebildet ist, eine Interconnect-Struktur 140, die die dielektrische Schicht 121 und die elektrisch leitenden Merkmale (z. B. Durchkontaktierungen 124 und Leiterbahnen 125) in der dielektrischen Schicht 121 aufweist, über dem Speicherbereich 130 gebildet. Die Interconnect-Struktur 140 kann die elektrischen Komponenten, die in/auf dem Substrat 101 gebildet sind, elektrisch verbinden, um Funktionsschaltungen zu bilden. Die Interconnect-Struktur 140 kann auch die Speichervorrichtungen 123 mit den Komponenten, die in/auf dem Substrat 101 gebildet sind, elektrisch koppeln und/oder die Speichervorrichtungen 123 mit leitenden Pads koppeln, die über der Interconnect-Struktur 140 zur Verbindung mit einer externen Schaltung oder einer externen Vorrichtung ausgebildet sind. Die Bildung einer Interconnect-Struktur ist auf dem Fachgebiet bekannt, weshalb Details hier nicht wiederholt werden.
  • In einigen Ausführungsformen sind die Speichervorrichtungen 123 mit den auf dem Substrat 50 gebildeten elektrischen Komponenten (z. B. Transistoren) elektrisch gekoppelt, z. B. durch die Durchkontaktierungen 124 und die Leiterbahnen 125, und werden, in einigen Ausführungsformen, durch Funktionsschaltungen der Halbleitervorrichtung 100 gesteuert oder es wird darüber auf sie zugegriffen (z. B. werden sie beschrieben oder ausgelesen). Zusätzlich oder alternativ sind die Speichervorrichtungen 123 in einigen Ausführungsformen elektrisch mit leitenden Pads gekoppelt, die über einer oberen Metallschicht der Interconnect-Struktur 140 gebildet sind, wobei die Speichervorrichtungen 123 in diesem Fall ohne Beteiligung der Funktionsschaltungen der Halbleitervorrichtung 100 direkt durch eine externe Schaltung (z. B. eine andere Halbleitervorrichtung) gesteuert werden können oder darüber auf sie zugegriffen werden kann. Obgleich in dem Beispiel aus 1 zusätzliche Metallschichten (z. B. die Interconnect-Struktur 140) über den Speichervorrichtungen 123 gebildet werden, können die Speichervorrichtungen 123 in einer oberen (z. B. obersten) Metallschicht der Halbleitervorrichtung 100 gebildet werden, wobei diese und andere Abwandlungen vollständig innerhalb des Geltungsbereichs der vorliegenden Offenbarung eingeschlossen sein sollen.
  • 2-18 und 19A-19F veranschaulichen verschiedene Ansichten (Perspektivansicht, Querschnittsansicht, Draufsicht) einer dreidimensionalen (3D) ferroelektrischen Random-Access-Memory-Vorrichtung (FeRAM-Vorrichtung) 200 in verschiedenen Stadien der Herstellung in einer Ausführungsform. Um die Erläuterung zu vereinfachen, kann eine 3D-FeRAM-Vorrichtung in der Erläuterung hierin auch als eine 3D-Speichervorrichtung, oder einfach als Speichervorrichtung, bezeichnet werden. Die 3D-Speichervorrichtung 200 ist eine dreidimensionale Speichervorrichtung mit einem ferroelektrischen Material. Die 3D-Speichervorrichtung 200 kann als die Speichervorrichtung 123A und/oder 123B in 1 verwendet werden. Es ist zu beachten, dass der Einfachheit halber nicht alle Merkmale der 3D-Speichervorrichtung 200 in den Figuren veranschaulicht sind.
  • In 2 wird eine dielektrische Schicht 201 (kann auch als eine Klebeschicht bezeichnet werden) über dem Substrat 50 gebildet, und ein Mehrschichtstapel 204 (kann auch als ein Schichtstapel bezeichnet werden) wird über der dielektrischen Schicht 201 gebildet. Es ist zu beachten, dass das Substrat 50 in 2 veranschaulicht ist, um die Stelle der 3D-Speichervorrichtung 200 in Bezug auf das Substrat 50 zu zeigen, und das Substrat 50 nicht Teil der 3D-Speichervorrichtung 200 ist. Außerdem sind nicht alle Merkmale der 3D-Speichervorrichtung 200 veranschaulicht. Zum Beispiel ist die dielektrische Schicht 119 (siehe 1) über dem Substrat 50 in 2 nicht veranschaulicht. Der Einfachheit halber ist das Substrat 50 in nachfolgenden Figuren nicht veranschaulicht.
  • In einigen Ausführungsformen weist die dielektrische Schicht 201 ein geeignetes Material auf, wie ein dielektrisches Material, das sich von den Materialien des Mehrschichtstapels 204 unterscheidet, um Ätzselektivität bereitzustellen. In der veranschaulichten Ausführungsform fungiert die dielektrische Schicht 201 als eine Ätzstoppschicht für nachfolgende Ätzprozesse zum Bilden erster Gräben 206 (siehe 3) und zweiter Gräben 212 (siehe 9). Die dielektrische Schicht 201 kann ein geeignetes dielektrisches Material, wie Siliziumkarbid (SiC), aufweisen und kann durch ein geeignetes Bildungsverfahren, wie Atomlagenabscheidung (ALD), Sputtern, physikalische Gasphasenabscheidung (PVD), chemische Gasphasenabscheidung (CVD) oder dergleichen, gebildet werden.
  • Der Mehrschichtstapel 204 weist abwechselnde erste dielektrische Schichten 203 und zweite dielektrische Schichten 205 auf. Die ersten dielektrischen Schichten 203 sind aus einem ersten dielektrischen Material gebildet, und die zweiten dielektrischen Schichten 205 sind aus einem zweiten dielektrischen Material gebildet, das sich von dem ersten dielektrischen Material unterscheidet, um Ätzselektivität bereitzustellen. Die dielektrischen Materialien zum Bilden der ersten dielektrischen Schichten 203 und der zweiten dielektrischen Schichten 205 weisen Oxide wie Siliziumoxid; Nitride wie Siliziumnitrid; Karbide wie Siliziumkarbid; dergleichen; oder Kombinationen davon, wie Siliziumoxynitrid, Siliziumoxykarbid, Siliziumkarbonitrid oder dergleichen, auf. Es kann ein geeignetes Bildungsverfahren, wie CVD, PVD, ALD oder dergleichen, verwendet werden, um die ersten dielektrischen Schichten 203 und die zweiten dielektrischen Schichten 205 zu bilden. In der veranschaulichten Ausführung weist der Mehrschichtstapel 204 fünf Schichten der ersten dielektrischen Schichten 203 und vier Schichten der zweiten dielektrischen Schichten 205 auf. Es ist zu beachten, dass der Mehrschichtstapel 204 eine beliebige geeignete Anzahl der ersten dielektrischen Schichten 203 und der zweiten dielektrischen Schichten 205 aufweisen kann.
  • Der Mehrschichtstapel 204 wird bei nachfolgender Verarbeitung strukturiert. Daher weisen die dielektrischen Materialien der ersten dielektrischen Schichten 203 und der zweiten dielektrischen Schichten 205 beide eine hohe Ätzselektivität gegenüber dem Ätzen der dielektrischen Schicht 201 auf. Die strukturierten ersten dielektrischen Schichten 203 werden verwendet, um nachfolgend gebildete Speicherzellen zu isolieren. Die strukturierten zweiten dielektrischen Schichten 205 sind Opferschichten (oder Dummy-Schichten), die bei nachfolgender Verarbeitung entfernt und durch Wortleitungen für die Speicherzellen ersetzt werden. Daher weist das zweite dielektrische Material der zweiten dielektrischen Schichten 205 ebenfalls eine hohe Ätzselektivität gegenüber dem ersten dielektrischen Material der ersten dielektrischen Schichten 203 auf. In Ausführungsformen, in denen die dielektrische Schicht 201 aus Titannitrid gebildet wird, können die dielektrischen Schichten 203 aus einem Oxid wie Siliziumoxid gebildet werden, und die zweiten dielektrischen Schichten 205 können aus einem Nitrid wie Siliziumnitrid gebildet werden. Es können auch weitere Kombinationen dielektrischer Materialien, die eine brauchbare Ätzselektivität einander gegenüber aufweisen, verwendet werden.
  • Eine Dicke von jeder der Schichten in dem Schichtstapel 204 kann im Bereich von etwa 15 nm bis etwa 90 nm liegen. In einigen Ausführungsformen sind die ersten dielektrischen Schichten 203 mit einer anderen Dicke ausgebildet als die zweiten dielektrischen Schichten 205. Zum Beispiel können die ersten dielektrischen Schichten 203 mit einer ersten Dicke T1 ausgebildet sein, und die zweiten dielektrischen Schichten 205 können mit einer zweiten Dicke T2 ausgebildet sein, wobei die zweite Dicke T2 von etwa 0 % bis etwa 100 % größer oder kleiner als die erste Dicke T1 ist. Der Schichtstapel 104 kann eine Gesamthöhe H1 im Bereich von etwa 1.000 nm bis etwa 10.000 nm aufweisen.
  • Als Nächstes, in 3, werden erste Gräben 206 in dem Mehrschichtstapel 204 gebildet. In der veranschaulichten Ausführungsform erstrecken sich die ersten Gräben 206 durch den Mehrschichtstapel 204 und legen die dielektrische Schicht 201 frei. Die ersten Gräben 206 können unter Verwendung von brauchbaren Fotolithografie- und Ätztechniken gebildet werden, beispielsweise mit einem Ätzprozess, der selektiv für den Mehrschichtstapel 204 ist (z. B. die dielektrischen Materialien der ersten dielektrischen Schichten 203 und der zweiten dielektrischen Schichten 205 mit einer schnelleren Rate ätzt als das Material der dielektrischen Schicht 201). Das Ätzen kann ein beliebiger brauchbarer Ätzprozess sein, wie beispielsweise reaktives Ionenätzen (RIE), Neutralstrahlätzen (NBE), dergleichen oder eine Kombination davon sein. Das Ätzen kann anisotrop sein. In Ausführungsformen, in denen die dielektrische Schicht 201 aus Siliziumkarbid gebildet ist, sind die ersten dielektrischen Schichten 203 aus Siliziumoxid gebildet, und die zweiten dielektrischen Schichten 205 sind aus Siliziumnitrid gebildet, wobei die ersten Gräben 206 durch Trockenätzen unter Verwendung von Gas auf Fluorbasis (z. B. C4F6), gemischt mit Wasserstoffgas (H2-Gas) oder Sauerstoffgas (O2-Gas).
  • Ein Abschnitt des Mehrschichtstapels 204 ist zwischen jedem Paar der ersten Gräben 206 angeordnet. Jeder Abschnitt des Mehrschichtstapels 204 kann eine Breite W1 im Bereich von etwa 50 nm bis etwa 500 nm aufweisen und weist die Höhe H1 auf, die in Bezug auf 2 erörtert wurde. Ferner ist jeder Abschnitt des Mehrschichtstapels 204 durch einen Trennungsabstand S1 getrennt, der im Bereich von etwa 50 nm bis etwa 200 nm liegen kann. Das Seitenverhältnis (AR) von jedem Abschnitt des Mehrschichtstapels 204 ist das Verhältnis von der Höhe H1 zu der Breite des schmalsten Merkmals des Abschnitts des Mehrschichtstapels 204, was in diesem Verarbeitungsschritt die Breite W1 ist. Gemäß einigen Ausführungsformen liegt, wenn die ersten Gräben 206 gebildet sind, das Seitenverhältnis von jedem Abschnitt des Mehrschichtstapels 204 im Bereich von etwa 5 bis etwa 15. Ein Bilden jedes Abschnitts des Mehrschichtstapels 204 mit einem Seitenverhältnis von weniger als etwa 5 ermöglicht es womöglich nicht, dass die Speicheranordnung eine ausreichende Speicherzellendichte aufweist. Ein Bilden jedes Abschnitts des Mehrschichtstapels 204 mit einem Seitenverhältnis von mehr als etwa 15 kann ein Verdrehen oder Zusammenfallen des Mehrschichtstapels 204 bei nachfolgender Verarbeitung verursachen.
  • Als Nächstes, in 4, werden Seitenwände der zweiten dielektrischen Schichten 205, die durch die ersten Gräben 206 freigelegt sind, von Seitenwänden der ersten dielektrischen Schichten 203 ausgespart, um erste Seitenwandaussparungen 208 zu bilden. Obwohl Seitenwände der zweiten dielektrischen Schichten 205 als gerade veranschaulicht sind, können die Seitenwände konkav oder konvex sein. Die ersten Seitenwandaussparungen 208 können durch einen brauchbaren Ätzprozess gebildet werden, beispielsweise einen, der selektiv für das Material der zweiten dielektrischen Schichten 205 ist (z. B. der das Material der zweiten dielektrischen Schichten 205 selektiv mit einer schnelleren Rate ätzt als die Materialien der ersten dielektrischen Schichten 203 und der dielektrischen Schicht 201). Das Ätzen kann isotrop sein. In Ausführungsformen, in denen die dielektrische Schicht 201 aus Siliziumkarbid gebildet ist, die ersten dielektrischen Schichten 203 aus Siliziumoxid gebildet sind und die zweiten dielektrischen Schichten 205 aus Siliziumnitrid gebildet sind, kann eine Nassätzung unter Verwendung von Phosphorsäure (H3PO4) durchgeführt werden, um die ersten Seitenwandaussparungen 208 zu bilden. In einer anderen Ausführungsform kann eine Trockenätzung verwendet werden, die selektiv für das Material der zweiten dielektrischen Schichten 205 ist.
  • Nach der Bildung weisen die ersten Seitenwandaussparungen 208 eine Tiefe D3 auf, die sich über die Seitenwände der ersten dielektrischen Schichten 203 hinaus erstreckt. Es können zeitlich abgestimmte Ätzprozesse verwendet werden, um das Ätzen der ersten Seitenwandaussparungen 208 zu verhindern, nachdem die ersten Seitenwandaussparungen 208 eine Zieltiefe D3 erreicht haben. Zum Beispiel können die ersten Seitenwandaussparungen 208 eine Tiefe D3 im Bereich von etwa 10 nm bis etwa 60 nm aufweisen. Ein Bilden der ersten Seitenwandaussparungen 208 reduziert die Breite der zweiten dielektrischen Schichten 205. Um das vorherige Beispiel fortzuführen, können die zweiten dielektrischen Schichten 205 nach dem Ätzen eine Breite W2 im Bereich von etwa 50 nm bis etwa 450 nm aufweisen. Wie vorstehend angemerkt, ist das Seitenverhältnis (AR) von jedem Abschnitt des Mehrschichtstapels 204 das Verhältnis von der Höhe H1 zu der Breite des schmalsten Merkmals des Abschnitts des Mehrschichtstapels 204, was in diesem Verarbeitungsschritt die Breite W2 ist. Ein Bilden der ersten Seitenwandaussparungen 208 vergrößert somit das Seitenverhältnis von jedem Abschnitt des Mehrschichtstapels 204. Gemäß einigen Ausführungsformen liegt, nach Ausbilden der ersten Seitenwandaussparungen 208, das Seitenverhältnis von jedem Abschnitt des Mehrschichtstapels 204 weiterhin im vorstehend erläuterten Bereich, z. B. dem Bereich von etwa 5 bis etwa 15. Die Vorteile eines solchen Seitenverhältnisses (oben erläutert) können somit weiterhin erreicht werden.
  • Als Nächstes wird, in 5, eine Keimschicht 207 (z. B. konform) über freigelegten Flächen der dielektrischen Schicht 201, der ersten dielektrischen Schichten 203 und der zweiten dielektrischen Schichten 205 gebildet. In einigen Ausführungsformen wird die Keimschicht 207 aus einem leitenden (z. B. elektrisch leitenden) Material wie Metallnitrid, z. B. Titannitrid, Tantalnitrid, Molybdännitrid, Zirkoniumnitrid, Hafniumnitrid oder dergleichen, gebildet und kann unter Verwendung von CVD, ALD oder dergleichen gebildet werden.
  • Als Nächstes, in 6, wird ein elektrisch leitendes Material 209, wie ein Metall, beispielsweise Wolfram, Ruthenium, Molybdän, Kobalt, Aluminium, Nickel, Kupfer, Silber, Gold, Legierungen davon oder dergleichen, über der Keimschicht 207 gebildet. Das elektrisch leitende Material 209 füllt die ersten Seitenwandaussparungen 208 aus. Das elektrisch leitende Material 209 kann durch ein geeignetes Abscheidungsverfahren, wie CVD, PVD, ALD oder dergleichen, gebildet werden.
  • Als Nächstes, in 7, kann ein geeigneter Ätzprozess, beispielsweise eine Trockenätzung (z. B. reaktives Ionenätzen (RIE), Neutralstrahlätzen (NBE), dergleichen), eine Nassätzung, dergleichen oder eine Kombination davon, durchgeführt werden, um überschüssiges Material z. B. von den Seitenwänden der ersten dielektrischen Schichten 203 und der oberen Fläche der dielektrischen Schicht 201 zu entfernen. Der Ätzprozess ist, in der veranschaulichten Ausführungsform, ein anisotroper Ätzprozess. Nach dem Ätzprozess (z. B. einem anisotropen Ätzprozess) bleiben Abschnitte der Keimschicht 207 und Abschnitte des elektrisch leitenden Materials 209, die innerhalb der lateralen Ausdehnung der ersten dielektrischen Schichten 203 angeordnet sind (z. B. Abschnitte, die in den ersten Seitenwandaussparungen 208 angeordnet sind), zurück, um erste leitende Merkmale 210A zu bilden, und andere Abschnitte der Keimschicht 207 und des elektrisch leitenden Materials 209 (z. B. Abschnitte, die außerhalb der ersten Seitenwandaussparungen 208 angeordnet sind) werden durch den Ätzprozess entfernt. Wie in 7 veranschaulicht, erstreckt sich die Keimschicht 207, nach dem Ätzprozess, entlang dreier Seiten (z. B. der oberen Fläche, einer Seitenwand und der unteren Fläche) eines entsprechenden Abschnitts des elektrisch leitenden Materials 209.
  • In der veranschaulichten Ausführung weisen die ersten leitenden Merkmale 210A die gleiche oder eine ähnliche Gesamtdicke T2 wie die zweiten dielektrischen Schichten 205 auf und weisen die gleiche oder eine ähnliche Gesamtbreite wie die Tiefe D3 der ersten Seitenwandaussparungen 208 (vorstehend in Bezug auf 4 besprochen) auf. Die Keimschicht 207 kann eine Dicke T3 im Bereich von etwa 1 nm bis etwa 10 nm aufweisen, und das elektrisch leitende Material 209 von jedem der ersten leitenden Merkmale 210A kann eine Dicke T4 im Bereich von beispielsweise etwa 14 nm bis etwa 89 nm aufweisen, wobei die Dicke T4 größer als die Dicke T3 ist.
  • In 7 sind die ersten leitenden Merkmale 210A in den ersten Seitenwandaussparungen 208 gebildet, womit ein Prozess zum Ersetzen erster Abschnitte der zweiten dielektrischen Schichten 205 abgeschlossen wird. Bei der nachfolgenden Verarbeitung werden die verbleibenden Abschnitte der zweiten dielektrischen Schichten 205 durch zweite leitende Merkmale 210B ersetzt, wie nachstehend unter Bezugnahme auf 9-12 besprochen.
  • Als Nächstes, in 8, wird ein ferroelektrischer Film 213 (z. B. konform) gebildet, um Seitenwände und Böden der ersten Gräben 206 auszukleiden, und es wird eine dielektrische Schicht 211 über dem ferroelektrischen Film 213 gebildet, um die ersten Gräben 206 zu füllen.
  • In einigen Ausführungsformen wird der ferroelektrische Film 213 aus einem geeigneten ferroelektrischen Material gebildet, wie etwa Hafniumzirkoniumoxid (HfZrO); Zirkoniumoxid (ZrO); Hafniumoxid (HfO) dotiert mit Lanthan (La), Silizium (Si), Aluminium (Al) oder dergleichen; undotiertes Hafniumoxid (HfO); oder dergleichen. Das Material der des ferroelektrischen Films 213 kann durch einen geeigneten Abscheidungsprozess, wie ALD, CVD, PVD oder dergleichen, gebildet werden.
  • Die dielektrische Schicht 211 wird aus einem dielektrischen Material gebildet. Zu brauchbaren dielektrischen Materialien gehören Oxide wie Siliziumoxid oder Aluminiumoxid; Nitride wie Siliziumnitrid; Karbide wie Siliziumkarbid; dergleichen; oder Kombinationen davon, wie Siliziumoxynitrid, Siliziumoxykarbid, Siliziumkarbonitrid oder dergleichen. Das Material der dielektrischen Schichten 211 kann durch einen brauchbaren Abscheidungsprozess, wie ALD, CVD, Flowable CVD (FCVD) oder dergleichen, gebildet werden.
  • Als Nächstes kann ein Planarisierungsprozess, beispielsweise chemisch-mechanische Planarisierung (CMP), durchgeführt werden, um überschüssige Abschnitte des ferroelektrischen Films 213 und überschüssige Abschnitte der dielektrischen Schicht 211 von der oberen Fläche des Mehrschichtstapels 204 zu entfernen. Infolgedessen wird eine koplanare obere Fläche zwischen dem Mehrschichtstapel 204, dem ferroelektrischen Film 213 und der dielektrischen Schicht 211 erzielt.
  • Als Nächstes, in 9, werden zweite Gräben 212 in dem Mehrschichtstapel 204 gebildet. In der veranschaulichten Ausführungsform erstrecken sich die zweiten Gräben 212 durch den Mehrschichtstapel 204 und legen die dielektrische Schicht 201 frei. Die zweiten Gräben 212 können unter Verwendung der gleichen oder einer ähnlichen Verarbeitung gebildet werden, wie die ersten Gräben 206, weshalb Details nicht wiederholt werden. Wie in 9 dargestellt, werden die zweiten Gräben 212 so gebildet, dass sie sich durch die verbleibenden Abschnitte der zweiten dielektrischen Schichten 205 erstrecken, sodass die zweiten Gräben 212 mit den ersten Gräben 206 verschachtelt sind (die nun durch den ferroelektrischen Film 213 und die dielektrische Schicht 211 gefüllt sind).
  • In 9 ist ein Abschnitt des Mehrschichtstapels 204 zwischen einem zweiten Graben 212 und einem jeweiligen ersten Graben 206 angeordnet. Jeder Abschnitt des Mehrschichtstapels 204 kann eine Breite W3 im Bereich von etwa 50 nm bis etwa 500 nm aufweisen und weist die Höhe H1 auf (siehe 3). Ferner ist jeder Abschnitt des Mehrschichtstapels 204 durch einen Trennungsabstand S2 getrennt, der im Bereich von etwa 50 nm bis etwa 200 nm liegen kann. Das Seitenverhältnis (AR) von jedem Abschnitt des Mehrschichtstapels 204 ist das Verhältnis von der Höhe H1 zu der Breite des schmalsten Merkmals des Abschnitts des Mehrschichtstapels 204, was in diesem Schritt der Verarbeitung die Breite W3 ist. Gemäß einigen Ausführungsformen liegt das Seitenverhältnis von jedem Abschnitt des Mehrschichtstapels 204, wenn die zweiten Gräben 212 gebildet sind, im Bereich von etwa 5 bis etwa 15. Ein Bilden jedes Abschnitts des Mehrschichtstapels 204 mit einem Seitenverhältnis von weniger als etwa 5 ermöglicht es womöglich nicht, dass die nachfolgend gebildete Speicheranordnung eine ausreichende Speicherzellendichte aufweist. Ein Bilden jedes Abschnitts des Mehrschichtstapels 204 mit einem Seitenverhältnis von mehr als etwa 15 kann ein Verdrehen oder Zusammenfallen des Mehrschichtstapels 204 bei nachfolgender Verarbeitung verursachen.
  • Als Nächstes, in 10, werden die verbleibenden Abschnitte der zweiten dielektrischen Schicht 205 entfernt, z. B. durch Durchführen eines Ätzprozesses unter Verwendung eines Ätzmittels, das selektiv für das Material der zweiten dielektrischen Schichten 205 ist. Der Ätzprozess kann der gleiche oder ähnlich den Ätzprozessen sein, die verwendet wurden, um die ersten Seitenwandaussparungen 208 zu bilden, die vorstehend in Bezug auf 4 besprochen wurden, weshalb Details nicht wiederholt werden. Nachdem die verbleibenden Abschnitte der zweiten dielektrischen Schicht 205 entfernt sind, werden zweite Seitenwandaussparungen 218 gebildet, und es gibt es keine zweiten dielektrischen Schichten 205 mehr in der Struktur aus 10. Es ist zu beachten, dass die zweiten Seitenwandaussparungen die zweite Keimschicht 207 freilegen, die zuvor entlang von Seitenwänden des elektrisch leitenden Materials 209 gebildet wurde.
  • Als Nächstes wird die Keimschicht 207 (z. B. konform) über freigelegten Flächen der dielektrischen Schicht 201, der ersten dielektrischen Schichten 203 und der ersten leitenden Strukturen 210A gebildet. Das Bildungsverfahren für die Keimschicht 207 kann das gleiche oder ähnlich denen sein, die vorstehend in Bezug auf 5 besprochen wurden, weshalb Details nicht wiederholt werden. Es ist zu beachten, dass sich die neu gebildete Keimschicht 207, in Bereichen 236 aus 10, mit der zuvor gebildeten Keimschicht 207 zusammenlegt, und daher kann die Dicke der (zusammengelegten) Keimschicht 207 in den Bereichen 236 (z. B. die Abschnitte, die sich entlang von Seitenwänden des elektrisch leitenden Materials 209 erstrecken) das Doppelte der Dicke der Keimschicht 207 in anderen Bereichen (z. B. Abschnitte entlang oberer Fläche und unterer Fläche des elektrisch leitenden Materials 209) betragen.
  • Als Nächstes, in 11, wird das elektrisch leitende Material 209 über der Keimschicht 207 gebildet. In der veranschaulichten Ausführungsform füllt das elektrisch leitende Material 209 die zweiten Seitenwandaussparungen 218 aus. Das Material und das Bildungsverfahren für das elektrisch leitende Material 209 kann das gleiche oder ähnlich denen sein, die vorstehend in Bezug auf 6 besprochen wurden, weshalb Details nicht wiederholt werden.
  • Als Nächstes, in 12, wird ein geeigneter Ätzprozess (z. B. ein isotroper Ätzprozess) durchgeführt, um Abschnitte der Keimschicht 207 und Abschnitte des elektrisch leitenden Materials 209, die außerhalb der zweiten Seitenwandaussparungen 218 angeordnet sind, zu entfernen. Der Ätzprozess kann der gleiche oder ähnlich den Ätzprozessen sein, die vorstehend in Bezug auf 7 besprochen wurden, weshalb Details nicht wiederholt werden. Nach dem Ätzprozess bilden verbleibende Abschnitte des elektrisch leitenden Materials 209 und verbleibende Abschnitte der Keimschicht 207 (z. B. Abschnitte innerhalb der zweiten Seitenwandaussparungen 218) zweite leitende Merkmale 210B, womit der Prozess zum Ersetzen der verbleibenden Abschnitte der zweiten dielektrischen Schichten 205 mit den zweiten leitenden Merkmalen 210B abgeschlossen ist.
  • Wie in 12 veranschaulicht, kontaktiert (z. B. kontaktiert physisch) jedes der ersten leitenden Merkmale 210A ein jeweiliges zweites leitendes Merkmal 210B, und ist elektrisch damit gekoppelt. Die ersten leitenden Merkmale 210A und die zweiten leitenden Merkmale 210B werden gemeinsam als leitende Merkmale 210 bezeichnet. Wie im Folgenden besprochen wird, fungieren die leitenden Merkmale 210 als die Gateelektroden der FeRAM-Speicherzellen (welche Transistoren mit einem integrierten ferroelektrischen Material sind). Im Kontext einer Speichervorrichtung werden die leitenden Merkmale 210 auch als die Wortleitungen (WLs) 210 der Speichervorrichtung bezeichnet. In der veranschaulichten Ausführungsform fungiert jedes Paar aus einem ersten leitenden Merkmal 210A und einem zweiten leitenden Merkmal 210B (die einander physisch kontaktieren) als eine einzige Wortleitung 210.
  • Als Nächstes, in 13, wird der ferroelektrische Film 213 (z. B. konform) gebildet, um Seitenwände und Böden der zweiten Gräben 212 auszukleiden, und es wird die dielektrische Schicht 211 über dem ferroelektrischen Film 213 gebildet, um die zweiten Gräben 212 zu füllen. Die Materialien und die Bildungsverfahren für den ferroelektrischen Film 213 und die dielektrische Schicht 211 können die gleichen oder ähnlich denen sein, die vorstehend in Bezug auf 9 besprochen wurden, weshalb Details nicht wiederholt werden. Als Nächstes kann ein Planarisierungsprozess, beispielsweise CMP, durchgeführt werden, um überschüssige Abschnitte des ferroelektrischen Films 213 und überschüssige Abschnitte der dielektrischen Schicht 211 von der oberen Fläche der obersten ersten dielektrischen Schicht 203 zu entfernen. Infolgedessen wird eine koplanare obere Fläche zwischen der obersten ersten dielektrischen Schicht 203, dem ferroelektrischen Film 213 und der dielektrischen Schicht 211 erzielt.
  • Es ist zu beachten, dass in der Struktur aus 13 die zweiten dielektrischen Schichten 205 in dem Mehrschichtstapel 204 durch die leitenden Merkmale 210 ersetzt sind. Um die Erläuterung zu vereinfachen, werden der neue Schichtstapel, der abwechselnde Schichten der ersten dielektrischen Schichten 203 aufweist, und die leitenden Merkmale 210 als ein Mehrschichtstapel 216 (oder ein Schichtstapel 216) bezeichnet.
  • Die in 13 gezeigte Struktur wird, neben anderen Verarbeitungsschritten, gebildet durch Bilden erster Gräben 206, Füllen der ersten Gräben 206, anschließendes Bilden zweiter Gräben 212 und Füllen der zweiten Gräben 212. Da die Gräben (z. B. 206, 212) die Stellen der anschließend gebildeten Speicherstellen definieren, ermöglicht der vorstehend offenbarte Prozess ein Bilden von Speicherzellen mit hoher Dichte ohne die Probleme im Zusammenhang mit einem hohen Seitenverhältnis des Schichtstapels 204, wie ein Zusammenfallen oder Verdrehen des Schichtstapels. Im Gegensatz dazu ist ein Referenzverfahren, bei dem alle Gräben (z. B. 206, 212) zur gleichen Zeit gebildet werden (z. B. unter Verwendung des gleichen Ätzprozesses), womöglich nicht in der Lage, Gräben zu bilden, die so dicht beieinanderliegen, wie bei dem offenbarten Verfahren, da das hohe Seitenverhältnis der Abschnitte des Schichtstapels 204 zwischen Gräben ein Zusammenfallen des Schichtstapels 204 bewirken können, wodurch ein Vorrichtungsausfall verursacht wird.
  • Als Nächstes, in 14, werden Bitleitungen 215 und Sourceleitungen 217 in der dielektrischen Schicht 211 gebildet. Die Bitleitungen 215 und die Sourceleitungen 217 können als elektrisch leitende Säulen (z. B. Metallsäulen) gebildet sein, die sich durch die dielektrische Schicht 211 erstrecken. Wie im Folgenden erörtert wird, fungieren die Bitleitungen 215 und die Sourceleitungen 217 als die Source-/Drain-Bereiche der Transistoren der FeRAM-Speicherzellen.
  • In einigen Ausführungsformen werden, zum Bilden der Bitleitungen 215 und der Sourceleitungen 217, Öffnungen in der dielektrischen Schicht 211 an Stellen gebildet, an denen die Bitleitungen 215 und die Sourceleitungen 217 gebildet werden sollen, z. B. unter Verwendung von geeigneten Fotolithografie- und Ätztechniken. In einigen Ausführungsformen werden die Öffnungen so gebildet, dass sie sich durch die dielektrische Schicht 211 und den ferroelektrischen Film 213 erstrecken. In einigen Ausführungsformen erstrecken sich die Öffnungen ferner durch die dielektrische Schicht 201, was es den nachfolgend gebildeten Bitleitungen 215 und Sourceleitungen 217 ermöglichen kann, eine direkte Verbindung mit darunter liegenden Schaltungen oder Vorrichtungen herzustellen. In einigen Ausführungsformen erstrecken sich die Öffnungen nicht durch die dielektrische Schicht 201, wobei die Bitleitungen 215 und die Sourceleitungen 217 in diesem Fall mit leitenden Merkmalen verbunden werden können, die die Speichervorrichtung überlagern (siehe z. B. Durchkontaktierungen 124 und Leiterbahnen 125 über Speichervorrichtungen 123 in 1), und eine elektrische Verbindung mit darunter liegenden Schaltungen oder Vorrichtungen kann durch Durchkontaktierungen 124 erreicht werden, die in der dielektrischen Schicht 121 benachbart zu den Speichervorrichtungen angeordnet sind (siehe z. B. Durchkontaktierungen 124 benachbart zu Speichervorrichtungen 123 in 1). Als Nächstes werden im Anschluss ein oder mehrere leitende Materialien (z. B. elektrisch leitende Materialien) in den Öffnungen gebildet. Zu geeigneten leitenden Materialien gehören Metall wie Wolfram, Kobalt, Aluminium, Nickel, Kupfer, Silber, Gold, Legierungen davon oder dergleichen. Die leitenden Materialien können durch einen brauchbaren Abscheidungsprozess, wie ALD, CVD, einen Plattierungsprozess, wie Elektroplattieren oder stromloses Plattieren, oder dergleichen gebildet werden. In einigen Ausführungsformen wird Wolfram in den Öffnungen abgeschieden. Anschließend wird ein Planarisierungsprozess auf die verschiedenen Schichten angewendet, um überschüssiges leitendes Material über der obersten ersten dielektrischen Schicht 203 zu entfernen. Der Planarisierungsprozess kann ein CMP-Prozess, ein Rückätzprozess, Kombinationen davon oder dergleichen sein. Die in den Öffnungen verbleibenden leitenden Materialien bilden die Bitleitungen 215 und die Sourceleitungen 217.
  • Als Nächstes, in 15, werden Öffnungen 228 in der dielektrischen Schicht 211 zwischen jedem Paar von Bitleitung 215 und Sourceleitung 217 gebildet, indem Abschnitte der dielektrischen Schicht 211, die zwischen jedem Paar von Bitleitung 215 und Sourceleitung 217 angeordnet ist, entfernt werden. Die verbleibenden Abschnitte der dielektrischen Schicht 211 dienen dazu, unterschiedliche Speicherzellen 225 (siehe z. B. 19B und 19C), die nachfolgend gebildet wurden, zu trennen (z. B. elektrisch zu isolieren). Die Öffnungen 228 erstrecken sich durch die dielektrische Schicht 211 und legen den darunter liegenden ferroelektrischen Film 213 frei. Mit anderen Worten erstrecken sich die Öffnungen 228, in der veranschaulichten Ausführungsform, nicht durch den ferroelektrischen Film 213. In anderen Ausführungsformen erstrecken sich die Öffnungen 228 durch den ferroelektrischen Film 213 und legen die darunter liegende dielektrische Schicht 201 frei.
  • Als Nächstes, in 16, wird ein Kanalmaterial 219 in den Öffnungen 228 gebildet (z. B. konform), um Seitenwände und Boden der Öffnungen 228 auszukleiden. Das Kanalmaterial 219 wird aus einem zum Bereitstellen von Kanalbereichen für den Transistor der FeRAM-Zellen geeigneten Halbleitermaterial, wie Polysilizium, amorphes Silizium, oder einem Oxidhalbleitermaterial, wie Indium-Gallium-Zinkoxid (IGZO), Indium-Zinn-Oxid (ITO), Indium-Gallium-Zink-Zinn-Oxid (IGZTO), Zinkoxid (ZnO) oder dergleichen, gebildet. Das Kanalmaterial 219 kann durch einen brauchbaren Abscheidungsprozess, wie ALD, CVD, PVD oder dergleichen, gebildet werden.
  • Als Nächstes, in 17, wird in den Öffnungen 228 über dem Kanalmaterial 219 eine Oxidschicht 221 (z. B. konform) gebildet. Die Oxidschicht 221 fungiert in einigen Ausführungsformen als eine Schutzschicht für das darunter liegende Kanalmaterial 219. Die Oxidschicht 221 kann z. B. Aluminiumoxid oder Siliziumdioxid sein und kann durch ein geeignetes Bildungsverfahren wie CVD, ALD oder dergleichen gebildet werden. In dem Beispiel aus 17 kleidet die Oxidschicht 221 die Seitenwände und die Böden der Öffnungen 228 aus. In einigen Ausführungsformen ist die Oxidschicht 221 weggelassen.
  • Als Nächstes, in 18, wird ein Ätzprozess, beispielsweise ein anisotroper Ätzprozess, durchgeführt, um horizontale Abschnitte des Kanalmaterials 219 und horizontale Abschnitte der Oxidschicht 221 (falls gebildet), wie beispielsweise Abschnitte, die an den Böden der Öffnungen 228 und an der oberen Oberfläche der obersten ersten dielektrischen Schicht 203 angeordnet sind, zu entfernen. In der veranschaulichten Ausführungsform wird, nach dem Ätzprozess, auch der ferroelektrische Film 213 am Boden der Öffnungen 228 entfernt und die dielektrische Schicht 201 wird an den Böden der Öffnungen 228 freigelegt. In einigen Ausführungsformen kann als Nächstes ein Planarisierungsprozess, wie CMP, durchgeführt werden, um verbleibende Abschnitte des Kanalmaterials 219 und der Oxidschicht 221 von der oberen Fläche der obersten ersten dielektrischen Schicht 203 zu entfernen, sodass das Kanalmaterial 219, die Oxidschicht 221 (falls gebildet), die Bitleitungen 215, die Sourceleitungen 217, der ferroelektrische Film 213, die dielektrische Schicht 211 und die oberste erste dielektrische Schicht 203 eine koplanare obere Fläche aufweisen.
  • Als Nächstes, in 19A, wird ein dielektrisches Material 223 in den Öffnungen 228 gebildet, um die Öffnungen 228 zu füllen. Zu geeigneten dielektrischen Materialien gehören Oxide wie Siliziumoxid; Nitride wie Siliziumnitrid; Karbide wie Siliziumkarbid; dergleichen; oder Kombinationen davon, wie Siliziumoxynitrid, Siliziumoxykarbid, Siliziumkarbonitrid oder dergleichen. In einigen Ausführungsformen wird das dielektrische Material 223 aus dem gleichen Material wie die Oxidschicht 221 gebildet, weshalb es zwischen dem dielektrischen Material 223 und der Oxidschicht 221 womöglich keine Grenzfläche gibt. Der Einfachheit halber können nachfolgende Figuren die Zahl 223 verwenden, um die Kombination von der Oxidschicht 221 (falls gebildet) und dem dielektrischen Material 223 in den Öffnungen 228 anzuzeigen. Das dielektrische Material 223 kann durch einen brauchbaren Abscheidungsprozess, wie ALD, CVD oder dergleichen, gebildet werden. In einigen Ausführungsformen wird Siliziumoxid oder Siliziumnitrid in den Öffnungen 228 abgeschieden. Anschließend wird ein Planarisierungsprozess durchgeführt, um überschüssiges dielektrisches Material 223 zu entfernen, das über der obersten ersten dielektrischen Schicht 203 angeordnet ist. Der Planarisierungsprozess kann ein CMP-Prozess, ein Rückätzprozess, Kombinationen davon oder dergleichen sein. Das verbleibende dielektrische Material 223 bildet mehrere dielektrische Stecker 223 (auch als dielektrische Strukturen oder dielektrische Säulen bezeichnet) in den Öffnungen 228.
  • 19B veranschaulicht eine Draufsicht eines Abschnitts der 3D-Speichervorrichtung 200 aus 19A. Wie in der Draufsicht aus 19B veranschaulicht, erstrecken sich die Bitleitungen 215 und die Sourceleitungen 217, innerhalb jedes Grabens, durchgehend von einer ersten Seitenwand des ferroelektrischen Films 213 zu einer zweiten Seitenwand des ferroelektrischen Films 213, die der ersten Seitenwand zugewandt ist. Das Kanalmaterial 219 umschließt jeden dielektrischen Stecker 223. Mit anderen Worten erstreckt sich das Kanalmaterial 219 entlang von Seitenwänden jedes dielektrischen Steckers 223 und kontaktiert diese, um eine durchgehende ringförmige Struktur um jeden dielektrischen Stecker 223 herum zu bilden. In 19B kontaktiert das Kanalmaterial 219 Seitenwände der Bitleitungen 215 / Sourceleitungen 217 entlang einer vertikalen Richtung, und entlang der horizontalen Richtung kontaktiert das Kanalmaterial 219 Seitenwände des ferroelektrischen Films 213.
  • Die gestrichelten Kästchen in 19B markieren mehrere Speicherzellen 225. Es ist zu beachten, dass, um eine unübersichtliche Darstellung zu vermeiden, nicht alle Speicherzellen 225 der 3D-Speichervorrichtung 200 durch gestrichelte Kästchen markiert sind. Jede Speicherzelle 225 weist innerhalb ihrer Grenzen Abschnitte der folgenden Strukturen/Schichten/Materialien auf: eine Bitleitung 215, eine Sourceleitung 217, einen dielektrischen Stecker 223, der zwischen der Bitleitung 215 und der Sourceleitung 217 angeordnet ist, das Kanalmaterial 219 um den dielektrischen Stecker 223 herum, den ferroelektrischen Film 213 und die Wortleitung 210. Es ist zu beachten, dass die Wortleitung 210 in der Draufsicht aus 19B nicht sichtbar ist, aber z. B. in 19C sichtbar ist, die eine Querschnittsansicht eines Abschnitts der 3D-Speichervorrichtung 200 entlang des Querschnitts A-A in 19A veranschaulicht. Es ist zu beachten, dass in 19B nur ein kleiner Abschnitt der 3D-Speichervorrichtung 200 gezeigt ist und nur Abschnitte der Wortleitungen 210, z. B. das elektrisch leitende Material 209, gezeigt sind.
  • Wie in 19B und 19C veranschaulicht, weist jede Speicherzelle 225 einen Transistor mit einem ferroelektrischen Film 213 auf. Die Wortleitung 210 fungiert als die Gateelektrode des Transistors der Speicherzelle. Die Bitleitung 215 und die Sourceleitung 217 fungieren als die Source-/Drain-Bereiche des Transistors der Speicherzelle. Das Kanalmaterial 219 fungiert als die Kanalschicht des Transistors. 19C veranschaulicht eine beispielhafte Stromflussrichtung 226 in dem Kanalbereich, wenn der Transistor der Speicherzelle eingeschaltet ist. Der ferroelektrische Film 213 wird verwendet, um die in der Speicherzelle 225 gespeicherten digitalen Informationen (z. B. ein Bit „1“ oder „0“) zu speichern.
  • Um eine Schreiboperation an einer bestimmten Speicherzelle 225 durchzuführen, wird eine Schreibspannung über einen Abschnitt des ferroelektrischen Films 213 innerhalb der Speicherzelle 225 hinweg angelegt. Die Schreibspannung kann beispielsweise durch Anlegen einer ersten Spannung an der Gateelektrode (z. B. 210) der Speicherzelle 225 und Anlegen einer zweiten Spannung an den Source-/Drain-Bereichen (z. B. 215 und 217) des Transistors angelegt werden. Die Spannungsdifferenz zwischen der ersten Spannung und der zweiten Spannung legt die Polarisationsrichtung des ferroelektrischen Films 213 fest. Abhängig von der Polarisationsrichtung des ferroelektrischen Films 213 kann die Schwellenspannung VT des Transistors der Speicherzelle 225 von einer niedrigen Schwellenspannung VL auf eine hohe Schwellenspannung VH, oder umgekehrt, umgeschaltet werden. Der Schwellenspannungswert (VL oder VH) des Transistors kann verwendet werden, um ein in der Speicherzelle 225 gespeichertes Bit von „0“ oder „1“ anzuzeigen.
  • Um eine Leseoperation auf der Speicherzelle 225 durchzuführen, wird eine Lesespannung, die eine Spannung zwischen der niedrigen Schwellenspannung VL und der hohen Schwellenspannung VH ist, an die Gateelektrode (z. B. 210) der Speicherzelle 225 angelegt. Abhängig von der Polarisationsrichtung des ferroelektrischen Films 213 (oder der Schwellenspannung VT des Transistors) kann der Transistor der Speicherzellen 225 eingeschaltet werden oder nicht. Infolgedessen kann, wenn eine Spannung, z. B. zwischen den Source-/Drain-Bereichen (z. B. 215 und 217), angelegt wird, ein elektrischer Strom zwischen den Source-/Drain-Bereichen (z. B. 215 und 217) fließen oder nicht. Der elektrische Strom kann folglich detektiert werden, um das digitale Bit, das in der Speicherzelle 225 gespeichert ist, zu bestimmen.
  • 19D veranschaulicht eine Querschnittsansicht eines Abschnitts der 3D-Speichervorrichtung 200 entlang des Querschnitts D-D in 19A. 19E veranschaulicht eine Querschnittsansicht eines Abschnitts der 3D-Speichervorrichtung 200 entlang des Querschnitts B-B in 19A. 19F veranschaulicht eine Querschnittsansicht eines Abschnitts der 3D-Speichervorrichtung 200 entlang des Querschnitts C-C in 19A. Es ist zu beachten, dass, in 19D, Abschnitte des ferroelektrischen Films 213 unter der dielektrischen Schicht 211 in der gebildeten 3D-Speichervorrichtung verbleiben und der ferroelektrische Film 213 in 19D daher in jedem Graben einen U-förmigen Querschnitt aufweist. In 19E werden Abschnitte des ferroelektrischen Films 213 unter der Bitleitung 215 (oder Sourceleitung 217) durch den anisotropen Ätzprozess entfernt, und daher ist der ferroelektrische Film 213 in 19E als zwei parallele Seitenwandabschnitte in jedem Graben aufweisend gezeigt. In 19F gibt es, aufgrund des anisotropen Ätzprozesses in 18, der den ferroelektrischen Film 213 am Boden der Öffnungen 228 entfernt, keinen ferroelektrischen Film 213 unter dem dielektrischen Stecker 223, und daher ist der ferroelektrische Film 213 in 19F als zwei parallele Seitenwandabschnitte in jedem Graben aufweisend gezeigt.
  • In der offenbarten Ausführungsform wird das Kanalmaterial 219 gebildet, nachdem die Wortleitungen 210, die Bitleitungen 215 und die Sourceleitungen 217 gebildet sind. Daher wird das offenbarte Bildungsverfahren auch als ein Kanal-zuletzt-Verfahren zum Bilden einer 3D-Speichervorrichtung bezeichnet. Das Kanal-zuletzt-Verfahren ist in der Lage, das Problem von Bitleitung/Sourceleitung-Überbrückung zwischen benachbarten Speicherzellen zu vermeiden. Um den Vorteil des Kanal-zuletzt-Verfahrens zu verstehen, stelle man sich ein Referenzverfahren (auch als ein Kanal-zuerst-Verfahren bezeichnet) vor, in dem das Kanalmaterial 219 gebildet wird, bevor die Bitleitungen 215 und die Sourceleitungen 217 gebildet werden. Beispielsweise wird bei einem Kanal-zuerst-Verfahren das Kanalmaterial 219 konform über dem ferroelektrischen Film 213 gebildet, bevor die dielektrische Schicht 211 die Gräben füllt, sodass das Kanalmaterial 219 sandwichartig zwischen dem ferroelektrischen Film 213 und der dielektrischen Schicht 211 eingeschlossen wird. Als Nächstes werden bei dem Kanal-zuerst-Verfahren die Bitleitungen 215 und die Sourceleitungen 217 gebildet, indem leitende Säulen in der dielektrischen Schicht 211 gebildet werden und jede leitende Säule anschließend in zwei getrennte (kleinere) leitende Säulen geschnitten wird, indem ein dielektrisches Schnittmuster gebildet wird, das jede leitende Säule zweiteilt. Das dielektrische Schnittmuster erstreckt sich durchgehend zwischen entgegengesetzten Seitenwänden des ferroelektrischen Films 213 in jedem Graben und kontaktiert diese. Das dielektrische Schnittmuster schneidet das Kanalmaterial in unterschiedliche Segmente, die zu unterschiedlichen Speicherzellen gehören. Die zwei kleineren leitenden Säulen von jeder ursprünglichen leitenden Säule bilden eine Bitleitung und eine angrenzende Sourceleitung in einer benachbarten Speicherzelle. Bei dem Kanal-zuerst-Verfahren kann es zu einer Überbrückung zwischen Bitleitung/Sourceleitung in benachbarten Speicherzellen kommen. Zum Beispiel können die Seitenwände des elektrisch leitenden Materials 209 von den Seitenwänden der ersten dielektrischen Schicht 203 ausgespart sein, z. B. aufgrund von Überätzen in dem Verarbeitungsschritt aus 7 oder 12. Der anschließend (z. B. konform) gebildete ferroelektrische Film 213 und das Kanalmaterial 219 werden diese Aussparungen ausfüllen. Die Abschnitte des Kanalmaterials 219 in diesen Aussparungen lassen sich während der nachfolgenden Verarbeitung zum Bilden des dielektrischen Schnittmusters womöglich schwer entfernen. Daher kann das Kanalmaterial 219 in diesen Aussparungen Bitleitung/Sourceleitung in benachbarten Speicherzellen elektrisch koppeln. Im Gegensatz dazu verhindert das Kanal-zuletzt-Verfahren, durch Bilden des Kanalmaterials 219, nachdem die Bitleitungen 215 und die Sourceleitungen 217 gebildet sind, das Problem der Überbrückung von Bitleitung/Sourceleitung.
  • Zu zusätzlichen Vorteilen des vorliegend offenbarten Verfahrens gehören ein geringerer Kontaktwiderstand für die Bitleitungen 215 und die Sourceleitungen 217 aufgrund der größeren Kontaktfläche mit dem Kanalmaterial 219. Außerdem ist die Bildung des Kanalmaterials 219 einfach, und es wird keine zusätzliche harte Maske benötigt. Außerdem, da ein Ätzen von harten Masken eine Verarbeitung bei hoher Temperatur (z. B. höher als 500 °C) erfordern kann, und da das vorliegend offenbarte Verfahren kein Ätzen einer harten Maske zum Bilden des Kanalmaterials 219 erfordert, wird die thermische Belastung des Kanalmaterials 219 reduziert, was die elektrische Eigenschaft des Kanalmaterials 219 verbessert.
  • Auf die Verarbeitung aus 19A kann eine zusätzliche Verarbeitung folgen, um die 3D-Speichervorrichtung 200 zu vervollständigen. Zum Beispiel können Kontaktstecker zum elektrischen Koppeln mit den Bitleitungen 215, den Sourceleitungen 217 und den Wortleitungen 210 gebildet werden. Zum Bilden der Kontaktstecker kann ein beliebiges geeignetes Bildungsverfahren verwendet werden. Auf Details wird an dieser Stelle nicht eingegangen.
  • 20 und 21 veranschaulichen Querschnittsansichten einer dreidimensionalen (3D) ferroelektrischen Random-Access-Memory-Vorrichtung (FeRAM-Vorrichtung) 200A in verschiedenen Stadien der Herstellung in einer anderen Ausführungsform. Der Bildungsprozess der 3D-Speichervorrichtung 200A ist ähnlich dem der 3D-Speichervorrichtung 200, jedoch ohne die über dem Kanalmaterial 219 gebildete Oxidschicht 221. Insbesondere kann der Bildungsprozess für die 3D-Speichervorrichtung 200A kann der in 2-16 veranschaulichten Verarbeitung folgen. Nach der Verarbeitung aus 16 wird ein geeigneter Ätzprozess, beispielsweise ein anisotroper Ätzprozess, durchgeführt, um Abschnitte des Kanalmaterials 219 vom Boden der Öffnungen 228 zu entfernen, wie in 20 gezeigt. Es ist zu beachten, dass 20 nur einen Abschnitt der 3D-Speichervorrichtung 200A zeigt, um die Details in der Nähe des Bodens der Öffnung 228 zu veranschaulichen. In dem Beispiel aus 20 ätzt der anisotrope Ätzprozess durch den ferroelektrischen Film 213, um die darunter liegende dielektrische Schicht 201 freizulegen.
  • Als Nächstes, in 21, wird das dielektrische Material 223 gebildet, um die Öffnungen 228 zu füllen. Das Material und das Bildungsverfahren für das dielektrische Material 223 sind die gleichen oder ähnlich denen, die vorstehend in Bezug auf 19A besprochen wurden, weshalb Details nicht wiederholt werden.
  • 22 veranschaulicht eine Draufsicht einer dreidimensionalen (3D) ferroelektrischen Random-Access-Memory-Vorrichtung (FeRAM-Vorrichtung) 200B in noch einer anderen Ausführungsform. Die 3D-Speichervorrichtung 200B ist ähnlich den 3D-Speichervorrichtungen 200 oder 200A, jedoch sind die Speicherzellen 225 der 3D-Speichervorrichtung 200B in unterschiedlichen Gräben versetzt angeordnet, sodass die Speicherzellen 225 in benachbarten Gräben (z. B. benachbarten Säulen in 22) entlang unterschiedlicher Reihen angeordnet sind. Im Gegensatz dazu sind die Speicherzellen 225 in benachbarten Säulen in 19B entlang der gleichen Reihen angeordnet. Es ist zu beachten, dass das Layout der Speicherzellen 225 in Figur 200B verwendet werden kann, um die 3D-Speichervorrichtung 200 oder die 3D-Speichervorrichtung 200A zu modifizieren.
  • 23 veranschaulicht ein Verfahren zum Bilden einer dreidimensionalen (3D) ferroelektrischen Random-Access-Memory-Vorrichtung (FeRAM-Vorrichtung) in einigen Ausführungsformen. Es sollte sich verstehen, dass das in 23 gezeigte Ausführungsformverfahren lediglich ein Beispiel von vielen möglichen Ausführungsformverfahren ist. Ein Durchschnittsfachmann würde viele Abwandlungen, Alternativen und Modifikationen erkennen. Beispielsweise können, wie in 23 veranschaulicht, verschiedene Schritte hinzugefügt, entfernt, ausgetauscht, umgeordnet oder wiederholt werden.
  • Unter Bezugnahme auf 23 wird, bei Block 1010, ein Schichtstapel über einem Substrat gebildet, wobei der Schichtstapel abwechselnde Schichten eines ersten dielektrischen Materials und eines zweiten dielektrischen Materials aufweist. Bei Block 1020 werden Gräben gebildet, die sich durch den Schichtstapel erstrecken. Bei Block 1030 wird das zweite dielektrische Material durch ein elektrisch leitendes Material ersetzt, um Wortleitungen (WLs) zu bilden. Bei Block 1040 werden Seitenwände und Böden der Gräben mit einem ferroelektrischen Material ausgekleidet. Bei Block 1050 werden die Gräben mit einem dritten dielektrischen Material gefüllt. Bei Block 1060 werden Bitleitungen (BLs) und Sourceleitungen (SLs) gebildet, die sich durch das dritte dielektrische Material erstrecken. Bei Block 1070 werden Abschnitte des dritten dielektrischen Materials entfernt, um Öffnungen in dem dritten dielektrischen Material zwischen den BLs und den SLs zu bilden. Bei Block 1080 wird ein Kanalmaterial entlang von Seitenwänden der Öffnungen gebildet. Bei Block 1090 werden die Öffnungen mit einem vierten dielektrischen Material gefüllt.
  • Ausführungsformen können Vorteile erzielen. Beispielsweise können, durch Bilden ersten Gräben 206 und der zweiten Gräben 212 in unterschiedlichen Verarbeitungsschritten, Speicheranordnungen mit hohen Speicherzellendichten ohne das Problem eines Zusammenfallens des Schichtstapels 204 aufgrund eines hohen Seitenverhältnisses gebildet werden. Der offenbarte Kanal-zuletzt-Prozess vermeidet das Problem der BL/SL-Überbrückung, wodurch die Vorrichtungszuverlässigkeit erhöht wird. Außerdem wird, aufgrund von größeren Kontaktflächen zwischen der BL/SL und dem Kanalmaterial, ein geringerer BL/SL-Kontaktwiderstand erzielt, wodurch die Vorrichtungsleistung erhöht wird. Der offenbarte Kanal-zuletzt-Prozess ist einfach zu implementieren, und es wird keine zusätzliche harte Maske benötigt. Infolgedessen gibt es eine reduzierte thermische Belastung des Kanalmaterials, was die elektrische Eigenschaft des Kanalmaterials verbessert.
  • Gemäß einer Ausführungsform umfasst ein Verfahren zum Bilden einer dreidimensionalen (3D) Speichervorrichtung: Bilden eines Schichtstapels über einem Substrat, wobei der Schichtstapel abwechselnde Schichten eines ersten dielektrischen Materials und eines zweiten dielektrischen Materials aufweist; Bilden erster Gräben, die sich durch den Schichtstapel erstrecken, wobei die ersten Gräben erste Seitenwände des ersten dielektrischen Materials und zweite Seitenwände des zweiten dielektrischen Materials freilegen; Aussparen der zweiten Seitenwände des zweiten dielektrischen Materials aus den ersten Seitenwänden des ersten dielektrischen Materials, um erste Aussparungen zu bilden; Füllen der ersten Aussparungen mit einem ersten elektrisch leitenden Material, um Wortleitungen (WLs) zu bilden; Auskleiden von Seitenwänden und Böden der ersten Gräben mit einem ferroelektrischen Material nach Füllen der ersten Aussparungen; Füllen der ersten Gräben mit einem dritten dielektrischen Material nach dem Auskleiden; Bilden einer ersten Bitleitung (BL) und einer ersten Sourceleitung (SL) in dem dritten dielektrischen Material in einem der ersten Gräben, wobei sich die erste BL und die erste SL von einer unteren Fläche des dritten dielektrischen Materials, die dem Substrat zugewandt ist, hin zu einer oberen Fläche des dritten dielektrischen Materials, die distal von dem Substrat ist, vertikal durch das dritte dielektrische Material erstrecken; Entfernen von Abschnitten des dritten dielektrischen Materials, die zwischen der ersten BL und der ersten SL angeordnet sind, um eine erste Öffnung in dem dritten dielektrischen Material zu bilden; Bilden eines Kanalmaterials entlang von Seitenwänden der ersten Öffnung; und Füllen der ersten Öffnung mit einem vierten dielektrischen Material.
  • Gemäß einer Ausführungsform umfasst ein Verfahren zum Bilden einer dreidimensionalen (3D) Speichervorrichtung: Bilden eines Schichtstapels über einem Substrat, wobei der Schichtstapel abwechselnde Schichten eines ersten dielektrischen Materials und eines zweiten dielektrischen Materials aufweist; Bilden von Gräben, die sich durch den Schichtstapel erstrecken; Ersetzen des zweiten dielektrischen Materials mit einem elektrisch leitenden Material, um Wortleitungen (WLs) zu bilden; Auskleiden von Seitenwänden und Böden der Gräben mit einem ferroelektrischen Material; Füllen der Gräben mit einem dritten dielektrischen Material; Bilden von Bitleitungen (BLs) und Sourceleitungen (SLs), die sich vertikal durch das dritte dielektrische Material erstrecken; Entfernen von Abschnitten des dritten dielektrischen Materials, um Öffnungen in dem dritten dielektrischen Material zwischen den BLs und den SLs zu bilden; Bilden eines Kanalmaterials entlang von Seitenwänden der Öffnungen; und Füllen der Öffnungen mit einem vierten dielektrischen Material.
  • Gemäß einer Ausführungsform weist eine Halbleitervorrichtung auf: ein Substrat; einen Schichtstapel über dem Substrat, wobei der Schichtstapel mehrere dielektrische Schichten und mehrere Wortleitungen (WLs), die verschachtelt mit den mehreren dielektrischen Schichten sind, aufweist; eine dielektrische Struktur, die in dem Schichtstapel eingebettet ist und sich von einer unteren Fläche des Schichtstapels, die dem Substrat zugewandt ist, zu einer oberen Fläche des Schichtstapels, die distal von dem Substrat ist, vertikal durch den Schichtstapel erstreckt; ein Kanalmaterial, das Seitenwände der dielektrischen Struktur umschließt und kontaktiert; eine Bitleitung (BL) und eine Sourceleitung (SL), die sich vertikal durch den Schichtstapel erstrecken, wobei sich die BL entlang einer ersten Seitenwand des Kanalmaterials erstreckt und diese kontaktiert, wobei dich die SL entlang einer zweiten Seitenwand des Kanalmaterials, die der ersten Seitenwand gegenüberliegt, erstreckt und diese kontaktiert; und ein ferroelektrisches Material, das sich vertikal durch den Schichtstapel erstreckt, wobei sich ein erster Abschnitt des ferroelektrischen Materials entlang einer dritten Seitenwand des Kanalmaterials erstreckt und diese kontaktiert, wobei sich ein zweiter Abschnitt des ferroelektrischen Materials entlang einer vierten Seitenwand des Kanalmaterials, die der dritten Seitenwand gegenüberliegt, erstreckt und diese kontaktiert.
  • Im Folgenden sind Merkmale von mehreren Ausführungsformen ausgeführt, sodass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Ein Fachmann sollte erkennen, dass sich die vorliegende Offenbarung ohne Weiteres als eine Basis zum Ausgestalten und Modifizieren anderer Prozesse und Strukturen zur Durchführung derselben Zwecke und/oder zum Erreichen derselben Vorteile der hierin vorgestellten Ausführungsformen verwenden lässt. Der Fachmann sollte auch erkennen, dass derartige äquivalente Konstruktionen nicht vom Grundgedanken und Geltungsbereich der vorliegenden Offenbarung abweichen, und dass daran verschiedene Änderungen, Ersetzungen und Abwandlungen durchgeführt werden können, ohne von dem Grundgedanken und Geltungsbereich der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Patentliteratur
    • US 63/045274 [0001]

Claims (20)

  1. Verfahren zum Bilden einer dreidimensionalen (3D) Speichervorrichtung, das Verfahren umfassend: Bilden eines Schichtstapels über einem Substrat, wobei der Schichtstapel abwechselnde Schichten eines ersten dielektrischen Materials und eines zweiten dielektrischen Materials aufweist; Bilden erster Gräben, die sich durch den Schichtstapel erstrecken, wobei die ersten Gräben erste Seitenwände des ersten dielektrischen Materials und zweite Seitenwände des zweiten dielektrischen Materials freilegen; Aussparen der zweiten Seitenwände des zweiten dielektrischen Materials aus den ersten Seitenwänden des ersten dielektrischen Materials, um erste Aussparungen zu bilden; Füllen der ersten Aussparungen mit einem ersten elektrisch leitenden Material, um Wortleitungen (WLs) zu bilden; Auskleiden von Seitenwänden und Böden der ersten Gräben mit einem ferroelektrischen Material nach dem Füllen der ersten Aussparungen; Füllen der ersten Gräben mit einem dritten dielektrischen Material nach dem Auskleiden; Bilden einer ersten Bitleitung (BL) und einer ersten Sourceleitung (SL) in dem dritten dielektrischen Material in einem der ersten Gräben, wobei sich die erste BL und die erste SL von einer unteren Fläche des dritten dielektrischen Materials, die dem Substrat zugewandt ist, hin zu einer oberen Fläche des dritten dielektrischen Materials, die distal von dem Substrat ist, vertikal durch das dritte dielektrische Material erstrecken; Entfernen von Abschnitten des dritten dielektrischen Materials, die zwischen der ersten BL und der ersten SL angeordnet sind, um eine erste Öffnung in dem dritten dielektrischen Material zu bilden; Bilden eines Kanalmaterials entlang von Seitenwänden der ersten Öffnung; und Füllen der ersten Öffnung mit einem vierten dielektrischen Material.
  2. Verfahren nach Anspruch 1, wobei das Füllen der ersten Aussparungen umfasst: Bilden einer Keimschicht über freigelegten Flächen des ersten dielektrischen Materials und des zweiten dielektrischen Materials; Bilden des ersten elektrisch leitenden Materials über der Keimschicht, wobei das erste elektrisch leitende Material die ersten Aussparungen füllt; und Durchführen eines anisotropen Ätzprozesses, um Abschnitte der Keimschicht und Abschnitte des ersten elektrisch leitenden Materials, die außerhalb der ersten Aussparungen angeordnet sind, zu entfernen.
  3. Verfahren nach Anspruch 1 oder 2, ferner umfassend, nach dem Füllen der ersten Gräben und vor dem Bilden der ersten BL und der ersten SL: Bilden zweiter Gräben, die sich durch den Schichtstapel erstrecken, wobei die zweiten Gräben verschachtelt sind; Aussparen des zweiten dielektrischen Materials, das durch die zweiten Gräben freigelegt wird, um zweite Aussparungen zu bilden; Füllen der zweiten Aussparungen mit dem ersten elektrisch leitenden Material, um zusätzliche WLs zu bilden; Bilden des ferroelektrischen Materials entlang von Seitenwänden und Böden der zweiten Gräben nach dem Füllen der zweiten Aussparungen; und Füllen der zweiten Gräben mit dem dritten dielektrischen Material nach dem Bilden des ferroelektrischen Materials entlang der Seitenwände und der Böden der zweiten Gräben.
  4. Verfahren nach Anspruch 3, wobei nach dem Füllen der zweiten Aussparungen kein zweites dielektrisches Material lateral zwischen den WLs und den zusätzlichen WLs angeordnet ist.
  5. Verfahren nach Anspruch 3, ferner umfassend Bilden einer zweiten BL und einer zweiten SL in dem dritten dielektrischen Material in einem der zweiten Gräben, wobei die erste BL und die erste SL, in einer Draufsicht, in Bezug auf die zweite BL und die zweite SL versetzt angeordnet sind.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Bilden der ersten BL und der ersten SL umfasst: Bilden einer zweiten Öffnung in dem dritten dielektrischen Material an einer Stelle, die der ersten BL entspricht, wobei sich die zweite Öffnung vertikal durch das dritte dielektrische Material erstreckt; Bilden einer dritten Öffnung in dem dritten dielektrischen Material an einer Stelle, die der ersten SL entspricht, wobei sich die dritte Öffnung vertikal durch das dritte dielektrische Material erstreckt; und Füllen der zweiten Öffnung und der dritten Öffnung mit einem zweiten elektrisch leitenden Material.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei die erste Öffnung eine Seitenwand der ersten SL, eine Seitenwand der ersten BL und Seitenwände des ferroelektrischen Materials freilegt.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Kanalmaterial, nach dem Füllen der ersten Öffnung, das vierte dielektrische Material in einer Draufsicht umschließt.
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Bilden des Kanalmaterials umfasst: Bilden des Kanalmaterials entlang der Seitenwände der ersten Öffnung und entlang eines Bodens der ersten Öffnung; und Durchführen eines anisotropen Ätzprozesses, um Abschnitte des Kanalmaterials von dem Boden der ersten Öffnung zu entfernen.
  10. Verfahren nach Anspruch 9, ferner umfassend, nach dem Bilden des Kanalmaterials und vor dem Füllen der ersten Öffnung, Bilden einer konformen Oxidschicht in der ersten Öffnung über dem Kanalmaterial, wobei das Durchführen des anisotropen Ätzprozesses ferner Abschnitte der konformen Oxidschicht von dem Boden der ersten Öffnung entfernt.
  11. Verfahren nach Anspruch 9 oder 10, wobei das Durchführen des anisotropen Ätzprozesses ferner Abschnitte des ferroelektrischen Materials von dem Boden der ersten Öffnung entfernt.
  12. Verfahren zum Bilden einer dreidimensionalen (3D) Speichervorrichtung, das Verfahren umfassend: Bilden eines Schichtstapels über einem Substrat, wobei der Schichtstapel abwechselnde Schichten eines ersten dielektrischen Materials und eines zweiten dielektrischen Materials aufweist; Bilden von Gräben, die sich durch den Schichtstapel erstrecken; Ersetzen des zweiten dielektrischen Materials mit einem elektrisch leitenden Material, um Wortleitungen (WLs) zu bilden; Auskleiden von Seitenwänden und Böden der Gräben mit einem ferroelektrischen Material; Füllen der Gräben mit einem dritten dielektrischen Material; Bilden von Bitleitungen (BLs) und Sourceleitungen (SLs), die sich vertikal durch das dritte dielektrische Material erstrecken; Entfernen von Abschnitten des dritten dielektrischen Materials, um Öffnungen in dem dritten dielektrischen Material zwischen den BLs und den SLs zu bilden; Bilden eines Kanalmaterials entlang von Seitenwänden der Öffnungen; und Füllen der Öffnungen mit einem vierten dielektrischen Material.
  13. Verfahren nach Anspruch 12, wobei das Bilden von BLs und SLs umfasst: Bilden von Aussparungen, die sich vertikal durch das dritte dielektrische Material erstrecken, wobei jede der Aussparungen eine erste Seitenwand des ferroelektrischen Materials und eine zweite Seitenwand des ferroelektrischen Materials, die der ersten Seitenwand zugewandt ist, freilegt; und Füllen der Aussparungen mit einem oder mehreren elektrisch leitenden Materialien.
  14. Verfahren nach Anspruch 12 oder 13, wobei Böden der Öffnungen frei von Kanalmaterial sind.
  15. Verfahren nach einem der vorhergehenden Ansprüche 12 bis 14, ferner umfassend, nach dem Bilden des Kanalmaterials und vor dem Füllen der Öffnungen: konformes Bilden einer Oxidschicht in den Öffnungen; und nach dem Bilden der Oxidschicht, Durchführen eines anisotropen Ätzprozesses, um die Oxidschicht von den Böden der Öffnungen zu entfernen.
  16. Verfahren nach Anspruch 15, wobei das Durchführen des anisotropen Ätzprozesses ferner Abschnitte des ferroelektrischen Materials entfernt, die an den Böden der Öffnungen angeordnet sind.
  17. Halbleitervorrichtung, aufweisend: ein Substrat; einen Schichtstapel über dem Substrat, wobei der Schichtstapel mehrere dielektrische Schichten und mehrere Wortleitungen (WLs), die mit den mehreren dielektrischen Schichten verschachtelt sind, aufweist; eine dielektrische Struktur, die in dem Schichtstapel eingebettet ist und sich von einer unteren Fläche des Schichtstapels, die dem Substrat zugewandt ist, zu einer oberen Fläche des Schichtstapels, die distal von dem Substrat ist, vertikal durch den Schichtstapel erstreckt; ein Kanalmaterial, das Seitenwände der dielektrischen Struktur umschließt und kontaktiert; eine Bitleitung (BL) und eine Sourceleitung (SL), die sich vertikal durch den Schichtstapel erstrecken, wobei sich die BL entlang einer ersten Seitenwand des Kanalmaterials erstreckt und diese kontaktiert, wobei sich die SL entlang einer zweiten Seitenwand des Kanalmaterials, die der ersten Seitenwand gegenüberliegt, erstreckt und diese kontaktiert; und ein ferroelektrisches Material, das sich vertikal durch den Schichtstapel erstreckt, wobei sich ein erster Abschnitt des ferroelektrischen Materials entlang einer dritten Seitenwand des Kanalmaterials erstreckt und diese kontaktiert, wobei sich ein zweiter Abschnitt des ferroelektrischen Materials entlang einer vierten Seitenwand des Kanalmaterials, die der ersten Seitenwand gegenüberliegt, erstreckt und diese kontaktiert.
  18. Halbleitervorrichtung nach Anspruch 17, wobei sich die BL und die SL, in einer Draufsicht, durchgehend von dem ersten Abschnitt des ferroelektrischen Materials zu dem zweiten Abschnitt des ferroelektrischen Materials erstrecken.
  19. Halbleitervorrichtung nach Anspruch 17 oder 18, wobei sich ein dritter Abschnitt des ferroelektrischen Materials entlang einer oberen Hauptfläche des Substrats erstreckt.
  20. Halbleitervorrichtung nach Anspruch 19, wobei der dritte Abschnitt des ferroelektrischen Materials zwischen dem Kanalmaterial und dem Substrat angeordnet ist.
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