TW202201563A - 半導體元件及形成三維記憶體元件的方法 - Google Patents

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Abstract

本發明一實施例提供一種形成三維（3D）記憶體元件的方法，包含：在基底上方形成層堆疊，層堆疊包含第一介電材料與第二介電材料的交替層；形成延伸穿過層堆疊的多個溝渠；用導電材料替換第二介電材料以形成字元線（WL）；用鐵電材料內襯多個溝渠的側壁及底部；用第三介電材料填充溝渠；形成豎直延伸穿過第三介電材料的位元線（BL）及源極線（SL）；移除第三介電材料的部分以在BL與SL之間的第三介電材料中形成開口；沿開口的側壁形成通道材料；以及用第四介電材料填充開口。

Description

三維記憶體元件及方法
半導體記憶體在用於電子應用的積體電路中使用，所述電子應用作為實例包含收音機、電視、行動電話以及個人計算裝置。半導體記憶體包含兩個主要類別。一個類別為揮發性記憶體；另一類別為非揮發性記憶體。揮發性記憶體包含隨機存取記憶體（random access memory；RAM），所述隨機存取記憶體可進一步劃分為兩個子類別：靜態隨機存取記憶體（static random access memory；SRAM）及動態隨機存取記憶體（dynamic random access memory；DRAM）。SRAM及DRAM皆為揮發性的，此是因為其在未供電時將丟失其儲存的資訊。
另一方面，非揮發性記憶體可在未供應電力的情況下保持儲存於其上的資料。非揮發性半導體記憶體的一種類型為鐵電隨機存取記憶體（ferroelectric random access memory；FeRAM或FRAM）。FeRAM的優點包含其較快的寫入/讀取速度及較小尺寸。
以下揭露內容提供用於實施本發明的不同特徵的許多不同實施例或實例。下文描述組件及配置的特定實例以簡化本揭露。當然，這些特定實例僅為實例，且不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或第二特徵上形成可包含第一特徵與第二特徵直接接觸地形成的實施例，且亦可包含可在第一特徵與第二特徵之間形成額外特徵以使得第一特徵與第二特徵可不直接接觸的實施例。
此外，為易於描述，本文中可使用諸如「在...之下」、「在...下方」、「下部」、「在...上方」、「上部」以及其類似者的空間相對術語，以描述如諸圖中所示出的一個部件或特徵與另一（些）部件或特徵的關係。除諸圖中所描繪的定向以外，空間相對術語意欲涵蓋元件在使用或操作中的不同定向。裝置可以其他方式定向（旋轉90度或處於其他定向），且本文中所使用的空間相對描述詞可同樣相應地進行解譯。貫穿本文中的論述，除非另外指定，否則不同圖式中的相同或類似附圖標號是指使用相同或類似材料藉由相同或類似製程形成的相同或類似部件。
在一些實施例中，一種用於形成三維（3D）記憶體元件的後通道方法包含：在基底上方形成層堆疊，層堆疊包括第一介電材料與第二介電材料的交替層；形成延伸穿過層堆疊的溝渠；用導電材料替換第二介電材料以形成字元線（word line；WL）；用鐵電材料內襯溝渠的側壁及底部；用第三介電材料填充溝渠；形成延伸穿過第三介電材料的位元線（bit line；BL）及源極線（source line；SL）；移除安置於相應BL與SL之間的第三介電材料的部分以在第三介電材料中形成開口；沿開口的側壁形成通道材料；以及用第四介電材料填充開口。
圖1示出在一實施例中的具有整合式記憶體元件123（例如123A及123B）的半導體元件100的橫截面視圖。在所示出的實施例中，半導體元件100為鰭式場效電晶體（fin-field effect transistor；FinFET）元件，其中三維（3D）鐵電隨機存取記憶體（FeRAM）元件123整合於半導體製造的後段製程（back-end-of-line；BEOL）處理中。應注意，FinFET在此處用作非限制性實例。FeRAM元件123可整合於任何合適的元件中，諸如整合於具有平面電晶體或環繞式閘極（gate-all-around；GAA）電晶體的半導體元件中。為避免混亂，記憶體元件123的細節未在圖1中繪示，而是在下文中的後續圖式中示出。
如圖1中所示出，半導體元件100包含用於形成不同類型電路的不同區。舉例而言，半導體元件100可包含用於形成邏輯電路的第一區110，且可包含用於形成例如周邊電路、輸入/輸出（input/output；I/O）電路、靜電放電（electrostatic discharge；ESD）電路及/或類比電路的第二區120。用於形成其他類型電路的其他區為可能的，且充分意欲包含於本揭露的範疇內。
半導體元件100包含基底101。基底101可為塊狀基底(bilk substrate)，諸如摻雜或未摻雜的矽基底，或絕緣層上半導體（semiconductor-on-insulator；SOI）基底的主動層。基底101可包含其他半導體材料，諸如鍺；化合物半導體，包含碳化矽、砷化鎵、磷化鎵、氮化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其組合。亦可使用其他基底，諸如多層基底或梯度基底。
電子組件（諸如電晶體、電阻器、電容器、電感器、二極體或類似者）在半導體製造的前段製程（front-end-of-line；FEOL）處理中形成於基底101中或基底101上。在圖1的實例中，半導體鰭片103（亦稱為鰭片(fins)）形成為在基底101上方突起。隔離區105（諸如淺溝渠隔離（shallow-trench isolation；STI）區）在半導體鰭片103之間或半導體鰭片103周圍形成。閘極電極109在半導體鰭片103上方形成。閘極間隔件111沿閘極電極109的側壁形成。源極/汲極區107（諸如磊晶源極/汲極區）在閘極電極109的相對側上形成。接點113（諸如閘極接點及源極/汲極接點）在相應底層導電特徵（例如閘極電極109或源極/汲極區107）上方形成，且電耦接至相應底層導電特徵。一或多個介電層117（諸如層間介電（inter-layer dielectric；ILD）層）在基底101上方以及在半導體鰭片103及閘極電極109周圍形成。其他導電特徵（諸如包括導電線115及通孔114的內連線結構）亦可在一或多個介電層117中形成。圖1中的FinFET可藉由本領域中已知或使用的任何合適的方法形成，此處不重複細節。為了在本文中易於論述，基底101、形成於基底101中/或的電組件（例如finFET）、接點113、導電特徵115/114以及一或多個介電層117統稱為基底50。
仍參考圖1，可為蝕刻終止層（etch stop layer；ESL）的介電層119在一或多個介電層117上方形成。在一實施例中，由氮化矽使用電漿增強型物理氣相沈積（plasma-enhanced physical vapor deposition；PECVD）形成介電層119，但可替代地使用諸如氮化物、碳化物、其組合或類似者的其他介電材料以及形成介電層119的替代技術，諸如低壓化學氣相沈積（low-pressure chemical vapor deposition；LPCVD）、PVD或類似者。在一些實施例中，省略介電層119。接著，介電層121在介電層119上方形成。介電層121可為由合適的方法（諸如PVD、CVD或類似者）形成的任何合適的介電材料，諸如氧化矽、氮化矽或類似者。一或多個記憶體元件123A（其中的每一者包含多個記憶胞(memory cell)）在介電層121中形成，且耦接至介電層121中的導電特徵（例如通孔124及導電線125）。圖1中的記憶體元件123A或記憶體元件123B（例如3D記憶體元件200、3D記憶體元件200A以及3D記憶體元件200B）的各種實施例在下文中詳細論述。
圖1另外示出形成於記憶體元件123A上方的記憶體元件123B的第二層。記憶體元件123A及記憶體元件123B可具有相同或類似結構，且可統稱為記憶體元件123。圖1的實例示出作為非限制性實例的記憶體元件123的兩個層。記憶體元件123的其他層數目（諸如一個層、三個層或大於三個層）亦為可能的，且充分意欲包含於本揭露的範疇內。記憶體元件123的一或多個層在半導體元件100的記憶體區130中形成，且可在半導體製造的後段製程（BEOL）處理中形成。記憶體元件123可在BEOL處理中形成於半導體元件100內的任何合適的位置處，諸如第一區110上方（例如正上方）、第二區120上方或多個區上方。
仍參考圖1，在形成記憶體區130之後，包含介電層121及介電層121中的導電特徵（例如通孔124及導電線125）的內連線結構140在記憶體區130上方形成。內連線結構140可電性連接形成於基底101中/上的電組件以形成功能電路。內連線結構140亦可將記憶體元件123電性耦接至形成於基底101中/上的組件，且/或將記憶體元件123耦接至形成於內連線結構140上方的導電襯墊，以用於與外部電路或外部元件連接。內連線結構的形成為本領域中已知的，因而此處不重複細節。
在一些實施例中，記憶體元件123例如藉由通孔124及導電線125電性耦接至形成於基底50上的電組件（例如電晶體），且在一些實施例中，記憶體元件123由半導體元件100的功能電路控制或存取（例如寫入至功能電路或自功能電路讀取）。另外或可替代地，在一些實施例中，記憶體元件123電性耦接至形成於內連線結構140的頂部金屬層上方的導電襯墊，在此情況下，記憶體元件123可由外部電路（例如另一半導體元件）直接控制或存取，而不涉及半導體元件100的功能電路。儘管額外金屬層（例如內連線結構140）在圖1的實例中在記憶體元件123上方形成，但記憶體元件123可在半導體元件100的頂部（例如最頂部）金屬層中形成，這些及其他變化充分意欲包含於本揭露的範疇內。
圖2至圖18以及圖19A至圖19F示出在一實施例中的三維（3D）鐵電隨機存取記憶體（FeRAM）元件200在各個製造階段處的各種視圖（透視圖、橫截面視圖、俯視圖）。為了易於論述，3D FeRAM元件在本文中的論述中亦可稱為3D記憶體元件，或簡稱為記憶體元件。3D記憶體元件200為具有鐵電材料的三維記憶體元件。3D記憶體元件200可用作圖1中的記憶體元件123A及/或記憶體元件123B。應注意，出於簡單起見，並非3D記憶體元件200的全部特徵均在諸圖中示出。
在圖2中，介電層201（亦可稱為黏膠層）在基底50上方形成，且多層堆疊204（亦可稱為層堆疊）在介電層201上方形成。應注意，在圖2中示出基底50以繪示3D記憶體元件200相對於基底50的位置，且基底50可不被視為3D記憶體元件200的部分。另外，並非3D記憶體元件200的全部特徵均予以示出。舉例而言，基底50上方的介電層119（參見圖1）未在圖2中示出。出於簡單起見，基底50未在後續圖中示出。
在一些實施例中，介電層201包括合適的材料（諸如與多層堆疊204的材料不同的介電材料）以提供蝕刻選擇率。在所示出的實施例中，介電層201充當用於後續蝕刻製程的蝕刻終止層以形成第一溝渠206（參見圖3）及第二溝渠212（參見圖9）。介電層201可包括合適的介電材料，諸如碳化矽（silicon carbide；SiC），且可由合適的形成方法形成，所述形成方法諸如原子層沈積（atomic layer deposition；ALD）、濺鍍、物理氣相沈積（physical vapor deposition；PVD）、化學氣相沈積（chemical vapor deposition；CVD）或類似者。
多層堆疊204包含交替的第一介電層203及第二介電層205。第一介電層203由第一介電材料形成，且第二介電層205由與第一介電材料不同的第二介電材料形成以提供蝕刻選擇率。用於形成第一介電層203及第二介電層205的介電材料包含氧化物，諸如氧化矽；氮化物，諸如氮化矽；碳化物，諸如碳化矽；類似者；或其組合，諸如氮氧化矽、碳氧化矽、碳氮化矽或類似者。可使用合適的形成方法（諸如CVD、PVD、ALD或類似者）來形成第一介電層203及第二介電層205。在所示出的實施例中，多層堆疊204包含五層第一介電層203及四層第二介電層205。應瞭解，多層堆疊204可包含任何合適數目個第一介電層203及第二介電層205。
將在後續處理中對多層堆疊204進行圖案化。如此，相較於介電層201的蝕刻，第一介電層203及第二介電層205的介電材料皆具有高蝕刻選擇率。經圖案化第一介電層203將用以隔離隨後形成的記憶胞。經圖案化第二介電層205為犧牲層（或虛設層），其將在後續處理中予以移除且用記憶胞的字元線替換。如此，相較於第一介電層203的第一介電材料，第二介電層205的第二介電材料亦具有高蝕刻選擇率(high etching selectivity)。在介電層201由氮化鈦形成的實施例中，第一介電層203可由諸如氧化矽的氧化物形成，且第二介電層205可由諸如氮化矽的氮化物形成。亦可使用彼此具有可接受的蝕刻選擇率的介電材料的其他組合。
層堆疊204中的層中的每一者的厚度可在約15奈米至約90奈米的範圍內。在一些實施例中，第一介電層203形成為與第二介電層205不同的厚度。舉例而言，第一介電層203可形成為第一厚度T1 ，且第二介電層205可形成為第二厚度T2 ，其中第二厚度T2 比第一厚度T1 大約0%至約100%或小約0%至約100%。層堆疊104可具有在約1000奈米至約10000奈米範圍內的總高度H1 。
接著，在圖3中，第一溝渠206在多層堆疊204中形成。在所示出的實施例中，第一溝渠206延伸穿過多層堆疊204且暴露出介電層201。第一溝渠206可使用可接受的光微影及蝕刻技術形成，諸如藉由對多層堆疊204具有選擇性（例如相較於介電層201的材料，以更快的速率蝕刻第一介電層203及第二介電層205的介電材料）的蝕刻製程形成。所述蝕刻可為任何可接受的蝕刻製程，諸如反應性離子蝕刻（reactive ion etch；RIE）、中性束蝕刻（neutral beam etch；NBE）、類似者或其組合。所述蝕刻可為非等向性的。在介電層201由碳化矽形成的實施例中，第一介電層203由氧化矽形成，且第二介電層205由氮化矽形成，第一溝渠206可藉由乾式蝕刻使用與氫氣（H2 ）或氧氣（O2 ）氣體混合的氟類氣體（例如C4 F6 ）形成。
多層堆疊204的一部分安置於每一對第一溝渠206之間。多層堆疊204的每一部分可具有在約50奈米至約500奈米範圍內的寬度W1 ，且具有相對於圖2所論述的高度H1 。此外，多層堆疊204的每一部分以分離距離S1 分離，所述分離距離S1 可在約50奈米至約200奈米的範圍內。多層堆疊204的每一部分的高寬比（aspect ratio；AR）為高度H1 與多層堆疊204的所述部分的最窄特徵的寬度的比率，所述寬度為此處理步驟處的寬度W1 。根據一些實施例，當形成第一溝渠206時，多層堆疊204的每一部分的高寬比在約5至約15的範圍內。形成具有小於約5的高寬比的多層堆疊204的每一部分可能不允許記憶陣列具有足夠的記憶胞密度。形成具有大於約15的高寬比的多層堆疊204的每一部分可導致多層堆疊204在後續處理中扭曲或塌陷。
接著，在圖4中，由第一溝渠206暴露出的第二介電層205的側壁自第一介電層203的側壁凹陷以形成第一側壁凹部208。儘管將第二介電層205的側壁示出為筆直的，但所述側壁可為凹形或凸形的。第一側壁凹部208可藉由可接受的蝕刻製程形成，所述蝕刻製程諸如對第二介電層205的材料具有選擇性（例如相較於第一介電層203及介電層201的材料，以更快的速率選擇性蝕刻第二介電層205的材料）的蝕刻製程。蝕刻可為等向性的。在介電層201由碳化矽形成的實施例中，第一介電層203由氧化矽形成，且第二介電層205由氮化矽形成，可執行使用磷酸（H3 PO4 ）的濕式蝕刻以形成第一側壁凹部208。在另一實施例中，可使用對第二介電層205的材料具有選擇性的乾式蝕刻。
在形成之後，第一側壁凹部208具有延伸經過第一介電層203的側壁的深度D3 。時控蝕刻製程(timed etch processes)可用以在第一側壁凹部208到達目標深度D3 之後終止對第一側壁凹部208的蝕刻。舉例而言，第一側壁凹部208可具有在約10奈米至約60奈米範圍內的深度D3 。形成第一側壁凹部208減小第二介電層205的寬度。繼續先前實例，第二介電層205在蝕刻之後可具有在約50奈米至約450奈米範圍內的寬度W2 。如上文所指出，多層堆疊204的每一部分的高寬比（AR）為高度H1 與多層堆疊204的所述部分的最窄特徵的寬度的比率，所述寬度為此處理步驟處的寬度W2 。因此，形成第一側壁凹部208增大多層堆疊204的每一部分的高寬比。根據一些實施例，在形成第一側壁凹部208之後，多層堆疊204的每一部分的高寬比保持在上文所論述的範圍內，例如保持在約5至約15的範圍內。因此，仍可達成此高寬比（上文所論述）的優點。
接著，在圖5中，晶種層207在介電層201、第一介電層203以及第二介電層205的暴露表面上方（例如共形地）形成。在一些實施例中，晶種層207由諸如金屬氮化物（例如氮化鈦、氮化鉭、氮化鉬、氮化鋯、氮化鉿或類似者）的傳導性（conductive）（例如導電（electrically conductive））材料形成，且可使用CVD、ALD或類似者來形成。
接著，在圖6中，在晶種層207上方形成導電材料209，諸如金屬，諸如鎢、釕、鉬、鈷、鋁、鎳、銅、銀、金、其合金或類似者。導電材料209填充第一側壁凹部208。導電材料209可藉由合適的沈積方法形成，所述沈積方法諸如CVD、PVD、ALD或類似者。
接著，在圖7中，可執行諸如乾式蝕刻（例如反應性離子蝕刻（RIE）、中性束蝕刻（NBE）、類似者）、濕式蝕刻、類似者或其組合的合適的蝕刻製程，以自例如第一介電層203的側壁及介電層201的上部表面移除過量材料。在所示出的實施例中，蝕刻製程為非等向性蝕刻製程。在蝕刻製程（例如非等向性蝕刻製程）之後，安置於第一介電層203的橫向範圍內的晶種層207的部分及導電材料209的部分（例如安置於第一側壁凹部208中的部分）保留以形成第一導電特徵210A，且藉由蝕刻製程移除晶種層207及導電材料209的其他部分（例如安置於第一側壁凹部208外部的部分）。如圖7中所示出，在蝕刻製程之後，晶種層207沿導電材料209的對應部分的三個側面（例如頂部表面、側壁以及底部表面）延伸。
在所示出的實施例中，第一導電特徵210A具有與第二介電層205相同或類似的總厚度T2 ，且具有與第一側壁凹部208的深度D3 （上文參考圖4所論述）相同或類似的總寬度。晶種層207可具有在約1奈米至約10奈米範圍內的厚度T3 ，且第一導電特徵210A中的每一者的導電材料209可具有在約例如14奈米至約89奈米範圍內的厚度T4 ，其中厚度T4 大於厚度T3 。
在圖7中，第一導電特徵210A在第一側壁凹部208中形成，由此完成用於替換第二介電層205的第一部分的製程。在後續處理中，第二介電層205的剩餘部分由第二導電特徵210B替換，如下文參考圖9至圖12所論述。
接著，在圖8中，（例如共形地）形成鐵電膜213以內襯第一溝渠206的側壁及底部，且介電層211在鐵電膜213上方形成以填充第一溝渠206。
在一些實施例中，鐵電膜213由合適的鐵電材料形成，所述鐵電材料諸如鉿氧化鋯（HfZrO）；氧化鋯（ZrO）；摻雜有鑭（La）、矽（Si）、鋁（Al）或類似者的氧化鉿（HfO）；未摻雜的氧化鉿（HfO）；或類似者。鐵電膜213的材料可藉由合適的沈積製程形成，所述沈積製程諸如ALD、CVD、PVD或類似者。
介電層211由介電材料形成。可接受的介電材料包含：氧化物，諸如氧化矽或氧化鋁；氮化物，諸如氮化矽；碳化物，諸如碳化矽；類似者；或其組合，諸如氮氧化矽、碳氧化矽、碳氮化矽或類似者。介電層211的材料可藉由可接受的沈積製程形成，所述沈積製程諸如ALD、CVD、可流動CVD（flowable CVD；FCVD）或類似者。
接著，可執行諸如化學機械平坦化（chemical mechanical planarization；CMP）的平坦化製程以自多層堆疊204的上部表面移除鐵電膜213的過量部分及介電層211的過量部分。因此，在多層堆疊204、鐵電膜213以及介電層211之間達成共面的上部表面。
接著，在圖9中，第二溝渠212在多層堆疊204中形成。在所示出的實施例中，第二溝渠212延伸穿過多層堆疊204，且暴露出介電層201。第二溝渠212可使用與第一溝渠206相同或類似的處理來形成，因此不重複細節。如圖9中所示出，第二溝渠212形成為延伸穿過第二介電層205的剩餘部分，以使得第二溝渠212與第一溝渠206（其現由鐵電膜213及介電層211填充）交錯。
在圖9中，多層堆疊204的一部分安置於第二溝渠212與相應第一溝渠206之間。多層堆疊204的每一部分可具有在約50奈米至約500奈米範圍內的寬度W3 ，且具有高度H1 （參見圖3）。此外，多層堆疊204的每一部分以分離距離S2 分離，所述分離距離S2 可在約50奈米至約200奈米的範圍內。多層堆疊204的每一部分的高寬比（AR）為高度H1 與多層堆疊204的所述部分的最窄特徵的寬度的比率，所述寬度為此處理步驟處的寬度W3 。根據一些實施例，當形成第二溝渠212時，多層堆疊204的每一部分的高寬比在約5至約15的範圍內。使多層堆疊204的每一部分形成為具有小於約5的高寬比可能不允許隨後形成的記憶陣列具有足夠的記憶胞密度。形成具有大於約15的高寬比的多層堆疊204的每一部分可導致多層堆疊204在後續處理中扭曲或塌陷。
接著，在圖10中，例如藉由使用對第二介電層205的材料具有選擇性的蝕刻劑執行蝕刻製程來移除第二介電層205的剩餘部分。所述蝕刻製程可與用以形成上文參考圖4所論述的第一側壁凹部208的蝕刻製程相同或類似，因此不重複細節。在移除第二介電層205的剩餘部分之後，形成第二側壁凹部218，且在圖10的結構中不再剩餘第二介電層205。應注意，第二側壁凹部暴露出先前沿導電材料209的側壁形成的晶種層207。
接著，晶種層207在介電層201、第一介電層203以及第一導電結構210A的暴露表面上方（例如共形地）形成。用於晶種層207的形成方法可與上文參考圖5所論述的形成方法相同或類似，因此不重複細節。應注意，在圖10的區236中，新近形成的晶種層207併入有先前形成的晶種層207，且因此，區236（例如沿導電材料209的側壁延伸的部分）中的（合併的）晶種層207的厚度可為其他區（例如沿導電材料209的上部表面及下部表面的部分）中的晶種層207的厚度的兩倍。
接著，在圖11中，導電材料209在晶種層207上方形成。在所示出的實施例中，導電材料209填充第二側壁凹部218。用於導電材料209的材料及形成方法可與上文參考圖6所論述的材料及形成方法相同或類似，因此不重複細節。
接著，在圖12中，執行合適的蝕刻製程（例如等向性蝕刻製程）以移除安置於第二側壁凹部218外部的晶種層207的部分及導電材料209的部分。蝕刻製程可與上文參考圖7所論述的蝕刻製程相同或類似，因此不重複細節。在蝕刻製程之後，導電材料209的剩餘部分及晶種層207的剩餘部分（例如在第二側壁凹部218內部的部分）形成第二導電特徵210B，此完成用於使用第二導電特徵210B替換第二介電層205的剩餘部分的製程。
如在圖12中所示出，第一導電特徵210A中的每一者接觸（例如物理接觸）且電性耦接至相應第二導電特徵210B。第一導電特徵210A及第二導電特徵210B統稱為導電特徵210。如將在下文中論述，導電特徵210充當FeRAM記憶胞（其為具有整合式鐵電材料的電晶體）的閘極電極。在記憶體元件的情形下，導電特徵210亦稱為記憶體元件的字元線（WL）210。在所示出的實施例中，（彼此物理接觸的）每一對第一導電特徵210A與第二導電特徵210B充當單一字元線210。
接著，在圖13中，形成鐵電膜213（例如共形地）以內襯第二溝渠212的側壁及底部，且介電層211在鐵電膜213上方形成以填充第二溝渠212。用於鐵電膜213及介電層211的材料及形成方法可與上文參考圖9所論述的材料及形成方法相同或類似，因此不重複細節。接著，可執行諸如CMP的平坦化製程以自最頂部第一介電層203的上部表面移除鐵電膜213的過量部分及介電層211的過量部分。因此，在最頂部第一介電層203、鐵電膜213以及介電層211之間達成共面的上部表面。
應注意，在圖13的結構中，多層堆疊204中的第二介電層205由導電特徵210替換。為了有助於論述，包含第一介電層203與導電特徵210的交替層的新的層堆疊稱為多層堆疊216（或層堆疊216）。
除其他處理步驟之外，圖13中所示的結構藉由以下操作形成：形成第一溝渠206，填充第一溝渠206，接著形成第二溝渠212，以及填充第二溝渠212。由於溝渠（例如206、212）限定隨後形成的記憶胞的位置，因此上文所揭露的製程允許記憶胞形成為具有高密度，同時不具有與層堆疊204的高高寬比相關的問題，諸如層堆疊塌陷或扭曲。相比之下，由於層堆疊204在溝渠之間的部分的高高寬比可導致層堆疊204塌陷，藉此導致元件故障，因此在相同時間（例如使用相同蝕刻製程）形成全部溝渠（例如206、212）的參考方法可能並不能夠形成如所揭露的方法那般接近於彼此間隔的溝渠。
接著，在圖14中，位元線215及源極線217在介電層211中形成。位元線215及源極線217可形成為延伸穿過介電層211的導電柱（例如金屬行）。如將在下文中論述，位元線215及源極線217充當FeRAM記憶胞的電晶體的源極/汲極區。
在一些實施例中，為了形成位元線215及源極線217，例如使用合適的光微影及蝕刻技術在介電層211中在待形成位元線215及源極線217的位置處形成開口。在一些實施例中，開口形成為延伸穿過介電層211及鐵電膜213。在一些實施例中，開口進一步延伸穿過介電層201，此可允許隨後形成的位元線215及源極線217直接連接至底層電路或元件。在一些實施例中，開口不延伸穿過介電層201，在此情況下，位元線215及源極線217可連接至上覆於記憶體元件的導電特徵（參見例如圖1中的記憶體元件123上方的通孔124及導電線125），且可經由安置於介電層121中鄰近於記憶體元件的通孔124（參見例如圖1中鄰近於記憶體元件123的通孔124）達成與底層電路或元件的電性連接。接著，一或多種導電材料（例如導電材料）接著在開口中形成。合適的導電材料包含金屬，諸如鎢、鈷、鋁、鎳、銅、銀、金、其合金或類似者。導電材料可藉由可接受的沈積製程（諸如ALD、CVD）、電鍍製程（諸如電鍍或無電式鍍覆）或類似者形成。在一些實施例中，在開口中沈積鎢。接著將平坦化製程應用於各種層以移除最頂部第一介電層203上方的過量導電材料。平坦化製程可為CMP製程、回蝕製程、其組合或類似者。開口中的剩餘導電材料形成位元線215及源極線217。
接著，在圖15中，藉由移除安置於每一對位元線215與源極線217之間的介電層211的部分而在每一對位元線215與源極線217之間的介電層211中形成開口228。介電層211的剩餘部分用以分離（例如電隔離）隨後形成的不同記憶胞225（參見例如圖19B及圖19C）。開口228延伸穿過介電層211，且暴露出底層鐵電膜213。換言之，在所示出的實施例中，開口228不延伸穿過鐵電膜213。在其他實施例中，開口228延伸穿過鐵電膜213，且暴露出底層介電層201。
接著，在圖16中，通道材料219在開口228中形成（例如共形地）以內襯開口228的側壁及底部。通道材料219由用於提供FeRAM胞的電晶體的通道區的合適的半導體材料（諸如多晶矽、非晶矽）或氧化物半導體材料形成，所述氧化物半導體材料諸如氧化銦鎵鋅（indium gallium zinc oxide；IGZO）、氧化銦錫（indium tin oxide；ITO）、氧化銦鎵鋅錫（indium gallium zinc tin oxide；IGZTO）、氧化鋅（zinc oxide；ZnO）或類似者。通道材料219可藉由可接受的沈積製程形成，所述沈積製程諸如ALD、CVD、PVD或類似者。
接著，在圖17中，氧化物層221在通道材料219上方的開口228中形成（例如共形地）。在一些實施例中，氧化物層221充當底層通道材料219的保護層。氧化物層221可為例如氧化鋁或二氧化矽，且可藉由諸如CVD、ALD或類似者的合適的形成方法形成。在圖17的實例中，氧化物層221內襯開口228的側壁及底部。在一些實施例中，省略氧化物層221。
接著，在圖18中，執行諸如非等向性蝕刻製程的蝕刻製程以移除通道材料219的水平部分及氧化物層221（若形成）的水平部分，諸如安置於開口228的底部及最頂部第一介電層203的上部表面處的部分。在所示出的實施例中，在蝕刻製程之後，亦移除開口228的底部的鐵電膜213，且在開口228的底部暴露出介電層201。在一些實施例中，可接著執行諸如CMP的平坦化製程以自最頂部第一介電層203的上部表面移除通道材料219及氧化物層221的剩餘部分，以使得通道材料219、氧化物層221（若形成）、位元線215、源極線217、鐵電膜213、介電層211以及最頂部第一介電層203具有共面的上部表面。
接著，在圖19A中，介電材料223在開口228中形成以填充開口228。合適的介電材料包含：氧化物，諸如氧化矽；氮化物，諸如氮化矽；碳化物，諸如碳化矽；類似者；或其組合，諸如氮氧化矽、碳氧化矽、碳氮化矽或類似者。在一些實施例中，介電材料223由與氧化物層221相同的材料形成，因此在介電材料223與氧化物層221之間可不存在界面。出於簡單起見，後續圖可使用數字223來指示在開口228中氧化物層221（若形成）與介電材料223的組合。介電材料223可藉由可接受的沈積製程形成，所述沈積製程諸如ALD、CVD或類似者。在一些實施例中，在開口228中沈積氧化矽或氮化矽。接著執行平坦化製程以移除安置於最頂部第一介電層203上方的過量介電材料223。平坦化製程可為CMP製程、回蝕製程、其組合或類似者。剩餘介電材料223在開口228中形成多個介電插塞223（亦可稱為介電結構或介電柱(dielectric column)）。
圖19B示出圖19A的3D記憶體元件200的一部分的俯視圖。如圖19B的俯視圖中所示出，在每一溝渠內部，位元線215及源極線217自鐵電膜213的第一側壁連續延伸至鐵電膜213的面向第一側壁的第二側壁。通道材料219包圍每一介電插塞223。換言之，通道材料219沿每一介電插塞223的側壁延伸且接觸所述側壁，以在每一介電插塞223周圍形成連續環形結構(continuous ring shaped structure)。在圖19B中，沿豎直方向，通道材料219接觸位元線215/源極線217的側壁，且沿水平方向，通道材料219接觸鐵電膜213的側壁。
圖19B中的虛線框標記多個記憶胞225。應注意，為避免混亂，並非3D記憶體元件200的全部記憶胞225均由虛線框標記。每一記憶胞225包含以下結構/層/材料在其邊界內的部分：位元線215；源極線217；介電插塞223，安置於位元線215與源極線217之間；通道材料219，在介電插塞223周圍；鐵電膜213；以及字元線210。應注意，字元線210在圖19B的俯視圖中不可見，但在例如圖19C中可見，所述圖19C示出圖19A中的3D記憶體元件200的一部分沿橫截面A-A的橫截面視圖。應注意，在圖19B中，僅繪示3D記憶體元件200的一小部分，且僅繪示字元線210的部分，例如導電材料209。
如圖19B及圖19C中所示出，每一記憶胞225包括具有鐵電膜213的電晶體。字元線210充當記憶胞的電晶體的閘極電極。位元線215及源極線217充當記憶胞的電晶體的源極/汲極區。通道材料219充當電晶體的通道層。圖19C示出當記憶胞的電晶體接通時通道區中的實例電流流動方向226。鐵電膜213用以儲存在記憶胞225中儲存的數位資訊（例如位元「1」或位元「0」）。
為了對特定記憶胞225執行寫入操作，在記憶胞225內的鐵電膜213的一部分上施加寫入電壓。舉例而言，可藉由將第一電壓施加至記憶胞225的閘極電極（例如210），且將第二電壓施加至電晶體的源極/汲極區（例如215及217）來施加寫入電壓。第一電壓與第二電壓之間的電壓差設定鐵電膜213的極化方向。視鐵電膜213的極化方向而定，記憶胞225的電晶體的臨限電壓VT可自低臨限電壓VL切換至高臨限電壓VH，或反之亦然。電晶體的臨限電壓值（VL或VH）可用以指示儲存於記憶胞225中的位元「0」或位元「1」。
為了對記憶胞225執行讀取操作，將讀取電壓施加至記憶胞225的閘極電極（例如210），所述讀取電壓為低臨限電壓VL與高臨限電壓VH之間的電壓。視鐵電膜213的極化方向（或電晶體的臨限電壓VT）而定，記憶胞225的電晶體可或可能不接通。因此，當例如在源極/汲極區（例如215與217）之間施加電壓時，電流可或可能不在源極/汲極區（例如215與217）之間流動。因此，可偵測電流以判定儲存於記憶胞225中的數位位元。
圖19D示出圖19A中的3D記憶體元件200的一部分沿橫截面D-D的橫截面視圖。圖19E示出圖19A中的3D記憶體元件200的一部分沿橫截面B-B的橫截面視圖。圖19F示出圖19A中的3D記憶體元件200的一部分沿橫截面C-C的橫截面視圖。應注意，在圖19D中，鐵電膜213在介電層211下的部分保持在所形成的3D記憶體元件中，且因此，圖19D中的鐵電膜213在每一溝渠中具有U形橫截面。在圖19E中，藉由非等向性蝕刻製程移除鐵電膜213在位元線215（或源極線217）下的部分，且因此，圖19E中的鐵電膜213經繪示為在每一溝渠中具有兩個平行側壁部分。在圖19F中，歸因於圖18中的非等向性蝕刻製程移除在開口228的底部的鐵電膜213，在介電插塞223下不存在鐵電膜213，且因此，圖19F中的鐵電膜213經繪示為在每一溝渠中具有兩個平行側壁部分。
在所揭露的實施例中，通道材料219在形成字元線210、位元線215以及源極線217之後形成。因此，所揭露的形成方法亦稱為用於形成3D記憶體元件的後通道方法。後通道方法能夠避免位元線/源極線在鄰近記憶胞之間橋接的問題。為瞭解後通道方法的優點，請考量參考方法(reference method)（稱為通道優先方法(channel-first method)），其中通道材料219在形成位元線215及源極線217之前形成。舉例而言，在通道優先方法中，通道材料219在介電層211填充溝渠之前在鐵電膜213上方共形地形成，以使得通道材料219包夾於鐵電膜213與介電層211之間。接著，在通道優先方法中，藉由在介電層211中形成導電柱(conductive column)，接著藉由形成平分每一導電柱的介電切割圖案而將每一導電柱切割為兩個分離（較小）導電柱來形成位元線215及源極線217。介電切割圖案在每一溝渠中的鐵電膜213的相對側壁之間連續延伸，且接觸所述相對側壁。介電切割圖案將通道材料切割為屬於不同記憶胞的不同區段。每一原始導電柱的兩個較小導電柱形成相鄰記憶胞中的位元線及鄰近源極線。在通道優先方法中，相鄰記憶胞中的位元線/源極線之間可出現橋接。舉例而言，例如歸因於圖7或圖12的處理步驟中的過蝕刻，導電材料209的側壁可自第一介電層203的側壁凹陷。隨後形成（例如共形地）的鐵電膜213及通道材料219將填充這些凹部。通道材料219在這些凹部中的部分可能難以在後續處理期間移除以形成介電切割圖案。因此，這些凹部中的通道材料219可電性耦接相鄰記憶胞中的位元線/源極線。相比之下，藉由在形成位元線215及源極線217之後形成通道材料219的後通道方法避免位元線/源極線橋接問題。
本發明所揭露方法的額外優點包含位元線215與源極線217的較低接觸電阻，此歸因於與通道材料219的較大接觸面積。另外，通道材料219的形成較簡單，且無需額外硬式遮罩。此外，由於蝕刻硬式遮罩可能需要高溫處理（例如高於500℃），且由於本發明所揭露的方法不需要對用於形成通道材料219的硬式遮罩進行蝕刻，因此對通道材料219的熱衝擊減小，此改良通道材料219的電學特性。
額外處理可遵循圖19A的處理以完成3D記憶體元件200。舉例而言，接觸插塞可形成為電性耦接至位元線215、源極線217以及字元線210。可使用用於形成接觸插塞的任何合適的形成方法。此處不論述細節。
圖20及圖21示出在另一實施例中的三維（3D）鐵電隨機存取記憶體（FeRAM）元件200A在各個製造階段處的橫截面視圖。3D記憶體元件200A的形成製程類似於3D記憶體元件200的形成製程，但不在通道材料219上方形成氧化物層221。特定言之，3D記憶體元件200A的形成製程可遵循圖2至圖16中所示出的處理。在圖16的處理之後，執行諸如非等向性蝕刻製程的合適的蝕刻製程以自開口228的底部移除通道材料219的部分，如圖20中所示。應注意，圖20僅繪示3D記憶體元件200A的一部分以示出開口228的底部附近的細節。在圖20的實例中，非等向性蝕刻製程蝕刻穿過鐵電膜213以暴露出底層介電層201。
接著，在圖21中，形成介電材料223以填充開口228。介電材料223的材料及形成方法與上文參考圖19A所論述的材料及形成方法相同或類似，因此不重複細節。
圖22示出在又另一實施例中的三維（3D）鐵電隨機存取記憶體（FeRAM）元件200B的俯視圖。3D記憶體元件200B類似於3D記憶體元件200或3D記憶體元件200A，但3D記憶體元件200B的記憶胞225在不同溝渠中交錯，以使得相鄰溝渠（例如圖22中的相鄰行）中的記憶胞225沿不同列安置。相比之下，圖19B中的相鄰行中的記憶胞225沿相同列安置。應注意，圖200B中的記憶胞225的佈局可用以修改3D記憶體元件200或3D記憶體元件200A。
圖23示出在一些實施例中的形成三維（3D）鐵電隨機存取記憶體（FeRAM）元件的方法。應理解，圖23中所繪示的實施例方法僅為許多可能的實施例方法的實例。所屬領域中具通常知識者將認識到許多改變、替代以及修改。舉例而言，可添加、移除、替換、重新佈置或重複如圖23中所示出的各種步驟。
參考圖23，在區塊1010處，在基底上方形成層堆疊，層堆疊包括第一介電材料與第二介電材料的交替層。在區塊1020處，形成延伸穿過層堆疊的溝渠。在區塊1030處，用導電材料替換第二介電材料以形成字元線（WL）。在區塊1040處，用鐵電材料內襯溝渠的側壁及底部。在區塊1050處，用第三介電材料填充溝渠。在區塊1060處，形成延伸穿過第三介電材料的位元線（BL）及源極線（SL）。在區塊1070處，移除第三介電材料的部分以在BL與SL之間的第三介電材料中形成開口。在區塊1080處，沿開口的側壁形成通道材料。在區塊1090處，用第四介電材料填充開口。
實施例可達成優點。舉例而言，藉由在不同處理步驟中形成第一溝渠206及第二溝渠212，可形成具有高記憶胞密度的記憶陣列，同時不具有層堆疊204由於高高寬比而塌陷的問題。所揭露的後通道製程避免BL/SL橋接問題，藉此增加元件可靠度。另外，歸因於BL/SL與通道材料之間的較大接觸面積，達成較低BL/SL接觸電阻，藉此提高元件效能。所揭露的後通道製程易於實施，且無需額外硬式遮罩。因此，對通道材料的熱衝擊減小，此改良通道材料的電學特性。
根據一實施例，一種形成三維（3D）記憶體元件的方法包含：在基底上方形成層堆疊，層堆疊包括第一介電材料與第二介電材料的交替層；形成延伸穿過層堆疊的多個第一溝渠，多個第一溝渠暴露出第一介電材料的第一側壁及第二介電材料的第二側壁；使第二介電材料的第二側壁自第一介電材料的第一側壁凹陷以形成第一凹部；用第一導電材料填充第一凹部以形成字元線（WL）；在填充第一凹部之後，用鐵電材料內襯多個第一溝渠的側壁及底部；在內襯之後，用第三介電材料填充多個第一溝渠；在多個第一溝渠中的一者中的第三介電材料中形成第一位元線（BL）及第一源極線（SL），其中第一BL及第一SL自第三介電材料的面向基底的下部表面豎直延伸穿過第三介電材料至第三介電材料的遠離基底的上部表面；移除安置於第一BL與第一SL之間的第三介電材料的部分以在第三介電材料中形成第一開口；沿第一開口的側壁形成通道材料；以及用第四介電材料填充第一開口。
根據一實施例，一種形成三維（3D）記憶體元件的方法包含：在基底上方形成層堆疊，層堆疊包括第一介電材料與第二介電材料的交替層；形成延伸穿過層堆疊的多個溝渠；用導電材料替換第二介電材料以形成字元線（WL）；用鐵電材料內襯多個溝渠的側壁及底部；用第三介電材料填充多個溝渠；形成豎直延伸穿過第三介電材料的位元線（BL）及源極線（SL）；移除第三介電材料的部分以在BL與SL之間的第三介電材料中形成多個開口；沿多個開口的側壁形成通道材料；以及用第四介電材料填充多個開口。
根據一實施例，一種半導體元件包含：基底；層堆疊，在基底上方，其中層堆疊包括多個介電層及與多個介電層交錯的多個字元線（WL）；介電結構，嵌入層堆疊中，且自層堆疊的面向基底的下部表面豎直延伸穿過層堆疊至層堆疊的遠離基底的上部表面；通道材料，包圍且接觸介電結構的側壁；位元線（BL）及源極線（SL），豎直延伸穿過層堆疊，其中位元線沿通道材料的第一側壁延伸且接觸所述第一側壁，其中源極線沿通道材料的與第一側壁相對的第二側壁延伸且接觸所述第二側壁；以及鐵電材料，豎直延伸穿過層堆疊，其中鐵電材料的第一部分沿通道材料的第三側壁延伸且接觸所述第三側壁，其中鐵電材料的第二部分沿通道材料的與第三側壁相對的第四側壁延伸且接觸所述第四側壁。
前文概述若干實施例的特徵以使得所屬領域中具通常知識者可更佳地理解本揭露的態樣。所屬領域中具通常知識者應瞭解，其可易於使用本揭露作為設計或修改用於實現本文中所引入實施例的相同目的及/或達成相同優點的其他方法及結構的基礎。所屬領域中具通常知識者亦應認識到，此類等效構造並不脫離本揭露的精神及範疇，且所屬領域中具通常知識者可在不脫離本揭露的精神及範圍的情況下在本文中作出各種改變、替代以及更改。
50,101:基底 100:半導體元件 103:半導體鰭片 104:層堆疊 105:隔離區 107:源極 109:閘極電極 110:第一區 111:閘極間隔件 113:接點 114,124:通孔 115,125:導電線 117,119,121,201,211:介電層 120:第二區 123,123A,123B:記憶體元件 130:記憶體區 140:內連線結構 200,200A,200B:三維記憶體元件 203:第一介電層 204,216:多層堆疊 205:第二介電層 206:第一溝渠 207:晶種層 208:第一側壁凹部 209:導電材料 210:導電特徵 210A:第一導電特徵 210B:第二導電特徵 212:第二溝渠 213:鐵電膜 215:位元線 217:源極線 218:第二側壁凹部 219:通道材料 221:氧化物層 223:介電材料 225:記憶胞 226:電流流動方向 228:開口 236:區 1010,1020,1030,1040,1050,1060,1070,1080,1090:區塊 A-A,B-B,C-C,D-D:橫截面 D3 :深度 H1 :高度 S1 ,S2 :分離距離 T1 :第一厚度 T2 :第二厚度 T3 ,T4 :厚度 W1 ,W2 ,W3 :寬度
結合附圖閱讀以下詳細描述會最佳地理解本揭露的各態樣。應注意，根據行業中的標準慣例，各種特徵未按比例繪製。實際上，出於論述清楚起見，可任意增大或減小各種特徵的尺寸。 圖1示出在一實施例中的具有整合式記憶體元件的半導體元件的橫截面視圖。 圖2至圖18以及圖19A至圖19F示出在一實施例中的三維（three-dimensional；3D）鐵電隨機存取記憶體（FeRAM）元件在各個製造階段處的各種視圖。 圖20及圖21示出在另一實施例中的三維（3D）鐵電隨機存取記憶體（FeRAM）元件在各個製造階段處的橫截面視圖。 圖22示出在又另一實施例中的三維（3D）鐵電隨機存取記憶體（FeRAM）元件的俯視圖。 圖23示出在一些實施例中的形成三維（3D）記憶體元件的方法的流程圖。
200:三維記憶體元件
201,211:介電層
203:第一介電層
207:晶種層
209:導電材料
210A:第一導電特徵
210B:第二導電特徵
213:鐵電膜
215:位元線
217:源極線
219:通道材料
221:氧化物層
223:介電材料
A-A,B-B,C-C,D-D:橫截面

Claims (20)

  1. 一種形成三維（3D）記憶體元件的方法，所述方法包括： 在基底上方形成層堆疊，所述層堆疊包括第一介電材料與第二介電材料的交替層； 形成延伸穿過所述層堆疊的多個第一溝渠，所述多個第一溝渠暴露出所述第一介電材料的第一側壁及所述第二介電材料的第二側壁； 使所述第二介電材料的所述第二側壁自所述第一介電材料的所述第一側壁凹陷以形成第一凹部； 用第一導電材料填充所述第一凹部以形成字元線（WL）； 在填充所述第一凹部之後，用鐵電材料內襯所述多個第一溝渠的側壁及底部； 在所述內襯之後，用第三介電材料填充所述多個第一溝渠； 在所述多個第一溝渠中的一者中的所述第三介電材料中形成第一位元線（BL）及第一源極線（SL），其中所述第一位元線及所述第一源極線自所述第三介電材料的面向所述基底的下部表面豎直延伸穿過所述第三介電材料至所述第三介電材料的遠離所述基底的上部表面； 移除安置於所述第一位元線與所述第一源極線之間的所述第三介電材料的部分，以在所述第三介電材料中形成第一開口； 沿所述第一開口的側壁形成通道材料；以及 用第四介電材料填充所述第一開口。
  2. 如請求項1所述的形成三維記憶體元件的方法，其中填充所述第一凹部包括： 在所述第一介電材料及所述第二介電材料的暴露表面上方形成晶種層； 在所述晶種層上方形成所述第一導電材料，所述第一導電材料填充所述第一凹部；以及 執行非等向性蝕刻製程以移除安置於所述第一凹部外部的所述晶種層的部分及所述第一導電材料的部分。
  3. 如請求項1所述的形成三維記憶體元件的方法，更包括：在填充所述多個第一溝渠之後且在形成所述第一位元線及所述第一源極線之前進行以下操作： 形成延伸穿過所述層堆疊的多個第二溝渠，所述多個第二溝渠與所述多個第一溝渠交錯； 使由所述多個第二溝渠暴露出的所述第二介電材料凹陷以形成第二凹部； 用所述第一導電材料填充所述第二凹部以形成額外字元線； 在填充所述第二凹部之後，沿所述第二溝渠的側壁及底部形成所述鐵電材料；以及 在沿所述多個第二溝渠的所述側壁及所述底部形成所述鐵電材料之後，用所述第三介電材料填充所述多個第二溝渠。
  4. 如請求項3所述的形成三維記憶體元件的方法，其中在填充所述第二凹部之後，不存在橫向安置於所述字元線與所述額外字元線之間的第二介電材料。
  5. 如請求項3所述的形成三維記憶體元件的方法，更包括在所述多個第二溝渠中的一者中的所述第三介電材料中形成第二位元線及第二源極線，其中在俯視上，所述第一位元線與所述第一源極線相對於所述第二位元線與所述第二源極線交錯。
  6. 如請求項1所述的形成三維記憶體元件的方法，其中形成所述第一位元線及所述第一源極線包括： 在所述第三介電材料中在對應於所述第一位元線的位置處形成第二開口，所述第二開口豎直延伸穿過所述第三介電材料； 在所述第三介電材料中在對應於所述第一源極線的位置處形成第三開口，所述第三開口豎直延伸穿過所述第三介電材料；以及 用第二導電材料填充所述第二開口及所述第三開口。
  7. 如請求項1所述的形成三維記憶體元件的方法，其中所述第一開口暴露出所述第一源極線的側壁、所述第一位元線的側壁以及所述鐵電材料的側壁。
  8. 如請求項1所述的形成三維記憶體元件的方法，其中在填充所述第一開口之後，所述通道材料在俯視圖中包圍所述第四介電材料。
  9. 如請求項1所述的形成三維記憶體元件的方法，其中形成所述通道材料包括： 沿所述第一開口的所述側壁且沿所述第一開口的底部形成所述通道材料；以及 執行非等向性蝕刻製程以自所述第一開口的所述底部移除所述通道材料的部分。
  10. 如請求項9所述的形成三維記憶體元件的方法，更包括：在形成所述通道材料之後且在填充所述第一開口之前，在所述通道材料上方的所述第一開口中形成共形氧化物層，其中執行所述非等向性蝕刻製程進一步自所述第一開口的所述底部移除所述共形氧化物層的部分。
  11. 如請求項9所述的形成三維記憶體元件的方法，其中執行所述非等向性蝕刻製程進一步自所述第一開口的所述底部移除所述鐵電材料的部分。
  12. 一種形成三維（3D）記憶體元件的方法，所述方法包括： 在基底上方形成層堆疊，所述層堆疊包括第一介電材料與第二介電材料的交替層； 形成延伸穿過所述層堆疊的多個溝渠； 用導電材料替換所述第二介電材料以形成字元線（WL）； 用鐵電材料內襯所述多個溝渠的側壁及底部； 用第三介電材料填充所述多個溝渠； 形成豎直延伸穿過所述第三介電材料的位元線（BL）及源極線（SL）； 移除所述第三介電材料的部分以在所述位元線與所述源極線之間的所述第三介電材料中形成多個開口； 沿所述多個開口的側壁形成通道材料；以及 用第四介電材料填充所述多個開口。
  13. 如請求項12所述的形成三維記憶體元件的方法，其中形成位元線及源極線包括： 形成豎直延伸穿過所述第三介電材料的多個凹部，其中所述多個凹部中的每一者暴露出所述鐵電材料的第一側壁及所述鐵電材料的面向所述第一側壁的第二側壁；以及 用一或多個導電材料填充所述多個凹部。
  14. 如請求項12所述的形成三維記憶體元件的方法，其中所述多個開口的底部不含所述通道材料。
  15. 如請求項12所述的形成三維記憶體元件的方法，更包括：在形成所述通道材料之後且在填充所述多個開口之前進行以下操作： 在所述多個開口中共形地形成氧化物層；以及 在形成所述氧化物層之後，執行非等向性蝕刻製程以自所述多個開口的底部移除所述氧化物層。
  16. 如請求項15所述的形成三維記憶體元件的方法，其中執行所述非等向性蝕刻製程進一步移除安置於所述多個開口的所述底部處的所述鐵電材料的部分。
  17. 一種半導體元件，包括： 基底； 層堆疊，在所述基底上方，其中所述層堆疊包括多個介電層以及與所述多個介電層交錯的多個字元線（WL）； 介電結構，嵌入所述層堆疊中，且自所述層堆疊的面向所述基底的下部表面豎直延伸穿過所述層堆疊至所述層堆疊的遠離所述基底的上部表面； 通道材料，包圍且接觸所述介電結構的側壁； 位元線（BL）及源極線（SL），豎直延伸穿過所述層堆疊，其中所述位元線沿所述通道材料的第一側壁延伸且接觸所述第一側壁，其中所述源極線沿所述通道材料的與所述第一側壁相對的第二側壁延伸且接觸所述第二側壁；以及 鐵電材料，豎直延伸穿過所述層堆疊，其中所述鐵電材料的第一部分沿所述通道材料的第三側壁延伸且接觸所述第三側壁，其中所述鐵電材料的第二部分沿所述通道材料的與所述第三側壁相對的第四側壁延伸且接觸所述第四側壁。
  18. 如請求項17所述的半導體元件，其中在俯視上，所述位元線及所述源極線自所述鐵電材料的所述第一部分連續延伸至所述鐵電材料的所述第二部分。
  19. 如請求項17所述的半導體元件，其中所述鐵電材料的第三部分沿所述基底的主要上部表面延伸。
  20. 如請求項19所述的半導體元件，其中所述鐵電材料的所述第三部分安置於所述通道材料與所述基底之間。
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