KR101933307B1 - 3 차원 비휘발성 메모리 소자 및 이의 제조 방법 - Google Patents

Abstract

본 발명은 3 차원 비휘발성 메모리 소자 및 이의 제조 방법에 관한 것이다. 본 발명의 일 실시예에 따르면, 기판; 상기 기판의 주면과 평행한 제 1 방향 및 상기 제 1 방향과 다른 제 2 방향으로 소정 간격을 두고 배열되고, 상기 기판의 주면과 수직하는 제 3 방향으로 신장된 반도체 기둥들; 상기 반도체 기둥들 중 상기 제 1 방향으로 배열된 반도체 기둥들 사이에 배치되고, 상기 제 1 방향과 상기 제 3 방향으로 확장된 스트링 분리막; 상기 기판 상에 상기 제 3 방향으로 반복 적층되고 상기 제 1 방향으로 신장된 제 1 서브 전극들; 상기 스트링 분리막에 의해 상기 제 1 서브 전극들과 전기적으로 분리되며, 상기 제 3 방향으로 반복 적층되고 상기 제 1 방향으로 신장된 제 2 서브 전극들; 상기 제 1 서브 전극과 상기 제 1 방향으로 배열된 반도체 기둥들 사이의 제 1 정보 저장막; 상기 제 2 서브 전극과 상기 제 1 방향으로 배열된 상기 반도체 기둥들 사이의 제 2 정보 저장막; 상기 제 1 방향으로 인접하는 반도체 기둥들 사이에서 상기 제 1 정보 저장막을 절단하는 제 1 절단부; 및 상기 제 1 방향으로 인접하는 반도체 기둥들 사이에서 상기 제 2 정보 저장막은 절단하는 제 2 절단부를 포함하는 3 차원 비휘발성 메모리 소자가 제공될 수 있다.

Description

3 차원 비휘발성 메모리 소자 및 이의 제조 방법{3 dimensional non-volatile memory device and method of fabricating the same}

본 발명은 반도체 기술에 관한 것으로서, 특히, 3 차원 비휘발성 메모리 소자 및 이의 제조 방법에 관한 것이다.

디지털 카메라, 스마트폰 및 태블릿 PC와 같은 휴대용 디지털 응용 기기들의 수요가 증가하고 종래의 하드 디스크가 SSD(solid-state drives)로 대체되면서, 비휘발성 메모리 시장은 급속도로 팽창하고 있다. 상기 비휘발성 메모리 소자로서, 저비용으로 고집적이 가능한 낸드(NAND) 플래시 메모리 소자가 대표적이다.

최근 20 nm 이하의 포토리소그래피 공정 기술이 한계에 도달하였으며, 플로팅 게이트와 같은 정보 저장막에 저장되는 전자의 개수 감소와 메모리 셀들 사이의 간섭 문제로, 종래의 2 차원 구조의 메모리 셀 어레이를 갖는 낸드 플래시 메모리 소자의 다운 스케일링은 큰 어려움을 겪고 있다.

상기 낸드 플래시 메모리 소자의 다운 스케일링이 갖는 문제를 극복하기 위해 다양한 구조의 3 차원 낸드 플래시 어레이 구조들이 제안되고 있다. 대표적으로, TCAT(Terabit Cell Array Transistor) 또는 BiCs(bit-Cost Scalable) 구조의 수직형 낸드 플래시 메모리 셀 어레이가 공지되어 있다. 이들 3 차원 낸드 플래시 어레이 구조에서도 데이터 저장 용량의 증대를 위해 여전히 집적도의 향상이 요구된다. 통상적으로 기존의 구조에서 게이트 층수를 증가시키거나 단일 메모리 셀을 멀티 비트화하는 접근이 있지만, 그에 따른 제조 공정의 어려움이 수반되며, 상기 단일 메모리 셀 간 간섭 문제가 발생할 수 있다.

본 발명이 이루고자 하는 기술적 과제는, 3 차원 비휘발성 메모리 소자에서 간단한 설계 변경을 통하여 데이터 저장 용량을 향상시키며 셀간 간섭을 개선시키는 3 차원 비휘발성 메모리 소자를 제공하는 것이다.

또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 전술한 이점을 갖는 3 차원 비휘발성 메모리 소자의 제조 방법을 제공하는 것이다.

본 발명의 일 실시예에 따르면, 기판; 상기 기판의 주면과 평행한 제 1 방향 및 상기 제 1 방향과 다른 제 2 방향으로 소정 간격을 두고 배열되고, 상기 기판의 주면과 수직하는 제 3 방향으로 신장된 반도체 기둥들; 상기 반도체 기둥들 중 상기 제 1 방향으로 배열된 반도체 기둥들 사이에 배치되고, 상기 제 1 방향과 상기 제 3 방향으로 확장된 스트링 분리막; 상기 기판 상에 상기 제 3 방향으로 반복 적층되고 상기 제 1 방향으로 신장된 제 1 서브 전극들; 상기 스트링 분리막에 의해 상기 제 1 서브 전극들과 전기적으로 분리되며, 상기 제 3 방향으로 반복 적층되고 상기 제 1 방향으로 신장된 제 2 서브 전극들; 상기 제 1 서브 전극과 상기 제 1 방향으로 배열된 반도체 기둥들 사이의 제 1 정보 저장막; 상기 제 2 서브 전극과 상기 제 1 방향으로 배열된 상기 반도체 기둥들 사이의 제 2 정보 저장막; 상기 제 1 방향으로 인접하는 반도체 기둥들 사이에서 상기 제 1 정보 저장막을 절단하는 제 1 절단부; 및 상기 제 1 방향으로 인접하는 반도체 기둥들 사이에서 상기 제 2 정보 저장막은 절단하는 제 2 절단부를 포함하는 3 차원 비휘발성 메모리 소자가 제공될 수 있다. 본 발명의 일 실시예에서, 상기 제 1 방향으로 배열된 반도체 기둥들 사이에 배치된 상기 제 1 절단부과 상기 제 2 절단부 사이에 상기 제 3 방향으로 신장된 정보 저장층 분리막이 더 포함될 수 있다. 상기 정보 저장층 분리막의 폭은 상기 스트링 분리막, 상기 제 1 정보 저장막 및 상기 제 2 정보 저장막의 두께의 총 합과 같거나 클 수 있다. 상기 정보 저장층 분리막은 상기 스트링 분리막과 동일한 재료로 형성되거나, 반도체 재료, 절연체 재료 중 적어도 어느 하나를 포함할 수 있다. 본 발명의 일 실시예에서, 상기 제 1 절단부 및 상기 제 2 절단부에 의해 적어도 일 측벽이 정의되는 빈 공간을 포함할 수 있으며, 상기 빈 공간의 폭은 상기 스트링 분리막, 상기 제 1 정보 저장막 및 상기 제 2 정보 저장막의 두께의 총 합보다 같거나 클 수 있다. 또한, 상기 빈 공간의 외벽은 산화 처리될 수 있다. 상기 산화 처리는 플라즈마에 의해 생성된 산소 라디컬에 의해 수행될 수 있다. 상기 제 1 정보 저장막과 상기 제 1 서브 전극들에 의해 제 1 메모리 스트링이 제공되고 상기 제 2 정보 저장막과 상기 제 2 서브 전극들에 의해 제 2 메모리 스트링이 제공되며, 상기 제 1 메모리 스트링과 상기 제 2 메모리 스트링은 상기 제 1 방향으로 배열된 반도체 기둥들을 공유할 수 있다. 또한, 상기 제 1 정보 저장막 또는 상기 제 2 정보 저장막은, 상기 반도체 기둥 상의 터널링 절연막; 상기 터널링 절연막 상의 전하 저장층 및 상기 전하 저장층 상의 블로킹 절연막을 포함할 수 있다.

본 발명의 다른 실시예에 따르면, 기판을 제공하는 단계; 상기 기판 상에 절연막과 희생막을 교번하여 반복 적층하는 단계; 상기 반복 적층된 절연막과 희생막을 상기 기판의 수직 방향으로 연속적으로 패터닝하여, 상기 기판에 평행한 제 1 방향과 상기 수직 방향으로 확장되고, 스트링 분리막이 형성될 제 1 트렌치 영역을 형성하는 단계; 상기 제 1 트렌치 영역 내에 상기 스트링 분리막이 될 제 1 절연체를 채우는 단계; 상기 제 1 절연체를 경과하여 상기 수직 방향으로 상기 반복 적층된 절연막과 상기 희생막을 관통하는 반도체 기둥들을 형성하는 단계; 상기 제 1 방향과 다른 상기 기판에 평행한 제 2 방향으로 정렬된 상기 반도체 기둥들 사이를 분리하도록, 상기 반복 적층된 절연막과 희생막을 패터닝하여 상기 제 1 방향과 상기 수직 방향으로 확장된 제 2 트렌치 영역을 형성하고, 상기 반도체 기둥들이 관통하는 절연막 패턴과 희생막 패턴의 적층 구조를 형성하는 단계; 상기 제 2 트렌치 영역을 통해 노출된 상기 적층 구조의 상기 희생막 패턴을 제거하여 적층된 절연막 패턴들 사이로 상기 반도체 기둥들의 측벽이 반복 적층되어 노출되는 셀 공간들을 형성하는 단계; 상기 노출된 셀 공간들에 정보 저장막을 형성하는 단계; 상기 정보 저장막이 형성된 셀 공간들의 적어도 일부를 채워 도전막을 형성하는 단계; 상기 도전막과 상기 제 1 방향으로 배열된 반도체 기둥들 사이의 상기 정보 저장막은 유지하되, 상기 제 1 방향으로 인접하는 반도체 기둥들 간의 정보 저장막을 절단하도록 절단부를 형성하는 단계를 포함하는 3 차원 비휘발성 메모리 소자의 제조 방법이 제공될 수 있다. 본 발명의 일 실시예에서, 상기 제 1 방향으로 배열된 반도체 기둥들 사이에 형성된 절단부 사이에 상기 제 3 방향으로 신장되는 정보 저장층 분리막을 더 형성하는 단계가 더 포함될 수 있다. 상기 절단부에 의해 적어도 일 측벽이 정의되는 빈 공간을 포함하되, 상기 빈 공간의 내벽을 산화 처리하는 단계가 더 포함될 수 있다.

본 발명의 또 다른 실시예에 따르면, 기판을 제공하는 단계; 상기 기판 상에 절연막과 희생막을 교번하여 반복 적층하는 단계; 상기 기판에 평행한 제 1 방향과 상기 제 1 방향과 다른 제 2 방향으로 이격되고, 상기 반복 적층된 절연막과 희생막을 연속적으로 관통하는 수직 방향의 반도체 기둥들을 형성하는 단계; 상기 제 2 방향으로 정렬된 반도체 기둥들 사이를 분리하도록, 상기 반복 적층된 절연막과 희생막을 패터닝하여 상기 제 1 방향과 상기 수직 방향으로 확장된 제 1 트렌치 영역을 형성하고, 상기 반도체 기둥들이 관통하는 절연막 패턴과 희생막 패턴의 적층 구조를 형성하는 단계; 상기 제 1 트렌치 영역을 통해 노출된 상기 적층 구조의 상기 희생막 패턴을 제거하되, 상기 제 1 방향으로 배열된 상기 반도체 기둥들 사이에 상기 희생막 패턴의 일부가 잔류하고, 상기 적층된 절연막 패턴들 사이로 상기 반도체 기둥들의 측벽이 노출되는 셀 공간들을 형성하는 단계; 상기 노출된 셀 공간들에 정보 저장막을 형성하는 단계; 상기 정보 저장막이 형성된 셀 공간들의 적어도 일부를 채워 도전막을 형성하는 단계; 및 상기 도전막과 상기 제 1 방향으로 배열된 반도체 기둥들 사이의 상기 정보 저장막은 유지하되, 상기 제 1 방향으로 인접하는 반도체 기둥들 간의 정보 저장막을 절단하도록 절단부를 형성하는 단계를 포함하는 3 차원 비휘발성 메모리 소자의 제조 방법이 제공될 수 있다. 본 발명의 일 실시예에서, 상기 제 1 방향으로 배열된 반도체 기둥들 사이에 형성된 절단부 사이에 상기 제 3 방향으로 신장되는 정보 저장층 분리막을 더 형성하는 단계가 더 포함될 수 있다. 상기 절단부에 의해 적어도 일 측벽이 정의되는 빈 공간을 포함하되, 상기 빈 공간의 내벽을 산화 처리하는 단계가 더 포함될 수 있다.

본 발명의 일 실시예에 따르면, 스트링 분리막에 의해 제 1 방향으로 배열된 반도체 기둥들이 양측의 전기적으로 분리된 2 개의 서브 라인들에 의해 각각 공유되어, 스트링 분리막이 없는 게이트 올 얼라운드(GAA) 구조에 비하여 셀간 간섭을 개선시키며 데이터 저장 용량을 향상시킬 수 있는 3 차원 비휘발성 메모리 소자가 제공된다.

또한, 본 발명의 다른 실시예에 따르면, 전술한 이점을 갖는 3 차원 비휘발성 메모리 소자를 복잡한 공정 추가 없이 스트링 분리막을 형성하는 3 차원 비휘발성 메모리 소자의 제조 방법이 제공된다.

도 1은 본 발명의 일 실시예에 따른 3 차원 비휘발성 메모리 소자를 나타내는 블록도이다.
도 2a는 본 발명의 일 실시예에 따른 메모리 셀 어레이를 구현하기 위한 메모리 셀들을 포함하는 3 차원 비휘발성 메모리 소자들의 구조를 도시하는 사시도이며, 도 2b는 일 실시예에 따른 메모리 셀의 구조를 나타내는 x 축 방향으로의 단면도이며, 도 2c는 일 실시예에 따른 메모리 셀의 구조를 나타내는 y 축 방향으로의 단면도이다.
도 3a는 본 발명의 각 실시예에 따른 비휘발성 메모리 소자의 반도체 기둥의 x-y 방향으로의 단면도이며, 도 3b는 본 발명의 각 실시예에 따른 비휘발성 메모리 소자의 정보 저장층 분리막의 x-y 방향으로의 단면도이다.
도 4a 내지 도 4o 본 발명의 일 실시예에 따른 3 차원 비휘발성 메모리 소자의 제조 방법을 순차대로 도시하는 단면도들이다.
도 5a 내지 도 5o 도 4a 내지 도 4o 각 단면도들에 대응되는 평면도들이다.
도 6a 내지 도 6i는 본 발명의 다른 실시예에 따른 3 차원 비휘발성 메모리 소자의 제조 방법을 순차대로 도시하는 단면도들이다.
도 7a 내지 도 7i는 도 6a 내지 도 6i의 각 단면도들에 대응되는 평면도들이다.
도 8은 본 발명의 일 실시예에 따른 고상 디스크를 포함하는 저장 장치를 도시하는 블록도이다.
도 9는 본 발명의 다른 실시예에 따른 메모리 시스템을 도시하는 블록도이다.
도 10은 본 발명의 다른 실시예에 따른 데이터 저장 장치를 도시하는 블록도이다.
도 11은 본 발명의 일 실시예에 따른 플래시 메모리 소자 및 이를 포함하는 컴퓨팅 시스템을 도시하는 블록도이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.

본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.

도면에서 동일 부호는 동일한 요소를 지칭한다. 또한, 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.

본 명세서에서 사용된 용어는 실시예를 설명하기 위하여 사용되며, 본 발명의 범위를 제한하기 위한 것이 아니다. 또한, 본 명세서에서 단수로 기재되어 있다 하더라도, 문맥상 단수를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 "포함한다(comprise)" 및/또는 "포함하는(comprising)"이란 용어는 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.

본 명세서에서 기판 또는 다른 층 "상에(on)" 형성된 층에 대한 언급은 상기 기판 또는 다른 층의 바로 위에 형성된 층을 지칭하거나, 상기 기판 또는 다른 층 상에 형성된 중간 층 또는 중간 층들 상에 형성된 층을 지칭할 수도 있다. 또한, 당해 기술 분야에서 숙련된 자들에게 있어서, 다른 형상에 "인접하여(adjacent)" 배치된 구조 또는 형상은 상기 인접하는 형상에 중첩되거나 하부에 배치되는 부분을 가질 수도 있다.

본 명세서에서, "아래로(below)", "위로(above)", "상부의(upper)", "하부의(lower)", "수평의(horizontal)" 또는 "수직의(vertical)"와 같은 상대적 용어들은, 도면들 상에 도시된 바와 같이, 일 구성 부재, 층 또는 영역들이 다른 구성 부재, 층 또는 영역과 갖는 관계를 기술하기 위하여 사용될 수 있다. 이들 용어들은 도면들에 표시된 방향뿐만 아니라 소자의 다른 방향들도 포괄하는 것임을 이해하여야 한다.

이하에서, 본 발명의 실시예들은 본 발명의 이상적인 실시예들(및 중간 구조들)을 개략적으로 도시하는 단면도들을 참조하여 설명될 것이다. 이들 도면들에 있어서, 예를 들면, 부재들의 크기와 형상은 설명의 편의와 명확성을 위하여 과장될 수 있으며, 실제 구현시, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 된다. 또한, 도면의 부재들의 참조 부호는 도면 전체에 걸쳐 동일한 부재를 지칭한다.

도 1은 본 발명의 일 실시예에 따른 3 차원 비휘발성 메모리 소자(100)를 나타내는 블록도이다.

도 1을 참조하면, 3 차원 비휘발성 메모리 소자(100)는 복수의 메모리 셀들의 메모리 셀 어레이(110), 행 디코더(120), 판독/기입 회로(130), 및 열 디코더(140)를 포함할 수 있다. 메모리 셀 어레이(110)는 워드 라인들(WL1, WL2, … , WLi,…, WLn), 선택 라인들(SSL), 접지 라인(GSL)을 통해 행 디코더(120)에 연결될 수 있다. 또한, 메모리 셀 어레이(110)는 비트 라인들(BL1, BL2, BL3, … , BLn)을 통해 판독/기입 회로(130)에 연결될 수 있다.

3 차원 비휘발성 메모리 소자(100)가 낸드 플래시 메모리 소자인 경우, 메모리 셀 어레이(110)는 복수의 메모리 셀들이 직렬 연결된 메모리 셀 스트링들(미도시)을 포함할 수 있다. 상기 메모리 셀 스트링들의 일단에는 적어도 2 개 이상의 스트링 선택 트랜지스터들이 연결되고, 이의 타단에는 접지 선택 트랜지스터가 연결될 수 있다. 상기 메모리 셀 스트링의 타단에는 공통 소스 라인이 연결되고, 상기 접지 선택 트랜지스터들의 일 단이 상기 공통 소스 라인에 전기적으로 연결될 수 있다. 워드 라인들(WL1, WL2, …, WLi,…, WLn)은 열 방향을 따라 배열된 메모리 셀들의 제어 게이트들에 각각 연결될 수 있다. 비트 라인들(BL1, BL2, BL3,…, BLn)은 상기 스트링 선택 트랜지스터들의 일 단들에 연결될 수 있다.

각각의 워드 라인들(WL1, WL2, …, WLi,…, WLn)에 그 제어 게이트 전극이 결합되는 행 방향의 복수의 메모리 셀들은 논리적 페이지를 구성하며, 상기 논리적 페이지들의 수는 메모리 셀의 저장 용량에 의해 결정될 수 있다. 예를 들면, 저장 레벨에 따라, 메모리 셀당 1 bit를 저장하는 싱글 레벨 셀 메모리, 메모리 셀당 2 bits를 저장하는 멀티 레벨 셀(MLC) 메모리 소자, 메모리 셀당 3 bits를 저장하는 8LC 메모리 소자, 그리고, 메모리 셀당 4 bits를 저장하는 16LC 메모리 소자가 제공될 수 있다.

메모리 셀 어레이(110)의 메모리 셀들은 반도체 기판의 주면에 평행한 후술하는 3 차원 어레이 구조를 가질 수 있다. 상기 페이지를 구성하는 메모리 셀들은 동일한 프로그램 사이클에서 프로그래밍될 수 있다. 예를 들면, 제 1 워드 라인(WL1)에 연결되는 각각의 메모리 셀들은 동일한 프로그램 사이클에서 같은 프로그램 상태(또는 타겟 값)로, 또는 서로 다른 프로그램 상태로 프로그래밍될 수 있다. 예를 들면, 하나의 프로그램 사이클에서 일 메모리 셀은 프로그램 상태(P1)로, 인접하는 다른 메모리 셀은 제 2 프로그램 상태(P2), 또 다른 메모리 셀들은 제 3 프로그램 상태(P3)로 프로그래밍될 수 있다. 그러나, 이는 예시적이며, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예에서, 인터리브드 아키텍처(interleaved architecture)를 갖는 싱글 레벨 셀의 경우 짝수 및 홀수 셀들이 2 개의 서로 다른 페이지들을 구성할 수 있다. 예를 들면, 4 kB의 SLC 소자는 65,536개의 메모리 셀들의 워드라인을 가질 수 있다. 또한, 멀티 레벨 셀의 경우에는 각 셀이 하나의 리스트 시그니피컨트 비트(Least Significant Bit; LBS)와 하나의 모스트 시그니피컨트 비트(Most Significant Bit; MSB)를 저장하므로 4 개의 페이지들을 갖게 된다. 예를 들면, 이 경우, 짝수 비트라인들 상의 MSB 및 LSB 페이지들과 홀수 비트라인 상의 MSB 및 LSB 페이지들이 제공될 수도 있다.

행 디코더(120)는 복수의 스트링 선택 라인들(SSL)을 선택하거나 동시에 전압 또는 전류 구동할 수 있다. 또한, 행 디코더(120)는 메모리 블록의 워드 라인들 중 어느 하나를 선택할 수 있다. 행 디코더(120)는 선택된 메모리 블록의 워드 라인에 전압 발생기(미도시)로부터의 워드 라인 전압 VWL을 인가한다. 프로그램 동작시 행 디코더(120)는 선택된 워드 라인(Selected WL)에 프로그램 전압(Vpgm)과 검증 전압(Vvfy)을, 비선택된 워드 라인(Unselected WL)에는 패스 전압(Vpass)을 인가할 수 있다.

메모리 셀 어레이(110)는 열 디코더(140)를 통해 비트 라인들(BL1, BL2, BL3,…, BLn)에 의해 어드레싱될 수 있다. 독출/기록 회로(130)는 열 디코더(140)를 통해 외부로부터 전달되는 데이터를 수신하거나 외부로 데이터를 출력할 수 있다.

독출/기록 회로(130)는 페이지 버퍼(미도시)를 포함할 수 있으며, 동작 모드에 따라 감지 증폭기로서 또는 기입 드라이버로서 동작할 수 있다. 그러나, 본 명세서에서, 독출/기록 회로, 또는 페이지 버퍼는 등가적 의미를 갖도록 사용될 수 있으며, 이 경우 상호 호환적으로 이해되어야 한다. 예를 들면, 프로그램 동작시, 독출/기록 회로(130)는 외부 회로로부터 데이터를 수신하여 셀 어레이(110)의 비트 라인으로 프로그램될 데이터에 대응하는 비트 라인 전압을 전달한다. 독출 동작시, 독출/기록 회로(130)는 선택된 메모리 셀에 저장된 데이터를 비트 라인을 통해서 독출할 수 있으며, 상기 독출된 데이터를 래치하여 외부로 출력할 수 있다.

독출/기록 회로(130)는 제어 로직(180)으로부터 전송되는 전송 신호에 응답하여 메모리 셀의 프로그램 동작에 수반하는 검증 동작을 수행할 수 있으며, 상기 전송 신호에 응답하여 검증 읽기 결과를 복수 회에 걸쳐 페이지 버퍼 신호로서 출력할 수 있다. 일 실시예에서, 독출/기록 회로(130)의 상기 독출 동작은 비트 라인 기생 캐패시터를 이용한 전하 적분(charge integration)을 이용할 수 있다.

본 발명의 실시예에서, 상기 페이지 단위로 메모리 셀들을 프로그래밍하는 것은, ISPP 알고리즘에 의해 수행될 수 있다. 상기 ISPP 알고리즘에 따른 프로그램 펄스 이후 해당 메모리 셀의 문턱 전압 VTHR이 타겟 전압 Vth 레벨에 도달했는지를 체크하는 검증 알고리즘은 전술한 비트 라인에 결합되고, 상기 전류 센싱 회로를 통해 달성될 수 있다. 일 실시예에서, 상기 전류 센싱 회로는 독출/기록 회로(130) 내에 제공될 수 있다.

제어 로직(180)은 증분형 펄스 프로그래밍(incremental step pulse programming, ISPP) 모드에 따라 프로그램-검증 루프들을 실행하여 선택된 메모리 셀을 프로그래밍할 수 있다. 성공/실패 검증 회로(150)는 프로그램 루프 카운트가 증가할 때마다 메모리 셀이 원하는 레벨에 도달하였는지 검증한다. 메모리 셀이 원하는 문턱 전압, 즉 타겟 값을 가지면 프로그램 성공으로 판단하여 상기 메모리 셀에 대한 프로그램 및 프로그램 검증 동작이 종료되지만, 메모리 셀이 원하는 문턱 전압에 도달하지 못하면 프로그램 실패로 판단하여 성공/실패 검증 회로(150)는 카운트 신호(미도시)를 발생시킬 수 있다. 성공/실패 검증 회로(150)은 프로그램 성공 여부를 판단하여 그 결과를 제어 로직(180)에 전달할 수 있다.

제어 로직(180)은 명령어(CMD)에 따라, 상기 ISPP 방식에 따른 펄스 프로그램 및 검증 동작을 수행하도록 행 디코더(120), 독출/기록 회로(130), 열디코더(140), 성공/실패 검출기(150), 프로그램 루프 순번 검출기(160), 및/또는 비교기(170)를 제어할 수 있다. 제어 로직(180)은 성공/실패 검출기(150)로부터 전달되는 프로그램 성공 여부(Pass/Fail)를 참조하여 프로그램 동작의 종료 또는 계속 진행 여부를 결정할 수 있다. 성공/실패 검증 회로(150)로부터 프로그램 실패의 결과를 수신하는 경우, 제어 로직(180)은 후속 프로그램 루프(Loop)를 진행하도록 Vpgm 및 Vvfy를 발생시키는 전압 발생기(미도시) 및 페이지 버퍼(130)를 제어할 것이다. 이처럼, 증가하는 프로그램 루프 수에 따라 프로그램을 진행하기 위하여 제어 로직(180)은 프로그램 루프의 순번을 수신할 수 있다. 반대로, 제어 로직(180)이 프로그램 성공(Pass)의 결과를 제공받으면, 선택된 메모리 셀들에 대한 프로그램 동작은 종료하게 될 것이다.

다양한 설계들에서, 제어 로직(180)은 메모리 셀 어레이(110)와 동일 칩 내에 집적되거나 다른 칩에 배치될 수 있으며, 본 발명이 이에 제한되는 것은 아니다. 예를 들면, SSD(solid-state drives)에서와 같이, 제어 로직(180)은 메모리 셀 어레이(110)와 분리된 별도의 칩인 플래시 트랜스레이션 레이어(flash translation layer; FTL)에 제공될 수도 있다.

또한, 전술한 성공/실패 검증 회로(150), 프로그램 루프 순번 검출기(160) 및 비교기(170)는 제어 로직(180)과 별도로 형성된 것을 예시하고 있지만, 본 발명이 이에 한정된 것은 아니다. 예를 들면, 성공/실패 검증 회로(150), 프로그램 루프 순번 검출기(160) 및 비교기(170) 중 적어도 어느 하나는 제어 로직(180) 내에 소프트웨어 또는 하드웨어적으로 구현될 수도 있을 것이다. 또한, 성공/실패 검증 회로(150), 프로그램 루프 순번 검출기(160) 및 비교기(170) 중의 적어도 어느 하나는 생략되거나 다른 회로 구성이 추가될 수 있음은 자명하다.

도 2a는 본 발명의 일 실시예에 따른 메모리 셀 어레이(도 1의 110 참조)를 구현하기 위한 메모리 셀들(M1_A, M1_B; M2_A, M2_B;…; Mn_A, Mn_B)을 포함하는 3 차원 비휘발성 메모리 소자들(1000)의 구조를 도시하는 사시도이고, 도 2b는 본 발명의 일 실시예에 따른 x 축 방향에서의 메모리 셀의 구조를 나타내는 단면도이며, 도 2c는 본 발명의 일 실시예에 따른 y 축 방향에서의 메모리 셀의 구조를 나타내는 단면도이다.

도 2a를 참조하면, 3 차원 비휘발성 메모리 소자(1000)는 기판(10)의 주면에 평행한 x 방향(이하, 제 1 방향이라 함) 및 x 방향과 다른 y 방향(이하, 제 2 방향이라 함)과 기판(10)의 주면(10S)에 수직하는 z 방향(이하, 수직 방향이라 함)으로 정렬되어 3 차원으로 배열된 복수의 메모리 셀들(M1_A, M1_B; M2_A, M2_B;…; Mn_A, Mn_B)을 포함할 수 있다. 일부 실시예에서, 제 1 방향(x 방향)과 제 2 방향(y 방향)은 서로 직교할 수 있다.

기판(10)은 Si 단결정 기판, 화합물 반도체 기판, SOI 기판 및 변형된 기판과 같은 반도체 기판일 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 예를 들면, 기판(10)은 세라믹 기판 또는 플렉시블 소자를 구현하기 위한 고분자 기판, 또는 심지어 패브릭층일 수도 있다. 기판(10)의 표면에는 도핑에 의한 불순물 영역(10a) 또는 도전막(미도시)의 형성을 통해 배선이 제공될 수 있다. 불순물 영역(10a)은 메모리 스트링의 일 단부가 결합되는 소오스 라인일 수 있다.

복수의 메모리 셀들(M1_A, M1_B; M2_A, M2_B;…; Mn_A, Mn_B)에 채널을 제공하기 위한 반도체 기둥들(20)이 층간 절연막(30I)을 관통하여 기판(10) 상에 수직 방향(z 방향)으로 연장된다. 일 실시예에서, 반도체 기둥들(20)은 수직 방향(Z 방향)으로 연장된 코어 절연체((21)와 코어 절연체(21) 상에 형성된 반도체 층(22)을 포함할 수 있다. 반도체 층(22)은 단일 층이거나 복수의 반도체 층들이 적층된 복합층일 수 있으며, 적어도 일부 영역이 불순물 도핑될 수도 있다. 다른 실시예에서, 반도체 기둥들(20)은 코어 절연체(21)가 없이 그 전체가 반도체 재료로 형성될 수도 있다.

반도체 기둥들(20)의 반도체 재료는, 비휘발성 메모리 소자(1000)가 상용화되거나 공지된 Bics(Bit Cost Scalable), VRAT(Vertical-Recess-Array-Transistor), TCAT(Terabit Cell Array Transistor) 또는 SMArT(Stacked Memory Array Transistor) 구조인지에 따라, 적합한 도전형을 갖거나 진성의 폴리실리콘을 포함할 수 있다. 다른 실시예에서, 상기 반도체 재료는, 단결정 실리콘, 또는 전통적 실리콘 재료가 아닌 화합물 반도체, 탄소계 재료, 고분자 재료, 또는 다른 적합한 채널용 재료일 수도 있다. 반도체 층(22)이 폴리 실리콘인 경우, 예시적으로, 반도체 층(22)의 두께는 8 nm 내지 12 nm일 수 있다. 반도체 층(22)의 두께가 8 nm 미만에서는 동작 전류의 감소로 오동작이 초래될 수 있으며, 반도체 층(22)의 두께가 22 nm를 초과하는 경우에는 그레인 계면의 크기가 증가하며 그에 따른 전하 트랩의 증가로 인하여 문턱 전압의 산포가 커지는 문제점이다.

반도체 기둥들(20)은 기판(10) 상에서, 제 1 방향(x 방향)과 제 2 방향(y 방향)으로 이격되어 배열된다. 반도체 기둥들(20) 사이는 제 1 방향(x 방향) 및 제 3 방향(z 방향)으로 확장되고, 제 2 방향(y 방향)으로 이격된 소자분리 절연막(70)에 의해 분리될 수 있다. 소자 분리 절연막(70)에 의해 분리된 제 1 방향(x 방향)으로 배열된 반도체 기둥들(20)은 각각 스트링 분리막(60)에 의해 양측으로 분리된 1 쌍의 메모리 스트링들(SA, SB)을 구성함으로써 공유될 수 있다. 예를 들면, 복수의 메모리 셀들 중 스트링 분리막(60)을 기준으로 좌측의 메모리 셀들(M1_A, M2_A,…, Mn_A; 이하, 좌측의 메모리 셀들로 구성된 스트링을 제 1 메모리 스트링이라 함)과 우측의 메모리 셀들(M1_B, M2_B,…, Mn_B; 이하, 우측의 메모리 셀들로 구성된 스트링을 제 2 메모리 스트링이라 함)이 이들에 결합된 하나의 반도체 기둥(20)을 공유한다.

제 1 메모리 스트링(SA)과 제 2 메모리 스트링(SB)이 반도체 기둥(20)을 공유하면서 독립된 메모리 스트링으로서 작동할 수 있는 것은, 스트링 분리막(60)에 의해 제 1 메모리 스트링(SA)의 전극층(50a)과 제 2 메모리 스트링(SB)의 전극층(50b)이 서로 전기적으로 분리되어 독립된 워드 라인으로 작동할 수 있기 때문에 가능하다. 예를 들면, 본 발명의 실시예에 따른 메모리 어레이에서, 제 1 메모리 스트링(SA)의 메모리 셀들(M1_A, M2_A,…, Mn_A)에 결합되는 전극층들(50a)은 홀수 워드 라인을 구성할 수 있다. 제 2 메모리 스트링(SB)의 메모리 셀들(M1_B, M2_B,…, Mn_B)에 결합되는 전극층들(50b)은 짝수 워드 라인을 구성할 수 있다. 반대로, 제 1 메모리 스트링(SA)의 메모리 셀들(M1_A, M2_A,…, Mn_A)에 결합되는 전극층들(50a)이 짝수 워드 라인을 구성하고, 제 2 메모리 스트링(SB)의 메모리 셀들(M1_B, M2_B,…, Mn_B)에 결합되는 전극층들(50b)은 홀수 워드 라인을 구성할 수도 있다. 이하에서는, 제 1 메모리 스트링(SA)의 전극층들(50a)은 제 1 서브 라인이라 하고, 제 2 메모리 스트링(SB)의 전극층들(50b)은 제 2 서브 라인이라 지칭한다.

각 메모리 스트링(SA, SB)의 수직 방향(z 방향)으로 적층되는 메모리 셀들(M1_A, M1_B; M2_A, M2_B;…; Mn_A, Mn_B)은, 층간 분리막(30I)에 의해 셀간 분리가 이루어진다. 도 2a에 도시된 실시예에서, 각 메모리 스트링(SA, SB)을 선택하기 위해, 메모리 스트링에 결합되는 선택 트랜지스터 및/또는 접지 선택 트랜지스터는 생략되었으며, 이에 관하여는 도 1의 개시 사항이 참조될 수 있다. 메모리 스트링(SA, SB) 내의 메모리 셀들은 서로 직렬 연결되어 낸드 플래시 구성을 가질 수 있다. 일 실시예에서, 메모리 스트링(SA, SB)의 메모리 셀들의 개수는, 예를 들면, 32개 또는 64개만큼 제공될 수 있다.

도 2b를 참조하면, 각 메모리 셀은, 반도체 기둥(20)과 전극층(50A, 50B) 사이에 정보 저장을 위한 정보 저장막(40, 41)을 포함할 수 있다. 일 실시예에서, 정보 저장막(40, 41)은 터널링 절연막(41)과 블로킹 절연막(43)에 의해 절연되는 부유 게이트 또는 전하 트랩층과 같은 전하 저장막(42)을 포함할 수 있으며, 전하 저장막(42)이 정보 저장층으로서 기능할 수 있다. 일 실시예에서, 상기 전하 트랩층을 갖는 복수의 메모리 셀들은, 게이트 전극-블로킹 절연막-전하 트랩층-터널링 절연막-기판의 적층 순서로, SONOS(polysilicon-silicon dioxide-silicon nitride-silicon dioxide-Silicon) 구조, SANOS(polysilicon-alumina-silicon nitride-silicon dioxide-Silicon) 구조, TANOS(Tantalum or titanium nitride-alumina-silicon nitride-silicon dioxide-Silicon) 구조, MANOS(metal-alumina-silicon nitride-silicon dioxide-Silicon) 구조, 또는 Be-MANOS(metal-alumina-silicon nitride-Band engineered oxide-Silicon) 구조와 같은 다양한 재료의 적층 구조를 가질 수 있다. 그러나, 이들 정보 저장막(40)의 각 재료들은 예시적일 뿐 본 발명이 이에 한정되는 것은 아니며, 다른 후보 물질들이 적용될 수 있음은 자명하다.

정보 저장막(40)은 층간 절연막(30I) 사이로 노출되는 반도체 기둥(20)의 채널 영역뿐만 아니라 층간 절연막(30I)의 상면과 저면에 연속적으로 코팅될 수 있다. 정보 저장막(40)은 층간 절연막(30I) 사이에 홈을 형성하도록 코팅되고, 상기 홈을 채우는 도전층(예: 50A, 50B)이 NAND 메모리 셀의 제어 게이트 및 이에 결합되는 워드 라인을 형성할 수 있다. 일 실시예에서, 정보 저장막(40)은 스트링 분리막(60)의 측벽 상으로도 연장될 수 있다.

반도체 기둥(20)의 하단부는 전술한 것과 같이, 예를 들면, 공통 소스 라인(10a)에 결합되고, 반도체 기둥(20)의 상단부에는 비트 라인(미도시)이 결합될 수 있다. 상기 비트 라인과 최상위 메모리 셀의 워드 라인 사이에 스트링 선택 트랜지스터가 제공될 수 있다. 적층된 전극층들(50a, 50b)에 의해 제제공되는 워드 라인들은 계단 형상으로 패터닝되어 이에 각각 접촉하는 컨택 플러그(미도시)를 통해 선택된 워드 라인에 독립적으로 바이어스를 인가할 수 있게 된다.

전술한 바와 같이, 기판(10) 상에서, 제 1 방향(x 방향)과 제 2 방향(y 방향)으로 이격되어 배열된 반도체 기둥들(20) 내에서, 반도체 기둥들(20) 사이는 제 1 방향(x 방향) 및 제 3 방향(z 방향)으로 확장되고, 제 2 방향(y 방향)으로 이격된 소자분리 절연막(70)에 의해 분리될 수 있다. 또한, 층간 절연막(30I)에 의해 반도체 기둥들(20)을 중심으로 수직 방향의 셀간 분리가 이루어질 수 있다. 예컨대, 제 1 열의 반도체 기둥들 C1과 제 2 열의 반도체 기둥들 C2은 소자분리 절연막(70)에 의해 분리되며, 반도체 기둥(20)을 중심으로 메모리 셀 M1_A과 메모리 셀 M2_A은 메모리 셀 M1_A과 메모리 셀 M2_A 사이의 층간 절연막(30I)에 의해 분리될 수 있다. 또한, 소자 분리 절연막(70)에 의해 분리된 제 1 방향(x 방향)으로 배열된 반도체 기둥들(20)은 각각 스트링 분리막(60)에 의해 양측으로 분리된 1 쌍의 메모리 스트링들(SA, SB)을 구성함으로써 메모리 용량을 증가시킬 수 있다.

그러나, 소자 분리 절연막(70)에 의해 분리된 제 1 방향(x 방향)으로 배열된 반도체 기둥들(20), 예컨대, 제 1 열의 반도체 기둥들 C1과 제 2 열의 반도체 기둥들 C2을 중심으로 수직 방향(종축)으로 메모리 셀간 분리가 이루어지지만, 수평 방향(횡축)으로 반도체 기둥들 사이의 메모리 셀간 분리가 이루어지지 않는다. 다시 말해서, 정보 저장막(40)이 층간 절연막(30I)의 상면과 저면에 연속적으로 연결되어 있기 때문에, 하나의 반도체 기둥(20)의 일부 정보 저장막(40) 내부의 전하가 호핑 전도(hopping conduction)에 의해 인접한 반도체 기둥(20)의 정보 저장막(40)으로 이동될 수 있다. 이로 인해, 메모리의 신뢰성(retention)이 저하될 수 있다.

본 발명의 일 실시예에서, 절단부(91, 92) 및 정보 저장층 분리막(80)에 의해 전술한 횡축의 메모리 셀간 분리가 이루어질 수 있다. 예컨대, 제 1 방향(x 방향)으로 인접한 반도체 기둥들(20) 사이의 정보 저장막(40)은 절단부(91, 92)에 의해 분리되며, 제 1 방향(x 방향)으로 인접한 반도체 기둥들(20) 사이의 스트링 분리막(60)은 정보 저장층 분리막(80)에 의해 분리됨으로써, 메모리의 신뢰성(retention)을 향상시킬 수 있다.

구체적으로, 제 1 절단부(91)는 상기 제 1 방향으로 인접하는 반도체 기둥들 사이에서 제 1 정보 저장막(40)을 절단하며, 제 2 절단부(92)는 상기 제 1 방향으로 인접하는 반도체 기둥들 사이에서 제 2 정보 저장막(40)을 절단할 수 있다. 또한, 정보 저장층 분리막(80)은 상기 제 1 방향으로 인접한 반도체 기둥들 사이에 배치된 제 1 절단부(91)과 제 2 절단부(92) 사이에 상기 제 3 방향으로 신장되어 상기 제 1 방향으로 인접한 반도체 기둥들 사이의 스트링 분리막(60)을 분리할 수 있다. 정보 저장층 분리막(80)은 반도체 기둥(20)과 같이 하나의 기둥 형태로 구성될 수 있으며, 제 1 절단부(91) 및 제 2 절단부(92)는 정보 저장층 분리막(80)을 중심으로 상기 제 3 방향으로 적층 형태로 나타난다.

또한, 정보 저장층 분리막(80)의 폭은 스트링 분리막(60), 제 1 정보 저장막(40) 및 제 2 정보 저장막(40)의 두께의 총 합과 같거나 더 클 수 있으며, 스트링 분리막(60)과 동일한 재료로 형성될 수 있다. 본 발명의 다른 실시예에서, 정보 저장층 분리막(80)은 반도체 재료, 절연체 재료 중 적어도 어느 하나를 포함할 수 있다.

본 발명의 일 실시예에서, 정보 저장층 분리막(80)은 제 1 절단부(40) 및 제 2 절단부(42)에 의해 적어도 일 측벽이 정의되는 빈 공간을 포함할 수 있으며, 상기 빈 공간의 폭은 스트링 분리막(60), 제 1 정보 저장막(40) 및 제 2 정보 저장막(40)의 두께의 총 합과 같거나 더 클 수 있다.

도 2c를 참조하면, 상기 빈 공간의 외벽은 산화 처리(LO)될 수 있으며, 상기 산화 처리는 플라즈마에 의해 생성된 산소 라디컬에 의해 수행될 수 있다.

도 3a는 본 발명의 각 실시예에 따른 비휘발성 메모리 소자의 반도체 기둥의 x-y 방향으로의 단면도이며, 도 3b는 본 발명의 각 실시예에 따른 비휘발성 메모리 소자의 정보 저장층 분리막의 x-y 방향으로의 단면도이다.

도 3a를 참조하면, 비휘발성 메모리 소자의 반도체 기둥의 형태는 원호를 갖는 변형 타원(PE), 타원(RE2) 또는 원형(RE2) 기둥일 수 있다. 그러나, 본 발명은 이들에 제한되지 않는다. 상기 변형 타원(PE)은 둥근 사각형 단면 형상이라 지칭하도록 한다. 둥근 사각형의 반도체 기둥(PE)의 접촉 면은 원형의 반도체 기둥(RE1)에 비해 더 큰 채널 면적을 확보할 수 있으며, 단순 타원형의 반도체 기둥(RE2)에 비하여는 메모리 소자의 구동 시 접촉 면에서의 전기장의 분포가 일정한 이점이 있다. 따라서, 본 발명의 실시예에 따르면, 둥근 사각형의 반도체 기둥(PE)을 사용할 경우에, 휘발성 메모리 소자는 이러한 균일한 전기장의 분포는 소자 성능의 산포를 억제하고 수명을 향상시킨다.

도 3b를 참조하면, 정보 저장층 분리막(80)은 다양한 형태, 예컨대, 직사각형(PE2, RE4), 원형(RE3), 타원(RE) 형태의 기둥을 가질 수 있다. 그러나, 본 발명은 이들에 제한되지 않는다. 예컨대, 정보 저장층 분리막(80)은 상기 제 1 방향으로 인접하는 반도체 기둥들 사이에서 제 1 및 제 2 정보 저장막(40, 41)을 적어도 일부를 절단할 수 있는 형태라면 모든 형태의 기둥을 포함할 수 있다. 바람직하게는, 정보 저장층 분리막(80)은 채널 간섭을 최대화하기 위해서, 상기 제 1 방향으로 인접하는 반도체 기둥들 사이의 제 1 및 제 2 정보 저장막(40, 41)을 전체 제거할 수 있는 형태의 기둥을 포함할 수 있다.

도 4a 내지 도 4l은 본 발명의 일 실시예에 따른 3 차원 비휘발성 메모리 소자의 제조 방법을 순차대로 도시하는 단면도들이며, 도 5a 내지 도 5l은 도 4a 내지 도 4l의 각 단면도들에 대응되는 평면도들이다.

도 4a 및 도 5a를 참조하면, 기판(10)이 제공된다. 기판(10)에는 소스 라인을 형성하기 위한 불순물 영역(10a) 또는 배선이 형성될 수 있다. 또는, 트랜지스터를 포함하는 다양한 구동 소자가 형성될 수도 있다. 기판(10) 상에 절연막(30')과 희생막(35')을 교번하여 반복 적층한다. 반복 적층의 회수는 메모리 셀들, 선택 트랜지스터, 및 접지 트랜지스터의 개수를 고려하여 결정될 수 있다. 일 실시예에서, 희생막(35')은 절연막(30')과 식각 선택비를 갖는 재료로 형성될 수 있다. 예를 들면, 절연막(30')이 실리콘 산화물인 경우, 희생막(35')은 실리콘 질화물일 수 있다. 또한, 절연막(30')과 희생막(35')의 두께는 메모리 셀간 간격 및 게이트 전극의 폭 등을 고려하여 결정될 수 있다.

도 4b 및 도 5b를 참조하면, 이후, 절연막(30')과 희생막(35')을 수직방향(z 방향)으로 연속적으로 패터닝하여 스트링 분리막(도 2의 70 참조)이 형성될 제 1 트렌치 영역(R1)을 형성한다. 제 1 트렌치 영역(R1)은 제 1 방향(x 방향)과 수직 방향(z 방향)으로 확장되어 적층된 절연막(30')과 희생막(35')을 각 제 1 트렌치 영역(R1)을 기준으로 양측으로 분할한다. 제 1 트렌치 영역(R1)의 폭(t1)은 후속하여 형성될 반도체 기둥(도 2의 20)의 두께보다 작으며, 상기 반도체 기둥의 중심을 경과할 수 있다. 제 1 트렌치 영역(R1)은 균일한 두게(t1)를 갖는 평판 구조를 가질 수 있지만, 본 발명이 이에 한정되는 것은 아니다.

도 4c 및 도 5c를 참조하면, 이후, 제 1 트렌치 영역(R1) 내에 스트링 분리막이 될 제 1 절연체(60')를 채운다. 제 1 절연체(60')는, 예를 들면, 일 실시예에서, 희생막(35')와 식각 선택비를 갖는 절연체일 수 있으며, 예를 들면, 실리콘 산화막일 수 있다. 제 1 절연체(60')의 형성은, 당해 기술 분야에 잘 알려진 것과 같이, 제 1 절연체(60')를 형성하기 위한 절연 재료로 제 1 트렌치 영역(R1)을 채운 후 화학기계적 연마 공정 또는 에치백과 같은 식각 공정을 통해 제 1 트렌치 영역(R1) 내의 상기 절연 재료만을 남기고 절연막(30')과 희생막(35')의 스택 상의 절연 재료는 제거함으로써 달성될 수 있다.

도 4d 및 도 5d를 참조하면, 제 1 절연체(60')를 경과하여, 수직 방향으로 반복 적층된 절연막(30')과 희생막(35')의 스택을 관통하는 홀들(H)을 형성한다. 홀들(H)의 단면 형상은, 도 3a 및 도 3b를 참조하여 설명한 것과 같이, 양측에 동일한 크기의 원호를 갖는 둥근 모서리 사각형 형상을 가질 수 있다.

도 4e 및 도 5e를 참조하면, 홀들(H) 내에 각각 반도체 기둥들(20)이 형성된다. 일 실시예에서, 홀들(H) 내에 반도체 층(22)을 박막 형성 공정을 통해 형성하고, 이후, 반도체 층(22) 상에 홀들(H)을 채우는 코어 절연체(21)를 채움으로써 반도체 기둥(20)이 제공될 수 있다. 반도체 층(22)의 저부는 기판(10)과 접촉하도록 형성되어, 기판(10) 상에 형성된 소오스 라인에 전기적으로 연결될 수 있다. 반도체 층(22)은 다결정질 또는 에피택셜 성장된 단결정질일 수 있다. 또한, 반도체 층(22)은 실리콘층/저머늄층과 같이 적어도 2 이상의 반도체 층들의 적층 구조를 가질 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 반도체 층(22)은, 높은 단차 피복성(step coverage)을 갖는 화학기상증착 또는 원자층 증착을 통해 형성될 수 있다.

코어 절연체(21)는 희생막(35')와 식각 선택비를 갖는, 예를 들면, 실리콘 산화물로 형성될 수 있다. 도 2a를 참조하여 전술한 것과 같이, 반도체 기둥들(20)은 기판(10)에 수직 정렬된다. 다른 예로서, 반도체 기둥들(20)은 공지의 Piped BiCs (P-BicS) 구조와 같은 U자 형상을 가질 수도 있다. 또한, 코어 절연체(21)가 없이 속이 채워진 반도체 층으로만 이루어진 반도체 기둥이 제공될 수도 있다.

도 4f 및 도 5f를 참조하면, 반도체 기둥들(20)이 형성된 기판(10)에 대하여, 절연막(30I)과 희생막(35I)의 적층 구조 내에 제 1 방향(x 방향)과 수직 방향(z 방향)으로 확장된 제 2 트렌치 영역(R2)을 형성한다. 제 2 트렌치 영역(R2)은 제 2 방향(y 방향)으로 정렬된 반도체 기둥들(20) 사이를 분리하고, 이에 의해 절연막 패턴(30I)과 희생막 패턴(35I)의 적층 구조가 형성된다. 제 1 방향(x 방향)으로 정렬된 반도체 기둥들(20)이 관통하는 절연막 패턴(30I)과 희생막 패턴(35I)의 적층 구조(SS1)는 스트링 분리막(60)을 경계로 양측으로 분할된다.

도 4g 및 도 5g를 참조하면, 제 2 트렌치 영역(R2)을 통해 노출된 절연막 패턴(30I)과 희생막 패턴(35I)의 적층 구조의 희생막 패턴(35I)을 제거한다. 이때, 희생막 패턴(35I)과 스트링 분리막(60)의 식각 선택비를 이용하여 습식 식각에 의해 희생막 패턴(35I)만이 선택적으로 제거될 수 있다. 그 결과, 적층된 절연막 패턴들(30I) 사이로 반도체 기둥(20)의 측벽이 노출되는 셀 공간들(CE)이 형성될 수 있다.

도 4h 및 도 5h를 참조하면, 셀 공간들(CE)이 형성된 기판(10) 상에 정보 저장막(40)을 형성한다. 정보 저장막(40)은 우수한 단차 피복성을 갖는 박막 형성 공정, 예를 들면, 화학기상증착 또는 원자층증착 공정을 통해 형성될 수 있다. 정보 저장막(40)은, 도 2b에 개시된 것과 같이, 터널링 절연막(41)과 블로킹 절연막(43)에 의해 절연되는 부유 게이트 또는 전하 트랩층과 같은 전하 저장막(42)을 포함할 수 있다. 셀 공간들(CE)에 형성된 정보 저장막(40)은 노출된 반도체 기둥(20)의 측벽(a) 및 반도체 기둥(20)에 남아 있는 희생막 패턴(35I)의 상부면(b), 하부면(c), 및 측면(d) 상에 형성될 수 있다. 특히, 희생막 패턴(35I)의 상면(b)에 형성된 정보 저장막(40)은 하나의 평면 형태로 나타난다.

도 4i 및 도 5i를 참조하면, 반도체 기둥(20) 상의 정보 저장막(40) 및/또는 제 2 트렌치 영역(R2)에 노출된 기판(10) 표면 상의 정보 저장막(40)이 제거될 수 있다. 정보 저장막(40)의 제거는, 플라즈마를 이용한 에치백 공정을 통해 수행될 수 있다.

도 4j 및 도 5j를 참조하면, 정보 저장막(40)이 형성된 셀 공간들(CE)의 적어도 일부를 채우는 도전막(50')을 형성한다. 도전막(50')은 티타늄 질화막(TiN)과 같은 단일 도전막 또는 티타늄 질화막(TiN) 및/또는 텅스텐(W)과 같은 2 이상의 적층 구조를 가질 수도 있다.

도 4k 및 도 5k를 참조하면, 도전막(50')이 형성된 기판(10)에 대하여, 제 1 방향(x 방향) 및 수직 방향(z 방향)으로 확장된 제 3 트렌치 영역(R3)를 형성한다. 이후, 도 4l 및 도 5l을 참조하면, 제 3 트렌치 영역(R3)를 채우는 소자 분리 절연막(70)에 의해 제 2 방향(y 방향)으로 메모리 스트링들 사이의 전기적 분리가 달성된다.

이후, 도 4m 및 도 5m를 참조하면, 제 1 방향(x 방향)으로 인접하는 반도체 기둥들 사이의 스트링 분리막(60)의 일부 또는 전체를 수직 방향으로 관통하는 홀들(VH)을 형성한다. 홀들(H)의 단면 형상은, 도 3b를 참조하여 설명한 것과 같이, 원형, 타원, 사각형과 같은 다각형 형상 또는 이의 조합된 형상을 가질 수 있다. 또한, 이러한 홀들의 형성은 스트링 분리막(60)의 측벽 상에 형성된 정보 저장막(40)을 절단시킨다. 그에 따라, 상기 제 1 방향으로 인접하는 반도체 기둥들 사이의 스트링 분리막(60)의 측벽 상에 형성된 정보 저장막(40)은 홀들(VH)에 의해 분리되어, 분리된 정보 저장막, 즉, 제 1 정보 저장막 및 제 2 정보 저장막의 각 단부에 절단부들(도 2a의 91, 92 참조)가 정의될 수 있다. 이러한 홀들(VH)의 형성 과정은 비등방 식각이 가능한 플라즈마를 이용한 건식 식각, 예를 들면, CF₄, SF₆, CHF₃ 와 같은 부식성 가스 또는 이들의 조합을 이용한 반응성 이온 식각을 통해 진행될 수 있다.

선택적으로는, 일 실시예에서, 도 4n 및 도 5n를 참조하면, 형성된 홀들(VH)을 통해 제 1 및 제 2 정보 저장막(40, 41)의 절단부(90, 91)가 산화 처리될 수 있다. 일 실시예에서는, 홀들(VH)의 내벽 전체가 산화 처리할 수 있다. 이 때, 상기 홀들(VH)의 내벽은 제 1 및 제 2 정보 저장막(40, 41)의 절단부(90, 91) 및 스트링 분리막(60)의 표면을 포함할 수 있다. 상기 산화 처리는, 예컨대, 400 ℃ 내지 500 ℃ 온도 범위 내에서 플라즈마에 의해 생성된 산소 라디컬을 이용하여 산화막(LO)을 형성하는 단계를 포함할 수 있다. 이때, 본 발명의 산화 처리를 통해 스트링 분리막(60)과 제 1 및 제 2 정보 저장막(40, 41) 사이의 경계면 또는 절단부의 표면에 형성될 수 있는 결함에 의한 전하의 이동을 최소화하거나 방지할 수 있다. 본 발명의 일 실시예에서, 플라즈마에 의해 생성된 산소 라디컬을 이용하여 산화 처리를 하는 이유는 이종 원소 및 다결정 구조에서는 라디칼 산화를 통하여, 결함 제거를 함으로써, 절연체, 반도체 또는 그 계면을 통한 전하의 이동을 차단하여, 인접하는 메모리 셀간 간섭 및 누설 전류의 최소화, 그리고, 절연파괴 전압의 최대화를 얻을 수 있기 때문이다.

선택적으로는, 도 4o 및 도 5o를 참조하면, 스핀 온 글라스(spin on glass), 고밀도 플라즈마(high density plasma; HDP), 원자층 증착법(atomic layer deposition; ALD)과 같은 우수한 갭필(gap fill) 또는 단차 피복성(step coverage)를 갖는 공정에 의해 실리콘 산화물 또는 실리콘 질화물과 같은 절연체 또는 반도체 물질을 산화 처리된 홀(VH) 내에 채울 수 있다. 그러나, 본 발명의 실시예는 이들에 제한되지 않는다. 예컨대, 높은 단차 피복성(step coverage)을 갖는 선택적 에피텍셜 성장(selective epitaxial growth)을 통해 절연체 또는 반도체가 형성될 수도 있다. 또한, 이러한 필링 공정을 통해서, 홀들(VH) 내에 정보 저장층 분리막이 형성될 수 있다. 일 실시예에서는, 절연체 또는 반도체 물질로 채워진 홀들(VH) 내에 공극(void)이 형성되지 않도록 할 수 있다. 다른 실시예에서는, 이러한 절연막 필링 공정을 별도로 수행하지 않고 홀들(VH)을 그대로 잔류시켜 홀들(VH) 내에 공극이 형성되도록 할 수도 있다.

본 발명의 일 실시예에서, 도 4m 및 도 5m에 설명된 제 1 공정 이후에 수행되는 도 4n 및 도 5n에 설명된 제 2 공정 또는 도 4o 및 도 5o에 설명된 제 3 공정은 필수 공정은 아니며, 이들의 조합으로 수행될 수 있다. 예컨대, 상기 제 1 공정만 수행되거나, 상기 제 1 공정 이후에 상기 제 2 공정이 수행되거나, 상기 제 1 공정 이후에 상기 제 3 공정이 수행될 수 있다.

전술한 실시예에 따르면, 도 2a에 도시된 것과 같은 3 차원 비휘발성 메모리 소자(1000)가 제공될 수 있다. 스트링 분리막(60)에 의해 제 1 방향(x 방향)으로 배열된 반도체 기둥들(20)은 양측의 도전체 패턴들에 의해 각각 공유되어, 스트링 분리막(60)이 없는 게이트 올 얼라운드(GAA) 구조에 비하여 메모리 용량이 2 배로 향상될 수 있다. 또한, 절단부(BL) 및 정보 저장층 분리막(DL)에 의해 상기 제 1 방향으로 인접하는 반도체 기둥들 사이에서 상기 정보 저장막을 절단시킴으로써, 제 1 방향으로 인접한 반도체 기둥들의 인접한 메모리 셀간 간섭을 개선시킬 수 있다.

도 6a 내지 도 6i는 본 발명의 다른 실시예에 따른 3 차원 비휘발성 메모리 소자의 제조 방법을 순차대로 도시하는 단면도들이며, 도 7a 내지 도 7i는 도 6a 내지 도 6i의 각 단면도들에 대응되는 평면도들이다. 이들 도면들의 구성 부재들에 대하여는, 동일한 참조 부호를 갖는 전술한 구성 부재들에 관한 개시 사항이 참조될 수 있다.

도 6a 및 도 7a를 참조하면, 기판(10) 상에 절연막(30')과 희생막(35')을 교번하여 반복 적층한다. 이후, 절연막(30')과 희생막(35')의 적층 구조를 관통하도록 수직 방향의 홀들(H)을 형성한다. 홀들(H)의 단면 형상은, 도 3a 및 도 3b를 참조하여 설명한 것과 같이, 양측에 동일한 크기의 원호를 갖는 둥근 모서리 사각형 형상을 가질 수 있다.

도 6b 및 도 7b를 참조하면, 홀들(H) 내에 각각 반도체 기둥(20)이 형성된다. 예를 들면, 홀들(H) 내에 반도체 층(22)을 박막 형성 공정을 통해 형성하고, 이후, 반도체 층(22) 상에 홀들(H)을 채우는 코어 절연체(21)를 채움으로써 반도체 기둥(20)이 제공될 수 있다. 반도체 층(22)의 저부는 기판(10)과 접촉하도록 형성되고, 반도체 층(22)은 기판(10) 상에 형성된 소오스 라인에 전기적으로 연결될 수 있다. 반도체 층(22)은 다결정질 또는 에피택셜 성장된 단결정질일 수 있다. 또한, 반도체 층(22)은 실리콘층/저머늄층과 같이 적어도 2 이상의 반도체 층들의 적층 구조를 가질 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 반도체 층(22)은, 높은 단차 피복성(step coverage)을 갖는 화학기상증착 또는 원자층 증착을 통해 형성될 수 있다. 희생막(35')과 식각 선택비를 갖는 재료로 코어 절연체(21)가 형성될 수 있다.

도 6c 및 도 7c를 참조하면, 반도체 기둥(20)이 형성된 기판(10)에 대하여, 절연막(30I)과 희생막(35I)의 적층 구조 내에 제 1 방향(x 방향)과 수직 방향(z 방향)으로 확장된 제 1 트렌치 영역(R1)을 형성한다. 제 1 트렌치 영역(R1)으로 정렬된 반도체 기둥들(20) 사이를 분리하고, 이에 의해 절연막 패턴(30I)과 희생막 패턴(35I)의 적층 구조(SS1)가 형성된다.

도 6d 및 도 7d를 참조하면, 제 1 트렌치 영역(R1)을 통해 노출된 절연막 패턴(30I)과 희생막 패턴(35I)의 적층 구조(SS1)의 희생막 패턴(35I)을 제거한다. 이때, 희생막 패턴(35I)과 스트링 분리막(60)의 식각 선택비를 이용하여 습식 식각에 의해 희생막 패턴(35I)만이 선택적으로 제거될 수 있다. 상기 희생막 패턴(35I)의 식각은 제 1 방향(x 방향)으로 배열된 반도체 기둥들(20) 사이에 희생막 패턴(60)의 일부가 잔류하도록 진행된다. 이와 같이 희생막 패턴(60)의 일부가 잔류되는 것은, 희생막 패턴(60)의 제 2 방향(y 방향)의 폭에 있어서, 반도체 기둥(20)이 있는 영역의 폭(P1)과 반도체 기둥들(20) 사이의 영역의 폭(P2)이 차이가 있기 때문에 가능하다. 즉, 희생막 패턴(60)의 식각 공정에 의한 희생막 패턴(60)의 제거가 반도체 기둥(20)이 있는 영역에 도달한 후 상기 식각 공정을 중단하면, 반도체 기둥들(20) 사이의 영역에 희생막 패턴(60')이 잔류되며, 이는 절연막 패턴과 도전막 패턴의 적층 구조를 분리하는 스트링 분리막으로서 기능한다. 또한, 반도체 기둥들(20)의 측벽 주위로 셀 공간들(CE)이 형성된다.

도 6e 및 도 7e를 참조하면, 셀 공간들(CE)이 형성된 기판(10) 상에 정보 저장막(40)을 형성한다. 정보 저장막(40)은 우수한 단차 피복성을 갖는 박막 형성 공정, 예를 들면, 화학기상증착 또는 원자층증착 공정을 통해 형성될 수 있다. 정보 저장막(40)은, 도 2에 개시된 것과 같이, 정보 저장막(40)은 터널링 절연막(41)과 블로킹 절연막(43)에 의해 절연되는 부유 게이트 또는 전하 트랩층과 같은 전하 저장막(42)을 포함할 수 있다. 그러나, 이는 예시적일 뿐 본 발명이 이에 한정되는 것은 아니다.

도 6f 및 도 7f를 참조하면, 후속하여, 도 4i 및 도 5i를 참조하여 설명된 것과 같이, 정보 저장막(40)이 형성된 셀 공간들(CE)의 적어도 일부를 채우는 도전막(50')을 형성한다. 도전막(50')은 티타늄 질화막(TiN) 및/또는 텅스텐(W)과 같은 2 이상의 적층 구조를 가질 수도 있다. 또한, 도전막(50')이 형성된 기판(10)에 대하여, 제 1 방향(x 방향) 및 수직 방향(z 방향)으로 확장된 제 2 트렌치 영역(도 4j 및 도 5j의 제 3 트렌치 영역(R3) 참조)를 형성한다. 이후, 상기 제2 트렌치 영역을 채우는 소자 분리막(도 4k 및 도 5k의 70)에 의해 제 2 방향(y 방향)으로 인접한 메모리 스트링들 사이의 전기적 분리가 달성된다.

이후, 도 6g 및 도 7g를 참조하면, 도 4m 및 도 5m를 참조하여, 제 1 방향(x 방향)으로 인접하는 반도체 기둥들 사이의 스트링 분리막(60)의 일부 또는 전체를 수직 방향으로 관통하는 홀들(VH)을 형성한다. 홀들(H)의 단면 형상은, 도 3b를 참조하여 설명한 것과 같이, 원형 또는 타원 형상을 가질 수 있다. 또한, 이러한 홀들의 형성은 스트링 분리막(60)의 측벽 상에 형성된 정보 저장막(40)을 절단시킨다. 다시 말해, 상기 제 1 방향으로 인접하는 반도체 기둥들 사이의 스트링 분리막(60)의 측벽 상에 형성된 정보 저장막(40)은 홀들(VH)에 의해 분리될 수 있다. 이러한 홀들(VH) 형성 과정은 CF₄, SF₆, CHF₃ 가스 또는 이들의 조합을 이용한 식각을 통해 진행될 수 있다.

이후, 도 6h 및 도 7h를 참조하면, 도 4n 및 도 5n를 참조하여, 형성된 홀들(VH)의 외벽을 산화 처리할 수 있다. 예컨대, 400 ℃ 내지 500 ℃ 온도 범위 내에서 플라즈마에 의해 생성된 산소 라디컬을 이용하여 산화막(LO)이 형성될 수 있다. 이때, 산화 처리 과정을 통해 경계면으로부터 형성 될 수 있는 결함에 의한 전하의 이동을 최소화할 수 있다. 본 발명의 일 실시예에서, 플라즈마에 의해 생성된 산소 라디컬을 이용하여 산화 처리를 하는 이유는 이종 원소 및 다결정 구조에서는 라디칼 산화를 통하여, 누설 전류의 최소화 및 절연파괴 전압의 최대화를 얻을 수 있기 때문이다.

이후, 도 6i 및 도 7i를 참조하면, 도 4o 및 도 5o를 참조하여, 스핀 온 글라스(spin on glass), 고밀도 플라즈마(high density plasma; HDP), 원자층 증착법(atomic layer deposition; ALD) 중 어느 하나를 이용하여, 실리콘 산화물 같은 절연체 또는 실리콘과 같은 반도체 물질을 산화 처리된 홀들(VH)에 채운다. 그러나, 본 발명에서, 이들에 제한되지 않는다. 예컨대, 높은 단차 피복성(step coverage)을 갖는 선택적 에피텍셜 성장(selective epitaxial growth)을 통해 절연체 또는 반도체 물질이 형성될 수도 있다. 일 실시예에서는, 절연체 또는 반도체 물질로 채워진 홀들(VH) 내에 공극(void)이 형성되지 않도록 할 수 있다. 다른 실시예에서는, 이러한 절연막 필링 공정을 별도로 수행하지 않고 홀들(VH)을 그대로 잔류시켜 홀들(VH) 내에 공극이 형성되도록 할 수도 있다.

전술한 실시예에 따르면, 도 2a에 도시된 것과 같은 3 차원 비휘발성 메모리 소자(1000)가 제공될 수 있다. 스트링 분리막(60)에 의해 제 1 방향(x 방향)으로 배열된 반도체 기둥들(20)은 양측의 도전체 패턴들에 의해 각각 공유되어, 스트링 분리막(60)이 없는 게이트 올 얼라운드(GAA) 구조에 비하여 메모리 용량이 2 배로 향상될 수 있다. 또한, 절단부(BL) 및 정보 저장층 분리막(DL)에 의해 상기 제 1 방향으로 인접하는 반도체 기둥들 사이에서 상기 정보 저장막을 절단시킴으로써, 제 1 방향으로 인접한 반도체 기둥들의 인접한 메모리 셀간 간섭을 개선시킬 수 있다.

본 발명의 일 실시예에서, 도 6g 및 도 7i에 설명된 제 1 공정 이후에 수행되는 도 6h 및 도 7h의 제 2 공정 또는 도 6i 및 도 7i의 제 3 공정은 필수 공정은 아니며, 이들의 조합으로 수행될 수 있다. 예컨대, 상기 제 1 공정만 수행되거나, 상기 제 1 공정 이후에 상기 제 2 공정이 수행되거나, 상기 제 1 공정 이후에 상기 제 3 공정이 수행될 수 있다.

도 8은 본 발명의 일 실시예에 따른 고상 디스크(이하, SSD)를 포함하는 저장 장치(1000)를 도시하는 블록도이다.

도 8을 참조하면, 저장 장치(1000)는 호스트(1100)와 SSD(1200)를 포함한다. SSD(1200)는 SSD 컨트롤러(1210), 버퍼 메모리(1220), 그리고 비휘발성 메모리 소자(1230)를 포함할 수 있다. SSD 컨트롤러(1210)는 호스트(1100)와 SSD(1200) 사이의 전기적 및 물리적 연결을 제공한다. 일 실시예에서, SSD 컨트롤러(1210)는 호스트(1100)의 버스 포맷(Bus format)에 대응하여 SSD(1200)와의 인터페이싱을 제공한다. 또한, SSD 컨트롤러(1210)는, 호스트(1100)로부터 제공되는 명령어를 디코딩하고 디코딩된 결과에 따라, 비휘발성 메모리 소자(1230)를 액세스할 수 있다. 호스트(1100)의 버스 포맷(Bus format)의 비제한적 예로서, USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA(Advanced Technology Attachment), PATA(Parallel ATA), SATA(Serial ATA), 및 SAS(Serial Attached SCSI)이 포함될 수 있다.

버퍼 메모리(1220)에는 호스트(1100)로부터 제공되는 쓰기 데이터 또는 비휘발성 메모리 소자(1230)로부터 독출된 데이터가 임시 저장될 수 있다. 호스트(1100)의 읽기 요청시에 비휘발성 메모리 소자(1230)에 존재하는 데이터가 캐시되어 있는 경우에는, 버퍼 메모리(1220)는 캐시된 데이터를 직접 호스트(1100)로 제공하는 캐시 기능이 제공될 수 있다. 일반적으로, 호스트(1100)의 버스 포맷(예를 들면, SATA 또는 SAS)에 의한 데이터 전송 속도는 SSD(1200)의 메모리 채널의 전송 속도보다 더 빠를 수 있다. 이 경우, 대용량의 버퍼 메모리(1220)가 제공되어 속도 차이로 발생하는 성능 저하를 최소화할 수 있다. 이를 위한 버퍼 메모리(1220)는 충분한 버퍼링을 제공하기 위해 동기식 DRAM(Synchronous DRAM)일 수 있지만, 이에 한정되는 것은 아니다.

비휘발성 메모리 소자(1230)는 SSD(1200)의 저장 매체로서 제공될 수 있다. 예를 들면, 비휘발성 메모리 소자(1230)는 전술한 실시예에 따른 대용량의 저장 능력을 가지는 낸드 플래시 메모리(NAND-type Flash memory)일 수 있다. 또 다른 예에서, 비휘발성 메모리 소자(1230)로서 노어 플래시 메모리, 상변화 메모리, 자성 메모리, 저항 메모리, 강유전체 메모리 또는 이들 중 선택된 이종의 메모리 장치들이 혼용되는 메모리 시스템도 적용될 수 있다.

도 9는 본 발명의 다른 실시예에 따른 메모리 시스템(2000)을 도시하는 블록도이다.

도 9를 참조하면, 본 발명에 따른 메모리 시스템(2000)은 메모리 컨트롤러(2200) 및 플래시 메모리 소자(2100)를 포함할 수 있다. 플래시 메모리 소자(2100)는 도 1 내지 도 7을 참조하여 개시한 비휘발성 메모리 소자(100, 200, 300)를 포함할 수 있다. 플래시 메모리 소자(2100)는 타깃 상태들을 검증할 때 비정상 속도를 갖는 메모리 셀들을 검출할 수 있어 고속의 신뢰성 있는 프로그램 성능을 가질 수 있다.

메모리 컨트롤러(2200)는 플래시 메모리 소자(2100)를 제어하도록 구성될 수 있다. SRAM(2230)은 CPU(2210)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(2220)는 메모리 시스템(2000)과 접속되는 호스트의 데이터 교환 프로토콜을 구현할 수 있다. 메모리 컨트롤러(2200)에 구비된 에러 정정 회로(2240)는 플래시 메모리(2100)로부터 독출된 데이터에 포함된 에러를 검출 및 정정할 수 있다. 메모리 인터페이스(2260)는 본 발명의 플래시 메모리(2100)와 인터페이싱할 수 있다. CPU(2210)는 메모리 컨트롤러(2200)의 데이터 교환을 위한 제반 제어 동작을 수행할 수 있다. 본 발명에 따른 메모리 시스템(2000)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨)을 더 포함할 수 있다.

메모리 컨트롤러(2100)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 또는 IDE과 같은 다양한 인터페이스 프로토콜들 중 어느 하나를 통해 외부 회로(예를 들면, 호스트)와 통신하도록 구성될 수 있다. 본 발명에 따른 메모리 시스템(2000)은, 컴퓨터, 휴대용 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크와 같은 다양한 사용자 장치들에 적용될 수 있다.

도 10은 본 발명의 다른 실시예에 따른 데이터 저장 장치(3000)를 도시하는 블록도이다.

도 10을 참조하면, 본 발명에 따른 데이터 저장 장치(3000)는 플래시 메모리(3100) 및 플래시 컨트롤러(3200)를 포함할 수 있다. 플래시 컨트롤러(3200)는 데이터 저장 장치(3000)의 외부 회로로부터 수신된 제어 신호들에 기초하여 플래시 메모리(3100)를 제어할 수 있다. 플래시 메모리(3100)의 3 차원 메모리 어레이 구조는, 예를 들면, 채널 적층형 구조, 직선형 BICs 구조(straight-shaped Bit Cost Scalable 구조), 및 파이프형 BICs(pipe-shaped Bit Cost Scalable) 구조일 수 있으며, 상기 구조는 예시적일 뿐 본 발명이 이에 한정되는 것은 아니다.

본 발명의 데이터 저장 장치(3000)는 메모리 카드 장치, SSD 장치, 멀티미디어 카드 장치, SD 카드, 메모리 스틱 장치, 하드 디스크 드라이브 장치, 하이브리드 드라이브 장치, 또는 범용 직렬 버스 플래시 장치를 구성할 수 있다. 예를 들면, 본 발명의 데이터 저장 장치(3000)는 디지털, 카메라, 또는 개인 컴퓨터와 같은 전자 장치를 사용하기 위한 표준 또는 규격을 만족하는 메모리 카드일 수 있다.

도 11은 본 발명의 일 실시예에 따른 플래시 메모리 소자(4100) 및 이를 포함하는 컴퓨팅 시스템(4000)을 도시하는 블록도이다.

도 11을 참조하면, 본 발명에 따른 컴퓨팅 시스템(4000)은 버스(4400)에 전기적으로 연결된 플래시 메모리 소자(4100), 메모리 컨트롤러(4200), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(4300), 마이크로프로세서(4500), 그리고 사용자 인터페이스(4600)를 포함할 수 있다.

도 11에 도시된 플래시 메모리 소자(4100)는 전술한 비휘발성 메모리 소자일 수 있다. 본 발명에 따른 컴퓨팅 시스템(4000)은 모바일 장치일 수 있으며, 이 경우, 컴퓨팅 시스템(4000)의 동작 전압을 공급하기 위한 배터리(4700)가 더 제공될 수 있다. 도시하지는 아니하였지만, 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 또는 모바일 디램이 더 제공될 수 있다. 메모리 컨트롤러(4200) 및 플래시 메모리 장치(4100)는, 예를 들면, 데이터를 저장하는 비휘발성 메모리 소자를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다.

본 발명에 따른 불휘발성 메모리 장치 그리고/또는 메모리 컨트롤러는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), 또는 Wafer-Level Processed Stack Package(WSP)와 같은 패키지들을 이용하여 실장될 수 있다.

이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (17)

1. 기판;
   상기 기판의 주면과 평행한 제 1 방향 및 상기 제 1 방향과 다른 제 2 방향으로 소정 간격을 두고 배열되고, 상기 기판의 주면과 수직하는 제 3 방향으로 신장된 반도체 기둥들;
   상기 반도체 기둥들 중 상기 제 1 방향으로 배열된 반도체 기둥들 사이에 배치되고, 상기 제 1 방향과 상기 제 3 방향으로 확장된 스트링 분리막;
   상기 기판 상에 상기 제 3 방향으로 반복 적층되고 상기 제 1 방향으로 신장된 제 1 서브 전극들;
   상기 스트링 분리막에 의해 상기 제 1 서브 전극들과 전기적으로 분리되며, 상기 제 3 방향으로 반복 적층되고 상기 제 1 방향으로 신장된 제 2 서브 전극들;
   상기 제 1 서브 전극과 상기 제 1 방향으로 배열된 반도체 기둥들 사이의 제 1 정보 저장막;
   상기 제 2 서브 전극과 상기 제 1 방향으로 배열된 상기 반도체 기둥들 사이의 제 2 정보 저장막;
   상기 제 1 방향으로 인접하는 반도체 기둥들 사이에서 상기 제 1 정보 저장막을 절단하는 제 1 절단부; 및
   상기 제 1 방향으로 인접하는 반도체 기둥들 사이에서 상기 제 2 정보 저장막은 절단하는 제 2 절단부를 포함하며,
   상기 제 1 정보 저장막 또는 상기 제 2 정보 저장막은, 상기 반도체 기둥 상의 터널링 절연막; 상기 터널링 절연막 상의 전하 저장층 및 상기 전하 저장층 상의 블로킹 절연막을 포함하고,
   상기 터널링 절연막은 상기 반도체 기둥의 측벽을 따라 수직 방향으로 셀마다 분리되어, 상기 전하 저장층과 상기 블로킹 절연막을 둘러싸고,
   상기 정보 저장막은 상기 스트링 분리막의 일부 측벽 상으로 확장되는 3 차원 비휘발성 메모리 소자.
2. 제 1 항에 있어서,
   상기 제 1 방향으로 배열된 반도체 기둥들 사이에 배치된 상기 제 1 절단부과 상기 제 2 절단부 사이에 상기 제 3 방향으로 신장된 정보 저장층 분리막을 더 포함하는 3 차원 비휘발성 메모리 소자.
3. 제 2 항에 있어서,
   상기 정보 저장층 분리막의 폭은 상기 스트링 분리막, 상기 제 1 정보 저장막 및 상기 제 2 정보 저장막의 두께의 총 합보다 더 큰 3 차원 비휘발성 메모리 소자.
4. 제 2 항에 있어서,
   상기 정보 저장층 분리막은 상기 스트링 분리막과 동일한 재료로 형성된 3 차원 비휘발성 메모리 소자.
5. 제 2 항에 있어서,
   상기 정보 저장층 분리막은 반도체 재료, 절연체 재료 중 적어도 어느 하나를 포함하는 3 차원 비휘발성 메모리 소자.
6. 제 1 항에 있어서,
   상기 제 1 절단부 및 상기 제 2 절단부에 의해 적어도 일 측벽이 정의되는 빈 공간을 포함하는 3 차원 비휘발성 메모리 소자.
7. 제 6 항에 있어서,
   상기 빈 공간의 폭은 상기 스트링 분리막, 상기 제 1 정보 저장막 및 상기 제 2 정보 저장막의 두께의 총 합보다 더 큰 3 차원 비휘발성 메모리 소자.
8. 제 6 항에 있어서,
   상기 빈 공간의 외벽은 산화 처리된 3 차원 비휘발성 메모리 소자.
9. 제 8 항에 있어서,
   상기 산화 처리는 플라즈마에 의해 생성된 산소 라디컬에 의해 수행되는 3 차원 비휘발성 메모리 소자.
10. 제 1 항에 있어서,
    상기 제 1 정보 저장막과 상기 제 1 서브 전극들에 의해 제 1 메모리 스트링이 제공되고 상기 제 2 정보 저장막과 상기 제 2 서브 전극들에 의해 제 2 메모리 스트링이 제공되며, 상기 제 1 메모리 스트링과 상기 제 2 메모리 스트링은 상기 제 1 방향으로 배열된 반도체 기둥들을 공유하는 3 차원 비휘발성 메모리 소자.
11. 제 1 항에 있어서,
    상기 제 1 정보 저장막 또는 상기 제 2 정보 저장막은, 상기 반도체 기둥 상의 터널링 절연막; 상기 터널링 절연막 상의 전하 저장층 및 상기 전하 저장층 상의 블로킹 절연막을 포함하는 3 차원 비휘발성 메모리 소자.
12. 기판을 제공하는 단계;
    상기 기판 상에 절연막과 희생막을 교번하여 반복 적층하는 단계;
    상기 반복 적층된 절연막과 희생막을 상기 기판의 수직 방향으로 연속적으로 패터닝하여, 상기 기판에 평행한 제 1 방향과 상기 수직 방향으로 확장되고, 스트링 분리막이 형성될 제 1 트렌치 영역을 형성하는 단계;
    상기 제 1 트렌치 영역 내에 상기 스트링 분리막이 될 제 1 절연체를 채우는 단계;
    상기 제 1 절연체를 경과하여 상기 수직 방향으로 상기 반복 적층된 절연막과 상기 희생막을 관통하는 반도체 기둥들을 형성하는 단계;
    상기 제 1 방향과 다른 상기 기판에 평행한 제 2 방향으로 정렬된 상기 반도체 기둥들 사이를 분리하도록, 상기 반복 적층된 절연막과 희생막을 패터닝하여 상기 제 1 방향과 상기 수직 방향으로 확장된 제 2 트렌치 영역을 형성하고, 상기 반도체 기둥들이 관통하는 절연막 패턴과 희생막 패턴의 적층 구조를 형성하는 단계;
    상기 제 2 트렌치 영역을 통해 노출된 상기 적층 구조의 상기 희생막 패턴을 제거하여 적층된 절연막 패턴들 사이로 상기 반도체 기둥들의 측벽이 반복 적층되어 노출되는 셀 공간들을 형성하는 단계;
    상기 노출된 셀 공간들에 정보 저장막을 형성하는 단계;
    상기 정보 저장막이 형성된 셀 공간들의 적어도 일부를 채워 도전막을 형성하는 단계;
    상기 도전막과 상기 제 1 방향으로 배열된 반도체 기둥들 사이의 상기 정보 저장막은 유지하되, 상기 제 1 방향으로 인접하는 반도체 기둥들 간의 정보 저장막을 절단하도록 절단부를 형성하는 단계를 포함하는 3 차원 비휘발성 메모리 소자의 제조 방법.
13. 제 12 항에 있어서,
    상기 제 1 방향으로 배열된 반도체 기둥들 사이에 형성된 절단부 사이에 제 3 방향으로 신장되는 정보 저장층 분리막을 더 형성하는 단계를 포함하는 3 차원 비휘발성 메모리 소자의 제조 방법.
14. 제 12 항에 있어서,
    상기 절단부에 의해 적어도 일 측벽이 정의되는 빈 공간을 포함하되,
    상기 빈 공간의 외벽을 산화 처리하는 단계를 더 포함하는 3차원 비휘발성 메모리 소자의 제조 방법.
15. 기판을 제공하는 단계;
    상기 기판 상에 절연막과 희생막을 교번하여 반복 적층하는 단계;
    상기 기판에 평행한 제 1 방향과 상기 제 1 방향과 다른 제 2 방향으로 이격되고, 상기 반복 적층된 절연막과 희생막을 연속적으로 관통하는 수직 방향의 반도체 기둥들을 형성하는 단계;
    상기 제 2 방향으로 정렬된 반도체 기둥들 사이를 분리하도록, 상기 반복 적층된 절연막과 희생막을 패터닝하여 상기 제 1 방향과 상기 수직 방향으로 확장된 제 1 트렌치 영역을 형성하고, 상기 반도체 기둥들이 관통하는 절연막 패턴과 희생막 패턴의 적층 구조를 형성하는 단계;
    상기 제 1 트렌치 영역을 통해 노출된 상기 적층 구조의 상기 희생막 패턴을 제거하되, 상기 제 1 방향으로 배열된 상기 반도체 기둥들 사이에 상기 희생막 패턴의 일부가 잔류하고, 상기 적층된 절연막 패턴들 사이로 상기 반도체 기둥들의 측벽이 노출되는 셀 공간들을 형성하는 단계;
    상기 노출된 셀 공간들에 정보 저장막을 형성하는 단계;
    상기 정보 저장막이 형성된 셀 공간들의 적어도 일부를 채워 도전막을 형성하는 단계; 및
    상기 도전막과 상기 제 1 방향으로 배열된 반도체 기둥들 사이의 상기 정보 저장막은 유지하되, 상기 제 1 방향으로 인접하는 반도체 기둥들 간의 정보 저장막을 절단하도록 절단부를 형성하는 단계를 포함하는 3 차원 비휘발성 메모리 소자의 제조 방법.
16. 제 15 항에 있어서,
    상기 제 1 방향으로 배열된 반도체 기둥들 사이에 형성된 절단부 사이에 제 3 방향으로 신장되는 정보 저장층 분리막을 더 형성하는 단계를 포함하는 3 차원 비휘발성 메모리 소자의 제조 방법.
17. 제 15 항에 있어서,
    상기 절단부에 의해 적어도 일 측벽이 정의되는 빈 공간을 포함하되,
    상기 빈 공간의 외벽을 산화 처리하는 단계를 더 포함하는 3차원 비휘발성 메모리 소자의 제조 방법.
    

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