KR102123545B1 - 3차원 낸드 플래시 메모리 소자 및 이의 제조 방법 - Google Patents

3차원 낸드 플래시 메모리 소자 및 이의 제조 방법 Download PDF

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KR102123545B1
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Abstract

본 발명은 3차원 낸드 플래시 메모리 소자 및 이의 제조 방법에 관한 것이다. 본 발명의 일 실시예에 따르면, 복수의 메모리 셀들을 포함하는 3차원 낸드 플래시 메모리 소자이다. 일 실시예에서, 각 메모리 셀은, 기판 상에 수직 신장되고, 금속 산화물을 포함하는 반도체 채널층; 상기 반도체 채널층의 적어도 일부를 둘러싸는 제어 게이트; 및 상기 반도체 채널층과 상기 제어 게이트 사이의 정보 저장막을 포함하며, 상기 금속 산화물은 국지적 산소 공공층을 포함하는 3차원 낸드 플래시 메모리 소자가 제공될 수 있다.

Description

3차원 낸드 플래시 메모리 소자 및 이의 제조 방법{3 dimensional NAND flash memory device and method of fabricating the same}
본 발명은 반도체 기술에 관한 것으로서, 더욱 상세하게는, 3차원 낸드 플래시 메모리 소자 및 이의 제조 방법에 관한 것이다.
디지털 카메라, 스마트폰 및 태블릿 PC와 같은 휴대용 디지털 응용 기기들의 수요가 증가하고 종래의 하드 디스크가 SSD(solid-state drives)로 대체되면서, 비휘발성 메모리 시장은 급속도로 팽창하고 있다. 상기 비휘발성 메모리 소자로서, 저비용으로 고집적이 가능한 낸드(NAND) 플래시 메모리 소자가 널리 상용화되고 있다.
상기 낸드 플래시 메모리 소자의 다운 스케일링이 갖는 한계를 극복하기 위해 다양한 구조의 3차원 낸드 플래시 메모리 셀 어레이 구조들이 제안되고 있다. 대표적으로, TCAT(Terabit Cell Array Transistor) 또는 BiCs(bit-Cost Scalable) 구조의 수직형 낸드 플래시 메모리 셀 어레이가 공지되어 있다. 3차원 낸드 플래시 메모리 소자 내에서 셀 트랜지스터의 채널 재료로서, 주로 다결정 구조를 갖는 실리콘이 활용되고 있다.
상기 채널 재료로서, 상기 다결정 구조를 갖는 실리콘이 이용되는 경우에, 실리콘 결정립계(grain boundary)에서 원자 배열이 어긋남으로써 오비탈의 변형에 의한 새로운 에너지 준위를 갖는 상태가 형성되며, 이로 인해, 채널층의 전자 이동도가 감소할 수 있다. 또한, 상기 다결정 구조를 갖는 실리콘의 결정립 크기 및 결정립계 위치의 무작위성으로 인해, 메모리 셀마다 서로 다른 특성이 나타날 수 있으며, 이러한 셀간 편차는 신뢰성을 갖는 고집적도의 메모리 셀 구현을 어렵거나, 제조시 수율 저하를 초래할 수 있다.
또한, 상기 다결정 구조를 갖는 실리콘이 이용되는 경우에, 셀 전류(cell current) 크기가 감소되어 고성능 및 저전력 메모리 소자 구현이 어려울 수 있다. 이러한 문제점들은 상기 수직형 낸드 플래시 메모리 셀 어레이 구조에서, 적층 단수가 증가할수록 더욱 심화될 수 있으며 이는 상기 메모리 소자의 저장 용량의 증가를 제한할 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 균일한 특징의 메모리 셀들을 가지며, 셀 전류의 크기를 개선시킴으로써, 고집적도를 갖고, 고속 및 저전력 구동이 가능한 3차원 낸드 플래시 메모리 소자를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 전술한 이점을 갖는 3차원 낸드 플래시 메모리 소자의 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따르면, 각 메모리 셀이, 기판 상에 수직 신장되고, 금속 산화물을 포함하는 반도체 채널층; 상기 반도체 채널층의 적어도 일부를 둘러싸는 제어 게이트; 및 상기 반도체 채널층과 상기 제어 게이트 사이의 정보 저장막을 포함하며, 상기 금속 산화물은 국지적 산소 공공층을 포함하는 3차원 낸드 플래시 메모리 소자가 제공될 수 있다.
일 실시예에서, 상기 국지적 산소 공공층은 상기 정보 저장막과 계면을 형성하는 상기 반도체 채널층의 상부 표면, 상기 정보 저장막과 마주보는 상기 반도체 채널층의 하부 표면 및 상기 반도체 채널층의 상기 상부 표면과 상기 하부 표면 사이의 소정 깊이 중 적어도 어느 하나의 위치에 배치될 수 있다.
상기 반도체 채널층은 상기 금속 산화물을 구성하는 금속 원소와 산소 원자 사이의 공유 결합 및 이온 결합 중 적어도 하나를 가질 수 있다. 상기 금속 원소는 아연, 니켈, 니오븀, 티타늄, 지르코늄, 하프늄, 바나듐, 몰리브데늄, 마그네슘, 코발트, 철, 구리, 알루미늄, 망간 또는 이들의 조합을 포함할 수 있다. 또한, 상기 금속 산화물은 다결정 구조, 비정질 구조, 나노 결정립이 분산된 구조 또는 이들의 조합을 가질 수 있다.
일 실시예에서, 상기 정보 저장막은, 상기 반도체 채널층 상의 전하 차단막; 상기 전하 차단막 상의 데이터 저장막 및 상기 데이터 저장막 상의 블로킹 절연막을 포함할 수 있다. 상기 데이터 저장막은 유전체 매트릭스 및 상기 유전체 매트릭스 내에 분산된 실리콘 나노 결정을 포함할 수 있다. 상기 유전체 매트릭스는 SiO2, SiON, Si3N4, SRN(Si rich nitride), HfO2, HfSiO, HfSiON, HfON, HfAlO, Al2O3 및 AlN으로 이루어지는 군에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 상기 전하 차단막은 SiO2, Si3N4, SiON, HfO2, HfSiO, Al2O3 및 ZrO2로 이루어지는 군에서 선택되는 어느 하나, 또는 이들의 조합을 포함할 수 있다. 또한, 상기 블로킹 절연막은 Al2O3, SiO2, HfO2, ZrO2, Ta2O5, LaO, LaAlO, LaHfO 및 HfAlO로 이루어지는 군에서 선택되는 어느 하나, 또는 이들의 조합을 포함할 수 있다.
상기 반도체 채널층은 실린더 형상을 가지며, 상기 반도체 채널층의 내부에 코어 절연체가 삽입되어 반도체 기둥을 형성할 수 있다. 상기 반도체 기둥은 직선형 또는 파이프형 BICs(pipe-shaped Bit Cost Scalable) 구조 또는 이의 조합 구조를 가질 수 있다.
상기 다른 과제를 해결하기 위한 본 발명의 일 실시예에 따른 3차원 낸드 플래시 메모리 소자의 제조 방법은, 기판을 제공하는 단계; 상기 기판 상에 절연막과 희생막을 교번하여 반복 적층하는 단계; 상기 기판에 평행한 제 1 방향과 상기 제 1 방향과 다른 제 2 방향으로 이격되고, 상기 반복 적층된 절연막과 희생막을 연속적으로 수직방향으로 관통하는 제 1 홀들을 형성하는 단계; 상기 반복 적층된 절연막과 상기 희생막을 관통하는 상기 제 1 홀들의 내부 측벽 상에 금속 산화물을 포함하는 반도체 채널층을 형성하는 단계; 상기 제 1 방향과 다른 상기 기판에 평행한 제 2 방향으로 정렬된 상기 반도체 채널층들 사이를 분리하도록, 상기 반복 적층된 절연막과 희생막을 패터닝하여 상기 제 1 방향과 상기 수직 방향으로 확장된 트렌치 영역을 형성하여, 상기 반도체 채널층들이 관통하는 절연막 패턴과 희생막 패턴의 적층 구조를 형성하는 단계; 상기 트렌치 영역을 통해 노출된 상기 적층 구조의 상기 희생막 패턴을 제거하여 적층된 절연막 패턴들 사이로 상기 반도체 채널층들의 상부 표면이 노출되는 셀 공간들을 형성하는 단계; 상기 셀 공간들을 통하여 노출된 상기 반도체 채널층들의 상기 상부 표면 상에 정보 저장막을 형성하는 단계; 및 상기 정보 저장막이 형성된 셀 공간들의 적어도 일부를 채우는 도전막을 형성하는 단계를 포함할 수 있다.
상기 반도체 채널층을 형성하기 위한 중간 금속 산화물층에 의해 정의되는 제 2 홀을 통해서, 또는 상기 셀 공간들을 통하여 노출된 상기 반도체 채널층들의 상기 상부 표면 상에 광 에너지를 전달하여 상기 반도체 채널층에 국지적 산소 공공층을 형성하는 단계가 수행될 수 있다.
일 실시예에서, 상기 광 에너지는 상기 반도체 채널층을 형성하는 동안 인시츄로 전달될 수 있다. 상기 광 에너지는, 자외선 레이저, 적외선 레이저, 가시광 레이저, 엑스선 레이저 중 어느 하나의 광 조사를 통하여 전달될 수 있다. 상기 광 에너지의 파장은, 160 nm 내지 400 nm 범위 내일 수 있다.
상기 다른 기술적 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 3차원 낸드 플래시 메모리 소자의 제조 방법은, 기판을 제공하는 단계; 상기 기판 상에 절연막과 도전막을 교번하여 반복 적층하는 단계; 상기 기판에 평행한 제 1 방향과 상기 제 1 방향과 다른 제 2 방향으로 이격되고, 상기 반복 적층된 절연막과 도전막을 연속적으로 수직방향으로 관통하는 제 1 홀들을 형성하는 단계; 상기 반복 적층된 절연막과 상기 도전막을 관통하는 홀들의 내부 측벽 상에 정보 저장막을 형성하는 단계; 상기 정보 저장막 상에 금속 산화물을 포함하는 반도체 채널층을 형성하는 단계; 및 상기 제 1 홀들을 통하여 광 에너지를 공급하여 상기 반도체 채널층에 국지적 산소 공공층을 형성하는 단계를 포함할 수 있다.
상기 반도체 채널층을 형성하기 위한 중간 금속 산화물층에 대하여 또는 상기 반도체 채널층에 대하여, 상기 광 에너지가 공급될 수 있다. 상기 광 에너지는 상기 반도체 채널층을 형성하면서 인시츄로 전달될 수 있다.
상기 광 에너지는, 자외선 레이저, 적외선 레이저, 가시광 레이저, 엑스선 레이저 중 어느 하나의 광 조사를 통하여 공급될 수 있다. 일 실시예에서, 상기 광 에너지의 파장은, 160 nm 내지 400 nm 범위 내일 수 있다.
본 발명의 일 실시예에 따르면, 국지적 산소 공공을 포함하는 금속 산화물을 셀 트랜지스터의 채널층으로서 활용함으로써, 균일한 특성의 메모리 셀들을 가지며, 향상된 전자 이동도에 의해 셀 전류의 크기를 향상시킴으로써, 고속 및 저전력 구동이 가능한 3차원 낸드 플래시 메모리 소자가 제공될 수 있다. 또한, 실리콘 나노 결정을 포함하는 데이터 저장막을 포함함으로써, 멀티레벨 셀의 구현이 가능하여, 저장 용량이 향상된 3차원 낸드 플래시 메모리 소자가 제공될 수 있다.
또한, 본 발명의 다른 실시예에 따르면, 전술한 이점을 갖는 3차원 낸드 플래시 메모리 소자의 제조 방법이 제공된다.
도 1은 본 발명의 일 실시예에 따른 3차원 낸드 플래시 메모리 소자를 나타내는 블록도이다.
도 2a 및 도 2b는 본 발명의 다양한 실시예에 따른 정보 저장막을 갖는 메모리 셀들을 포함하는 3차원 낸드 플래시 메모리 소자를 도시하는 사시도이다.
도 3a 내지 도 3c는 본 발명의 다양한 실시예에 따른 도 2a의 점선원으로 표시된 메모리 셀 영역의 구조를 나타내는 확대 단면도이며, 도 3d 내지 도 3f는 본 발명의 다양한 실시예에 따른 도 2b의 점선원으로 표시된 메모리 셀 영역의 구조를 나타내는 확대 단면도이다.
도 4a 내지 도 4j는 본 발명의 일 실시예에 따른 3차원 낸드 플래시 메모리 소자의 제조 방법을 순차대로 도시하는 단면도들이다.
도 5a 내지 도 5g는 본 발명의 다른 실시예에 따른 3차원 낸드 플래시 메모리 소자의 제조 방법을 순차대로 도시하는 단면도들이다.
도 6은 본 발명의 실시예에 따라 아연 산화물을 포함하는 반도체 채널층을 갖는 3차원 NAND 플래시 메모리 소자의 메모리 셀 트랜지스터의 I-V 특성을 도시하는 그래프이다.
도 7은 본 발명의 실시예에 따른 멀티 레벨 비트 성능을 도시하는 3차원 비휘발성 메모리 소자의 데이터 리텐션 특성을 도시하는 그래프이다.
도 8은 본 발명의 일 실시예에 따른 고상 디스크(이하, SSD)를 포함하는 저장 장치를 도시하는 블록도이다.
도 9는 본 발명의 다른 실시예에 따른 메모리 시스템을 도시하는 블록도이다.
도 10은 본 발명의 다른 실시예에 따른 데이터 저장 장치를 도시하는 블록도이다.
도 11은 본 발명의 일 실시예에 따른 플래시 메모리 소자 및 이를 포함하는 컴퓨팅 시스템을 도시하는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
도면에서 동일 부호는 동일한 요소를 지칭한다. 또한, 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시예를 설명하기 위하여 사용되며, 본 발명의 범위를 제한하기 위한 것이 아니다. 또한, 본 명세서에서 단수로 기재되어 있다 하더라도, 문맥상 단수를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 "포함한다(comprise)" 및/또는 "포함하는(comprising)"이란 용어는 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 기판 또는 다른 층 "상에(on)" 형성된 층에 대한 언급은 상기 기판 또는 다른 층의 바로 위에 형성된 층을 지칭하거나, 상기 기판 또는 다른 층 상에 형성된 중간 층 또는 중간 층들 상에 형성된 층을 지칭할 수도 있다. 또한, 당해 기술 분야에서 숙련된 자들에게 있어서, 다른 형상에 "인접하여(adjacent)" 배치된 구조 또는 형상은 상기 인접하는 형상에 중첩되거나 하부에 배치되는 부분을 가질 수도 있다.
본 명세서에서, "아래로(below)", "위로(above)", "상부의(upper)", "하부의(lower)", "수평의(horizontal)" 또는 "수직의(vertical)"와 같은 상대적 용어들은, 도면들 상에 도시된 바와 같이, 일 구성 부재, 층 또는 영역들이 다른 구성 부재, 층 또는 영역과 갖는 관계를 기술하기 위하여 사용될 수 있다. 이들 용어들은 도면들에 표시된 방향뿐만 아니라 소자의 다른 방향들도 포괄하는 것임을 이해하여야 한다.
이하에서, 본 발명의 실시예들은 본 발명의 이상적인 실시예들(및 중간 구조들)을 개략적으로 도시하는 단면도들을 참조하여 설명될 것이다. 이들 도면들에 있어서, 예를 들면, 부재들의 크기와 형상은 설명의 편의와 명확성을 위하여 과장될 수 있으며, 실제 구현시, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 된다. 또한, 도면의 부재들의 참조 부호는 도면 전체에 걸쳐 동일한 부재를 지칭한다.
도 1은 본 발명의 일 실시예에 따른 3차원 낸드 플래시 메모리 소자(100)를 나타내는 블록도이다.
도 1을 참조하면, 3차원 낸드 플래시 메모리 소자(100)는 복수의 메모리 셀들의 메모리 셀 어레이(110), 행 디코더(120), 판독/기입 회로(130), 및 열 디코더(140)를 포함할 수 있다. 메모리 셀 어레이(110)는 워드라인들(WL1, WL2, … , WLi,…, WLn), 선택 라인들(SSL), 및 접지 라인(GSL)을 통해 행 디코더(120)에 연결될 수 있다. 또한, 메모리 셀 어레이(110)는 비트라인들(BL1, BL2, BL3, … , BLn)을 통해 판독/기입 회로(130)에 연결될 수 있다.
3차원 낸드 플래시 메모리 소자(100)의 경우, 메모리 셀 어레이(110)는 복수의 메모리 셀들이 직렬 연결된 메모리 셀 스트링들(미도시)을 포함할 수 있다. 본 발명의 실시예에서, 상기 메모리 셀들의 트랜지스터 채널층은, 산소 공공을 함유하는 국지적 영역을 갖는 금속 산화물, 바람직하게는 아연 산화물(ZnO)을 포함할 수 있다. 그 결과, 3차원 낸드 플래시 메모리 소자(100)는 다결정질 실리콘을 채널층으로 사용하는 종래의 메모리 셀에 비하여 셀간 성능상 편차가 억제된 균일한 성능을 갖는 메모리 셀들을 가지며, 셀 전류의 크기를 개선시킴으로써, 고집적도, 고성능, 저전력, 그리고 개선된 저장 용량을 가질 수 있다. 또한, 정보 저장막이 실리콘 나노 결정을 포함하는 데이터 저장막을 포함으로써, 멀티-레벨 비트의 구현이 가능하여, 저장 용량을 증가시킬 수 있다.
상기 메모리 셀 스트링들의 일단에는 적어도 하나 이상의 스트링 선택 트랜지스터들이 연결되고, 이의 타단에는 접지 선택 트랜지스터가 연결될 수 있다. 상기 메모리 셀 스트링의 타단에는 공통 소스 라인이 연결되고, 상기 접지 선택 트랜지스터들의 일 단이 상기 공통 소스 라인에 전기적으로 연결될 수 있다. 워드라인들(WL1, WL2,…, WLi,…, WLn)은 열 방향을 따라 배열된 메모리 셀들의 제어 게이트들에 각각 연결될 수 있다. 비트라인들(BL1, BL2, BL3,…, BLn)은 상기 스트링 선택 트랜지스터들의 일 단들에 연결될 수 있다.
각각의 워드라인(WL1, WL2,…, WLi,…, WLn)에 결합되는 행 방향의 복수의 메모리 셀들은 논리적 페이지를 구성하며, 상기 논리적 페이지들의 수는 메모리 셀의 저장 용량에 의해 결정될 수 있다. 상기 페이지를 구성하는 메모리 셀들은 동일한 프로그램 사이클에서 프로그래밍될 수 있다. 예를 들면, 제 1 워드라인(WL1)에 연결되는 각각의 메모리 셀들은 동일한 프로그램 사이클에서 같은 프로그램 상태(또는 타겟 값)로, 또는 서로 다른 프로그램 상태로 프로그래밍될 수 있다.
행 디코더(120)는 적어도 하나 이상의 스트링 선택 라인들(SSL)을 선택할 수 있다. 또한, 행 디코더(120)는 메모리 블록의 워드라인들 중 어느 하나를 선택할 수 있다. 행 디코더(120)는 선택된 메모리 블록의 워드라인에 전압 발생기(미도시)로부터 수신된 워드라인 전압 VWL을 인가할 수 있다. 프로그램 동작시 행 디코더(120)는 선택된 워드라인에 프로그램 전압(Vpgm)과 검증 전압(Vvfy)을, 비선택된 워드라인에는 패스 전압(Vpass)을 인가할 수 있다.
메모리 셀 어레이(110)는 열 디코더(140)를 통해 비트라인들(BL1, BL2, BL3,…, BLn)에 의해 어드레싱될 수 있다. 독출/기록 회로(130)는 열 디코더(140)를 통해 외부로부터 전달되는 데이터를 수신하거나 외부로 데이터를 출력할 수 있다.
독출/기록 회로(130)는 페이지 버퍼(미도시)를 포함할 수 있으며, 동작 모드에 따라 감지 증폭기로서 또는 기입 드라이버로서 동작할 수 있다. 그러나, 본 명세서에서, 독출/기록 회로, 또는 페이지 버퍼는 등가적 의미를 갖는 것으로 사용되며, 상호 호환적으로 이해되어야 한다. 예를 들면, 프로그램 동작시, 독출/기록 회로(130)는 외부 회로로부터 데이터를 수신하여 셀 어레이(110)의 비트라인으로 프로그램될 데이터에 대응하는 비트라인 전압을 전달한다. 독출 동작시, 독출/기록 회로(130)는 선택된 메모리 셀에 저장된 데이터를 비트라인을 통해서 독출할 수 있으며, 상기 독출된 데이터를 래치하여 외부로 출력할 수 있다.
독출/기록 회로(130)는 제어 로직(180)으로부터 전송되는 전송 신호에 응답하여 메모리 셀의 프로그램 동작에 수반하는 검증 동작을 수행할 수 있으며, 상기 전송 신호에 응답하여 검증 읽기 결과를 복수 회에 걸쳐 페이지 버퍼 신호로서 출력할 수 있다. 일 실시예에서, 독출/기록 회로(130)의 상기 독출 동작은 비트라인 기생 캐패시터를 이용한 전하 적분(charge integration)을 이용할 수 있다.
제어 로직(180)은 증분형 펄스 프로그래밍(incremental step pulse programming, ISPP) 모드에 따라 프로그램-검증 루프들을 실행하여 선택된 메모리 셀을 프로그래밍할 수 있다. 패스/패일 검증 회로(150)는 프로그램 루프 카운트가 증가할 때마다 메모리 셀이 원하는 레벨에 도달하였는지 검증한다. 메모리 셀이 원하는 문턱 전압, 즉 타겟 값을 가지면 프로그램 패스로 판단하여 상기 메모리 셀에 대한 프로그램 및 프로그램 검증 동작이 종료되지만, 메모리 셀이 원하는 문턱 전압에 도달하지 못하면 프로그램 패일로 판단하여 패스/패일 검증 회로(150)는 카운트 신호(미도시)를 발생시킬 수 있다. 패스/ 패일 검증 회로(150)은 프로그램 성공 여부를 판단하여 그 결과를 제어 로직(180)에 전달할 수 있다.
제어 로직(180)은 명령어(CMD)에 따라, 상기 ISPP 방식에 따른 펄스 프로그램 및 검증 동작을 수행하도록 행 디코더(120), 독출/기록 회로(130), 열디코더(140), 패스/페일 검출기(150), 프로그램 루프 순번 검출기(160), 및/또는 비교기(170)를 제어할 수 있다. 제어 로직(180)은 패스/페일 검출기(150)로부터 전달되는 프로그램 성공 여부(Pass/Fail)를 참조하여 프로그램 동작의 종료 또는 계속 진행 여부를 결정할 수 있다. 패스/페일 검증 회로(150)로부터 프로그램 패일(Fail)의 결과를 수신하는 경우, 제어 로직(180)은 후속 프로그램 루프(Loop)를 진행하도록 Vpgm 및 Vvfy를 발생시키는 전압 발생기(미도시) 및 페이지 버퍼(130)를 제어할 것이다. 이처럼, 증가하는 프로그램 루프 수에 따라 프로그램을 진행하기 위하여 제어 로직(180)은 프로그램 루프의 순번을 수신할 수 있다. 반대로, 제어 로직(180)이 프로그램 패스(Pass)의 결과를 제공받으면, 선택된 메모리 셀들에 대한 프로그램 동작은 종료하게 될 것이다.
다양한 설계들에서, 제어 로직(180)은 메모리 셀 어레이(110)와 동일 칩 내에 집적되거나 다른 칩에 배치될 수 있으며, 본 발명이 이에 제한되는 것은 아니다. 예를 들면, SSD(솔리드 스테이트 드라이브)에서와 같이, 제어 로직(180)은 메모리 셀 어레이(110)와 분리된 별도의 칩인 플래시 트랜스레이션 레이어(flash translation layer; FTL)에 제공될 수도 있다.
또한, 전술한 패스/페일 검증 회로(150), 프로그램 루프 순번 검출기(160) 및 비교기(170)는 제어 로직(180)과 별도로 형성된 것을 예시하고 있지만, 본 발명이 이에 한정된 것은 아니다. 예를 들면, 패스/페일 검증 회로(150), 프로그램 루프 순번 검출기(160) 및 비교기(170) 중 적어도 어느 하나는 제어 로직(180) 내에 소프트웨어 또는 하드웨어적으로 구현될 수도 있을 것이다. 또한, 패스/페일 검증 회로(150), 프로그램 루프 순번 검출기(160) 및 비교기(170) 중의 적어도 어느 하나는 생략되거나 다른 회로 구성이 추가될 수 있음은 자명하다.
도 2a 및 도 2b는 본 발명의 다양한 실시예에 따른 정보 저장막(40A, 40B)을 갖는 메모리 셀들(M1_A, M2_A;…; Mn_A)을 포함하는 3차원 낸드 플래시 메모리 소자(1000A, 1000B)를 도시하는 사시도이며, 도 3a 내지 도 3c는 본 발명의 다양한 실시예에 따른 도 2a의 점선원으로 표시된 메모리 셀 영역의 구조를 나타내는 확대 단면도이며, 도 3d 내지 도 3f는 본 발명의 다양한 실시예에 따른 도 2b의 점선원으로 표시된 메모리 셀 영역의 구조를 나타내는 확대 단면도이다.
도 2a를 참조하면, 3차원 낸드 플래시 메모리 소자(1000A)는 기판(10)에 평행한 x 방향(이하, 제 1 방향이라 함) 및 x 방향과 다른 y 방향(이하, 제 2 방향이라 함)과 기판(10)에 수직하는 z 방향(이하, 수직 방향이라 함)으로 정렬되어 3차원으로 배열된 복수의 메모리 셀들(M1_A, M2_A;…; Mn_A)을 포함할 수 있다. 일부 실시예에서, 제 1 방향(x 방향)과 제 2 방향(y 방향)은 서로 직교할 수 있다.
기판(10)은 Si 단결정 기판, 화합물 반도체 기판, SOI(silicon on insulator) 기판 및 변형된(strained) 기판과 같은 반도체 기판일 수 있다. 일 실시예에서, 3차원 낸드 플래시 메모리 셀의 하부에 정의되는 주변회로 영역에 반도체 층이 형성될 수 있으며, 상기 반도체 층 자체가 기판일 수도 있다. 본 발명의 실시예는 이에 한정되는 것은 아니며, 예를 들면, 다른 실시예에서, 기판(10)은 세라믹 기판 또는 플렉시블 소자를 구현하기 위한 고분자 기판, 또는 심지어 패브릭층일 수도 있다. 기판(10)에는 도핑에 의한 불순물 영역(10a) 또는 도전막(미도시)과 같은 배선이 제공될 수 있다. 불순물 영역(10a)은 메모리 스트링의 일 단부가 결합되는 전술한 소스 라인일 수 있다.
복수의 메모리 셀들(M1_A, M2_A;…; Mn_A)에 채널을 제공하기 위한 반도체 기둥들(20)이 기판(10) 상에 수직 방향(z 방향)으로 연장될 수 있다. 반도체 기둥들(20)은 수직 방향(Z 방향)으로 연장된 코어 절연체(21)와 코어 절연체(21) 상에 형성된 반도체 채널층(22)을 포함할 수 있다.
반도체 기둥들(20)은 기판(10) 상에서, 제 1 방향(x 방향)과 제 2 방향(y 방향)으로 이격되어 배열될 수 있다. 반도체 기둥들(20) 사이는, 제 1 방향(x 방향) 및 제 3 방향(z 방향)으로 확장되고, 제 2 방향(y 방향)으로 서로 이격된 소자분리 절연막(60)에 의해 분리될 수 있다.
각 메모리 스트링의 수직 방향(z 방향)으로 적층되는 메모리 셀들은, 층간 분리막(30I)에 의해 셀간 분리가 이루어진다. 도 2a에 도시된 실시예에서, 각 메모리 스트링을 선택하기 위해, 메모리 스트링에 결합되는 선택 트랜지스터 및/또는 접지 선택 트랜지스터는 생략되었으며, 이에 관하여는 공지의 기술이 참조될 수 있다. 메모리 스트링 내의 메모리 셀들은 서로 직렬 연결된 낸드(NAND) 플래시 메모리 구조를 가질 수 있다. 상기 메모리 스트링의 메모리 셀들은, 예를 들면, 32, 48, 64, 72, 96 및 128 개와 같은 여하의 개수만큼 형성될 수 있으며, 이는 요구되는 메모리 용량, 수율, 및/또는 직렬 연결된 전체 저항을 고려하여 적절히 선택될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
각 메모리 셀은, 기판(10) 상에 수직 신장되고, 금속 산화물을 포함하는 반도체 채널층(22), 반도체 채널층(22)의 적어도 일부를 둘러싸는 제어 게이트(50), 반도체 채널층(22)과 제어 게이트(50) 사이의 정보 저장막(40A)을 포함할 수 있다. 정보 저장막(40A)은 도 2a에 도시된 것과 같이 제어 게이트(50)를 감싸며, 정보 저장막(40A)은 인접하는 메모리 셀간 분리되어 개별화될 수 있다.
반도체 채널층(22)을 구성하는 상기 금속 산화물은 산소 공공을 포함할 수 있으며, 이러한 산소 공공은 반도체 채널층(22)에 깊이 방향으로 국지적으로 형성될 수 있다. 반도체 채널층(22)은 상기 금속 산화물을 구성하는 금속 원소와 산소 원자 사이의 공유 결합 및 이온 결합 중 적어도 하나를 가질 수 있다. 상기 금속 원소는 아연, 니켈, 니오븀, 티타늄, 지르코늄, 하프늄, 바나듐, 몰리브데늄, 마그네슘, 코발트, 철, 구리, 알루미늄, 망간 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 금속 산화물은 아연 산화물일 수 있다. 또한, 상기 금속 산화물에는, 인듐 또는 갈륨과 같은 불순물 원소가 상기 금속 산화물에 도핑될 수 있다. 예를 들면, 상기 금속 산화물은 인듐-갈륨-아연 산화물(IGZO)을 포함할 수 있다. 상기 금속 산화물은 다결정 구조, 비정질 구조, 나노 결정립이 분산된 구조 또는 이들이 혼합된 구조를 가질 수 있다. 예를 들면, 상기 금속 산화물은 비정질 구조이거나 비정질 구조 내에 나노 결정립이 분산된 구조를 가질 수 있다.
금속 산화물의 전자 친화도는 실리콘의 전자 친화도(약 4.05 eV)에 비하여 더 크기 때문에 데이터 저장막으로 터널링되는 전자의 에너지 준위를 폴리실리콘을 사용한 경우에 비해 딥 레벨의 에너지 상태를 갖는 전자를 제공할 수 있어 데이터 리텐션 특성 개선이 가능하다. 일 실시예에서는, 도 3a에 도시된 것과 같이, 국지적으로 형성된 산소 공공을 포함하는 산소 공공층(VOL_1)은 정보 저장막(40)과 반도체 채널층(22)의 계면인 반도체 채널층(22)의 표면 영역에 형성될 수 있다. 다른 실시예에서, 도 3b에 도시된 것과 같이, 산소 공공층(VOL_2)은, 정보 저장막(40)의 반대쪽인 반도체 채널층(22)의 저부 표면에 형성될 수 있다. 또 다른 실시예에서, 도 3c에 도시된 것과 같이, 산소 공공층(VOL_3)은 반도체 채널층(22) 내의 소정 깊이에 형성될 수도 있다.
산소 공공층(VOL_1, VOL_2, VOL_3)의 국지적 형성 위치에 따라 메모리 셀의 I-V 특성이 조절될 수 있으며, 바람직하게는, 도 3a에 도시된 것과 같이 산소 공공층(VOL_2)은 턴온 전류의 증대에 직접적 영향을 미치는 반도체 채널층(22)의 표면 영역에 형성될 수 있다.
국지적 산소 공공층(VOL_1, VOL_2, VOL_3)의 산소 공공의 평균 밀도는 충분한 턴온 전류 및/또는 문턱 전압 강하 효과를 얻을 수 있도록 조절될 수 있다. 일 실시예에서, 국지적 산소 공공층(VOL_1, VOL_2, VOL_3) 이외의 금속 산화물의 다른 영역에도 산소 공공이 형성될 수 있다. 이때, 국지적 산소 공공층(VOL_1, VOL_2, VOL_3)의 산소 공공의 평균 밀도는 다른 영역의 산소 공공의 평균 밀도보다 더 큰 영역일 수 있다.
일 실시예에서, 반도체 채널층(22)은 금속 산화물의 단일 층이거나 서로 다른 금속 산화물이 적층된 복합층일 수 있으며, 적어도 일부 영역에 국지적 산소 공공층을 가질 수 있다.
정보 저장막(40A)은, 반도체 채널층(22) 상의 전하 차단막(41), 전하 차단막(41) 상의 데이터 저장막(42)을 더 포함할 수 있다. 또한, 데이터 저장막(42) 상에 블로킹 절연막(43)이 더 배치될 수도 있다. 데이터 저장막(42)은 유전체 매트릭스 및 상기 유전체 매트릭스 내에 분산된 실리콘 나노 결정(NC)을 포함할 수 있다. 상기 유전체 매트릭스는 SiO2, SiON, Si3N4, SRN(Si rich nitride), HfO2, HfSiO, HfSiON, HfON, HfAlO, Al2O3 및 AlN으로 이루어지는 군에서 선택되는 적어도 하나의 유전체 재료를 포함할 수 있다. 전하 차단막(41)은 SiO2, Si3N4, SiON, HfO2, HfSiO, Al2O3 및 ZrO2로 이루어지는 군에서 선택되는 어느 하나, 또는 이들의 조합을 포함할 수 있다. 블로킹 절연막(43)은 Al2O3, SiO2, HfO2, ZrO2, Ta2O5, LaO, LaAlO, LaHfO 및 HfAlO로 이루어지는 군에서 선택되는 어느 하나, 또는 이들의 조합을 포함할 수 있다.
데이터 저장막(42)의 유전체 매트릭스, 전하 차단막(41) 및 블로킹 절연막(43)에 대한 전술한 재료들은 예시적이며 다른 공지의 재료들이 채용될 수 있다. 예를 들면, 정보 저장막(40A)은 게이트 전극-블로킹 절연막-데이터 저장막-전하 차단막-기판의 적층 순서로, SONOS(polysilicon-silicon dioxide-silicon nitride-silicon dioxide-Silicon) 구조, SANOS(polysilicon-alumina-silicon nitride-silicon dioxide-Silicon) 구조, TANOS(Tantalum or titanium nitride-alumina-silicon nitride-silicon dioxide-Silicon) 구조, MANOS(metal-alumina-silicon nitride-silicon dioxide-Silicon) 구조, 또는 Be-MANOS(metal-alumina-silicon nitride-Band engineered oxide-Silicon) 구조와 같은 다양한 재료의 적층 구조를 가질 수 있다. 그러나, 이들 정보 저장막(40A)의 각 재료들은 예시적일 뿐 다른 후보 물질들이 적용될 수 있음은 자명하다.
정보 저장막(40A)은 층간 절연막(30I) 사이로 노출되는 반도체 기둥(20)의 채널 영역 상에서 서로 대향하는 층간 절연막(30I)의 상면과 저면으로 연속적으로 증착될 수 있다. 그에 따라, 정보 저장막(40A)은 층간 절연막(30I) 사이에 홈을 형성하도록 증착되고, 상기 홈을 채우도록 도전층(50a, 50b)이 메모리 셀의 제어 게이트 또는 워드라인을 형성할 수 있다.
반도체 기둥(20)의 하단부는 전술한 것과 같이, 예를 들면, 공통 소스 라인(10a)에 결합되고, 반도체 기둥(20)의 상단부에는 비트라인(미도시)이 결합될 수 있다. 상기 비트라인과 최상위 메모리 셀의 워드라인 사이에 스트링 선택 트랜지스터가 제공될 수 있다. 적층된 전극층들(50a, 50b)에 의해 제공되는 워드라인들은 계단 형상으로 패터닝되어 이에 각각 접촉하는 콘택 플러그(미도시)를 통해 선택된 워드라인에 독립적으로 바이어스를 인가할 수 있게 된다.
도 2b를 참조하면, 정보 저장막(40B)은 반도체 채널층(22) 상의 전하 차단막(41), 및 차단막(41) 상의 데이터 저장막(42)을 포함할 수 있다. 다른 실시예에서, 정보 저장막(40B)은 데이터 저장막(42) 상에 블로킹 절연막(43)을 더 포함할 수 있다. 도 2b에 도시된 정보 저장막(40B)은 반도체 기둥(20)을 따라 기판(10)의 수직 방향으로 형성될 수 있다. 그에 따라, 정보 저장막(40B)은 메모리 셀들 사이에서도 연속적으로 연장되며, 이점에서 개별화된 도 2a의 정보 저장막(40A)과 차이를 갖는다. 이러한 차이를 제외하고는, 모순되지 않는 한 도 2a를 참조하여 개시된 사항들이 도 2b의 3차원 낸드 플래시 메모리 소자(1000B)의 설명을 위해 참조될 수 있다. 일 실시예에서, 정보 저장막(40B)의 데이터 저장막(42)도 유전체 매트릭스 및 상기 유전체 매트릭스 내에 분산된 나노 결정(NC), 예를 들면, 실리콘 나노 결정을 포함할 수 있다.
도 2b와 함께, 도 3d 내지 도 3f를 참조하면, 반도체 채널층(22)을 구성하는 상기 금속 산화물은 산소 공공을 포함할 수 있으며, 이러한 산소 공공은 반도체 채널층(22)에 깊이 방향으로 국지적으로 형성될 수 있다. 일 실시예에서는, 도 3d에 도시된 것과 같이, 국지적으로 형성된 산소 공공을 포함하는 산소 공공층(VOL_1)은 반도체 채널층(22)과 정보 저장막(40B) 사이의 계면인 반도체 채널층(22)의 채널 영역에 형성될 수 있다. 다른 실시예에서, 도 3e에 도시된 것과 같이, 산소 공공층(VOL_2)은 정보 저장막(40B)의 반대쪽인 반도체 채널층(22)의 저부 표면에 형성될 수 있다. 또 다른 실시예에서, 도 3f에 도시된 것과 같이, 산소 공공층(VOL_3)은 반도체 채널층(22) 내의 소정 깊이에 형성될 수도 있다.
산소 공공층(VOL_1, VOL_2, VOL_3)의 국지적 형성 위치에 따라 메모리 셀의 I-V 특성이 조절될 수 있으며, 바람직하게는, 도 3d에 도시된 것과 같이 산소 공공층(VOL_1)은 반도체 채널층(22)의 채널 영역에 형성될 수 있다.
전술한 것과 같이, 국지적 산소 공공층(VOL_1, VOL_2, VOL_3)의 산소 공공의 평균 밀도는 턴온 전류 또는 문턱 전압 값을 조절하기 위해 적절히 선택될 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 일 실시예에서, 국지적 산소 공공층(VOL_1, VOL_2, VOL_3) 이외의 금속 산화물의 다른 영역에도 산소 공공이 형성될 수 있다. 이때, 국지적 산소 공공층(VOL_1, VOL_2, VOL_3)의 산소 공공의 평균 밀도는 다른 영역의 산소 공공의 평균 밀도보다 더 클 수 있다.
또한, 반도체 채널층(22)은 금속 산화물의 단일 층이거나 서로 다른 금속 산화물이 적층된 복합층일 수 있으며, 적어도 일부 영역에 국지적 산소 공공층을 가질 수 있다.
도 4a 내지 도 4j는 본 발명의 일 실시예에 따른 3차원 낸드 플래시 메모리 소자의 제조 방법을 순차대로 도시하는 단면도들이다.
도 4a를 참조하면, 기판(10)이 제공된다. 기판(10)에는 소스 라인을 형성하기 위한 불순물 영역 또는 배선과 같은 도전 부재(10a)가 형성될 수 있다. 도전 부재(10a)는 스위칭 소자의 일 단부, 콘택, 또는 Piped-Bics 구조와 같은 스트링 구조를 얻기 위한 연결 부재일 수 있다. 예를 들면, 도전 부재(10a)는 트랜지스터의 일 단부일 수 있다.
기판(10) 상에 절연막(30')과 희생막(35')을 교번하여 반복 적층할 수 있다. 반복 적층의 회수는 메모리 셀들, 선택 트랜지스터, 및 접지 트랜지스터의 개수를 고려하여 결정될 수 있다. 일 실시예에서, 희생막(35')은 절연막(30')과 식각 선택비를 갖는 재료로 형성될 수 있다. 예를 들면, 절연막(30')이 실리콘 산화물인 경우, 희생막(35')은 실리콘 질화물일 수 있다. 또한, 절연막(30')과 희생막(35')의 두께는 메모리 셀간 간격 및 게이트 전극의 폭 등을 고려하여 결정될 수 있다. 이후, 상기 반복 적층된 절연막(30')과 희생막 (35')을 관통하는 제 1 홀들(H)을 형성한다.
도 4b를 참조하면, 상기 반복 적층된 절연막(30')과 희생막(35')을 관통하는 제 1 홀들(H1)의 내부 측벽 상에 금속 산화물을 포함하는 반도체 채널층(22)이 형성될 수 있다. 반도체 채널층(22)은 원자층 증착 방식에 의해 단위 박막층이 층 단위로 적층되어 형성될 수 있다. 반도체 채널층(22)은 상기 금속 산화물을 구성하는 금속 원소와 산소 원자 사이의 공유 결합 및 이온 결합 중 적어도 하나를 가질 수 있다.
상기 구성 금속 원소는 아연, 니켈, 니오븀, 티타늄, 지르코늄, 하프늄, 바나듐, 몰리브데늄, 마그네슘, 코발트, 철, 구리, 알루미늄, 망간 또는 이들의 조합을 포함할 수 있다. 상기 금속 산화물층은 다결정 구조, 비정질 구조, 나노 결정립이 분산된 구조 또는 이들의 조합을 가질 수 있다. 이들 재료들은 예시적일 뿐 본 발명이 한정되는 것은 아니다.
선택적으로는, 반도체 채널층(22)에 대하여, 또는 반도체 채널층(22)을 형성하기 위한 중간 과정에서의 소정 두께를 갖는 금속 산화물층, 예를 들면 원자층이 증착된 소정 두께의 중간 금속 산화물층에 대하여 제 2 홀들(H2)을 통하여 광을 조사하여 광 에너지(LE)를 공급할 수 있다. 광 에너지(LE)는 자외선 레이저, 적외선 레이저, 가시광 레이저, 엑스선 레이저 중 어느 하나를 포함할 수 있다. 바람직하게는, 상기 광 에너지로서 자외선 레이저가 이용될 수 있다. 상기 자외선의 파장은 160 nm 내지 400 nm 범위 내를 가질 수 있다. 상기 자외선 레이저는 오존 소스로부터 얻어질 수 있다.
상기 광 에너지(LE)에 의해 반도체 채널층(22)에 국지적 산소 공공층을 형성할 수 있다. 산소 공공의 형성은, 반도체 채널층(22)을 구성하는 금속 산화물층에 광 에너지가 조사된 경우, 금속 산화물로부터 산소가 진공 중으로 방출되면서, 산소 공공이 형성되는 것에 의한다. 이때, 상기 산소 공공이 형성되는 것과 함께, 침입형 원자와 같은 점 결함이 상기 금속 산화물층 내에 발생할 수도 있다. 상기 산소 공공과 점 결함은 형성된 반도체 채널층(22)의 전자 캐리어 농도를 증가시켜 온전류를 향상시킬 수 있다.
일 실시예에서, 반도체 채널층(22)을 형성하기 위한 초기 단계의 중간 금속 산화물층, 예를 들면 원자층 증착에 의해 채널 영역에 해당하는 두께의 수개 층의 중간 금속 산화물층을 형성한 다음 상기 중간 금속 산화물층에 의해 정의되는 제 2 홀(H2)을 통하여 광 에너지를 공급함으로써, 상기 중간 금속 산화물층에 국지적 산소 공공층을 형성할 수 있다. 이후, 상기 국지적 산소 공공층이 형성된 중간 금속 산화물층 상에 다시 금속 산화물층을 더 적층하여 반도체 채널층(22)이 형성될 수 있다. 이 경우, 도 3a에 도시된 것과 같이 반도체 채널층(22)의 표면, 즉 채널 영역에 국지적 산소 공공층(VOL_1)이 형성될 수 있다. 다른 실시예에서는, 반도체 채널층(22)을 형성한 후에 광 에너지(LE)를 공급하여 반도체 채널층(22)의 노출된 표면 영역, 즉, 저면 영역에, 도 3b에 도시된 것과 같은 국지적 산소 공공층(VOL_2)을 형성할 수 있다. 또 다른 실시예에서는, 반도체 채널층(22)을 형성하는 중간 단계에서 광 에너지(LE)를 전달하여 도 3c에 도시된 것과 같이 반도체 채널층(22)의 소정 깊이에 국지적 산소 공공층(VOL_3)을 형성할 수도 있다. 도 4b는 반도체 채널층(22)을 형성한 후에 광 에너지(LE)를 조사하는 경우를 예시하며, 그 결과, 도 3b에 도시된 것과 같은 국지적 산소 공공층(VOL_2)이 형성될 것이다.
일 실시예에서, 반도체 채널층(22)을 형성하기 위한 금속 산화물 박막을 형성하는 중간 과정, 예를 들면, 원자층 증착의 경우 금속 함유 전구체가 주입되는 펄스 구간에서 광 에너지(LE)의 조사가 인시츄(in-situ)로, 즉 동시에 이루어질 수도 있다. 다른 실시예에서는, 전술한 것과 같이 광 에너지(LE)의 공급은 전술한 것과 같이 반도체 채널층(22)을 형성한 후, 또는 반도체 채널층(22)을 형성하기 위한 중간 금속 산화물층을 형성하고, 이에 후행하여 이루어질 수도 있다.
본 발명의 실시예에 따르면, 반도체 채널층(22)을 형성하기 위한 소정 두께의 금속 산화물 박막에 대하여 또는 완전히 형성된 반도체 채널층(22)에 대하여, 제 2 홀들(H2)을 통하여 광 에너지(LE)를 공급함으로써 반도체 채널층(22)의 특정 영역에 국지적 산소 공공층을 용이하게 형성할 수 있다.
도 4c를 참조하면, 반도체 채널층(22)이 형성하는 홀, 예를 들면, 제 2 홀(H2) 내에 코어 절연체(21)를 채워 반도체 기둥들(20)을 형성할 수 있다. 코어 절연체(21)를 채우는 단계는 선택적으로 수행될 수 있다. 일 실시예에서, 반도체 채널층(22)의 저부는 기판(10)과 접촉하도록 형성되고, 반도체 채널층(22)은 기판(10) 상에 형성된 소스 라인에 전기적으로 연결될 수 있다.
도 4d를 참조하면, 상기 제 1 방향과 다른 기판(10)에 평행한 제 2 방향(Y 방향)으로 정렬된 반도체 채널층들(22) 사이를 분리하도록, 상기 반복 적층된 절연막(30')과 희생막(35')을 패터닝하여 상기 제 1 방향(X 방향)과 상기 수직 방향(Z 방향)으로 확장된 트렌치 영역(R1)을 형성하여, 반도체 채널층들(22)이 관통하는 절연막 패턴(30I)과 희생막 패턴(35I)의 적층 구조(SS1)를 형성할 수 있다. 트렌치 영역(R1)은 제 2 방향(Y 방향)으로 정렬된 반도체 기둥들(20) 사이를 분리하고, 이에 의해 절연막 패턴(30I)과 희생막 패턴(35I)의 적층 구조(SS1)가 형성될 수 있다.
도 4e를 참조하면, 트렌치 영역(R1)을 통해 노출된 절연막 패턴(30I)과 희생막 패턴(35I)의 적층 구조(SS1)로부터 희생막 패턴(35I)을 제거할 수 있다. 이때, 희생막 패턴(35I)과 절연막 패턴(30I)의 식각 선택비를 이용하여 습식 식각에 의해 희생막 패턴(35I)만이 선택적으로 제거될 수 있다. 그 결과, 적층된 절연막 패턴들(30I) 사이로 반도체 기둥(20)의 측벽(SW)이 노출되는 셀 공간들(CE)이 형성될 수 있다.
도 4f를 참조하면, 선택적으로는, 셀 공간들(CE)을 통하여 광 에너지(LE)를 공급할 수 있다. 그 결과, 반도체 채널층(22)의 노출된 표면에 국지적 산소 공공층을 형성할 수 있다. 이 경우, 도 3a에 도시된 것과 같이 반도체 채널층(22)의 채널 영역에 국지적 산소 공공층(VOL_1)이 형성될 수 있다. 일 실시예에서는, 도 4b에서 설명된 제 2 홀(H2)을 통한 광 에너지(LE)의 전달 단계 및 도 4f에서 설명된 셀 공간들(CE)을 통하여 광 에너지(LE)를 전달하는 단계 중 어느 하나의 단계에서만 선택적으로 수행되거나, 이들 단계들이 모두 수행될 수도 있다.
도 4g를 참조하면, 셀 공간들(CE)이 형성된 기판(10) 상에 정보 저장막(40A)을 형성할 수 있다. 정보 저장막(40A)은 우수한 단차 피복성(step coverage)을 갖는 박막 형성 공정, 예를 들면, 화학기상증착 또는 원자층 증착 공정을 통해 형성될 수 있다. 정보 저장막(40A)은, 도 3a에 도시된 것과 같이, 전하 차단막(41)과 블로킹 절연막(43)에 의해 절연되는 데이터 저장막과 같은 전하 저장막(42)을 포함할 수 있다. 또한, 전하 저장막(42)은 멀티 레벨 비트 구현을 위하여 실리콘 나노 결정이 유전체 매트릭스 내에 분산된 구조를 가질 수 있다.
일 실시예에서, 도 4g에 도시된 것과 같이, 반도체 기둥(20) 상의 영역과 제 1 트렌치 영역(R1)에 노출된 기판(10) 표면 상에 형성된 여분의 정보 저장막은 제거될 수 있다. 상기 여분의 정보 저장막의 제거는, 플라즈마를 이용한 에치백 공정을 통해 수행될 수 있다.
도 4h를 참조하면, 정보 저장막(40A)이 형성된 셀 공간들(CE)의 적어도 일부를 채우는 도전막(50')을 형성할 수 있다. 도전막(50')은 티타늄 질화막(TiN), 텅스텐, 알루미늄, 또는 폴리실리콘과 같은 도전막의 단일 층 또는 티타늄 질화막(TiN)/텅스텐(W)과 같은 2 이상의 적층 구조를 포함할 수 있다.
도 4i를 참조하면, 선택적으로 도전막(50')이 형성된 기판(10)에 대하여, 제 1 방향(X 방향) 및 수직 방향(Z 방향)으로 확장된 제 2 트렌치 영역(R2)을 형성할 수 있다. 이후, 도 4j를 참조하면, 제 2 트렌치 영역(R2)을 채우는 소자 분리막(60)에 의해 제 2 방향(Y 방향)으로 소자들 사이의 전기적 분리가 달성될 수 있다.
도 5a 내지 도 5g는 본 발명의 다른 실시예에 따른 3차원 낸드 플래시 메모리 소자의 제조 방법을 순차대로 도시하는 단면도들이다. 이들 도면들의 구성 부재들에 대하여는, 도 4a 내지 도 4g를 참조하여 전술한 동일한 참조 부호를 갖는 구성 부재들에 관한 개시 사항이 참조될 수 있다.
도 5a를 참조하면, 기판(10)이 제공된다. 기판(10)에는 불순물 영역 또는 배선과 같은 도전 부재(10a)가 형성될 수 있다. 이는 예시적이며, 도전 부재(10a)는 스위칭 소자의 일 단부, 콘택, 또는 Piped-Bics 구조와 같은 스트링 구조를 얻기 위한 연결 부재일 수 있다. 기판(10) 상에 절연막(30')과 도전막(35')을 교번하여 반복 적층할 수 있다. 반복 적층의 회수는 메모리 셀들, 선택 트랜지스터, 및 접지 트랜지스터의 개수를 고려하여 결정될 수 있다.
일 실시예에서, 도전막(35')은 도전성 금속 또는 도전성 금속 산화물 또는 질화물을 포함할 수 있다. 이후, 수직 방향으로 반복 적층된 절연막(30')과 도전막(35')의 스택을 관통하는 홀들(H1)을 형성한다. 도전막(35')은 고농도 불순물의 폴리실리콘, 알루미늄, 텅스텐, 티타늄 질화막(TiN) 또는 2 이상의 적층 구조를 가질 수 있으며, 이는 예시적일 뿐 본 발명이 이에 한정되는 것은 아니다.
도 5b를 참조하면, 상기 반복 적층된 절연막(30')과 도전막(35')을 관통하는 홀들(H1)의 내부 측벽 상에 정보 저장막(40B)을 형성할 수 있다. 정보 저장막(40B)은 우수한 단차 피복성을 갖는 박막 형성 공정, 예를 들면, 화학기상증착 또는 원자층 증착 공정을 통해 형성될 수 있다. 정보 저장막(40B)은, 도 3d 내지 도 3f에 개시된 것과 같이, 전하 차단막(41)과 블로킹 절연막(43)에 의해 절연되는 데이터 저장막(42)을 포함할 수 있다. 그러나, 이는 예시적일 뿐 본 발명이 이에 한정되는 것은 아니다. 일 실시예에서, 실리콘 질화물의 데이터 저장막(42)의 증착 시 플라즈마 화학 기상 증착법(Plasma Enhanced Chemical Vapor Deposition: PECVD)을 통하여 실리콘 질화물의 매트릭스 내에 인시츄로 실리콘 나노 결정립을 형성하여 유전체 매트릭스 내에 실리콘 나노 결정립이 분산된 데이터 저장막(42)을 형성할 수 있다. 데이터 저장막(42) 내의 실리콘 나노 결정립은 복수 레벨의 딥 트랩 레벨을 형성함으로써 멀티-레벨 비트 기구를 제공할 수 있다.
도 5c를 참조하면, 정보 저장막(40B) 상에 금속 산화물을 포함하는 반도체 채널층(22)을 형성할 수 있다. 반도체 채널층(22)은, 예를 들면, 원자층 단위의 박막층들이 층 단위로 쌓여서 형성될 수 있다. 이를 위하여 반도체 채널층(22)은 원자층 증착 방식에 의해 층단위의 증착을 통해 형성될 수 있다.
반도체 채널층(22)은 상기 금속 산화물을 구성하는 금속 원소와 산소 원자 사이의 공유 결합 및 이온 결합 중 적어도 하나를 가질 수 있다. 상기 구성 금속은 아연, 니켈, 니오븀, 티타늄, 지르코늄, 하프늄, 바나듐, 몰리브데늄, 마그네슘, 코발트, 철, 구리, 알루미늄, 망간 또는 이들의 조합을 포함할 수 있다. 상기 금속 산화물층은 다결정 구조, 비정질 구조, 나노 결정립이 분산된 구조 또는 이들의 조합을 가질 수 있다. 이들 재료들은 예시적일 뿐 본 발명이 한정되는 것은 아니다.
도 5d를 참조하면, 반도체 채널층(22)에 대하여, 제 2 홀들(H2)을 통하여 광 에너지(LE)를 공급하여 반도체 채널층(22)에 국지적 산소 공공층을 형성할 수 있다. 반도체 채널층(22)을 완전히 형성하기 이전의 초기 단계 또는 소정 두께를 갖는 금속 산화물 박막이 형성된 후에 제 2 홀들(H2)을 통하여 광 에너지(LE)를 공급하여 반도체 채널층(22)에 도 3d 내지 도 3f를 참조하여 설명한 국지적 산소 공공층을 조절된 위치에 형성할 수 있다. 일 실시예에서, 예를 들면, 원자층 증착에 의해 소정 두께의 금속 산화물 박막을 형성한 후에 광 에너지(LE)를 공급하고 이후 다시 금속 산화물 박막을 형성하여 반도체 채널층(22)을 완성하면 도 3f에 도시된 것과 같이 반도체 채널층(22) 내부의 소정 깊이에 국지적 산소 공공층(VOL_3)을 형성할 수 있다. 다른 실시예에서, 예를 들면 원자층 증착에 의해 반도체 채널층(22)을 완전히 형성한 후에 광 에너지(LE)를 조사하면, 도 3e에 도시된 것과 같이 반도체 채널층(22)의 저부 표면에 국지적 산소 공공층(VOL_2)을 형성할 수 있다. 또 다른 실시예에서, 예를 들면, 원자층 증착에 의해 미소 두께의 금속 산화물 박막을 형성한 후 광 에너지(LE)를 조사하면, 도 3e에 도시된 것과 같이 반도체 채널층(22)의 상부 표면, 예를 들면 채널 영역에 국지적 산소 공공층(VOL_1)을 형성할 수도 있다.
반도체 채널층(22)을 형성하기 위해 금속 산화물 박막을 원자층 증착법으로 형성하는 경우 금속 함유 전구체가 주입되는 펄스 구간에서 광 에너지(LE)의 조사가 인시츄(in-situ)로 이루어질 수도 있다. 다른 실시예에서는, 광 에너지(LE)의 조사는 소정 두께의 금속 산화물 박막을 형성하고, 이에 후행하여 이루어질 수도 있다.
전술한 것과 같이, 본 발명의 실시예에 따르면, 반도체 채널층(22)을 형성하기 위한 소정 두께의 금속 산화물 박막에 대하여 또는 완전히 형성된 반도체 채널층(22)에 대하여, 홀들(H2)을 통하여 광 에너지(LE)를 공급함으로써 반도체 채널층(22)의 소정 깊이에 국지적 산소 공공층을 용이하게 형성할 수 있다. 산소 공공층 내의 산소 공공과 점 결함에 의해 반도체 채널층(22)에 전자 캐리어의 농도가 증가되며, 고속 및 저전력 구동이 가능한 3차원 낸드 플래시 메모리 소자가 제공될 수 있다. 광 에너지(LE)는 자외선 레이저, 적외선 레이저, 가시광 레이저, 엑스선 레이저 중 어느 하나를 포함할 수 있다. 바람직하게는, 상기 광 에너지로서 자외선 레이저가 이용될 수 있다. 상기 자외선의 파장은 160 nm 내지 400 nm의 범위 내이고, 상기 자외선 레이저는 오존 소스로부터 얻어질 수 있다.
도 5e를 참조하면, 선택적으로는 반도체 채널층(22) 상에 제 2 홀들(H2)을 채우는 코어 절연체(21)가 채워질 수 있다. 이로 인해, 코어 절연체(21)및 반도체 채널층(22)을 포함하는 반도체 기둥(20)이 제공될 수 있다. 반도체 채널층(22)의 저부는 기판(10)과 접촉하도록 형성되고, 반도체 채널층(22)은 기판(10) 상에 형성된 소스 라인에 전기적으로 연결될 수 있다.
도 5f를 참조하면, 반도체 기둥(20)이 형성된 기판(10)에 대하여, 절연막(30')과 도전막(35')의 적층 구조 내에 제 1 방향(X 방향)과 수직 방향(Z 방향)으로 확장되며 제 2 방향(Y 방향)으로 이격된 제 1 트렌치 영역(R1)을 형성할 수 있다. 제 1 트렌치 영역(R1)에 의해 서로 분리된 절연막 패턴(30I)과 도전막 패턴(35I)의 적층 구조(SS1)가 형성될 수 있다.
도 5g를 참조하면, 선택적으로, 제 1 트렌치 영역(R1) 내에 절연체를 채워 소자 분리 절연막(60)을 형성한다. 소자 분리 절연막(60)에 의해 제 2 방향(Y 방향)으로 인접한 메모리 스트링들 사이의 전기적 분리가 달성될 수 있다.
전술한 실시예들에 따르면, 도 2a 또는 도 2b에 도시된 것과 같은 3차원 낸드 플래시 메모리 소자(1000A, 1000B)가 제공될 수 있다. 국지적 산소 공공을 포함하는 금속 산화물을 셀 트랜지스터의 채널층으로서 이용함으로써, 셀 전류의 크기를 개선시킬 수 있으며 메모리 셀 간 성능 편차가 완화되어, 고속 및 저전력 구동이 가능한 고신뢰성을 갖는 3차원 낸드 플래시 메모리 소자가 제공될 수 있다. 또한, 본 발명의 실시예에 따르면, 금속 산화물은 일반적으로 폴리실리콘에 비하여 고온에서도 열적으로 안정하므로, 3차원 낸드 플래시 메모리 소자의 제조 공정에서 열적 부담에 의한 수율 감소가 억제될 수 있다. 또한, 정보 저장막 내에 실리콘 나노 결정이 분산된 과 같은 데이터 저장막을 포함함으로써, 멀티-레벨 비트의 구현이 가능하여, 저장 용량을 증가시킬 수 있다.
도 6은 본 발명의 실시예에 따라 아연 산화물을 포함하는 반도체 채널층을 갖는 3차원 NAND 플래시 메모리 소자의 메모리 셀 트랜지스터의 I-V 특성을 도시하는 그래프이다.
도 6을 참조하면, 곡선 T는 본 발명의 실시예에 따라 아연 산화물의 반도체 채널층에 자외선 조사를 한 메모리 셀 트랜지스터의 I-V 특성을 나타내며, 곡선 R은 비교예로서 자외선 조사가 되지 않은 반도체 채널층을 적용한 메모리 셀 트랜지스터의 I-V 특성을 나타낸다. 광 에너지 조사에 따른 국지적 산소 공공의 형성 결과, 국지적 산소 공공이 없는 경우에 비하여 문턱 전압의 감소와 함께 온 전류의 향상이 관찰된다.
도 7은 본 발명의 실시예에 따른 멀티 레벨 비트 성능을 도시하는 3차원 비휘발성 메모리 소자의 데이터 리텐션 특성을 도시하는 그래프이다.
도 7을 참조하면, 정보 저장막의 데이터 저장막으로서 실리콘 질화물의 매트릭스 내에 실리콘 나노 결정이 분산된 절연체가 적용되고, 아연 산화물 채널층을 적용한 경우, 충분한 센싱 마진을 갖는 구별되는 4 개의 프로그램 상태를 구현하며, 우수한 리텐션 성능을 확보할 수 있다.
도 8은 본 발명의 일 실시예에 따른 고상 디스크(이하, SSD)를 포함하는 저장 장치(1000)를 도시하는 블록도이다.
도 8을 참조하면, 저장 장치(1000)는 호스트(1100)와 SSD(1200)를 포함한다. SSD(1200)는 SSD 컨트롤러(1210), 버퍼 메모리(1220), 그리고 3차원 낸드 플래시 메모리 소자(1230)를 포함할 수 있다. SSD 컨트롤러(1210)는 호스트(1100)와 SSD(1200) 사이의 전기적 및 물리적 연결을 제공한다. 일 실시예에서, SSD 컨트롤러(1210)는 호스트(1100)의 버스 포맷(Bus format)에 대응하여 SSD(1200)와의 인터페이싱을 제공한다. 또한, SSD 컨트롤러(1210)는, 호스트(1100)로부터 제공되는 명령어를 디코딩하고 디코딩된 결과에 따라, 3차원 낸드 플래시 메모리 소자(1230)를 액세스할 수 있다. 호스트(1100)의 버스 포맷(Bus format)의 비제한적 예로서, USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA(Advanced Technology Attachment), PATA(Parallel ATA), SATA(Serial ATA), 및 SAS(Serial Attached SCSI)이 포함될 수 있다.
버퍼 메모리(1220)에는 호스트(1100)로부터 제공되는 쓰기 데이터 또는 3차원 낸드 플래시 메모리 소자(1230)로부터 독출된 데이터가 임시 저장될 수 있다. 호스트(1100)의 읽기 요청시에 3차원 낸드 플래시 메모리 소자(1230)에 존재하는 데이터가 캐시되어 있는 경우에는, 버퍼 메모리(1220)는 캐시된 데이터를 직접 호스트(1100)로 제공하는 캐시 기능이 제공될 수 있다. 일반적으로, 호스트(1100)의 버스 포맷(예를 들면, SATA 또는 SAS)에 의한 데이터 전송 속도는 SSD(1200)의 메모리 채널의 전송 속도보다 더 빠를 수 있다. 이 경우, 대용량의 버퍼 메모리(1220)가 제공되어 속도 차이로 발생하는 성능 저하를 최소화할 수 있다. 이를 위한 버퍼 메모리(1220)는 충분한 버퍼링을 제공하기 위해 동기식 DRAM(Synchronous DRAM)일 수 있지만, 이에 한정되는 것은 아니다.
3차원 낸드 플래시 메모리 소자(1230)는 SSD(1200)의 저장 매체로서 제공될 수 있다. 예를 들면, 3차원 낸드 플래시 메모리 소자(1230)는 전술한 실시예에 따른 대용량의 저장 능력을 가지는 낸드 플래시 메모리(NAND-type Flash memory)일 수 있다. 또 다른 예에서, 3차원 낸드 플래시 메모리 소자(1230)로서 노어 플래시 메모리, 상변화 메모리, 자성 메모리, 저항 메모리, 강유전체 메모리 또는 이들 중 선택된 이종의 메모리 장치들이 혼용되는 메모리 시스템도 적용될 수 있다.
도 9는 본 발명의 다른 실시예에 따른 메모리 시스템(2000)을 도시하는 블록도이다.
도 9를 참조하면, 본 발명에 따른 메모리 시스템(2000)은 메모리 컨트롤러(2200) 및 전술한 3차원 NAND 플래시 메모리 소자(2100)를 포함할 수 있다. 플래시 메모리 소자(2100)는 타깃 상태들을 검증할 때 비정상 속도를 갖는 메모리 셀들을 검출할 수 있어 고속의 신뢰성 있는 프로그램 성능을 가질 수 있다.
메모리 컨트롤러(2200)는 3차원 NAND 플래시 메모리 소자(2100)를 제어하도록 구성될 수 있다. SRAM(2230)은 CPU(2210)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(2220)는 메모리 시스템(2000)과 접속되는 호스트의 데이터 교환 프로토콜을 구현할 수 있다. 메모리 컨트롤러(2200)에 구비된 에러 정정 회로(2240)는 플래시 메모리(2100)로부터 독출된 데이터에 포함된 에러를 검출 및 정정할 수 있다. 메모리 인터페이스(2260)는 본 발명의 플래시 메모리(2100)와 인터페이싱할 수 있다. CPU(2210)는 메모리 컨트롤러(2200)의 데이터 교환을 위한 제반 제어 동작을 수행할 수 있다. 본 발명에 따른 메모리 시스템(2000)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨)을 더 포함할 수 있다.
메모리 컨트롤러(2100)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 또는 IDE과 같은 다양한 인터페이스 프로토콜들 중 어느 하나를 통해 외부 회로(예를 들면, 호스트)와 통신하도록 구성될 수 있다. 본 발명에 따른 메모리 시스템(2000)은, 컴퓨터, 휴대용 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크와 같은 다양한 사용자 장치들에 적용될 수 있다.
도 10은 본 발명의 다른 실시예에 따른 데이터 저장 장치(3000)를 도시하는 블록도이다.
도 10을 참조하면, 본 발명에 따른 데이터 저장 장치(3000)는 플래시 메모리(3100) 및 플래시 컨트롤러(3200)를 포함할 수 있다. 플래시 컨트롤러(3200)는 데이터 저장 장치(3000)의 외부 회로로부터 수신된 제어 신호들에 기초하여 플래시 메모리(3100)를 제어할 수 있다. 플래시 메모리(3100)의 3차원 메모리 어레이 구조는, 예를 들면, 채널 적층형 구조, 직선형 BICs 구조(straight-shaped Bit Cost Scalable 구조), 및 파이프형 BICs(pipe-shaped Bit Cost Scalable) 구조일 수 있으며, 상기 구조는 예시적일 뿐 본 발명이 이에 한정되는 것은 아니다.
본 발명의 데이터 저장 장치(3000)는 메모리 카드 장치, SSD 장치, 멀티미디어 카드 장치, SD 카드, 메모리 스틱 장치, 하드 디스크 드라이브 장치, 하이브리드 드라이브 장치, 또는 범용 직렬 버스 플래시 장치를 구성할 수 있다. 예를 들면, 본 발명의 데이터 저장 장치(3000)는 디지털, 카메라, 또는 개인 컴퓨터와 같은 전자 장치를 사용하기 위한 표준 또는 규격을 만족하는 메모리 카드일 수 있다.
도 11은 본 발명의 일 실시예에 따른 플래시 메모리 소자(4100) 및 이를 포함하는 컴퓨팅 시스템(4000)을 도시하는 블록도이다.
도 11을 참조하면, 본 발명에 따른 컴퓨팅 시스템(4000)은 버스(4400)에 전기적으로 연결된 플래시 메모리 소자(4100), 메모리 컨트롤러(4200), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(4300), 마이크로프로세서(4500), 그리고 사용자 인터페이스(4600)를 포함할 수 있다.
도 11에 도시된 플래시 메모리 소자(4100)는 전술한 3차원 낸드 플래시 메모리 소자일 수 있다. 본 발명에 따른 컴퓨팅 시스템(4000)은 모바일 장치일 수 있으며, 이 경우, 컴퓨팅 시스템(4000)의 동작 전압을 공급하기 위한 배터리(4700)가 더 제공될 수 있다. 도시하지는 아니하였지만, 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 또는 모바일 디램이 더 제공될 수 있다. 메모리 컨트롤러(4200) 및 플래시 메모리 장치(4100)는, 예를 들면, 데이터를 저장하는 3차원 낸드 플래시 메모리 소자를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
본 발명에 따른 비휘발성 메모리 장치 그리고/또는 메모리 컨트롤러는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), 또는 Wafer-Level Processed Stack Package(WSP)와 같은 패키지들을 이용하여 실장될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (18)

  1. 복수의 메모리 셀들을 포함하는 3차원 낸드 플래시 메모리 소자로서,
    각 메모리 셀은,
    기판 상에 수직 신장되고, 금속 산화물을 포함하는 반도체 채널층;
    상기 반도체 채널층의 적어도 일부를 둘러싸는 제어 게이트; 및
    상기 반도체 채널층과 상기 제어 게이트 사이의 정보 저장막을 포함하며,
    상기 반도체 채널층의 상기 금속 산화물은 상기 반도체 채널층의 신장 방향을 따라 형성된 국지적 산소 공공층을 포함하고,
    상기 국지적 산소 공공층은 상기 반도체 채널층의 상기 금속 산화물의 일부 영역 내에 배치되어 상기 국지적 산소 공공층과 상기 정보 저장막은 분리된 3차원 낸드 플래시 메모리 소자.
  2. 제 1 항에 있어서
    상기 국지적 산소 공공층은 상기 정보 저장막과 계면을 형성하는 상기 반도체 채널층의 상부 표면, 상기 정보 저장막과 대향하는 상기 반도체 채널층의 하부 표면 및 상기 반도체 채널층의 상기 상부 표면과 상기 하부 표면 사이의 소정 깊이 중 적어도 어느 하나의 위치에 배치되는 3차원 낸드 플래시 메모리 소자.
  3. 제 1 항에 있어서
    상기 금속 산화물을 구성하는 금속 원소는 아연, 니켈, 니오븀, 티타늄, 지르코늄, 하프늄, 바나듐, 몰리브데늄, 마그네슘, 코발트, 철, 구리, 알루미늄, 망간 또는 이들의 조합을 포함하는 3차원 낸드 플래시 메모리 소자.
  4. 제 1 항에 있어서
    상기 금속 산화물은 다결정 구조, 비정질 구조, 나노 결정립이 분산된 구조 또는 이들의 조합을 갖는 3차원 낸드 플래시 메모리 소자.
  5. 제 1 항에 있어서,
    상기 정보 저장막은, 상기 반도체 채널층 상의 전하 차단막; 상기 전하 차단막 상의 데이터 저장막 및 상기 데이터 저장막 상의 블로킹 절연막을 포함하는 3차원 낸드 플래시 메모리 소자.
  6. 제 5 항에 있어서,
    상기 데이터 저장막은 유전체 매트릭스 및 상기 유전체 매트릭스 내에 분산된 실리콘 나노 결정을 포함하는 3차원 낸드 플래시 메모리 소자.
  7. 제 6 항에 있어서,
    상기 유전체 매트릭스는 SiO2, SiON, Si3N4, SRN(Si rich nitride), HfO2, HfSiO, HfSiON, HfON, HfAlO, Al2O3 및 AlN으로 이루어지는 군에서 선택되는 적어도 하나의 물질을 포함하는 3차원 낸드 플래시 메모리 소자.
  8. 제 5 항에 있어서,
    상기 전하 차단막은 SiO2, Si3N4, SiON, HfO2, HfSiO, Al2O3 및 ZrO2로 이루어지는 군에서 선택되는 어느 하나, 또는 이들의 조합을 포함하는 3차원 낸드 플래시 메모리 소자.
  9. 제 5 항에 있어서,
    상기 블로킹 절연막은 Al2O3, SiO2, HfO2, ZrO2, Ta2O5, LaO, LaAlO, LaHfO 및 HfAlO로 이루어지는 군에서 선택되는 어느 하나, 또는 이들의 조합을 포함하는 3차원 낸드 플래시 메모리 소자.
  10. 제 1 항에 있어서,
    상기 반도체 채널층은 실린더 형상을 가지며, 상기 반도체 채널층의 내부에 코어 절연체가 삽입되어 반도체 기둥을 형성하는 3차원 낸드 플래시 메모리 소자.
  11. 제 1 항에 있어서,
    상기 반도체 채널층은 직선형 또는 파이프형 BICs(pipe-shaped Bit Cost Scalable) 구조 또는 이의 조합 구조를 갖는 3차원 낸드 플래시 메모리 소자.
  12. 기판을 제공하는 단계;
    상기 기판 상에 절연막과 희생막을 교번하여 반복 적층하는 단계;
    상기 기판에 평행한 제 1 방향과 상기 제 1 방향과 다른 제 2 방향으로 이격되고, 상기 반복 적층된 절연막과 희생막을 연속적으로 수직방향으로 관통하는 제 1 홀들을 형성하는 단계;
    상기 반복 적층된 절연막과 상기 희생막을 관통하는 상기 제 1 홀들의 내부 측벽 상에 금속 산화물을 포함하는 반도체 채널층들을 형성하는 단계;
    상기 제 1 방향과 다른 상기 기판에 평행한 제 2 방향으로 정렬된 상기 반도체 채널층들 사이를 분리하도록, 상기 반복 적층된 절연막과 희생막을 패터닝하여 상기 제 1 방향과 상기 수직 방향으로 확장된 트렌치 영역을 형성하여, 상기 반도체 채널층들이 관통하는 절연막 패턴과 희생막 패턴의 적층 구조를 형성하는 단계;
    상기 트렌치 영역을 통해 노출된 상기 적층 구조의 상기 희생막 패턴을 제거하여 적층된 절연막 패턴들 사이로 상기 반도체 채널층들의 상부 표면이 노출되는 셀 공간들을 형성하는 단계;
    상기 셀 공간들을 통하여 노출된 상기 반도체 채널층들의 상기 상부 표면 상에 정보 저장막을 형성하는 단계; 및
    상기 정보 저장막이 형성된 셀 공간들의 적어도 일부를 채우는 도전막을 형성하는 단계를 포함하며,
    상기 반도체 채널층들을 형성하는 단계에서, 중간 금속 산화물층에 의해 정의되는 제 2 홀을 통해서, 또는 상기 셀 공간들을 통하여 노출된 상기 반도체 채널층들의 상기 상부 표면 상에 광 에너지를 전달하여 상기 반도체 채널층의 신장 방향을 따라 상기 반도체 채널층에 국지적 산소 공공층을 형성하는 단계를 더 포함하고,
    상기 국지적 산소 공공층은 상기 반도체 채널층의 상기 금속 산화물의 일부 영역 내에 배치되어 상기 국지적 산소 공공층과 상기 정보 저장막은 별개로 형성되는 3차원 낸드 플래시 메모리 소자의 제조 방법.
  13. 제 12 항에 있어서,
    상기 광 에너지는 상기 반도체 채널층을 형성하는 동안 인시츄로 전달되는 3차원 낸드 플래시 메모리 소자의 제조 방법.
  14. 제 12 항에 있어서,
    상기 광 에너지는, 자외선 레이저, 적외선 레이저, 가시광 레이저, 엑스선 레이저 중 어느 하나의 광 조사를 통하여 전달되는 3차원 낸드 플래시 메모리 소자의 제조 방법.
  15. 기판을 제공하는 단계;
    상기 기판 상에 절연막과 도전막을 교번하여 반복 적층하는 단계;
    상기 기판에 평행한 제 1 방향과 상기 제 1 방향과 다른 제 2 방향으로 이격되고, 상기 반복 적층된 절연막과 도전막을 연속적으로 수직방향으로 관통하는 제 1 홀들을 형성하는 단계;
    상기 반복 적층된 절연막과 상기 도전막을 관통하는 홀들의 내부 측벽 상에 정보 저장막을 형성하는 단계;
    상기 정보 저장막 상에 금속 산화물을 포함하는 반도체 채널층을 형성하는 단계; 및
    상기 제 1 홀들을 통하여 광 에너지를 전달하여 상기 반도체 채널층에 상기 반도체 채널층의 신장 방향을 따라 국지적 산소 공공층을 형성하는 단계를 포함하고,
    상기 국지적 산소 공공층은 상기 반도체 채널층의 상기 금속 산화물의 일부 영역 내에 배치되어 상기 국지적 산소 공공층과 상기 정보 저장막은 별개로 형성되는 3차원 낸드 플래시 메모리 소자의 제조 방법.
  16. 제 15 항에 있어서,
    상기 반도체 채널층을 형성하기 위한 중간 금속 산화물층에 대하여 또는 상기 반도체 채널층에 대하여, 상기 광 에너지가 전달되는 3차원 낸드 플래시 메모리 소자의 제조 방법.
  17. 제 15 항에 있어서,
    상기 광 에너지는 상기 반도체 채널층을 형성하면서 인시츄로 전달되는 3차원 낸드 플래시 메모리 소자의 제조 방법.
  18. 제 15 항에 있어서,
    상기 광 에너지는, 자외선 레이저, 적외선 레이저, 가시광 레이저, 엑스선 레이저 중 어느 하나의 광 조사를 통하여 전달되는 3차원 낸드 플래시 메모리 소자의 제조 방법.
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