KR102468813B1 - 반도체 장치 및 그 제조방법 - Google Patents
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Abstract
본 기술은 모스 트랜지스터를 포함하는 반도체 장치 및 그 제조방법을 포함한다. 반도체 장치는, 채널 영역을 갖는 기판; 상기 채널 영역에 인접하는 소스/드레인; 및 상기 채널 영역의 상부에 배치되는 게이트 전극;을 포함하되, 상기 소스/드레인은, 게르마늄함유층 및 금속질화물층을 포함한다. 본 기술에 따르면, 성능 및 수명이 향상된 반도체 장치를 제공할 수 있다.
Description
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 모스(MOS) 트랜지스터를 포함하는 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 메모리 장치는 셀 어레이 영역 및 주변회로 영역을 포함한다.
셀 어레이 영역에는 메모리 셀들이 연결된 셀 어레이가 형성되며, 주변회로 영역에는 메모리 셀들이 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성된 동작 회로 그룹들이 형성된다.
셀 어레이는 복수개의 셀 스트링들을 포함하며, 각각의 셀 스트링은 다수의 셀 트랜지스터들과 다수의 선택 트랜지스터들을 포함한다. 동작 회로 그룹들은 디코딩 회로 영역, 소스 디스차지 영역 등을 포함하며, 디코딩 회로 영역은 메모리 셀들에 동작 전압을 인가할지 여부를 제어하는 패스 트랜지스터들을 포함한다. 또한, 소스 디스차지 영역은 셀 어레이 영역으로부터 연장된 공통 소스 라인들의 전압을 방전하기 위한 소스 디스차지 트랜지스터를 포함한다. 상술한 트랜지스터들 외에도 다양한 목적으로 다수의 트랜지스터들이 반도체 장치에 사용되고 있다. 반도체 장치의 고성능화 및 수명 향상을 위해 최적화된 트랜지스터 설계가 요청된다.
본 발명의 실시예는 반도체 장치의 성능 및 수명을 향상시킬 수 있는 반도체 장치 및 그 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체 장치는, 채널 영역을 갖는 기판; 상기 채널 영역에 인접하는 소스/드레인; 및 상기 채널 영역의 상부에 배치되는 게이트 전극;을 포함하되, 상기 소스/드레인은, 게르마늄함유층 및 금속질화물층을 포함할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 장치의 제조방법은, 채널 영역을 갖는 기판을 제공하는 단계; 상기 기판의 일부분을 제거하여 상기 채널 영역에 인접하는 리세스 영역을 형성하는 단계; 및 상기 리세스 영역에 게르마늄함유층 및 금속질화물층을 형성하여 소스/드레인을 형성하는 단계;를 포함할 수 있다.
본 기술은 성능 및 수명이 향상된 반도체 장치를 제공할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 2는 본 발명의 실시예에 따른 반도체 장치의 셀 어레이 영역을 구성하는 셀 어레이를 나타내는 회로도이다.
도 3은 도 2의 A-A'선에 따라 절단된 단면도로 본 발명의 실시예에 따른 셀 스트링을 도시하는 도면이다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 셀 어레이 영역에 포함되는 셀 트랜지스터를 도시하는 도면이다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 셀 어레이 영역에 포함되는 선택 트랜지스터를 도시하는 도면이다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 주변회로 영역에 포함되는 트랜지스터를 도시하는 도면이다.
도 7a 내지 도 7g는 본 발명의 일 실시예에 따른 셀 트랜지스터의 제조방법을 도시하는 도면들이다.
도 8은 본 발명의 일 실시예에 따른 트랜지스터로 구성한 셀 스트링의 일 실시예를 도시하는 회로도이다.
도 9는 본 발명의 일 실시예에 따른 트랜지스터로 구성한 셀 스트링의 다른 실시예를 도시하는 회로도이다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 11은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 2는 본 발명의 실시예에 따른 반도체 장치의 셀 어레이 영역을 구성하는 셀 어레이를 나타내는 회로도이다.
도 3은 도 2의 A-A'선에 따라 절단된 단면도로 본 발명의 실시예에 따른 셀 스트링을 도시하는 도면이다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 셀 어레이 영역에 포함되는 셀 트랜지스터를 도시하는 도면이다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 셀 어레이 영역에 포함되는 선택 트랜지스터를 도시하는 도면이다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 주변회로 영역에 포함되는 트랜지스터를 도시하는 도면이다.
도 7a 내지 도 7g는 본 발명의 일 실시예에 따른 셀 트랜지스터의 제조방법을 도시하는 도면들이다.
도 8은 본 발명의 일 실시예에 따른 트랜지스터로 구성한 셀 스트링의 일 실시예를 도시하는 회로도이다.
도 9는 본 발명의 일 실시예에 따른 트랜지스터로 구성한 셀 스트링의 다른 실시예를 도시하는 회로도이다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 11은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 본 발명의 실시예에 따른 반도체 장치(10)를 설명하기 위한 블록도이다.
도 1을 참조하면, 반도체 장치(10)는 셀 어레이 영역(CAR) 및 주변회로 영역(PCR)을 포함한다.
셀 어레이 영역(CAR)은 셀 어레이(11)를 포함하고, 주변회로 영역(PCR)은 어드레스 디코더(12), 읽기 및 쓰기 회로(13), 제어 로직(14), 및 전압 생성부(15)를 포함한다.
셀 어레이 영역(CAR)의 셀 어레이(11)는 복수의 메모리 블록들(BLK1~BLKz)를 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 워드 라인들(WL)을 통해서 어드레스 디코더(12)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(13)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 복수의 메모리 셀들은 불휘발성 메모리 셀들일 수 있다. 복수의 메모리 셀들은 동일 워드라인에 연결된 메모리 셀들이 하나의 페이지로 정의된다. 즉, 셀 어레이(11)는 다수의 페이지로 구성된다.
또한 셀 어레이(11)의 복수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 셀 스트링을 포함한다. 다수의 셀 스트링 각각은 비트 라인과 소스 라인 사이에 직렬 연결된 하나 이상의 드레인 선택 트랜지스터, 다수의 메모리 셀들 및 하나 이상의 소스 선택 트랜지스터를 포함할 수 있다.
주변회로 영역(PCR)의 어드레스 디코더(12), 읽기 및 쓰기 회로(13), 제어 로직(14) 및 전압 생성부(15)는 셀 어레이(11)를 구동하는 주변 회로로서 동작한다.
어드레스 디코더(12)는 워드 라인들(WL)을 통해 셀 어레이(11)에 연결된다. 어드레스 디코더(12)는 제어 로직(14)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(12)는 반도체 메모리 장치(10) 내부의 입출력 버퍼(미도시)를 통해 어드레스(ADDR)를 수신한다.
어드레스 디코더(12)는 프로그램 동작시 전압 생성부(15)에서 생성된 프로그램 전압(Vpgm), 패스 전압(Vpass), 및 다수의 동작 전압들을 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하고 디코딩된 행 어드레스에 따라 셀 어레이(11)의 하나 이상의 드레인 선택 트랜지스터, 다수의 메모리 셀들 및 하나 이상의 소스 선택 트랜지스터에 인가한다. 또한, 어드레스 디코더(12)는 프로그램 검증 동작시 전압 생성부(15)에서 생성된 검증 전압(Vverify), 패스 전압(Vpass), 및 다수의 동작 전압들을 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하고 디코딩된 행 어드레스에 따라 셀 어레이(11)의 하나 이상의 드레인 선택 트랜지스터, 다수의 메모리 셀들 및 하나 이상의 소스 선택 트랜지스터에 인가한다.
어드레스 디코더(12)는 프로그램 동작시 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(12)는 디코딩된 열 어드레스(Yi)를 읽기 및 쓰기 회로(13)에 전송한다.
반도체 메모리 장치(10)의 프로그램 동작은 페이지 단위로 수행된다. 프로그램 동작 요청시에 수신되는 어드레스(ADDR)는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(12)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택한다. 열 어드레스는 어드레스 디코더(12)에 의해 디코딩되어 읽기 및 쓰기 회로(13)에 제공된다.
어드레스 디코더(12)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(13)는 복수의 페이지 버퍼들(PB1~PBm)을 포함한다. 복수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1 내지 BLm)을 통해 셀 어레이(11)에 연결된다. 복수의 페이지 버퍼들(PB1~PBm) 각각은 프로그램 동작시 프로그램할 데이터에 따라 대응하는 비트 라인들(BL1 내지 BLm)의 전위를 센싱하여 검증 동작을 수행한 후 그 결과에 따라 대응하는 비트 라인들(BL1 내지 BLm)의 전위를 조절하여 프로그램 금지 모드로 설정할 수 있다.
읽기 및 쓰기 회로(13)는 제어 로직(14)의 제어에 응답하여 동작한다.
제어 로직(14)은 어드레스 디코더(12), 읽기 및 쓰기 회로(13), 및 전압 생성부(15)에 연결된다. 제어 로직(14)은 반도체 메모리 장치(10)의 입출력 버퍼(미도시)를 통해 커맨드(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(14)은 커맨드(CMD) 및 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(10)의 제반 동작을 제어하도록 구성된다. 제어 로직(14)은 프로그램 동작 및 검증 동작을 교차적으로 반복 수행하는 프로그램 루프를 수행하도록 어드레스 디코더(12), 읽기 및 쓰기 회로(13), 및 전압 생성부(15)를 제어한다.
전압 생성부(15)는 프로그램 동작 제어 로직(14)의 제어에 따라 프로그램 동작시 프로그램 전압(Vpgm), 패스 전압(Vpass) 및 다수의 동작 전압을 생성하고, 검증 동작시 검증 전압(Vverify), 패스 전압(Vpass) 및 다수의 동작 전압을 생성한다.
상술한 반도체 장치(10)의 셀 어레이 영역(CAR) 및 주변회로 영역(PCR)에 포함되는 구성요소들, 즉, 셀 어레이(11), 어드레스 디코더(12), 읽기 및 쓰기 회로(13), 제어 로직(14) 및 전압 생성부(15)는 다수의 트랜지스터들을 포함한다.
반도체 장치(10)의 성능 및 수명을 향상시킬 수 있도록 반도체 장치의 여러 구성요소들에 적용될 수 있는 본 발명의 실시예에 따른 트랜지스터의 구조를 살펴본다. 설명의 편의를 위하여, 셀 어레이 영역에 적용되는 셀 트랜지스터의 실시예를 먼저 살펴보고, 선택 트랜지스터의 실시예, 그리고, 주변 회로 영역에 적용되는 트랜지스터의 실시예 순서로 살펴보기로 한다.
도 2는 본 발명의 실시예에 따른 반도체 장치의 셀 어레이 영역(CAR)을 구성하는 셀 어레이(11)를 나타내는 회로도이다.
도 2를 참조하면, 셀 어레이(11)에 포함되는 하나의 메모리 블록이 예시적으로 도시되어 있다. 셀 어레이(11)는 복수의 메모리 블록(BLK1 내지 BLKz)을 포함하고, 각각의 메모리 블록은 복수의 비트 라인들(BL1, BL2, BL3)에 연결된 복수의 셀 스트링들(ST1, ST2, ST3)을 포함한다. 도 2에서는 설명의 편의를 위해, 하나의 메모리 블록이 3개의 셀 스트링들을 포함하고, 각각의 셀 스트링은 2개의 선택 트랜지스터들과 4개의 메모리 셀들을 포함하는 것으로 가정하였으나, 이에 한정되는 것은 아니며, 16개 또는 32개의 메모리 셀들이 직렬로 연결될 수 있으며, 그 이상이 직렬로 연결될 수도 있다.
각각의 셀 스트링(ST1, ST2, ST3)은 각각의 드레인 선택 트랜지스터들(DST1, DST2, DST3)에 의해 대응하는 비트 라인(BL1, BL2, BL3)에 연결되며, 각각의 드레인 선택 트랜지스터(DST1, DST2, DST3)는 드레인 선택 라인(DSL)에 의해 제어된다.
각각의 셀 스트링(ST1, ST2, ST3)은 각각의 소스 선택 트랜지스터(SST1, SST2, SST3)에 의해 공통 소스 라인(CSL)에 연결된다. 각각의 소스 선택 트랜지스터(SST1, SST2, SST3)는 소스 선택 라인(SSL)에 의해 제어된다.
각각의 워드 라인(WL0, WL1, WL2, WL3)은 각각의 셀 트랜지스터(MC10~MC13, MC20~MC23, MC30~MC33)에 연결된다. 워드 라인(WL0)은 셀 트랜지스터들(MC10, MC20, MC30)의 컨트롤 게이트에 연결된다. 워드 라인(WL1)은 셀 트랜지스터들(MC11, MC21, MC31)의 컨트롤 게이트에 연결된다. 워드 라인(WL2)은 셀 트랜지스터들(MC12, MC22, MC32)의 컨트롤 게이트에 연결된다. 워드 라인(WL3)은 셀 트랜지스터들(MC13, MC23, MC33)의 컨트롤 게이트에 연결된다.
그리고, 도 3은 도 2의 A-A'선에 따라 절단된 단면도로 본 발명의 실시예에 따른 셀 스트링을 도시하는 도면이다.
도 3을 참조하면, 드레인 선택 트랜지스터(DST2)는 메탈 비트 라인 콘택(BCT)을 통하여 비트 라인(BL2)에 연결되고, 소스 선택 트랜지스터(SST2)는 메탈 소스 콘택(SCT)를 통하여 공통 소스 라인(CSL)에 연결된다. 메탈 소스 콘택(SCT) 및 메탈 비트 라인 콘택(BCT)은 선택 트랜지스터들(DST2, SST2)의 소스/드레인(S/D)에 연결된다. 메탈 소스 콘택(SCT)은 소스 선택 트랜지스터(SST2)의 소스에 연결되고, 메탈 비트 라인 콘택(BCT)은 비트 라인 선택 트랜지스터(DST2)의 드레인에 연결된다.
소스/드레인(S/D)은 소스 선택 트랜지스터(SST2)의 드레인으로 사용되는 동시에 인접한 셀 트랜지스터(MC20)의 소스로도 사용된다. 또는, 소스/드레인(S/D)은 드레인 선택 트랜지스터(DST2)의 소스로 사용되는 동시에 인접한 셀 트랜지스터(MC23)의 드레인으로도 사용된다.
이하, 도 4를 참조하여, 본 발명의 실시예에 따른 소스/드레인 구조를 포함하는 셀 트랜지스터를 보다 상세하게 살펴보기로 한다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치(10)의 셀 어레이 영역(CAR)에 포함되는 셀 트랜지스터(100)를 도시하는 도면이다. 도 4는 도 3에 표시된 A영역에 대한 확대도일 수 있다. 도 3에서 A영역은 두 번째 셀 스트링(ST2)의 드레인 선택 트랜지스터(DST2)와 소스 선택 트랜지스터(SST2) 사이에 배치되는 셀 트랜지스터들 중 하나를 가리키므로, 도 4는 셀 트랜지스터(MC20)의 확대도일 수 있다. 본 발명의 일 실시예에 따른 셀 트랜지스터의 구조는 A영역의 셀 트랜지스터(MC20) 에 한정되는 것은 아니고, A영역이 아닌 다른 영역의 셀 트랜지스터들(MC21, MC22, MC23)에도 동일하게 적용될 수 있다. 또한, 본 발명의 일 실시예에 따른 셀 트랜지스터의 구조는 다른 스트링들(ST1, ST3)에 포함되는 셀 트랜지스터들(MC10, MC11, MC12, MC13, MC30, MC31, MC32, MC33)에도 동일하게 적용될 수 있다.
도 4를 참조하면, 셀 트랜지스터(100)는 하부 반도체 기판(110), 매립 산화막(120), 상부 반도체층(130), 전하 저장층(140), 게이트 전극(150), 소스/드레인(160), 및 절연 스페이서(170)를 포함할 수 있다.
하부 반도체 기판(110) / 매립 산화막(120) / 상부 반도체층(130)의 다층 구조를 갖는 기판은 SOI(Silicon On Insulator) 기판일 수 있다. 또한, 본 발명의 다른 실시예에 따르면, 다층의 SOI 기판 대신에 단일층의 실리콘(Si) 반도체 기판이 사용될 수도 있다.
상부 반도체층(130)은 채널 영역(CH)을 정의한다. 채널 영역(CH)에는 일정 조건하에서 소스/드레인에서 발생된 캐리어가 이동하는 반전층(inversion layer)이 형성될 수 있다. 상부 반도체층(130)은 게르마늄(Ge) 또는 실리콘 게르마늄(Si-Ge) 재료로 형성되는 서브 반도체층(미도시)을 더 포함할 수 있고, 이는 캐리어의 이동을 도울 수 있다.
하부 반도체 기판(110) / 매립 산화막(120) / 상부 반도체층(130)의 다층 구조의 기판상에 후술하는 전하 저장층(140), 게이트 전극(150), 소스/드레인(160) 및 절연 스페이서(170)가 형성된다. 도 4에서는, 후술하는 전하 저장층, 게이트 전극, 소스/드레인 및 절연 스페이서가 형성되는 기판이 상술한 다층 구조인 실시예를 중심으로 설명하기로 하나, 이에 한정되는 것은 아니며, 기판은 단일층의 반도체 기판 구조를 가질 수도 있다. 예를 들어, 채널 영역을 포함하는 P형 반도체 기판상에 후술하는 전하 저장층, 게이트 전극, 소스/드레인 및 절연 스페이서가 형성될 수도 있다.
먼저, 전하 저장층(140)은 채널 영역(CH) 상부에 형성된다. 다른 예로, 기판이 단일의 반도체 기판 구조를 갖는 경우에는 전하 저장층(140)은 기판에 구비되는 채널 영역 상부에 형성될 수 있다.
전하 저장층(140)은 순차로 적층된 터널 절연막(142), 전하 트랩막(144) 및 블로킹 절연막(146)을 포함할 수 있다. 터널 절연막(142)은 실리콘 산화막일 수 있고, 전하 트랩막(144)은 실리콘 질화막일 수 있으며, 블로킹 절연막(146)은 실리콘 산화막일 수 있다.
후술하는 게이트 전극(150)에 양전압이 인가되면, 상부 반도체층(130)으로부터 터널 절연막(142)을 통하여 전자가 터널링되어 전하 트랩막(144) 내에 포획된다. 전하 트랩막(144) 내에 전자가 쌓임에 따라 소자의 문턱전압이 상승하여 프로그램 상태가 된다. 반대로, 게이트 전극(150)에 음전압이 인가되면, 전하 트랩막(144) 내에 포획되어 있던 전자가 터널 절연막(142)을 통해 터널링되어 상부 반도체층(130)으로 빠져나간다. 이와 동시에, 상부 반도체층(130)으로부터 정공이 터널 절연막(142)을 통과하여 터널링되어 전하 트랩막(144) 내에 포획된다. 이로 인해 소자의 문턱전압이 낮아져 소거상태가 된다.
전하 저장층(140)은 기판상에 전하 저장층용 절연막, 일례로, 실리콘 산화막 / 실리콘 질화막 / 실리콘 산화막의 적층 구조를 형성하고, 후술하는 소스/드레인(160)이 형성될 위치와 중첩되는 영역이 제거됨으로써 형성될 수 있다.
상술한 실리콘 산화막 / 실리콘 질화막 / 실리콘 산화막의 전하 저장층(140)을 포함하는 반도체 장치(10)는 트랩형 메모리 소자일 수 있다. 트랩형 메모리 소자는 메모리 소자에서 게이트 전극과 반도체 기판 사이에 설치된 비도전성의 전하 저장층 내에서 형성되는 트랩(즉, 전하 트랩막(144))에 전하를 저장하는 방법에 의해 프로그래밍을 수행할 수 있다.
다만, 본 발명이 이에 한정되는 것은 아니며, 반도체 장치(10)는 플로팅 게이트형 메모리 소자일 수도 있다. 즉, 본 발명의 다른 실시예에 따르면, 전하 저장층(140)은 절연막에 의해 고립된 도전체인 플로팅 게이트일 수 있다. 플로팅 게이트형 메모리 소자는 메모리 소자에서 기판 채널과 콘트롤 게이트 사이에 플로팅 게이트를 형성하고, 플로팅 게이트 내에 자유 전하의 형태로 전하를 저장하는 방법으로 프로그래밍을 수행할 수 있다. 트랩형 메모리 소자는 전하가 깊은 준위의 트랩(deep level trap)에 저장되기 때문에 플로팅 게이트형 메모리 소자에 비하여 얇은 두께의 터널 절연막을 사용하는 것이 가능하다. 따라서, 5~10V의 낮은 동작 전압에서 운용될 수 있고, 또한, 플로팅 게이트형에 비해 간단한 소자 구조를 가지므로 공정이 단순하여 높은 집적도의 실현이 용이한 장점을 갖는다.
또한, 본 발명이 이에 한정되는 것은 아니며, 전하 저장층(140)은 전하 또는 캐리어를 저장할 수 있는 다양한 방식의 구조를 포함할 수 있다.
다음으로, 게이트 전극(150)은 전하 저장층(140) 위에 형성된다.
일례로, 게이트 전극(150)은 불순물이 도핑된 폴리실리콘막일 수 있다. 또는, 불순물이 도핑된 폴리실리콘막과, 텅스텐실리사이드막과 같은 금속실리사이드막이 순차적으로 배치되는 구조일 수도 있다. 또는 텅스텐막과 같은 금속막일 수도 있다.
게이트 전극(150)은 기판상에 형성된 전하 저장층용 절연막(미도시) 상부에 게이트 전극용 도전막(미도시)을 형성하고, 후술하는 소스/드레인(160)이 형성될 위치와 중첩되는 영역이 제거됨으로써 형성될 수 있다.
게이트 전극(150)의 상부에는 게이트 하드마스크막(미도시)이 더 배치될 수 있다. 게이트 하드마스크막(미도시)은 질화막일 수 있다.
다음으로, 소스/드레인(160)이 기판상 일정 영역에 형성된다. 본 발명의 일 실시예에 따르면, 소스/드레인(160)은 상부 반도체층(130)에 구비되는 채널 영역(CH) 양측에 형성된다. 다른 예로, 기판이 단일의 반도체 기판 구조를 갖는 경우에는 소스/드레인(160)은 기판에 구비되는 채널 영역의 양측에 형성될 수 있다.
본 발명의 실시예에 따른 소스/드레인(160)은 게르마늄함유층(162) 및 게르마늄함유층(162) 상에 형성되는 금속질화물층(164)을 포함한다.
게르마늄함유층(162)은 게르마늄(Ge) 및 실리콘-게르마늄(Si-Ge) 중 하나 이상을 포함하는 재료로 형성될 수 있다. 금속질화물층(164)은 티타늄나이트라이드(TiN), 탄탈륨나이트라이드(TaN) 및 텅스텐나이트라이드(WN) 중 하나 이상을 포함하는 재료로 형성될 수 있다.
본 발명의 실시예에 따른 소스/드레인(160)은 얕은 깊이로 형성될 수 있다. 이는 숏채널 효과(short channel effect) 억제 측면에서 유리하다. 따라서, 게르마늄함유층(162) 또한 얕은 두께로 형성될 수 있고 이를 위해 선택적 에피택셜 성장(Selective Epitaxial Growth, SEG) 공정을 사용하여 형성될 수 있다. 게르마늄함유층(162)에 비해 금속질화물층(164)은 상대적으로 두껍게 형성될 수 있다.
게르마늄함유층(162)과 금속질화물층(164)은 쇼트키 콘택을 형성한다. 본 발명의 실시예에 따르면, 게르마늄함유층(162)과 금속질화물층(164)은, 소스/드레인(160)의 하부에 위치하는 제1 계면(S1)에서 쇼트키 콘택을 형성할 수 있다. 또한, 게르마늄함유층(162)과 금속질화물층(164)은, 소스/드레인(160)의 측부에 위치하는 제2 계면(S2)에서 쇼트키 콘택을 형성할 수 있다. 이때, 제1 계면(S1)은 매립 산화막(120)에 인접할 수 있고, 제2 계면(S2)은 상부 반도체층(130)에 인접할 수 있다. 본 발명의 다른 실시예에 따라, 기판이 단일의 반도체 기판 구조를 갖는 경우에는, 제1 계면은 기판의 바닥에 인접할 수 있고, 제2 계면은 채널 영역에 인접할 수 있다.
이로써, 셀 트랜지스터(100)는 쇼트키 배리어 모스 전계효과 트랜지스터(Schottky Barrier Metal Oxide Semiconductor Field Effect Transistor, SB-MOSFET)로서 동작할 수 있다. 예를 들어, 쇼트키 배리어에 의해 어브럽트 에너지 밴드(abrupt energy band)가 형성되어 소스/드레인(160)에 핫 캐리어(hot carrier)를 형성할 수 있고, 이러한 핫 캐리어를 이용하여 셀 트랜지스터(100)는 데이터를 읽고 쓰는 방식의 구조를 가질 수 있다.
한편, SB-MOSFET는 구조적으로 쇼트키 배리어 높이(Schottky Barrier Height, SBH)로 인한 고저항의 문제점을 갖고 있다. 그런데, 본 발명의 실시예에 따른 금속질화물층(164)과 게르마늄함유층(162)의 접합은 쇼트키 콘택(Schottky contact)이 아닌 오믹 콘택(Ohmic contact)에 상응하는 쇼트키 배리어 높이를 가짐으로써 기존의 SB-MOSFET 대비 쇼트키 배리어 높이를 낮출 수 있다. 즉, 본 발명의 실시예에 따른 소스/드레인 접합 구조는 쇼트키 배리어의 높이를 낮추어 쇼트키 콘택을 오믹 콘택에 상응하도록 함으로써, 기존의 SB-MOSFET 구조에 수반되는 고저항의 문제점을 해결한다.
쇼트키 배리어 높이를 낮추는 대신 쇼트키 배리어의 두께를 얇게 만들어줌으로써 터널링 효과를 이용할 수도 있으나, 이는 소스/드레인 메탈 주변에 하이 도핑(high doping) 공정을 필요로 하며, 이때 필요한 하이 도핑은 소스/드레인 누설 전류를 높일 수 있다. 또한, 쇼트키 배리어 높이를 낮추기 위한 방법으로 소스/드레인에 실리사이드, 예컨대, 니켈실리사이드(NiSi)를 형성시킬 수도 있으나, 이는 불순물 분리(dopant segregation)을 발생시키고, 소스/드레인과 채널에 DSSB 영역(dopant segregated schottky barrier region)을 유발시키는 문제점을 갖는다. 이에 비해, 본 발명의 실시예에 따른 소스/드레인 접합 구조는 게르마늄함유층과 금속질화물층의 접합 구조를 이용함으로써 소스/드레인 누설 전류의 문제나 불순물 분리, DSSB 영역 유발의 문제 없이 SB-MOSFET를 설계할 수 있도록 한다.
또한, 본 발명의 실시예에 따른 소스/드레인 접합 구조의 금속질화물층(164)은 질화물 자체의 스트레스 효과로 인하여 채널 영역에 스트레인(strain)을 인가하여 모빌리티(mobility)를 상승시킬 수 있는 장점 또한 갖는다.
또한, 본 발명의 실시예에 따른 소스/드레인 접합 구조는 소스/드레인에 니켈실리사이드를 형성하지 않기 때문에 니켈실리사이드 형성시 수반되는 확산 공정과 같은 고온 공정을 필요로 하지 않아 반도체 장치 수율 향상 및 비용절감이 가능하다.
또한, 본 발명의 실시예에 따른 소스/드레인 접합 구조의 금속질화물층은 기존의 반도체 공정에서 확산 배리어로 사용되고 있는 금속질화물을 활용하여 형성할 수 있어서, 공정 횟수 추가의 부담이 없다.
한편, 도 4에서는 설명의 편의를 위하여, 소스/드레인(160) 보다 전하 저장층(140) 및 게이트 전극(150)이 먼저 형성되는 것으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니며, 소스/드레인(160)이 먼저 형성된 후, 전하 저장층(140) 및 게이트 전극(150)이 형성될 수도 있다.
마지막으로, 절연 스페이서(170)는 게이트 전극(150)의 측벽에 형성된다. 절연 스페이서(170)는 실리콘산화막, 실리콘질화막 등을 사용하여 형성될 수 있다. 절연 스페이서(170)의 폭은 MOS 트랜지스터가 형성되는 설계 요건들에 기초하여 선택될 수 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치(10)의 셀 어레이 영역(CAR)에 포함되는 선택 트랜지스터(200)를 도시하는 도면이다. 도 5는 도 3에 표시된 B영역에 대한 확대도일 수 있다. 도 3에서 B영역은 두 번째 셀 스트링(ST2)의 드레인 선택 트랜지스터(DST2)를 가리키므로, 도 5는 드레인 선택 트랜지스터(DST2)의 확대도일 수 있다. 다만, 본 발명의 일 실시예에 따른 선택 트랜지스터의 구조는 B영역이 아닌 다른 영역의 선택 트랜지스터(SST2)에도 동일하게 적용될 수 있다. 또한, 다른 스트링들(ST1, ST3)에 포함되는 선택 트랜지스터들(SST1, DST1, SST3, DST3)에도 동일하게 적용될 수 있다.
도 4에서 설명한 전하 저장층(140) 대신에 게이트 절연막(240)이 형성된다는 점을 제외하고는 도 4에서의 설명이 대체로 동일하게 적용될 수 있다.
구체적으로, 선택 트랜지스터(200)는 하부 반도체 기판(210), 하부 반도체 기판 상에 형성되는 매립 산화막(220), 매립 산화막 상에 형성되는 상부 반도체층(230), 상부 반도체층 상에 형성되는 게이트 스택, 즉, 게이트 절연막(240)과 게이트 전극(250), 상부 반도체층에 인접하게 형성되는 소스/드레인(260), 및 게이트 스택(240, 250)의 측벽에 형성되는 절연 스페이서(270)를 포함할 수 있다.
기판은 하부 반도체 기판, 매립 산화막 및 상부 반도체층의 다층 구조, 일례로, SOI 기판일 수 있으나, 단일의 반도체 기판일 수도 있다.
상부 반도체층(230)은 실리콘, 게르마늄 및 실리콘-게르마늄 중 하나 이상의 재료로 형성될 수 있고, 채널 영역을 정의한다.
게이트 절연막(240)은 기판의 채널 영역 상부에 형성된다. 게이트 절연막(240)은 실리콘산화막일 수 있다. 또는, 알루미나(Al2O3)와 같은 고유전율의 유전체막일 수도 있다.
게이트 전극(250)은 게이트 절연막(240) 상부에 형성된다. 또한, 게이트 하드마스크막(미도시)이 게이트 전극(250) 상부에 더 배치될 수 있다.
소스/드레인(260)이 기판의 채널 영역 양측에 형성된다. 기판이 다층 구조인 경우 소스/드레인은 상부 반도체층(230)의 양측에 형성될 수 있고, 기판이 단일의 반도체 기판 구조인 경우 소스/드레인은 기판에 구비되는 채널 영역의 양측에 형성될 수 있다.
소스/드레인(260)은 게르마늄함유층(262) 및 게르마늄함유층(262) 상에 형성되는 금속질화물층(264)의 접합 구조를 갖는다. 게르마늄함유층과 금속질화물층의 접합은 쇼트키 콘택을 형성하되 오믹 콘택에 상응하는 쇼트키 배리어 높이를 갖도록 함으로써 기존의 SB-MOSFET의 구조에 수반되는 고저항 문제를 해결할 수 있다. 따라서, 선택 트랜지스터(200)가 셀 어레이 영역(CAR)에 적용된 반도체 장치(10)는 성능 및 수명이 향상될 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치(10)의 주변회로 영역(PCR)에 포함되는 트랜지스터(300)를 도시하는 도면이다. 예를 들어, 주변회로 영역(PCR)의 어드레스 디코더(12)에 사용되는 트랜지스터일 수 있다(도 1 참조). 일례로, 트랜지스터(300)는 메모리 셀들에 동작 전압을 인가할지 여부를 제어하는 패스 트랜지스터일 수 있다. 다만, 본 발명의 일 실시예에 따른 트랜지스터(300)의 구조는 주변회로 영역(PCR)에서 다른 구성요소들인 읽기 및 쓰기 회로(13), 제어 로직(14) 및 전압 생성부(15)에 포함되는 여러 트랜지스터들에도 동일하게 적용될 수 있다.
도 4에서 설명한 하부 반도체 기판(110) / 매립 산화막(120) / 상부 반도체층(130)의 다층 구조의 기판 대신에 단일의 반도체 기판(310)이 사용된다는 점, 및 전하 저장층(140) 대신에 게이트 절연막(320)이 형성된다는 점을 제외하고는 도 4에서의 설명이 대체로 동일하게 적용될 수 있다.
구체적으로, 트랜지스터(300)는 반도체 기판(310), 반도체 기판에 구비되는 채널 영역(312) 상부에 형성되는 게이트 스택, 즉, 게이트 절연막(320)과 게이트 전극(330), 채널 영역(312)에 인접하게 형성되는 소스/드레인(340), 및 게이트 스택(320, 330)의 측벽에 형성되는 절연 스페이서(350)를 포함할 수 있다.
반도체 기판(310)은 실리콘 기판일 수 있다. 반도체 기판(310)의 일정 영역에는 채널 영역(312)이 배치된다. 채널 영역(312)에는 일정 조건하에서 소스/드레인에서 발생된 캐리어가 이동하는 반전층이 형성될 수 있다. 채널 영역은 게르마늄 또는 실리콘 게르마늄 재료로 형성되는 서브 반도체층(미도시)을 더 포함할 수 있고, 서브 반도체층은 상술한 캐리어의 이동을 도울 수 있다.
게이트 절연막(320)은 반도체 기판(310)의 채널 영역(312) 상부에 형성된다. 게이트 절연막(320)은 실리콘산화막일 수 있다. 또는, 알루미나와 같은 고유전율의 유전체막일 수도 있다.
게이트 전극(330)은 게이트 절연막(320) 상부에 형성된다. 또한, 게이트 하드마스크막(미도시)이 게이트 전극 상부에 더 배치될 수 있다.
소스/드레인(340)이 반도체 기판(310)의 채널 영역(312) 양측에 형성된다.
소스/드레인(340)은 게르마늄함유층(342) 및 게르마늄함유층(342) 상에 형성되는 금속질화물층(344)의 접합 구조를 갖는다. 게르마늄함유층과 금속질화물층의 접합은 쇼트키 콘택을 형성하되 오믹 콘택에 상응할만큼 쇼트키 배리어 높이를 낮추어 기존의 SB-MOSFET의 구조로부터 수반되는 고저항 문제를 해결할 수 있다. 따라서, 트랜지스터(300)가 주변회로 영역(PCR)에 적용된 반도체 장치(10)는 성능 및 수명이 향상될 수 있다.
이하, 도 7a 내지 도 7g를 참조하여, 본 발명의 일 실시예에 따른 셀 트랜지스터의 제조방법에 대해 보다 상세하게 살펴본다. 본 발명에서는 설명의 편의를 위해, 도 4에서 설명한 셀 트랜지스터의 실시예를 중심으로 제조방법을 설명하기로 한다. 그러나, 도 7a 내지 도 7g에서 설명하는 제조방법은, 전하 저장층 대신에 게이트 절연막이 형성될 수 있다는 점, 다층 구조의 기판 대신에 단일의 반도체 기판이 제공된다는 점을 제외하고는, 도 5 및 도 6에서 설명한 트랜지스터들을 제조하기 위한 방법에도 동일하게 적용될 수 있다.
도 7a 내지 도 7g는 본 발명의 일 실시예에 따른 셀 트랜지스터(100)의 제조방법을 도시하는 도면들이다.
먼저 도 7a를 참조하면, 하부 반도체 기판(410) 상에 매립 산화막(420)을 형성하고, 매립 산화막(420) 상에 상부 반도체층(430)을 형성한다. 하부 반도체 기판(410) / 매립 산화막(420) / 상부 반도체층(430) 구조를 갖는 다층 구조의 기판은 SOI 기판일 수 있다. 일례로, 하부 반도체 기판 위에 절연 역할을 하는 실리콘 산화막을 형성하고, 그 위에 단결정 실리콘을 형성함으로써 다층 구조의 기판(SUB)이 형성될 수 있다. 실리콘 산화막은 하부 반도체 기판 상부에 산소 임플란트 후 열처리에 의해 형성될 수 있다. 또는, P형 기판 위에 매립 산화막을 형성하고 매립 산화막 위에 P형 바디를 형성함으로써 다층 구조의 기판(SUB)이 형성될 수도 있다. 다층 구조의 기판(SUB)의 상부 반도체층(430)은 게르마늄(Ge) 또는 실리콘-게르마늄(Si-Ge) 재료로 형성되는 서브 반도체층(미도시)을 더 포함할 수 있다. 서브 반도체층은 선택적 에피택셜 성장 방법을 통하여 형성될 수 있고, 서브 반도체층은 캐리어의 이동을 도울 수 있다.
도 7a 내지 도 7g에서는 설명의 편의를 위해, 다층 구조의 기판(SUB)을 갖는 실시예를 중심으로 설명하기로 하나, 본 발명이 이에 한정되는 것은 아니며, 다층 구조의 기판 대신에 단일층의 기판, 일례로, 단일의 P형 반도체 기판이 사용될 수도 있다.
도 7b를 참조하면, 도 7a에서 제공된 기판(SUB) 상에 전하 저장층용 절연막(440)을 형성한다. 셀 트랜지스터가 트랩형 메모리 소자인 경우, 전하 저장층용 절연막(440)은 실리콘 산화막(442) / 실리콘 질화막(444) / 실리콘 산화막(446)의 적층 구조를 포함할 수 있다. 후술하는 바와 같이, 전하 저장층용 절연막은 일정 영역을 제거하여 전하 저장층을 형성할 수 있다.
이후, 전하 저장층용 절연막(440) 상에 게이트 전극용 도전막(450)을 형성한다.
이어서, 도 7c를 참조하면, 기판(SUB) 상에 형성된 게이트 전극용 도전막(450) 및 전하 저장층용 절연막(440)의 일부분을 제거하여 게이트 전극(450A) 및 전하 저장층(440A)을 형성한다. 상기 제거되는 부분은 소스/드레인이 형성될 영역과 중첩되는 부분일 수 있다. 즉, 상기 제거되는 부분은, 상부 반도체층(430)이 패터닝되어 형성될 상부 반도체층 패턴(430A)의 양측에 인접하는 영역들의 상부에 위치하는 부분일 수 있다.
구체적으로, 게이트 전극용 도전막(450)에서 후술할 소스/드레인(460)이 형성될 영역과 중첩되는 부분을 제거하여 게이트 전극(450A)을 형성할 수 있다. 그리고, 전하 저장층용 절연막(440)에서 소스/드레인(460)이 형성될 영역과 중첩되는 부분을 제거하여 전하 저장층(440A)을 형성할 수 있다. 이때, 전하 저장층용 절연막의 최하단에 위치하는 실리콘 산화막(442)이 전하 저장층의 터널 절연막(442A)으로 되고, 전하 저장층용 절연막의 중간에 위치하는 실리콘 질화막(444)이 전하 저장층의 전하 트랩막(444A)으로 되며, 전하 저장층용 절연막의 최상단에 위치하는 실리콘 산화막(446)이 전하 저장층의 블로킹 절연막(446A)으로 될 수 있다.
상술한 일정 영역을 제거하는 과정에는 식각 마스크를 통한 식각 공정이 적용될 수 있다.
이어서, 도 7d를 참조하면, 상부 반도체층(430)의 양쪽에 후술할 소스/드레인(460)을 형성하기 위하여, 상부 반도체층(430)에서 일정 영역을 제거한다.
본 발명의 일 실시예에 따르면, 상부 반도체층(430)에서 소스/드레인이 형성될 양쪽 부분을 얇게 식각(shallow etching)할 수 있다. 이에 따라, 얕은 깊이의 리세스 영역(RA)이 형성될 수 있다. 예를 들어, 포토레지스트(미도시)를 상부 반도체층(430) 위에 도포한 후, 마스크막 패턴을 식각 마스크로 식각하여 상부 반도체층(430)의 양쪽 부분을 제거할 수 있다. 양쪽 부분이 제거된 상부 반도체층 패턴(430A)은 채널 영역(CH)을 구비할 수 있다.
도면에서 리세스 영역(RA)은 설명의 편의를 위하여 그 깊이가 다소 과장되게 표현되었으나, 얇은 식각 공정을 통하여 형성되므로, 리세스 영역(RA)은 도시된 것보다 얕은 깊이로 형성될 수 있다.
리세스 영역(RA)은 후술하는 게르마늄함유층(462)과 금속질화물층(464)으로 채워져 소스/드레인(460)을 형성할 수 있다.
도 7e를 참조하면, 도 7d에서 형성된 리세스 영역(RA)에 게르마늄함유층(462)을 형성한다.
게르마늄함유층(462)을 형성하기 위하여, 리세스 영역(RA) 상에 게르마늄(Ge) 또는 실리콘-게르마늄(Si-Ge)을 증착할 수 있다. 선택적 에피택셜 성장 공정을 사용하여 증착될 수 있다. 다른 대체 증착 공정 또한 적용될 수 있다. 예를 들어, 화학적 기상 증착(chemical vapor deposition, CVD), 원자 층 증착(atomic layer deposition, ALD), 스퍼터(sputter), 스핀온 증착(spin-on deposition, SOD), 또는 물리적 기상 증착(physical vapor deposition, PVD) 공정이 적용될 수 있다. 증착과 동시에, 불순물을 도핑할 수도 있다. 일례로, 에피택셜 성장시와 성장후 이온-주입(ion-implantation) 또는 확산(diffusion) 공정에 의해 도핑할 수 있다.
소스/드레인을 얕게 형성하는 것은 숏채널 효과 억제 측면에서 유리하다. 따라서, 상술한 바와 같이, 상부 반도체층(430)에서 소스/드레인이 형성될 리세스 영역(RA)은 식각 공정을 통하여 얇게 형성될 수 있고, 리세스 영역(RA)이 얕을수록 게르마늄함유층(462) 또한 얕게 형성되어야 하므로, 게르마늄함유층(462) 형성시 선택적 에피택셜 성장 공정 적용이 바람직할 수 있다.
게르마늄함유층(462)은 리세스 영역(RA)의 하부와 측부에 걸쳐 형성될 수 있다. 즉, 게르마늄함유층(462)은 하부에 위치하는 매립 산화막(420)과 계면을 가질 수 있고, 측부에 위치하는 상부 반도체층 패턴(430A)과도 계면을 가질 수 있다. 본 발명의 다른 실시예에 따라, 기판이 단일의 반도체 기판 구조를 갖는 경우에는 게르마늄함유층은 그 하부에서 기판과 계면을 가질 수 있고, 그 측부에서 기판과 계면을 가질 수 있다.
도 7f를 참조하면, 도 7e에서 형성된 게르마늄함유층(462) 상부에 금속질화물층(464)을 형성한다. 즉, 리세스 영역(RA)의 나머지 부분을 금속질화물층(464)으로 채운다.
금속질화물층(464)을 형성하기 위하여, 게르마늄함유(462)층이 형성된 리세스 영역(RA) 상에 금속질화물을 증착할 수 있다. 금속질화물은 티타늄나이트라이드, 탄탈륨나이트라이드 및 텅스텐나이트라이드 중 하나 이상을 포함할 수 있다. 화학적 기상 증착, 원자 층 증착, 스퍼터 등의 공정을 이용하여 증착될 수 있다. 다른 대체 증착 공정 또한 적용될 수 있다.
리세스 영역(RA) 내에서 게르마늄함유층(462)에 비해 금속질화물층(464)은 상대적으로 깊게 형성될 수 있다.
리세스 영역(RA)에 형성된 게르마늄함유층(462)과 금속질화물층(464)은 쇼트키 콘택을 형성한다. 이로써, SB-MOSFET로서 동작이 가능하다. 본 발명의 실시예에 따르면, 게르마늄함유층(462)과 금속질화물층(464)은, 소스/드레인(460)의 하부에 위치하는 제1 계면(S1)에서 쇼트키 콘택을 형성할 수 있다. 또한, 게르마늄함유층(462)과 금속질화물층(464)은, 소스/드레인(460)의 측부에 위치하는 제2 계면(S2)에서 쇼트키 콘택을 형성할 수 있다. 이때, 제1 계면(S1)은 매립 산화막(420)과 인접할 수 있고, 제2 계면(S2)은 상부 반도체층 패턴(430A)에 인접할 수 있다. 본 발명의 다른 실시예에 따라 기판이 단일의 반도체 기판 구조를 갖는 경우에는, 제1 계면은 기판의 바닥에 인접할 수 있고, 제2 계면은 채널 영역에 인접할 수 있다.
본 발명의 실시예에 따른 소스/드레인(460)을 구성하는 금속질화물층(464)과 게르마늄함유층(462)의 접합은 기존의 SB-MOSFET 대비 쇼트키 배리어 높이를 낮출 수 있다. 따라서, 본 발명의 실시예에 따른 소스/드레인 접합 구조는 기존의 SB-MOSFET에서 수반되는 고저항의 문제점을 해결한다.
이후, 도 7g를 참조하면, 절연 스페이서(470)를 게이트 전극(450A) 및 전하 저장층(440A)의 측벽에 형성한다.
절연 스페이서(470)는 실리콘산화막, 실리콘질화막 등을 사용하여 형성될 수 있다. 절연 스페이서(470)의 폭은 SB-MOSFET가 형성되는 설계 요건들에 기초하여 선택될 수 있다.
한편, 도 7a 내지 도 7g에서는 설명의 편의를 위하여, 소스/드레인(460) 보다 전하 저장층(440A) 및 게이트 전극(450A)이 먼저 형성되는 것으로 설명하였으나, 이에 한정되는 것은 아니며, 소스/드레인(460)이 먼저 형성된 후, 전하 저장층(440A) 및 게이트 전극(450A)이 형성될 수도 있다. 소스/드레인(460)이 먼저 형성되는 경우, 소스/드레인(460)과 채널 영역(CH) 상부로 전하 저장층용 절연막(440) 및 게이트 전극용 도전막(450)이 형성되고, 전하 저장층용 절연막과 게이트 전극용 도전막 각각이 소스/드레인과 중첩되는 부분들이 제거됨으로써 전하 저장층(440A) 및 게이트 전극(450A)가 형성된다는 점을 제외하고는 동일한 설명이 적용될 수 있다.
도 8은 본 발명의 일 실시예에 따른 트랜지스터(100, 200)로 구성한 셀 스트링(ST)의 일 실시예를 도시하는 회로도이다.
도 8에 도시된 바와 같이, 셀 스트링(ST)은 다수의 셀 트랜지스터들(MC1 내지 MC4)과, 다수의 셀 트랜지스터들의 양단에 연결된 다수의 선택 트랜지스터들(DST1, SST1)을 포함할 수 있다.
다수의 셀 트랜지스터들(MC1 내지 MC4)은 앞서 도 4에서 상세하게 살펴본 쇼트키 배리어 모스 전계효과 트랜지스터들일 수 있다. 설명의 편의를 위해, 다수의 셀 트랜지스터들(MC1 내지 MC4)은 네 개인 것으로 가정하였으나 본 발명이 이에 한정되는 것은 아니다. 좌측부터 순서대로 제1 셀 트랜지스터(MC1), 제2 셀 트랜지스터(MC2), 제3 셀 트랜지스터(MC3), 제4 셀 트랜지스터(MC4)라 한다.
선택 트랜지스터들(DST1, SST1)은 제1 드레인 선택 트랜지스터(DST1)와, 제1 소스 선택 트랜지스터(SST1)를 포함할 수 있다. 이러한 선택 트랜지스터들은 앞서 도 5에서 상세하게 살펴본 쇼트키 배리어 모스 전계효과 트랜지스터들일 수 있다.
셀 트랜지스터들(MC1 내지 MC4)은 제1 드레인 선택 트랜지스터(DST1)를 통하여 비트 라인(BL)에 연결된다. 제1 드레인 선택 트랜지스터(DST1)는 제1 드레인 선택 라인(DSL1)에 인가되는 전압에 따라 동작할 수 있다. 그리고, 셀 트랜지스터들(MC1 내지 MC4)은 소스 선택 트랜지스터(SST1)를 통하여 접지와 연결된다. 제1 소스 선택 트랜지스터(SST1)는 소스 선택 라인(SSL1)에 인가되는 전압에 따라 동작할 수 있다.
보다 구체적으로 설명하면, 제1 소스 선택 트랜지스터(SST1), 셀 트랜지스터들(MC1 내지 MC4) 및 제1 드레인 선택 트랜지스터(DST1)는 접지와 비트 라인(BL0 사이에서 서로 직렬로 연결될 수 있다. 예를 들면, 제1 소스 선택 트랜지스터(SST1)는 접지와 제1 셀 트랜지스터(MC1) 사이에 연결될 수 있다. 예를 들면, 제1 드레인 선택 트랜지스터(DST1)는 제4 셀 트랜지스터(MC4)와 비트 라인(BL) 사이에 연결될 수 있다. 트랜지스터들(MC1 내지 MC4)은 제1 소스 선택 트랜지스터(SST1)와 제1 드레인 선택 트랜지스터(DST1) 사이에서 서로 직렬로 연결될 수 있다. 이와 같이 셀 스트링은 비트 라인 및 접지 사이에 연결되어 메모리 소자의 읽기 및 쓰기 동작을 위하여 제어될 수 있다.
도 9는 본 발명의 일 실시예에 따른 트랜지스터(100, 200)로 구성한 셀 스트링(ST')의 다른 실시예를 도시하는 회로도이다. 도 8에 비해, 도 9에 도시된 셀 스트링(ST')은 두 개의 선택 트랜지스터들(DST2, SST2)을 더 포함한다.
이때에도 다수의 셀 트랜지스터들(MC1 내지 MC4)은 앞서 도 4에서 살펴본 쇼트키 배리어 모스 전계효과 트랜지스터들일 수 있고, 선택 트랜지스터들(DST1, DST2, SST1, SST2)은 앞서 도 5에서 살펴본 쇼트키 배리어 모스 전계효과 트랜지스터들일 수 있다. 선택 트랜지스터들(DST1, DST2, SST1, SST2)은 제1 및 제2 드레인 선택 트랜지스터들(DST1, DST2)과, 제1 및 제2 소스 선택 트랜지스터들(SST1, SST2)을 포함할 수 있다.
셀 트랜지스터들(MC1 내지 MC4)은 제1 및 제2 드레인 선택 트랜지스터들(DST1, DST2)을 통하여 비트 라인(BL)과 연결될 수 있다. 그리고, 셀 트랜지스터들(MC1 내지 MC4)은 제1 및 제2 소스 선택 트랜지스터들(SST1, SST2)을 통하여 접지와 연결될 수 있다.
보다 구체적으로 설명하면, 제1 소스 선택 트랜지스터(SST1) 및 제2 드레인 선택 트랜지스터(DST2)는 접지와 비트 라인(BL) 사이에서 서로 직렬로 연결될 수 있고, 제2 소스 선택 트랜지스터(SST2) 및 제1 드레인 선택 트랜지스터(DST1)는 접지와 비트 라인(BL) 사이에서 서로 직렬로 연결될 수 있다. 셀 트랜지스터들(MC1 내지 MC4)은 제1 드레인 선택 트랜지스터(DST1)와 제2 소스 선택 트랜지스터(SST2) 사이의 제1 노드(n1)와, 제1 소스 선택 트랜지스터(SST1)와 제2 드레인 선택 트랜지스터(DST2) 사이의 제2 노드(n2) 사이에서 서로 직렬로 연결될 수 있다. 즉, 도 8에 도시된 회로와 비교하면, 도 9의 회로에서는 제2 노드(n2)에 제2 드레인 선택 트랜지스터(DST2)가 추가로 연결되고, 제1 노드(n1)에 제2 소스 선택 트랜지스터(SST2)가 추가로 연결된다. 제2 드레인 선택 트랜지스터(DST2)는 제2 드레인 선택 라인(DSL2)에 인가되는 전압에 따라 동작할 수 있고, 제2 소스 선택 트랜지스터(SST2)는 제2 소스 선택 라인(SSL2)에 인가되는 전압에 따라 동작할 수 있다.
예를 들면, 제1 드레인 선택 트랜지스터(DST1)는 제1 드레인 선택 라인(DSL1)에 인가되는 전압에 따라 턴온(turn on) 또는 턴오프(turn off)될 수 있고, 제1 소스 선택 트랜지스터(SST1)는 제1 소스 선택 라인(SSL1)에 인가되는 전압에 따라 턴온(turn on) 또는 턴오프(turn off)될 수 있다. 그리고, 제2 드레인 선택 트랜지스터(DST2)는 제2 드레인 선택 라인(DSL2)에 인가되는 전압에 따라 턴온(turn on) 또는 턴오프(turn off)될 수 있고, 제2 소스 선택 트랜지스터(SST2)는 제2 소스 선택 라인(SSL2)에 인가되는 전압에 따라 턴온(turn on) 또는 턴오프(turn off)될 수 있다.
도 9에 도시된 셀 스트링(ST')과 비트 라인(BL) 및 접지 사이의 연결관계는 소스와 드레인간 스위칭을 가능하게 할 수 있다.
예를 들어, 제1 동작 상태에서는, 제1 드레인 선택 트랜지스터(DST1)와 제1 소스 선택 트랜지스터(SST1) 및 다수의 셀 트랜지스터들(MC1 내지 MC4)를 포함하는 셀 스트링 구조로서 동작하고, 제2 동작 상태에서는, 제2 드레인 선택 트랜지스터(DST2)와 제2 소스 선택 트랜지스터(SST2) 및 다수의 셀 트랜지스터들(MC1 내지 MC4)를 포함하는 셀 스트링 구조로서 동작할 수 있다.
즉, 제1 동작 상태에서 각 트랜지스터들의 일단들이 소스 역할을 하고, 각 트랜지스터들의 타단들이 드레인 역할을 한 경우, 제2 동작 상태에서는 역으로, 각 트랜지스터들의 일단들이 드레인 역할을 하고, 각 트랜지스터들의 타단들이 소스 역할을 할 수 있다. 마찬가지로, 제1 동작 상태에서 각 트랜지스터들의 일단들이 드레인 역할을 하고, 각 트랜지스터들의 타단들이 소스 역할을 한 경우, 제2 동작 상태에서는 역으로, 각 트랜지스터들의 일단들이 소스 역할을 하고, 각 트랜지스터들의 타단들이 드레인 역할을 할 수 있다. 따라서, 제1 동작 상태에서는 제1 드레인 선택 트랜지스터(DST1), 다수의 셀 트랜지스터들(MC1 내지 MC4) 및 제1 소스 선택 트랜지스터(SST1)를 통하여 비트 라인(BL)과 접지 사이에 전류 패스(current path)가 형성될 수 있다. 그리고, 제2 동작 상태에서는 제2 드레인 선택 트랜지스터(DST2), 다수의 셀 트랜지스터들(MC1 내지 MC4) 및 제2 소스 선택 트랜지스터(SST2)를 통하여 비트 라인(BL)과 접지 사이에 전류 패스(current path)가 형성될 수 있다.
상술한 바와 같이, SB-MOSFET의 소스/드레인에 형성되는 핫 캐리어를 이용하는 구조적인 특성상, 반도체 장치의 사용 시간이 늘어남에 따라 트랜지스터의 산화막(일례로, 실리콘 산화막으로 형성되는 터널 절연막, 블로킹 절연막)은 열화될 수 있다. 특히, SB-MOSFET의 경우 열전자 주입(hot electron injection)이 발생하는 소스 쪽에서 열화 현상이 심하게 나타날 수 있다. 그런데, 도 9에 도시된 바와 같은 소스와 드레인간 스위칭 가능한 구조를 채택하는 경우, 일정 주기마다 소스와 드레인을 스위칭해 줌으로써 각 트랜지스터들의 산화막을 골고루 사용할 수 있다. 즉, 일정 주기마다 제1 동작 상태에서 제2 동작 상태로 전환, 또는 제2 동작 상태에서 제1 동작 상태로 전환해 줌으로써, 반도체 장치의 수명(life time) 향상이 가능하다.
또한, 하나의 셀 스트링이 두 개의 드레인 선택 트랜지스터들과 두 개의 소스 선택 트랜지스터들을 포함함에 따라, 두 개 중 하나의 트랜지스터에 불량이 발생하더라도 나머지 하나의 트랜지스터로 대체하여 메모리 소자 동작을 유지할 수 있는 장점 또한 가질 수 있다.
제1 동작 상태와 제2 동작 상태간 전환 주기 설정이나, 전환 타이밍 제어, 전환 관련 정보를 포함하는 매핑 테이블 등은 도 1에서 살펴본 반도체 장치(10)의 주변회로 영역(PCR)의 제어 로직(14)에 의해 제어될 수 있다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 10을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 도 1 내지 도 9에서 상술한 구조를 포함할 수 있다. 예를 들어, 메모리 소자(1120)는 소스/드레인이 게르마늄함유층과 금속질화물층을 포함하는 하나 이상의 트랜지스터를 포함할 수 있다. 또한, 메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(1112), 호스트 인터페이스(1113), ECC(Error Correction Code)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 11은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 11을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 10을 참조하여 설명한 바와 같이, 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10 : 반도체 장치 100, 200, 300 : 트랜지스터
110, 210 : 하부 반도체 기판 120, 220 : 매립 산화막
130, 230 : 상부 반도체층 140 : 전하 저장층
150, 250, 330 : 게이트 전극 160, 260, 340 : 소스/드레인
170, 270, 350 : 절연 스페이서 240, 320 : 게이트 절연막
310 : 반도체 기판 162, 262, 342 : 게르마늄함유층
164, 264, 344 : 금속질화물층
110, 210 : 하부 반도체 기판 120, 220 : 매립 산화막
130, 230 : 상부 반도체층 140 : 전하 저장층
150, 250, 330 : 게이트 전극 160, 260, 340 : 소스/드레인
170, 270, 350 : 절연 스페이서 240, 320 : 게이트 절연막
310 : 반도체 기판 162, 262, 342 : 게르마늄함유층
164, 264, 344 : 금속질화물층
Claims (20)
- 채널 영역을 갖는 기판;
상기 채널 영역에 인접하는 소스/드레인; 및
상기 채널 영역의 상부에 배치되는 게이트 전극;을 포함하되,
상기 소스/드레인은, 게르마늄함유층 및 금속질화물층을 포함하는 반도체 장치. - ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 게르마늄함유층과 상기 금속질화물층은 쇼트키 콘택을 형성하는 반도체 장치. - ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 게르마늄함유층과 상기 금속질화물층은, 상기 소스/드레인의 하부에 위치하는 제1 계면과, 상기 채널 영역에 인접하는 상기 소스/드레인의 측부에 위치하는 제2 계면에서 쇼트키 콘택을 형성하는 반도체 장치. - ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 게르마늄함유층 상에 상기 금속질화물층이 위치하는 반도체 장치. - ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 게르마늄함유층은 게르마늄(Ge) 및 실리콘-게르마늄(Si-Ge) 중 하나 이상을 포함하는 반도체 장치. - ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 금속 질화물층은 티타늄나이트라이드(TiN), 탄탈륨나이트라이드(TaN) 및 텅스텐나이트라이드(WN) 중 하나 이상을 포함하는 반도체 장치. - ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 기판과 상기 게이트 전극 사이에 배치되는 전하 저장층;을 더 포함하는 반도체 장치. - ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제7항에 있어서,
상기 전하 저장층은 순차로 적층되는 터널 절연막, 전하 트랩막 및 블로킹 절연막을 포함하는 반도체 장치. - ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 기판은, 순차로 적층되는 하부 반도체층, 매립 산화막 및 상부 반도체층을 포함하고,
상기 상부 반도체층은 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(Si-Ge) 중 하나 이상을 포함하는 반도체 장치. - ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈제9항에 있어서,
상기 채널 영역은 상기 상부 반도체층에 형성되고,
상기 소스/드레인은 상기 상부 반도체층의 양쪽에 형성되는 반도체 장치. - ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 소스/드레인 및 상기 게이트 전극은 상기 기판 상에 하나의 MOS 트랜지스터 단위를 구성하는 반도체 장치. - ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제11항에 있어서,
제1 선택 트랜지스터;
제2 선택 트랜지스터; 및
상기 제1 선택 트랜지스터와 상기 제2 선택 트랜지스터 사이에 배치되는 다수의 셀 트랜지스터들;을 더 포함하되,
상기 제1 선택 트랜지스터, 제2 선택 트랜지스터 및 셀 트랜지스터들 중 적어도 하나는 상기 MOS 트랜지스터인 반도체 장치. - ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제12항에 있어서,
비트 라인;을 더 포함하되,
상기 제1 선택 트랜지스터는 상기 비트 라인과 상기 다수의 셀 트랜지스터들의 사이에 연결되며,
상기 제2 선택 트랜지스터는 상기 다수의 셀 트랜지스터들과 접지 사이에 연결되는 반도체 장치. - ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈제13항에 있어서,
제3 선택 트랜지스터; 및
제4 선택 트랜지스터;를 더 포함하되,
상기 제3 선택 트랜지스터 및 제4 선택 트랜지스터 중 적어도 하나는 상기 MOS 트랜지스터이고,
상기 제3 선택 트랜지스터는 상기 비트 라인과 상기 다수의 셀 트랜지스터들의 사이에 연결되며,
상기 제4 선택 트랜지스터는 상기 다수의 셀 트랜지스터들과 상기 접지 사이에 연결되는 반도체 장치. - ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈제14항에 있어서,
상기 다수의 셀 트랜지스터들은,
상기 제1 및 제4 선택 트랜지스터들 사이의 제1 노드와 상기 제2 및 제3 선택 트랜지스터들 사이의 제2 노드 사이에서 서로 직렬로 연결되는 반도체 장치. - 채널 영역을 갖는 기판을 제공하는 단계;
상기 기판의 일부분을 제거하여 상기 채널 영역에 인접하는 리세스 영역을 형성하는 단계; 및
상기 리세스 영역에 게르마늄함유층 및 금속질화물층을 형성하여 소스/드레인을 형성하는 단계;를 포함하는 반도체 장치의 제조방법. - ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈제16항에 있어서,
상기 게르마늄함유층은 선택적 에피택셜 성장 공정으로 상기 리세스 영역 내에 형성되는 반도체 장치의 제조방법. - ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈제17항에 있어서,
상기 게르마늄함유층이 형성된 상기 리세스 영역의 나머지 부분을 상기 금속질화물층으로 채우는 반도체 장치의 제조방법. - ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈제16항에 있어서,
상기 리세스 영역은 식각 공정으로 형성되는 반도체 장치의 제조방법. - ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈제16항에 있어서,
상기 채널 영역 상부에 게이트 전극을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020170001449A KR102468813B1 (ko) | 2017-01-04 | 2017-01-04 | 반도체 장치 및 그 제조방법 |
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| KR20180080590A KR20180080590A (ko) | 2018-07-12 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR102310081B1 (ko) * | 2015-06-08 | 2021-10-12 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
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