JP2017168661A - 半導体記憶装置 - Google Patents
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Abstract
【課題】記憶密度を向上できる半導体記憶装置を提供する。【解決手段】実施形態によれば、半導体記憶装置は、半導体層と、複数の導電層と、複数の絶縁層と、中間層と、制御部と、を含む。半導体層は、第1方向に延び第1端部及び第2端部を含む。導電層及び絶縁層は、第1方向に沿って交互に設けられる。中間層は、導電層と半導体層との間に設けられる。制御部は、半導体層に第1電圧を印加し、第1導電層に第1電圧よりも高い第2電圧を印加し、他の導電層に第1電圧と第2電圧との間の第3電圧を印加する第1動作と、半導体層に第4電圧を印加し、第1導電層に第4電圧よりも低い第5電圧を印加し、他の導電層に第6電圧を印加し、第4電圧は第5、第6電圧の間である第2動作と、を実施する。第1動作後の第1、第2端部の間の電気抵抗は、第2動作後の電気抵抗よりも低い。【選択図】図1
Description
本発明の実施形態は、半導体記憶装置に関する。
例えば、NAND型フラッシュメモリなどの半導体記憶装置がある。半導体記憶装置において、記憶密度の向上が望まれる。
本発明の実施形態は、記憶密度を向上できる半導体記憶装置を提供する。
本発明の実施形態によれば、半導体記憶装置は、半導体層と、複数の導電層と、複数の絶縁層と、中間層と、制御部と、を含む。前記半導体層は、第1方向に延び第1端部及び第2端部を含む。前記複数の導電層及び前記複数の絶縁層は、前記第1方向に沿って交互に設けられる。前記中間層は、前記複数の導電層のそれぞれと前記半導体層との間に設けられる。前記制御部は、前記複数の導電層と前記半導体層とに電気的に接続される。前記制御部は、前記半導体層に第1電圧を印加し、前記複数の導電層に含まれる第1導電層に前記第1電圧よりも高い第2電圧を印加し、前記複数の導電層に含まれる他の導電層に前記第1電圧と前記第2電圧との間の第3電圧を印加する第1動作と、前記半導体層に第4電圧を印加し、前記第1導電層に前記第4電圧よりも低い第5電圧を印加し、前記他の導電層に第6電圧を印加し、前記第4電圧は前記第5電圧と前記第6電圧との間である第2動作と、を実施する。前記第1動作の後の第1状態における前記第1端部と前記第2端部との間の第1電気抵抗は、前記第2動作の後の第2状態における前記第1端部と前記第2端部との間の第2電気抵抗よりも低い。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
(第1の実施形態)
図1(a)〜図1(f)は、第1の実施形態に係る半導体記憶装置を例示する模式図である。
図1(b)は、斜視図である。図1(a)は、図1(b)のA1−A2線断面図である。図1(c)は、半導体記憶装置の第1動作を例示している。図1(d)は、半導体記憶装置の第2動作を例示している。図1(e)及び図1(f)は、半導体記憶装置の第3動作を例示している。
図1(a)〜図1(f)は、第1の実施形態に係る半導体記憶装置を例示する模式図である。
図1(b)は、斜視図である。図1(a)は、図1(b)のA1−A2線断面図である。図1(c)は、半導体記憶装置の第1動作を例示している。図1(d)は、半導体記憶装置の第2動作を例示している。図1(e)及び図1(f)は、半導体記憶装置の第3動作を例示している。
図1(a)に示すように、本実施形態に係る半導体記憶装置110は、半導体層30と、複数の導電層10と、複数の絶縁層20と、中間層40と、制御部70と、を含む。
半導体層30は、第1方向に延びる。半導体層30は、第1端部30aと、第2端部30bと、を含む。第2端部30bは、第1端部30aと第1方向において並ぶ。
第1方向をZ軸方向とする。Z軸方向に対して垂直な1つの方向をX軸方向とする。X軸方向及びY軸方向に対して垂直な方向をY軸方向とする。
複数の導電層10及び複数の絶縁層20は、第1方向(Z軸方向)に沿って交互に設けられる。複数の導電層10及び複数の絶縁層20は、積層体15に含まれる。複数の導電層10は、例えば、第1導電層11、第2導電層12及び第3導電層13などを含む。
中間層40は、例えば、積層体15と半導体層30との間に設けられる。中間層40は、複数の導電層10のそれぞれと半導体層30との間に設けられる。例えば、中間層40は、複数の導電層10と接し、半導体層30と接する。
制御部70は、複数の導電層10及び半導体層30と電気的に接続されている。
この例では、半導体記憶装置110において、基体60が設けられている。基体60は、第1面60aを有する。例えば、複数の導電層10、複数の絶縁層20、半導体層30及び中間層40は、第1面60aの上に設けられる。この例では、基体60は、半導体基板61を含む。
例えば、制御部70の少なくとも一部は、半導体基板61に設けられても良い。
この例では、半導体基板61は、トランジスタTRを含む。例えば、半導体層30は、例えば、接続導電層63により、トランジスタTR(例えばトランジスタTRのソース領域及びドレイン領域のいずれか)と接続されている。トランジスタTRは、例えばセンスアンプSAの少なくとも一部として機能しても良い。例えば、トランジスタTRは、制御部70の少なくとも一部として機能しても良い。
図1(b)に示すように、この例では、複数の導電層10及び複数の絶縁層20を含む積層体15は、第1方向と交差する第2方向に延びる。この例では、第2方向は、Y軸方向である。第2方向は、第1面60aに対して実質的に平行である。半導体層30は、第3方向において、複数の導電層10と重なる。第3方向は、第1方向及び第2方向と交差する。この例では、第3方向は、X軸方向である。
この例では、別の半導体層30A及び別の中間層40Aがさらに設けられている。積層体15は、第3方向(X軸方向)において、半導体層30と別の半導体層30Aとの間に配置される。別の中間層40Aは、積層体15と別の半導体層30Aとの間に設けられる。別の半導体層30A及び別の中間層40Aのそれぞれの構成は、半導体層30及び中間層40の構成と同様なので、説明を省略する。
複数の導電層10は、例えば、銅及び銀の少なくともいずれかの金属元素を含む。複数の絶縁層20は、例えば、SiO2含む。
半導体層30は、例えば、シリコンを含む。半導体層30の例については、後述する。中間層40は、例えば、SiOx、SiON、AlOx、TaOx、TiOx、ZrOx、GdOx及びHfOxの少なくともいずれかを含む。
例えば、半導体層30と導電層10との間に電圧が印加されると、導電層10から金属元素(例えばイオン)が中間層40中に注入される。例えば、金属元素(例えばイオン)は、中間層40と半導体層30との間の界面の近傍に到達し、金属として析出する。これにより、半導体層30のうちの、電圧が印加された導電層10に対向する部分の特性が変化する。例えば、半導体層30の第1端部30aと第2端部30bとの間の電気抵抗が変化する。この特性の変化が、情報の記憶に用いられる。
中間層40において、複数の導電層10のそれぞれと半導体層30との間の領域が記憶領域(メモリセル)に対応する。例えば、中間層40は、第1導電層11と半導体層30との間の第1領域41を含む。第1領域41は、第1メモリ領域(第1メモリセル)に対応する。以下の例では、第1メモリセルが選択セルに対応する。中間層40は、他の導電層10と半導体層30との間の領域(他の領域)を含む。この他の領域は、他のメモリ領域(他のメモリセル)に対応する。この他のメモリセルは、非選択セルに対応する。
制御部70は、複数の動作を実施する。以下の例では、第1領域41(選択セル)に情報が書き込まれ、または、消去される。そして、他の領域(非選択セル)に保持された情報は、維持される。
図1(c)は、第1動作OP1を例示する。第1動作OP1において、選択セルに書き込みが行われる。図1(d)は、第2動作OP2を例示する。第2動作OP2において、選択セルの消去が行われる。これらの動作は、例えば、制御部70により実施される。
図1(c)に示すように、第1動作OP1において以下が行われる。制御部70は、半導体層30に第1電圧V1(Vs)を印加する。制御部70は、第1導電層11(選択セル)に第2電圧V2(Vpgm)を印加する。第2電圧V2は、第1電圧V1よりも高い。制御部70は、複数の導電層10に含まれる他の導電層10(非選択セル、例えば第2導電層12及び第2導電層13など)に第3電圧V3(Vpass1)を印加する。第3電圧V3は、第1電圧V1と第2電圧V2との間の電圧である。第1動作OP1により、選択セルにおいて、第1状態ST1が形成される。
高い電圧が印加されている導体から、低い電圧が印加されている導体に向けて電流が流れる。金属元素(例えばイオン)が移動する。低い電圧が印加されている導体から、高い電圧が印加されている導体に向けて電子が移動する。
第1電圧V1(Vs)は、例えば、0V(ボルト)(例えば接地電位)である。第2電圧V2(Vpgm)は、例えば、5V〜7Vである。第3電圧V3(Vpass1)は、例えば、2V〜3Vである。本明細書において、導体を0V(例えば接地電位)に設定する場合も、「電圧を印加する」と記載する。
図1(d)に示すように、第2動作OP2において以下が行われる。制御部70は、半導体層30に第4電圧V4(Vera)を印加する。制御部70は、第1導電層11(選択セル)に第5電圧V5(V0)を印加する。第5電圧V5は、第4電圧V4よりも低い。制御部70は、他の導電層10(非選択セル)に第6電圧V6(Vpass2)を印加する。第4電圧V4は、第5電圧V5と第6電圧V6との間である。第2動作OP2により、選択セルにおいて、第2状態ST2が形成される。
第4電圧V4(Vera)は、例えば、4V〜6Vである。第5電圧V5(V0)は、例えば、0V(例えば接地電位)である。第6電圧V6(Vpass2)は、例えば、7V〜8Vである。
第1動作OP1の後の第1状態ST1における第1端部30aと第2端部30bとの間の電気抵抗(第1電気抵抗)は、第2動作OP2の後の第2状態ST2における第1端部30aと第2端部30bとの間の電気抵抗(第2電気抵抗)よりも低い。
第1状態ST1は、データ「1」及びデータ「0」の一方(例えばデータ「1」)である。第2状態ST2は、データ「1」及びデータ「0」の他方(例えばデータ「0」)である。第1状態ST1は、書き込み状態である。第2状態ST2は、消去状態である。
例えば、第1動作OP1において、第1導電層11から、第1導電層11に含まれる金属元素18(例えば金属イオン)が、中間層40の第1領域41に注入される。金属イオンは、例えばCu及びAgイオンの少なくともいずれかである。例えば、金属イオンは、中間層40と半導体層30との間の界面の近傍において、金属として析出する。この状態が、低抵抗状態に対応する。第1動作OP1において、導電層10に、第2電圧V2(Vpgm)または第3電圧V3(Vpass1)が印加されている。このとき、半導体層30に反転層31が形成されても良い。
例えば、第2動作OP2において、中間層40(第1領域41)に注入された金属元素18(例えば金属イオン)が第1導電層11に移動する。この状態が、高抵抗状態に対応する。第2動作OP2において、導電層10に、第5電圧V5(V0)または第6電圧V6(Vpass2)が印加されている。このとき、半導体層30に反転層31が形成されても良い。
図1(e)及び図1(f)は、第3動作OP3(例えば、読み出し動作)を例示する。図1(e)においては、選択セルが第1状態ST1(書き込み状態)である。図1(f)が、選択セルが第2状態ST2(消去状態)である。
第3動作OP3において、制御部70は、第1端部30aに第7電圧V7(VGND)を印加する。制御部70は、第2端部30bに第8電圧V8(Vd)を印加する。第8電圧V8は、第7電圧V7よりも高い。制御部70は、第1導電層11(選択セル)に第9電圧V9(Vread)を印加する。制御部70は、他の導電層10(非選択セル)に第10電圧V10(Vpass3)を印加する。
第9電圧V9(Vread)と第7電圧V7(VGND)との差の絶対値は、第2電圧V2(Vpgm)と第1電圧V1(Vs)との間の差の絶対値よりも小さい。第10電圧V10(Vpass3)と第7電圧V7(VGND)との間の差の絶対値は、第2電圧V2(Vpgm)と第1電圧V1(Vs)との差の絶対値よりも小さい。
図1(e)に示すように、非選択セル(第1導電層11及び第1領域41)が第1状態ST1であるとき、例えば、金属元素18が、第1領域41に注入されている。第1端部30aと第2端部30bとの間に、第7電圧V7と第8電圧V8との差(Vd−VGND)が印加されたとき、第1端部30aから、半導体層30中の非選択セルに対応する領域を、電子19が流れる。この後、中間層40の第1領域41中の金属元素18が注入されている領域を、電子19が流れる。そして、電子19は、半導体層30中の非選択セルに対応する領域を流れて、第2端部30bに到達する。従って、第1端部30aと第2端部30bとの間を電子19が流れる。第1端部30aと第2端部30bとの間は、低抵抗状態である。
例えば、半導体層30中の選択セルに対応する領域においては、半導体層30に反転層31が形成されても良い。一方、半導体層30中の選択セルに対応する領域においては、半導体層30に反転層31が形成されなくても良い。
図1(f)に示すように、非選択セル(第1導電層11及び第1領域41)が第2状態ST2であるとき、例えば、金属元素18は、第1領域41に注入されていない。第1端部30aと第2端部30bとの間に、第7電圧V7と第8電圧V8との差(Vd−VGND)が印加されたとき、第1端部30aから、半導体層30中の非選択セルに対応する領域を、電子19を流れる。半導体層30中の選択セルに対応する領域においては、金属元素18が存在しない。このため、この領域を電子19は通過できない。このため、第1端部30aと第2端部30bとの間は、高抵抗状態である。
半導体記憶装置110においては、このような、書き込み動作、消去動作及び読み出し動作が行われる。半導体記憶装置110においては、構成が簡単である。半導体記憶装置110においては、記憶密度を向上できる。
半導体記憶装置110においては、例えば、第1動作OP1により形成される第1状態ST1における第1領域41中の金属元素18の濃度は、第2動作OP2より形成される第2状態ST2における第1領域41中の金属元素18の濃度よりも高い。第2状態ST2において、第1領域41中に金属元素18は設けられていなくても良い。金属元素18の高い濃度(例えば、析出した状態)により、第1端部30aと第2端部30bとの間は、低抵抗状態になる。
図1(a)に示すように、中間層40は、導電層側領域40c及び半導体層側領域40sを含む。半導体層側領域40sは、導電層側領域40cと半導体層30との間に設けられる。すなわち、第1領域41は、導電層側領域40c及び半導体層側領域40sを含む。図1(c)に示すように、第1状態ST1における第1領域41の半導体層側領域40s中の金属元素18の濃度は、第1状態ST1における第1領域41の導電層側領域40c中の金属元素18の濃度よりも高い。第1領域41の半導体層側領域40s中の金属元素18は、例えば、析出した金属である。例えば、第1領域41の半導体層側領域40s中の金属元素18により、第1端部30aと第2端部30bとの間が低抵抗状態になる。第1領域41の導電層側領域40c中において、金属元素18の濃度は低い、または、金属元素18が設けられていない。これにより、半導体層30と第1導電層11との間に電流が流れることが抑制される。低い消費電力が得られる。
導電層側領域40c及び半導体層側領域40sにおいて、材料が互いに異なっても良い。これらの領域において、例えば、導電層10に含まれる金属の通過性(拡散性)が異なっても良い。例えば、導電層側領域40cにおける導電層10に含まれる金属の通過性(拡散性)は、半導体層側領域40sにおける導電層10に含まれる金属の通過性(拡散性)よりも高い。これにより、導電層10に含まれる金属元素18のイオンは、導電層側領域40cを通過して、半導体層側領域40sに到達する。例えば、金属元素18のイオンは、半導体層側領域40sにおいて、析出する。
例えば、中間層40が、シリコンと酸素と窒素とを含む場合において、これらの領域における窒素の濃度が異なっても良い。例えば、中間層40の半導体層側領域40sにおける窒素の濃度は、中間層40の導電層側領域40cにおける窒素の濃度よりも低い。導電層10に含まれる金属元素18のイオンは、窒素の濃度が高い導電層側領域40cを通過して、窒素の濃度が低い半導体層側領域40sに到達する。例えば、金属元素18のイオンは、半導体層側領域40sにおいて、析出する。
半導体記憶装置110においては、第1動作OP1(書き込み動作)において、非選択セルにVpass1が印加される。非選択セルに対応する部分において、例えば、半導体層30(半導体チャネル)に反転層31が形成される。反転層31において、キャリア(電子)が発生する。第1動作OP1(書き込み動作)において、選択セルにVpgmが印加される。選択セルに対応する部分において、半導体層30(半導体チャネル)にも反転層31が形成され、キャリアが生じる。
例えば、選択セルにデータ「1」を書き込む場合、VpgmをVpass1よりも十分に高くする。これにより、選択セルにおいては、導電層10(第1導電層11)に含まれる金属元素18が、イオン化する。金属元素18は、正に帯電した状態で、中間層40中に注入される。金属元素18は、電界により、中間層40と半導体層30との間の界面に移動する。その後、半導体層30のキャリア(電子)と、金属元素18の金属イオンと、が結合する。これにより、イオン化した金属元素18が、電気的に中性となる。金属元素18が、中間層40のうちの半導体層30と接する領域に、金属として析出する。これにより、選択セルへのデータ「1」の書き込みが行われる。
第1動作OP1において、非選択セルには、Vpass1が印加される。Vpass1の印加により、導電層10に含まれる金属のイオン化は、実質的に生じない。中間層40において、金属の析出が生じない。Vpass1の印加により、半導体層30に、反転層31が形成される。選択セルに印加される電圧Vpass1は低い。
第2動作OP2(消去動作)において、データ「1」から「0」のへの書き換えが行われる。このとき、半導体層30(半導体チャネル)にVeraが印加され、選択セルにV0が印加される。Veraは、V0よりも十分に高い。これにより、半導体層30(半導体チャネル)中に正孔が発生する。正孔は、中間層40中に析出していた金属イオンと結合する。金属元素18は、イオン化(正に帯電)する。選択セルの電圧(V0)は、Veraよりも低い。これにより、正に帯電したイオンは、電界により、中間層40から導電層(第1導電層11)に向けて移動する。これにより、データの消去が行われる。
読み出し動作において、読み出したいセル(選択セル)に、Vreadが印加され、その他のセル(非選択セル)に、Vpass3が印加される。半導体層30(半導体チャネル)の両端の電位差は、(Vd−VGND)とされる。Vreadは、半導体層30(半導体チャネル)中に反転層31を形成されない電圧である。Vreadは、Vpass3よりも低い。選択セルに対応する半導体層30(半導体チャネル)には反転層31は形成されず、キャリアが生じない。反転層31は、選択セルに対応する部分において、不連続である。
選択セルにおいて、データ「1」が書き込まれている場合、選択セルに対応する中間層40において、金属元素18が析出している。このため、半導体層30の第1端部30a(ソース端)から供給された電子19は、非選択セルに対応する部分の反転層31から金属元素18の析出層を経由して、半導体層30の第2端部30b(ドレイン端)へ到達する。この場合のソース−ドレイン間の抵抗は、低い。
一方、選択セルにおいて、データ「0」が書き込まれている場合、選択セルに対応する中間層40に金属元素18が析出されていない。半導体層30の選択セルに対応する部分において、反転層31が形成されていない。ソース端から供給された電子19は、ドレイン端まで到達しない。この場合のソース−ドレイン間の抵抗は、高い。
このように、ソース−ドレイン間の抵抗により、データ「1」及びデータ「0」の状態が、区別される。
このように、半導体記憶装置110においては、例えば、導電層10に含まれる金属元素18が利用される。例えば、トランジスタと抵抗変化メモリとを並列に接続した参考例よりも、半導体記憶装置110の構成は、簡単である。実施形態においては、中間層40中の積層膜の数が少ない。実施形態においては、メモリ容量を大きくできる。
例えば、複数の導電層10と半導体層30との間に、電荷蓄積層(シリコン窒化膜)が設けられる参考例がある。例えば、導電層10とシリコン窒化膜との間に、シリコン酸化膜(ブロック絶縁膜)が設けられる。半導体層30とシリコン窒化膜との間にシリコン酸化膜(トンネル絶縁膜)が設けられる。この参考例において、第1動作OP1において、半導体層30に0Vを印加し、選択セル(第1導電層11)にVpgm(例えば5V)が印加される。これにより、電荷蓄積層に電子が注入される。第2動作OP2において、逆極性の電圧が印加される。この参考例においては、電荷蓄積層に電子が注入されているときのソース−ドレイン間の抵抗は、電荷蓄積層に電子が注入されていないときのソース−ドレイン間の抵抗よりも高い。すなわち、この参考例におけるソース−ドレイン間の抵抗の高低の関係は、実施形態におけるソース−ドレイン間の抵抗の高低の関係に対して、逆である。
実施形態において、半導体層30は、例えば、多結晶シリコン、単結晶シリコン及びアモルファスシリコンの少なくともいずれかを含んでも良い。半導体層30は、不純物(リンまたはボロンなど)を含んでも良い。半導体層30は、Geなどの半導体材料を含んでも良い。半導体層30は、化合物半導体(SiC、GaAs及びInPなど)を含んでも良い。半導体層30は、酸化物半導体(InGaZnOなど)を含んでも良い。
複数の導電層10(第1導電層11など)の第1方向の長さt1(厚さ、図1(a)参照))は、例えば、5ナノメートル(nm)以上50nm以下である。導電層10の厚さが過度に薄いと、導電層10の抵抗が過度に高くなる。導電層10の厚さが過度に厚いと、例えば、第3動作OP3において、第1状態ST1のソース−ドレイン間の抵抗が高くなり、第2状態ST2との抵抗差が小さくなる。このため、データ読み出し不良になる場合がある。
複数の絶縁層20の1つの、第1方向の長さt2(厚さ、図1(a)参照)は、例えば、5nm以上50nm以下である。絶縁層20の厚さが過度に薄いと、例えば上下の導電層間で絶縁不良になる場合がある。絶縁層20の厚さが過度に厚いと、例えば、反転層31が選択セルに到達せず、データ読み出し不良になる場合がある。
実施形態において、導電層10(例えば第1導電層11)と半導体層30との間の距離t4(図1(a)参照)は、例えば、2nm以上20nmである。距離t4は、例えば、中間層40の厚さに対応する。距離t4が20nmよりも厚いと、例えば、動作電圧が上昇する。距離t4が例えば10nm以下において、低い動作電圧が得られる。低い動作電圧は、記憶容量の増大に有利である。距離t4が過度に小さいと、導電層10と半導体層30との間で電流リークが生じ易くなる。距離t4が2nm以上において、電流リークが小さくできる。これにより、消費電力が小さくできる。距離t4は、2nm以上10nm以下でも良い。
図2は、第1の実施形態に係る別の半導体記憶装置を例示する模式的断面図である。
図2に示すように、本実施形態に係る別の半導体記憶装置111においては、半導体層30は、複数の導電層10及び複数の絶縁層20を含む積層体15の中を第1方向(Z軸方向)に延びる。
図2に示すように、本実施形態に係る別の半導体記憶装置111においては、半導体層30は、複数の導電層10及び複数の絶縁層20を含む積層体15の中を第1方向(Z軸方向)に延びる。
この例においては、半導体層30は管状である。この場合、コア絶縁層35が設けられる。コア絶縁層35は、積層体15を第1方向に沿って延びる。コア絶縁層35の周りに、管状の半導体層30が設けられる。半導体層30の周りに管状の中間層40が設けられる。中間層40の周りに積層体15が設けられる。
半導体記憶装置111においても、半導体記憶装置110と同様の動作(第1動作OP1、第2動作OP2及び第3動作OP3)が実施される。半導体記憶装置111においても、記憶密度を向上できる。
(第2の実施形態)
本実施形態においても、積層体15(複数の導電層10及び複数の絶縁層20)、半導体層30、中間層40及び制御部70が設けられる。これらの構造は、例えば、図1(a)に関して説明した構造と同様である。
本実施形態においても、積層体15(複数の導電層10及び複数の絶縁層20)、半導体層30、中間層40及び制御部70が設けられる。これらの構造は、例えば、図1(a)に関して説明した構造と同様である。
本実施形態においては、中間層40は、アナターゼ型の酸化チタン(TiOx、0<x≦2)を含む。半導体層30は、シリコンを含む。導電層10及び絶縁層20の材料は、任意である。
本実施形態においても、第1動作OP1、第2動作OP2及び第3動作OP3)において、半導体記憶装置110に関して説明した電圧が印加される。本実施形態においては、第1状態ST1及び第2状態ST2において、例えば、中間層40中の酸素の濃度の分布が異なる。以下、本実施形態における第1状態ST1及び第2状態ST2について説明する。
図3(a)及び図3(b)は、第2の実施形態に係る半導体記憶装置を例示する模式図である。
図3(a)は、半導体記憶装置120の第1動作OP1を例示している。図3(b)は、半導体記憶装置120の第2動作OP2を例示している。
図3(a)は、半導体記憶装置120の第1動作OP1を例示している。図3(b)は、半導体記憶装置120の第2動作OP2を例示している。
図3(a)に示すように、制御部70は、第1動作OP1において、半導体層30に第1電圧V1を印加し、選択セルの第1導電層11に第1電圧V1よりも高い第2電圧V2を印加し、非選択セルの他の導電層10に、第1電圧V1と第2電圧V2との間の第3電圧V3を印加する。
図3(b)に示すように、制御部70は、第2動作OP2において、半導体層30に第4電圧V4を印加し、選択セルの第1導電層11に第4電圧V4よりも低い第5電圧V5を印加し、非選択セルの他の導電層10に第6電圧V6を印加する。第4電圧V4は、第5電圧V5と第6電圧V6との間である。
第1動作OP1の後の第1状態ST1における第1端部30aと第2端部30bとの間の第1電気抵抗は、第2動作OP2の後の第2状態ST2における第1端部30aと第2端部30bとの間の第2電気抵抗よりも低い。
中間層40は、導電層側領域40cと、導電層側領域40cと半導体層30との間に設けられた半導体層側領域40sと、を含む。中間層40は、第1導電層11と半導体層30との間の第1領域41(選択セル)を含む。第1状態ST1における第1領域41の半導体層側領域40s中の酸素の濃度は、第2状態ST2における第1領域41の半導体層側領域40s中の酸素の濃度よりも低い。
図3(a)に示すように、第1動作OP1において、非選択セル(他の導電層10に対応する部分)において、中間層40の導電層側領域40cに酸素空孔18vが存在する。このとき、選択セル(第1導電層11に対応する部分)において、第2電圧V2(Vpgm)の印加により、中間層40の半導体層側領域40sに酸素空孔18vが生じる。例えば、酸素空孔18vが生じている領域においては、酸素空孔18vが生じていない領域に比べて、導電率が高い。
図3(b)に示すように、第2動作OP2において、選択セル(第1導電層11に対応する部分)において、第5電圧V5の印加により、中間層40の導電層側領域40cに酸素空孔18vが生じる。例えば、第5電圧V5の印加により、半導体層側領域40sに存在した酸素空孔18vが、導電層側領域40cに移動する。
例えば、第1状態ST1における第1領域41の半導体層側領域40s中の酸素空孔18vの濃度は、第2状態ST2における第1領域41の半導体層側領域40s中の酸素空孔18vの濃度よりも高い。
酸素空孔18vが生じている領域においては、酸素空孔18vが生じていない領域に比べて、導電率が高い。第1動作OP1により形成された第1状態ST1における半導体層側領域40sの導電率は、第2動作OP2により形成された第2状態ST2における半導体層側領域40sの導電率よりも高い。このような第1状態ST1及び第2状態ST2が、図1(e)及び図1(f)に関して説明した第3動作OP3により、読み出される。
第1状態ST1における第1領域41の半導体層側領域40s中の酸素空孔18vの濃度は、第1状態ST1における第1領域41の導電層側領域40c中の酸素空孔18vの濃度よりも高い。第1状態ST1における第1領域41の半導体層側領域40s中の酸素の濃度は、第1状態ST1における第1領域41の導電層側領域40c中の酸素の濃度よりも低い。このように、半導体記憶装置120においては、酸素の濃度の分布により、第1状態ST1及び第2状態ST2が形成される。
半導体記憶装置120においては、導電層10には、例えば、CuまたはAgが含まれて無くても良い。中間層40にアナターゼ型の酸化チタンが用いられる。中間層40中の酸素空孔18vは、正に帯電している。このため、第1動作OP1の第2電圧V2(Vpgm)の印加により、酸素空孔18vは、中間層40と、半導体層30(半導体チャネル)と、の間の界面付近に移動する。これにより、第1状態ST1(データ「1」の書き込み状態)が得られる。一方、第2動作OP2の第5電圧V5の印加により、酸素空孔18vは、中間層40と半導体層30(半導体チャネル)との間の界面付近から離れる。酸素空孔18vは、導電層側領域40cに偏在する。これにより、第2状態ST2(データ「0」の消去状態)が得られる。第1状態ST1におけるソース−ドレイン間の電気抵抗は、第2状態ST2におけるソース−ドレイン間の電気抵抗よりも低い。第3動作OP3(読み出し動作)により、抵抗の差が読み出される。
半導体記憶装置120においても、構成が簡単である。半導体記憶装置120においても、記憶密度を向上できる。
半導体記憶装置120において、図2に例示したように、半導体層30及び中間層40は、積層体15中を第1方向に沿って延びても良い。
従来の三端子メモリ素子を用いた大容量メモリに代わり、二端子メモリを用いた大容量メモリの研究開発が行われている。例えば、二端子メモリと選択トランジスタとを並列に配置したChain型メモリアレイが提案されている。従来のChain型メモリアレイにおいては、トランジスタとメモリセルとが、並列に縦方向に積層される。このため、メモリセルの密度の向上が困難である。
実施形態においては、例えば、イオン移動型メモリ(例えばCBRAM:Conductive-bridge RAMまたはVMCO-RRAM(登録商標):Vacancy-modulated conductive oxide resistive RAM など)の1つの電極を半導体チャネルとする。選択トランジスタとメモリ素子とが、一体化される。これにより、メモリセルの密度が向上できる。メモリの大容量化が可能となる。
実施形態においては、例えば、半導体記憶装置は、ゲート電極(導電層10)、ゲート絶縁膜(中間層40)、半導体チャネル及びソース・ドレイン(半導体層30)を含む。実施形態においては、ゲート絶縁膜における電気的特性が可逆的に変化する。これにより、ソース−ドレイン間の電気抵抗が可逆的に変化する。隣接するメモリセル間でソース・ドレイン領域が共有される。複数のメモリセルが、直列に接続される。実施形態によれば、例えば、従来の三次元積層Chain型メモリ構造よりも大容量化が可能なメモリアレイが提供される。
実施形態において、複数の導電層10は、基体60の第1面60aに沿って並んでも良い。
実施形態によれば、記憶密度を向上できる半導体記憶装置が提供できる。
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体記憶装置に含まれる導電層、絶縁層、半導体層、中間層、制御部及び基体などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか2つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した半導体記憶装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体記憶装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
10…導電層、 11〜13…第1〜第3導電層、 15…積層体、 18…金属元素、 18v…酸素空孔、 19…電子、 20…絶縁層、 30、30A…半導体層、 30a…第1端部、 30b…第2端部、 31…反転層、 35…コア絶縁層、 40…中間層、 40A、40A…中間層、 40c…導電層側領域、 40s…半導体層側領域、 41…第1領域、 60…基体、 60a…第1面、 61…半導体基板、 63…接続導電層、 70…制御部、 110、111、120…半導体記憶装置、 OP1〜OP3…第1〜第3動作、 SA…センスアンプ、 ST1、ST2…第1、第2状態、 TR…トランジスタ、 V1〜V10…第1〜第10電圧、 t1、t2…長さ、
t4…距離
t4…距離
Claims (10)
- 第1方向に延び第1端部及び第2端部を含む半導体層と、
前記第1方向に沿って交互に設けられた複数の導電層及び複数の絶縁層と、
前記複数の導電層のそれぞれと前記半導体層との間に設けられた中間層と、
前記複数の導電層及び前記半導体層と電気的に接続された制御部と、
を備え、
前記制御部は、
前記半導体層に第1電圧を印加し、前記複数の導電層に含まれる第1導電層に前記第1電圧よりも高い第2電圧を印加し、前記複数の導電層に含まれる他の導電層に前記第1電圧と前記第2電圧との間の第3電圧を印加する第1動作と、
前記半導体層に第4電圧を印加し、前記第1導電層に前記第4電圧よりも低い第5電圧を印加し、前記他の導電層に第6電圧を印加し、前記第4電圧は前記第5電圧と前記第6電圧との間である第2動作と、
を実施し、
前記第1動作の後の第1状態における前記第1端部と前記第2端部との間の第1電気抵抗は、前記第2動作の後の第2状態における前記第1端部と前記第2端部との間の第2電気抵抗よりも低い、半導体記憶装置。 - 前記制御部は、前記第1端部に第7電圧を印加し、前記第2端部に前記第7電圧よりも高い第8電圧を印加し、前記第1導電層に第9電圧を印加し、前記他の導電層に第10電圧を印加する第3動作をさらに実施し、
前記第9電圧と前記第7電圧との差の絶対値は、前記第2電圧と前記第1電圧との間の差の絶対値よりも小さく、
前記第10電圧と前記第7電圧との間の差の絶対値は、前記第2電圧と前記第1電圧との前記差の前記絶対値よりも小さい、請求項1記載の半導体記憶装置。 - 前記複数の導電層は、銅及び銀の少なくともいずれかの金属元素かを含み、
前記中間層は、SiOx、SiON、AlOx、TaOx、TiOx、ZrOx、GdOx及びHfOxの少なくともいずれかを含む、請求項1または2に記載の半導体記憶装置。 - 前記中間層は、前記第1導電層と前記半導体層との間の第1領域を含み、
前記第1状態における前記第1領域中の前記金属元素の濃度は、前記第2状態における前記第1領域中の前記金属元素の濃度よりも高い、請求項3記載の半導体記憶装置。 - 前記中間層は、前記第1導電層と前記半導体層との間の第1領域を含み、
前記第1領域は、導電層側領域と、前記導電層側領域と前記半導体層との間に設けられた半導体層側領域と、を含み、
前記第1状態における前記半導体層側領域中の前記金属元素の濃度は、前記第1状態における前記導電層側領域中の前記金属元素の濃度よりも高い、請求項3記載の半導体記憶装置。 - 前記中間層は、シリコンと酸素と窒素とを含み、
前記中間層は、導電層側領域と、前記導電層側領域と前記半導体層との間に設けられた半導体層側領域と、を含み、
前記半導体層側領域における窒素の濃度は、前記導電層側領域における窒素の濃度よりも低い、請求項1〜4のいずれか1つに記載の半導体記憶装置。 - 前記中間層は、アナターゼ型の酸化チタンを含み、
前記半導体層は、シリコンを含む、請求項1または2に記載の半導体記憶装置。 - 前記中間層は、前記第1導電層と前記半導体層との間の第1領域を含み、
前記第1領域は、導電層側領域と、前記導電層側領域と前記半導体層との間に設けられた半導体層側領域と、を含み、
前記第1状態における前記半導体層側領域中の酸素の濃度は、前記第2状態における前記半導体層側領域中の酸素の濃度よりも低い、請求項7記載の半導体記憶装置。 - 前記中間層は、前記第1導電層と前記半導体層との間の第1領域を含み、
前記第1領域は、導電層側領域と、前記導電層側領域と前記半導体層との間に設けられた半導体層側領域と、を含み、
前記第1状態における前記半導体層側領域中の酸素の濃度は、前記第1状態における前記導電層側領域中の酸素の濃度よりも低い、請求項7記載の半導体記憶装置。 - 前記半導体層は、前記複数の導電層及び前記複数の絶縁層を含む積層体の中を前記第1方向に延びた、請求項1〜9のいずれか1つに記載の半導体記憶装置。
Priority Applications (2)
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