JP5172920B2 - 不揮発性半導体記憶装置 - Google Patents

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Description

本発明の実施形態は、不揮発性半導体記憶装置に関する。
不揮発性半導体記憶装置においては、例えば、電荷蓄積層における電荷の蓄積状態を、情報の記憶に利用する。このような不揮発性半導体記憶装置において、書き込みの高速化が望まれている。
従来の不揮発性半導体記憶装置においては、電荷蓄積層への電荷の捕獲効率が低く、このため、書き込みの高速化の妨げになっていた。また、電荷の捕獲効率が低いと、書き込みに要する時間が長くなり、書き換え動作に伴ってメモリセルが劣化し易くなる。
特開２００８−７８４０４号公報
本発明の実施形態は、書き込みを高速化した不揮発性半導体記憶装置を提供する。
本発明の実施形態によれば、第１ベース半導体層と、第１電極と、第１チャネル半導体層と、第１ベーストンネル絶縁膜と、第１チャネルトンネル絶縁膜と、第１電荷保持層と、第１ブロック絶縁膜と、を有する第１メモリ部を備えた不揮発性半導体記憶装置が提供される。前記第１チャネル半導体層は、前記第１ベース半導体層と前記第１電極との間に設けられ、前記第１電極に対向する第１チャネル部を含む。前記第１ベーストンネル絶縁膜は、前記第１ベース半導体層と前記第１チャネル半導体層との間に設けられる。前記第１チャネルトンネル絶縁膜は、前記第１電極と前記第１チャネル部との間に設けられる。前記第１電荷保持層は、前記第１電極と前記第１チャネルトンネル絶縁膜との間に設けられ、電荷を保持する。前記第１ブロック絶縁膜は、前記第１電極と前記第１電荷保持層との間に設けられる。電子を前記第１電荷保持層に注入する書き込み動作の際に、前記第１ベース半導体層から前記第１ベーストンネル絶縁膜と前記第１チャネル半導体層と前記第１チャネルトンネル絶縁膜を介して、電子が前記第１電荷保持層に注入される。
第１の実施形態に係る不揮発性半導体記憶装置を示す模式的断面図である。 第１の実施形態に係る不揮発性半導体記憶装置の動作を示す模式図である。 第１の実施形態に係る不揮発性半導体記憶装置の動作を示す模式図である。 第１の実施形態に係る別の不揮発性半導体記憶装置を示す模式的平面図である。 図５（ａ）及び図５（ｂ）は、第１の実施形態に係る別の不揮発性半導体記憶装置を示す模式的断面図である。 第１の実施形態に係る別の不揮発性半導体記憶装置の書き込み動作を示す模式図である。 第１の実施形態に係る別の不揮発性半導体記憶装置の消去動作を示す模式図である。 第１の実施形態に係る別の不揮発性半導体記憶装置の別の消去動作を示す模式図である。 第１の実施形態に係る別の不揮発性半導体記憶装置の読み出し動作を示す模式図である。 第２の実施形態に係る不揮発性半導体記憶装置を示す模式的断面図である。 第２の実施形態に係る不揮発性半導体記憶装置を示す模式的平面図である。 図１２（ａ）及び図１２（ｂ）は、第２の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程順模式的断面図である。 図１３（ａ）及び図１３（ｂ）は、第２の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程順模式的断面図である。 第３の実施形態に係る不揮発性半導体記憶装置を示す模式的断面図である。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１の実施の形態）
図１は、第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
図１に表したように、本実施形態に係る不揮発性半導体記憶装置１１０は、第１メモリ部ＭＣ１（メモリ部ＭＣ）を備える。
第１メモリ部ＭＣ１は、第１ベース半導体層１０ａ（ベース半導体層１０）と、その上に設けられた第１ベーストンネル絶縁膜２０ａ（ベーストンネル絶縁膜２０）と、その上に設けられた第１チャネル半導体層３０ａ（チャネル半導体層３０）と、その上に設けられた第１チャネルトンネル絶縁膜４０ａ（チャネルトンネル絶縁膜４０）と、その上に設けられた第１電荷保持層５０ａ（電荷保持層５０）と、その上に設けられた第１ブロック絶縁膜６０ａ（ブロック絶縁膜６０）と、第１電極７０ａ（ゲート電極７０）と、を含む。
第１チャネル半導体層３０ａは、第１チャネル部３１ａ（チャネル部３１）を含む。第１チャネル部３１ａは、第１電極７０ａと対向する。本具体例では、第１チャネル半導体層３０ａには、２つのソース・ドレイン部３２ｒ（拡散領域）が設けられている。
ここで、第１ベース半導体層１０ａから第１電極７０ａに向かう方向をＺ軸方向（第１方向）とする。Ｚ軸方向に対して垂直な１つの方向をＸ軸方向（第２方向）とする、Ｚ軸方向とＸ軸方向とに対して垂直な方向をＹ軸方向（第３方向）とする。
２つのソース・ドレイン部３２ｒは、例えばＸ軸方向に沿って互いに離間して並び、２つのソース・ドレイン部３２ｒどうしの間に第１チャネル部３１ａが設けられる。
ベース半導体層１０は、例えば、単結晶シリコン、ポリシリコン、アモルファスシリコン、ＳｉＧｅ、Ｇｅ、ＩｎＰ及びＧａＡｓの少なくともいずれかを含む。ただし、実施形態はこれに限らず、ベース半導体層１０には任意の半導体を用いることができる。ベース半導体層１０は、例えば、基体の上に設けられた絶縁層の上に設けられていても良い。
ベーストンネル絶縁膜２０、チャネルトンネル絶縁膜４０及びブロック絶縁膜６０は、例えば、シリコン酸化膜（ＳｉＯ２）、ＳｉＮ、ＴｉＯ２及びＴａ２Ｏ５の少なくともいずれかを含む。ただし、実施形態はこれに限らず、ベーストンネル絶縁膜２０、チャネルトンネル絶縁膜４０及びブロック絶縁膜６０には任意の絶縁材料を用いることができる。
チャネル半導体層３０は、例えば、単結晶シリコン、ポリシリコン、アモルファスシリコン、ＳｉＧｅ、Ｇｅ、ＩｎＰ及びＧａＡｓの少なくともいずれかを含む。ただし、実施形態はこれに限らず、チャネル半導体層３０には、任意の半導体を用いることができる。
例えば、チャネル部３１にはｐ形半導体が用いられ、ソース・ドレイン部３２ｒには、ｎ形半導体が用いられる。ソース・ドレイン部３２ｒは、必要に応じて設けられ、省略されても良い。ソース・ドレイン部３２ｒが設けられない場合には、チャネル部３１（すなわち、チャネル半導体層３０）には、例えば、ｎ形半導体が用いられる。
電荷保持層５０は、例えば、シリコン酸化膜（ＳｉＯ２）、ＳｉＮ、ＴｉＯ２及びＴａ２Ｏ５の少なくともいずれかを含む。さらに、電荷保持層５０は、例えば、単結晶シリコン、ポリシリコン、アモルファスシリコン、ＳｉＧｅ、Ｇｅ、ＩｎＰ及びＧａＡｓの少なくともいずれかを含むことができる。さらに、電荷保持層５０は、例えば、ＴａＮ、ＴｉＮ、ＡｌＮ及びＴｉＡｌＮの少なくともいずれかを含むことができる。さらに、電荷保持層５０には、上記の材料の積層膜を用いても良い。ただし、実施形態はこれに限らず、電荷保持層５０には、任意の材料を用いても良い。
電荷保持層５０には、例えば電荷蓄積層を用いることができる。電荷蓄積層は、例えば、トラップサイト（例えば離散トラップ）を有しており、注入された電荷を捕獲する機能を有する。例えば、離散トラップは、空間的に分布している。離散トラップは、例えば電荷蓄積層中に分布している。離散トラップは、電荷蓄積層と他の層（例えばチャネルトンネル絶縁膜４０及びブロック絶縁膜６０など）との界面付近に分布している。電荷保持層５０には、例えば、離散トラップを有していない層を用いても良く、電荷保持層５０には、例えばポリシリコンを用いることができる。
ゲート電極７０には、例えば、ポリシリコン及び種々の金属などの任意の導電材料を用いることができる。
不揮発性半導体記憶装置１１０においては、電荷保持層５０に蓄積された電荷の状態の変化によりメモリ部ＭＣの電気的特性が変化する。この電気的特性の変化が、情報の記録として用いられる。メモリ部ＭＣの電気的特性としては、例えばチャネル半導体層３０とゲート電極７０とを含むトランジスタのしきい値電圧の特性が採用される。
電荷保持層５０に蓄積された電子の量が少ない状態が、例えば消去状態とされる。そして、電荷保持層５０に蓄積されている電子の量が、消去状態よりも多い状態が、書き込み状態とされる。
すなわち、不揮発性半導体記憶装置１１０において、例えば、電荷保持層５０への電子の注入、及び、電荷保持層５０からのホールの引き抜きの少なくともいずれかを実施する動作が書き込み動作とされる。例えば、電荷保持層５０へのホールの注入、及び、電荷保持層５０からの電子の引き抜きの少なくともいずれかを実施する動作が消去動作とされる。以下では、説明を簡単にするために、書き込み動作は、電荷保持層５０への電子の注入を実施するものとして説明する。そして、消去動作は、電荷保持層５０へのホールの注入を実施するものとして説明する。
不揮発性半導体記憶装置１１０は、制御部９０をさらに備えることができる。制御部９０は、第１ベース半導体層１０ａ（ベース半導体層１０）及び第１チャネル半導体層３０ａ（チャネル半導体層３０）に接続される。制御部９０は、第１電極７０ａ（ゲート電極７０）にさらに接続されることができる。
不揮発性半導体記憶装置１１０の書き込み動作及び消去動作は、この制御部９０によって実施される。この制御部９０は、例えばベース半導体層１０に用いられる半導体を用いて形成されることができる。ただし、実施形態はこれに限らず、制御部９０の構成は任意である。
ベーストンネル絶縁膜２０は、厚さｔ２（この例ではＺ軸方向に沿った長さ）を有する。厚さｔ２は、後述するように適切な値に設定される。
チャネルトンネル絶縁膜４０は、厚さｔ４（この例ではＺ軸方向に沿った長さ）を有する。厚さｔ４は、後述するように適切な値に設定される。
チャネル半導体層３０は、厚さｔ３（この例ではＺ軸方向に沿った長さ）を有する。厚さｔ３は、後述するように適切な値に設定される。
本実施形態に係る不揮発性半導体記憶装置１１０のメモリ部ＭＣにおいては、２つのトンネル絶縁膜、すなわち、ベーストンネル絶縁膜２０及びチャネルトンネル絶縁膜４０が設けられる。このような独特の構成を有する不揮発性半導体記憶装置１１０における書き込み動作に関して説明する。
図２は、第１の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。
図２に表したように、不揮発性半導体記憶装置１１０においては、書き込み動作の際に、ベース半導体層１０から、ベーストンネル絶縁膜２０及びチャネルトンネル絶縁膜４０を介して、電荷保持層５０に電子ｃｇ１が注入される。
例えば、ベース半導体層１０を基準にして正の電圧をチャネル半導体層３０に印加することで、ベース半導体層１０からベーストンネル絶縁膜２０を介してチャネル半導体層３０に向かって電子ｃｇ１が移動し、この電子ｃｇ１が電荷保持層５０に到達する。これにより、書き込み動作が行われる。
すなわち、本実施形態においては、電子ｃｇ１のBallistic注入が利用される。
ここで、電子ｃｇ１は、電位の低い部分から電位の高い部分に向けて移動する。一方、ホールは、電位の高い部分から電位の低い部分に向けて移動する。
図３は、第１の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。
すなわち、同図は、書き込み動作におけるメモリ部ＭＣのバンドギャップエネルギー図である。
図３に表したように、第１チャネルトンネル絶縁膜４０ａ（チャネルトンネル絶縁膜４０）の第１チャネル半導体層３０ａ（チャネル半導体層３０）に対する電子ｃｇ１のエネルギー障壁の大きさを障壁高さφ（エレクトロンボルト）とする。障壁高さφに相当する電位差を障壁電位差φｖ（ボルト）とする。
ベース半導体層１０の電位を基準にしたときのチャネル半導体層３０の電位を半導体層間電位差Ｖｓとする。半導体層間電位差Ｖｓが障壁高さφよりも大きいときに、ベース半導体層１０からゲート電極７０への方向に移動する電子ｃｇ１の少なくとも一部が、チャネルトンネル絶縁膜４０の障壁高さφを超える。そして、電子ｃｇ１は、チャネルトンネル絶縁膜４０を通過して電荷保持層５０に注入される。
このような動作は、制御部９０によって実施される。
このように、本実施形態に係る不揮発性半導体記憶装置１１０の第１メモリ部ＭＣ１は、第１ベース半導体層１０ａと、第１電極７０ａと、第１ベース半導体層１０ａと第１電極７０ａとの間に設けられ、第１電極７０ａに対向する第１チャネル部３１ａを含む第１チャネル半導体層３０ａと、第１ベース半導体層１０ａと第１チャネル半導体層３０ａとの間に設けられた第１ベーストンネル絶縁膜２０ａと、第１電極７０ａと第１チャネル部３１ａとの間に設けられた第１チャネルトンネル絶縁膜４０ａと、第１電極７０ａと第１チャネルトンネル絶縁膜４０ａとの間に設けられ、電荷を保持する第１電荷保持層５０ａと、第１電極７０ａと第１電荷保持層５０ａとの間に設けられた第１ブロック絶縁膜６０ａと、を有する。
そして、制御部９０は、電子ｃｇ１を第１電荷保持層５０ａに注入する書き込み動作の際に、以下を実施する。以下では、便宜的に、第１ベース半導体層１０ａの電位を基準とする。
制御部９０は、書き込み動作の際に、第１チャネル半導体層３０ａの電位を、第１ベース半導体層１０ａの電位からみたときに、障壁高さφに相当する障壁電位差φｖよりも高い第１電位Ｖ１に設定する。
例えば、第１チャネルトンネル絶縁膜４０ａとしてシリコン酸化膜を用いた場合には、障壁高さφは３．２エレクトロンボルト（ｅＶ）となる。従って、障壁高さφに相当する障壁電位差φｖは、３．２ボルト（Ｖ）となる。従って、この場合には、第１ベース半導体層１０ａの電位からみたときの第１チャネル半導体層３０ａの電位である第１電位Ｖ１を３．２Ｖよりも高くする。これにより、ベース半導体層１０からベーストンネル絶縁膜２０及びチャネルトンネル絶縁膜４０を介して、電子ｃｇ１を電荷保持層５０に注入することができる。
さらに、制御部９０は、書き込み動作の際に、第１電極７０ａの電位を、基準電位（第１ベース半導体層１０ａの電位）からみたときに、第１電位Ｖ１よりも高い第２電位Ｖ２に設定することができる。これにより、ベース半導体層１０からベーストンネル絶縁膜２０を通過し、チャネルトンネル絶縁膜４０に到達する電子ｃｇ１を効率的に電荷保持層５０に注入することができる。
ベース半導体層１０とチャネル半導体層３０との間に所定の半導体層間電位差Ｖｓを与えたときに、ベース半導体層１０からベーストンネル絶縁膜２０を介して、電子ｃｇ１がチャネル半導体層３０へ注入される。絶縁膜をエネルギー損失なく通過する電子ｃｇ１は、その絶縁膜に印加される電位差(この例では半導体層間電位差Ｖｓ)に相当するエネルギーを得る。このとき、チャネル半導体層３０の厚さｔ３が十分薄ければ、チャネル半導体層３０に到達した電子ｃｇ１の一部は、チャネルトンネル絶縁膜４０の障壁高さφを越えて、電荷保持層５０に注入される。
電子ｃｇ１が、チャネル半導体層３０及びチャネルトンネル絶縁膜４０を通過するための条件は、
（Ｖｓ−φｖ）＞０ （第１式）
である。
すなわち、書き込み動作において、第１チャネル半導体層３０ａの電位を、障壁電位差φｖよりも高い第１電位Ｖ１（第１ベース半導体層１０ａの電位からみたときの電位）に設定することで、電子ｃｇ１が、チャネル半導体層３０及びチャネルトンネル絶縁膜４０を通過し、電荷保持層５０に注入される。
なお、ベース半導体層１０とチャネル半導体層３０との間の電位差(半導体層間電位差Ｖｓ)が指定される場合には、チャネルトンネル絶縁膜４０のチャネル半導体層３０に対する障壁高さφ（それに相当する障壁電位差φｖ）は、φ＜Ｖｓ（すなわち、φｖ＜Ｖｓ）を満たすように設定される。
チャネル半導体層３０の厚さｔ３は、３０ナノメートル（ｎｍ）未満に設定される。これにより、チャネル半導体層３０に到達した電子ｃｇ１の一部が、電荷保持層５０に注入できる。チャネル半導体層３０の厚さｔ３は、より望ましくは、１０ｎｍ未満である。これにより、チャネル半導体層３０に到達した電子ｃｇ１の一部が、より効率的に電荷保持層５０に注入できる。
ベーストンネル絶縁膜２０の厚さｔ２は、例えば、２ｎｍ以上１０ｎｍ以下に設定される。チャネルトンネル絶縁膜４０の厚さｔ４は、例えば２ｎｍ以上１０ｎｍ以下に設定される。これにより、上記の書き込み動作の際に、電子ｃｇ１が、ベース半導体層１０から、ベーストンネル絶縁膜２０及びチャネルトンネル絶縁膜４０を介して、電荷保持層５０に効率良く到達できる。
このような構成を有し上記の動作が実施可能な不揮発性半導体記憶装置１１０においては、書き込み動作が高速化できる。
すなわち、ベース半導体層１０からベーストンネル絶縁膜２０及びチャネルトンネル絶縁膜４０を介して電荷保持層５０に電子ｃｇ１を注入することにより、電荷保持層５０における電子ｃｇ１の捕獲効率が向上できる。
例えば、図１に例示した不揮発性半導体記憶装置１１０の構成において、ベーストンネル絶縁膜２０を設けない参考例の不揮発性半導体記憶装置においては、ゲート電極７０に高電圧を印加し、半導体層（例えばチャネル半導体層３０）から電荷保持層５０に向かって流れるＦＮトンネル電流を利用して電荷保持層５０に電子ｃｇ１を捕獲させて書き込みを実施する。この場合には、ＦＮトンネル電流を発生させるために、高い電界がゲート電極７０と半導体層（例えばチャネル半導体層３０）との間に印加される。この電界は、例えば、約１５メガボルト／センチメートル（ＭＶ／ｃｍ）程度である。このように高い電界がトンネル膜（例えばチャネルトンネル絶縁膜４０）に印加される状態においては、電子ｃｇ１は、主に、電荷保持層５０とブロック絶縁膜６０との界面付近のトラップサイトに捕獲される。すなわち、電荷保持層５０の厚さ方向の中央部のトラップサイト、及び、電荷保持層５０とトンネル膜（例えばチャネルトンネル絶縁膜４０）との間の界面付近のトラップサイトには電子ｃｇ１は捕獲され難い。このように、参考例の不揮発性半導体記憶装置においては、電荷保持層５０の電子ｃｇ１の捕獲効率が低い。
電荷保持層５０の厚さ方向の広い領域に渡って、電子ｃｇ１を効率良く捕獲させ、捕獲効率を向上させるためには、印加する電界を低くすることが有効である。
本実施形態に係る不揮発性半導体記憶装置１１０においては、書き込み動作のときに印加される電界を低くすることができる。すなわち、例えば、ベース半導体層１０とチャネル半導体層３０との間の電界は、例えば、約１０ＭＶ／ｃｍ程度以下に設定される。そして、チャネル半導体層３０とゲート電極７０との間の電界は、約１０ＭＶ／ｃｍ程度以下に設定される。このように、本実施形態においては、印加される電界が低いため、電荷保持層５０とブロック絶縁膜６０との界面付近のトラップサイト、電荷保持層５０の厚さ方向の中央部のトラップサイト、及び、電荷保持層５０とチャネルトンネル絶縁膜４０との間の界面付近のトラップサイト、の広い領域のトラップサイトに、電子ｃｇ１を捕獲させることができる。すなわち、本実施形態に係る不揮発性半導体記憶装置１１０においては、電荷保持層５０への電子ｃｇ１の捕獲効率が高い。
このように、本実施形態においては、電荷保持層５０への電子ｃｇ１の捕獲効率が高いため、書き込み動作を高速化できる。
そして、電子ｃｇ１の捕獲効率が高いため書き込み動作の時間が短縮され、書き換えに伴うメモリセルの劣化を抑制できる。また、チャネルトンネル絶縁膜４０に印加される電界が低くできるので、チャネルトンネル絶縁膜４０の劣化が抑制できる。また、ベーストンネル絶縁膜２０に印加される電界も低いので、ベーストンネル絶縁膜２０の劣化も抑制される。すなわち、本実施形態によれば信頼性を向上できる。
本実施形態においては、電子ｃｇ１を電荷保持層５０に注入する際に、ゲート電極７０に印加する電圧を小さく設定することが可能である。例えば、チャネルトンネル絶縁膜４０に印加される電界が１０ＭＶ／ｃｍ未満となるように、ゲート電極７０への印加電圧を設定しても良い。このため、チャネルトンネル絶縁膜４０に印加される電界を低く保ったまま、高エネルギーの電子ｃｇ１を電荷保持層５０に注入することができる。これにより、チャネルトンネル絶縁膜４０の劣化を極力低減させることが可能である。
不揮発性半導体記憶装置１１０おける書き込み動作の際には、ベース半導体層１０が例えば０Ｖに設定される。そして、チャネル半導体層３０の電位である第１電位Ｖ１が、例えば５Ｖに設定される。すなわち、チャネル半導体層３０に５Ｖが印加される。また、ゲート電極７０の電位である第２電位Ｖ２が、例えば１０Ｖに設定される。すなわち、ゲート電極７０に１０Ｖが印加される。これにより、Ballistic注入を利用した電子ｃｇ１の電荷保持層５０への注入が実施される。
なお、不揮発性半導体記憶装置１１０において、消去動作の際には、例えば、ベース半導体層１０の電位が１０Ｖに設定され、チャネル半導体層３０の電位が４Ｖに設定され、ゲート電極７０の電位が０Ｖに設定される。この場合には、Ballistic注入を利用したホールの電荷保持層５０への注入が実施される。
また、不揮発性半導体記憶装置１１０において、消去動作の際には、例えば、ベース半導体層１０が２０Ｖに設定され、チャネル半導体層３０の電位が２０Ｖに設定され、ゲート電極７０の電位が０Ｖに設定されても良い。この場合には、ＦＮトンネル電流を使用した消去動作が行われる。
また、不揮発性半導体記憶装置１１０において、読み出し動作の際には、例えば、ベース半導体層１０が０Ｖに設定され、チャネル半導体層３０の電位が０．０５Ｖに設定され、ゲート電極７０の電位が６Ｖに設定され、メモリ部ＭＣのしきい値特性が検出される。 なお、上記の電圧の各値及び電位の各値は例であり、実施形態において、これらの値は変更可能である。
本実施形態に係る不揮発性半導体記憶装置において複数のメモリ部ＭＣを設けることができる。以下、複数のメモリ部ＭＣが設けられる場合の、不揮発性半導体記憶装置の構成の例について説明する。
図４は、第１の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的平面図である。
図５（ａ）及び図５（ｂ）は、第１の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的断面図である。
すなわち、図５（ａ）は図４のＡ１−Ａ２線断面図であり、図５（ｂ）は図４のＢ１−Ｂ２線断面図である。
図４に表したように、実施形態に係る不揮発性半導体記憶装置１１１においては、複数のメモリ部ＭＣが設けられる。１つのメモリ部ＭＣは、図１に関して説明した構成を有する。複数のメモリ部ＭＣが、例えばＸ軸方向とＹ軸方向とに沿って、マトリクス状に並ぶ。
例えば、複数のゲート電極７０は、Ｙ軸方向に沿って互いに電気的に接続され、ワード線ＷＬとして機能する。複数のワード線ＷＬがＸ軸方向に沿って並べられる。複数のチャネル半導体層３０は、Ｘ軸方向に沿って互いに電気的に接続され、ビット線ＢＬとして機能する。複数のビット線ＢＬがＹ軸方向に沿って並べられる。１つのビット線ＢＬには複数のメモリ部ＭＣが設けられ、これらのメモリ部ＭＣはＮＡＮＤ接続される。このように、メモリ部ＭＣは、ワード線ＷＬとビット線ＢＬとの交差部のそれぞれに設けられる。
なお、１つのビット線ＢＬにおける複数のメモリ部ＭＣの列の一方の端にソース側選択トランジスタＳＴＳが設けられ、他方の端にドレイン側選択トランジスタＳＴＤが設けられる。ソース側選択トランジスタＳＴＳは、チャネル半導体層３０（ビット線ＢＬ）とソース側ゲート電極ＳＧＳとの交差部に設けられる。ドレイン側選択トランジスタＳＴＤは、チャネル半導体層３０（ビット線ＢＬ）とドレイン側ゲート電極ＳＧＤとの交差部に設けられる。
このように、不揮発性半導体記憶装置１１１は、既に説明した第１メモリ部ＭＣ１に加え、第２メモリ部ＭＣ２と、第３メモリ部ＭＣ３と、をさらに備えることができる。
第２メモリ部ＭＣ２は、第１ベース半導体層１０ａから第１電極７０ａに向かう第１方向（Ｚ軸方向）に対して垂直な第２方向（Ｘ軸方向）に沿って第１メモリ部ＭＣ１と並ぶ。
第３メモリ部ＭＣ３は、第１方向と第２方向とに対して直交する第３方向（Ｙ軸方向）に沿って第１メモリ部ＭＣ１と並ぶ。
第２メモリ部ＭＣ２は、第２ベース半導体層１０ｂと、第２電極７０ｂと、第２チャネル半導体層３０ｂと、第２ベーストンネル絶縁膜２０ｂと、第２チャネルトンネル絶縁膜４０ｂと、第２電荷保持層５０ｂと、第２ブロック絶縁膜６０ｂと、を含む。
第２チャネル半導体層３０ｂは、第２ベース半導体層１０ｂと第２電極７０ｂとの間に設けられ、第２電極７０ｂに対向する第２チャネル部３１ｂを含む。第２ベーストンネル絶縁膜２０ｂは、第２ベース半導体層１０ｂと第２チャネル半導体層３０ｂとの間に設けられる。第２チャネルトンネル絶縁膜４０ｂは、第２電極７０ｂと第２チャネル部３１ｂとの間に設けられる。第２電荷保持層５０ｂは、第２電極７０ｂと第２チャネルトンネル絶縁膜４０ｂとの間に設けられ、電荷を保持する。第２ブロック絶縁膜６０ｂは、第２電極７０ｂと第２電荷保持層５０ｂとの間に設けられる。
第３メモリ部ＭＣ３は、第３ベース半導体層１０ｃと、第３電極７０ｃと、第３チャネル半導体層３０ｃと、第３ベーストンネル絶縁膜２０ｃと、第３チャネルトンネル絶縁膜４０ｃと、第３電荷保持層５０ｃと、第３ブロック絶縁膜６０ｃと、を含む。
第３チャネル半導体層３０ｃは、第３ベース半導体層１０ｃと第３電極７０ｃとの間に設けられ、第３電極７０ｃに対向する第３チャネル部３１ｃを含む。第３ベーストンネル絶縁膜２０ｃは、第３ベース半導体層１０ｃと第３チャネル半導体層３０ｃとの間に設けられる。第３チャネルトンネル絶縁膜４０ｃは、第３電極７０ｃと第３チャネル部３１ｃとの間に設けられる。第３電荷保持層５０ｃは、第３電極７０ｃと第３チャネルトンネル絶縁膜４０ｃとの間に設けられ、電荷を保持する。第３ブロック絶縁膜６０ｃは、第３電極７０ｃと第３電荷保持層５０ｃとの間に設けられる。
第３ベース半導体層１０ｃは、第１ベース半導体層１０ａ及び第２ベース半導体層１０ｂに電気的に接続されている。
第２チャネル半導体層３０ｂは、第１チャネル半導体層３０ａと電気的に接続されている。第３チャネル半導体層３０ｃは、第１チャネル半導体層３０ａ及び第２チャネル半導体層３０ｂと分断されている。
第３電極７０ｃは、第１電極７０ａと電気的に接続されている。
図５（ａ）に表したように、第１チャネル部３１ａと第２チャネル部３１ｂとの間にソース・ドレイン部３２ｒが設けられている。このように、複数のメモリ部ＭＣのそれぞれのチャネル部３１どうしの間にソース・ドレイン部３２ｒが設けられている。
図５（ｂ）に表したように、第１メモリ部ＭＣ１と第３メモリ部ＭＣ３との間において、素子分離絶縁膜８２が設けられている。すなわち、例えば第１ベーストンネル絶縁膜２０ａと第３ベーストンネル絶縁膜２０ｃとの間、及び、第１チャネル半導体層３０ａと第３チャネル半導体層３０ｃとの間に素子分離絶縁膜８２が設けられている。また、第１チャネルトンネル絶縁膜４０ａと第３チャネルトンネル絶縁膜４０ｃとの間、第１電荷保持層５０ａと第３電荷保持層５０ｃとの間、及び、第１ブロック絶縁膜６０ａと第３ブロック絶縁膜６０ｃとの間には、層間絶縁膜８１が設けられる。
なお、図５（ａ）では省略しているが、第１チャネルトンネル絶縁膜４０ａと第２チャネルトンネル絶縁膜４０ｂとの間、第１電荷保持層５０ａと第２電荷保持層５０ｂとの間、及び、第１ブロック絶縁膜６０ａと第２ブロック絶縁膜６０ｂとの間には、層間絶縁膜８１が設けられる。
図５（ａ）及び図５（ｂ）に表したように、制御部９０は、第２電極７０ｂ及び第３チャネル半導体層３０ｃにさらに接続されている。
すなわち、不揮発性半導体記憶装置１１１においては、単位メモリセル（メモリ部ＭＣ）がビット線ＢＬ方向に直列に接続されている。隣り合うメモリ部ＭＣどうしは、拡散層領域（ソース・ドレイン部３２ｒ）を共有している。一方、ワード線ＷＬ方向において隣り合うメモリ部ＭＣは、互いに電気的に分離している。また、ワード線ＷＬ方向に並んだメモリ部ＭＣどうしは、共通のワード線ＷＬを共有している。
このような構成を有する不揮発性半導体記憶装置１１１における動作を説明する。
図６は、第１の実施形態に係る別の不揮発性半導体記憶装置の書き込み動作を例示する模式図である。
図６は、第１メモリ部ＭＣ１に対して選択的に書き込み動作を行う場合の電位の例を示している。すなわち、本具体例では、第２メモリ部ＭＣ２及び第３メモリ部ＭＣ３には書き込みを実施しない。
図６に表したように、第１メモリ部ＭＣへの書き込み動作を行う場合に、制御部９０は、第１チャネル半導体層３０ａの電位を、第１ベース半導体層１０ａの電位からみたときに、障壁電位差φｖよりも高い第１電位Ｖ１に設定する。この例では、第１電位Ｖ１は５Ｖである。そして、第１ベース半導体層１０ａの電位を０Ｖに設定する。そして、制御部９０は、第１電極７０ａの電位を、第１ベース半導体層１０の電位からみたときに第１電位Ｖ１よりも高い第２電位Ｖ２に設定する。この例では、第２電位Ｖ２は１０Ｖである。これにより、第１メモリ部ＭＣ１への書き込み動作が実施される。
制御部９０は、第２電極７０ｂの電位を、第２ベース半導体層１０ｂの電位からみたときに第２電位Ｖ２よりも低い第３電位Ｖ３に設定する。この例では、第３電位Ｖ３は、６Ｖである。これにより、第２メモリ部ＭＣ２における書き込み動作が抑制される。
さらに、制御部９０は、第３チャネル半導体層３０ｃの電位を、第３ベース半導体層１０ｃの電位からみたときに、第３チャネルトンネル絶縁膜４０ｃの第３チャネル半導体層３０ｃに対する電子のエネルギー障壁の大きさに相当する障壁電位差φｖよりも低い第４電位Ｖ４に設定する。この例では、第４電位Ｖ４は０Ｖである。これにより第３メモリ部ＭＣ３における書き込み動作が抑制される。
上記の電圧を各メモリ部ＭＣに印加することで、第１メモリ部ＭＣ１への選択的な書き込み動作が実施できる。
なお、例えば、第２ベース半導体層１０ｂの電位は第１ベース半導体層１０ａの電位（この例では０Ｖ）に設定される。ただし、例えば、電圧降下などのために、第２ベース半導体層１０ｂの電位は第１ベース半導体層１０ａの電位と異なっていても良い。、例えば、第２チャネル半導体層３０ｂの電位は、第１電位Ｖ１に設定される。すなわち、第１チャネル半導体層３０ａと第２チャネル半導体層３０ｂとは同じ電位に設定される。ただし、例えば、電圧降下などのために、第２チャネル半導体層３０ｂの電位は、第１チャネル半導体層３０ａの電位と異なっていても良い。第３電極７０ｃの電位は、例えば、第１電位Ｖ１よりも高い電位に設定される。この例では、第３電極７０ｃの電位は第２電位Ｖ２（この例では１０Ｖ）に設定される。ただし、例えば電圧降下などのために、第３電極７０ｃの電位は、第２電位Ｖ２と異なっていても良い。
このように、第１メモリ部ＭＣ１に書き込みを実施する際には、ベース半導体層１０に０Ｖを印加し、第１メモリ部ＭＣ１が属するビット線ＢＬに正の電圧であるビット線電圧ＶＢＬ(第１電位Ｖ１であり、例えば５Ｖ)を印加し、それ以外のビット線ＢＬには０Ｖを印加する。
さらに、第１メモリ部ＭＣ１が共有するワード線ＷＬに正の電圧である書き込み電圧ＶＷＬ(第２電位Ｖ２であり、例えば１０Ｖ)を印加し、それ以外のワード線ＷＬに正の電圧であるパス電圧ＶＰＡＳＳ（第３電位Ｖ３であり、例えば６Ｖ）を印加する。パス電圧ＶＰＡＳＳは、ビット線電圧ＶＢＬよりも高いことが望ましい。そして、書き込み電圧ＶＷＬは、パス電圧ＶＰＡＳＳよりも高いことが望ましい。
このような電圧を印加すると、全てのメモリセルトランジスタはオン状態となる。第１メモリ部ＭＣ１が属するビット線ＢＬだけはビット線電圧ＶＢＬ（例えば５Ｖ）に保持されている。このとき、第１メモリ部ＭＣ１が属するビット線ＢＬとベース半導体層１０との間にはビット線電圧ＶＢＬだけの電位差が生じている。さらに、第１メモリ部ＭＣ１が属するビット線ＢＬと、第１メモリ部ＭＣ１が共有するワード線ＷＬとの間には（ＶＷＬ−ＶＢＬ）だけの電位差があるため、ベース半導体層１０からベーストンネル絶縁膜２０を介して、メモリ部ＭＣ１が属するビット線ＢＬに電子が供給される。さらに、第１式を満たす一部の電子ｃｇ１が、第１メモリ部ＭＣ１の第１電荷保持層５０ａに注入される。このようにして、書き込み動作が実施される。
なお、第１メモリ部ＭＣ１と直列に接続された第２メモリ部ＭＣには書き込みは行われない。すなわち、第２メモリ部ＭＣ２が属するビット線ＢＬとベース半導体層１０との間にビット線電圧ＶＢＬの電位差が発生するものの、第２メモリ部ＭＣ２が属するビット線ＢＬと第２メモリ部が共有するワード線ＷＬとの間には、（ＶＰＡＳＳ−ＶＢＬ）の電位差しか印加されていないため、第２メモリ部ＭＣ２の第２チャネルトンネル絶縁膜４０ｂへは十分な電界が印加されない。このため、第２メモリ部ＭＣ２には書き込みは行われない。
また、第１メモリ部ＭＣ１とワード線ＷＬを共有する第３メモリ部ＭＣ３においては、ベース半導体層１０と第３メモリ部ＭＣ３が属するビット線ＢＬとの間に電位差がなく、また、第３メモリ部ＭＣ３が属するビット線ＢＬと第３メモリ部ＭＣ３が共有するワード線ＷＬとの間の電圧は、書き込み電圧ＶＷＬであり低いため、ＦＮトンネル電流によって電子ｃｇ１が第３電荷保持層５０ｃに供給されることがない。
同様に、第２メモリ部ＭＣ２とワード線ＷＬを共有する別のメモリ部ＭＣにおいては、そのメモリ部ＭＣが属するビット線ＢＬと、そのメモリ部ＭＣが共有するワード線ＷＬとの間の電圧は、パス電圧ＶＰＡＳＳであり低いため、ＦＮトンネル電流によって電子ｃｇ１が電荷保持層５０に供給されることがない。
このように、特定のメモリ部ＭＣ(ここでは第１メモリ部ＭＣ１)に選択的に書き込みを実施することが可能である。そして、本実施形態においては、書き込み動作の際に、メモリ部ＭＣに印加される電界が低い。これにより書き込みが高速化される。また、信頼性が向上する。
図７は、第１の実施形態に係る別の不揮発性半導体記憶装置の消去動作を例示する模式図である。
図７は、第１メモリ部ＭＣ１、第２メモリ部ＭＣ２及び第３メモリ部ＭＣ３を消去する場合の動作を例示している。
制御部９０は、消去動作の際に、第１チャネル半導体層３０ａの電位を、第１ベース半導体層１０ａの電位よりも低い第５電位Ｖ５に設定する。この例では、第１ベース半導体層１０ａの電位が１０Ｖに設定され、第１チャネル半導体層３０ａの電位は４Ｖに設定される。すなわち、第５電位Ｖ５はマイナス６Ｖに設定される。そして制御部９０は、第１電極７０ａの電位を、第１チャネル半導体層３０ａの電位よりも低い第６電位Ｖ６に設定する。この例では、第１電極７０ａの電位が０Ｖとされる。すなわち、第６電位Ｖ６は、マイナス１０Ｖである。
そして、制御部９０は、第２ベース半導体層１０ｂ及び第３ベース半導体層１０ｃの電位を第１ベース半導体層１０ａの電位と同じ１０Ｖに設定する。そして、制御部９０は、第２チャネル半導体層３０ｂ及び第３チャネル半導体層３０ｃの電位を第１チャネル半導体層３０ａの電位と同じ４Ｖに設定する。さらに、制御部９０は、第２電極７０ｂ及び第３電極７０ｃの電位を第１電極７０ａの電位と同じ０Ｖに設定する。
これにより、第１〜第３メモリ部ＭＣ１〜ＭＣ３において、例えば、Ballistic注入を利用したホールの電荷保持層５０への注入が実施され、消去動作が実施される。
図８は、第１の実施形態に係る別の不揮発性半導体記憶装置の別の消去動作を例示する模式図である。
図８は、第１メモリ部ＭＣ１、第２メモリ部ＭＣ２及び第３メモリ部ＭＣ３を消去する場合の別の動作を例示している。
制御部９０は、消去動作の際に、第１チャネル半導体層３０ａの電位を、第１ベース半導体層１０ａの電位と同じに設定する。この例では、第１ベース半導体層１０ａ及び第１チャネル半導体層３０ａの電位が２０Ｖに設定される。そして、制御部９０は、第１電極７０ａの電位を、第１チャネル半導体層３０ａの電位よりも低い第７電位Ｖ７に設定する。この例では、第１電極７０ａの電位が０Ｖとされる。すなわち、第７電位Ｖ７は、マイナス２０Ｖである。
そして、制御部９０は、第２ベース半導体層１０ｂ及び第３ベース半導体層１０ｃの電位を第１ベース半導体層１０ａの電位と同じ２０Ｖに設定する。そして、制御部９０は、第２チャネル半導体層３０ｂ及び第３チャネル半導体層３０ｃの電位を第１チャネル半導体層３０ａの電位と同じ２０Ｖに設定する。さらに、制御部９０は、第２電極７０ｂ及び第３電極７０ｃの電位を第１電極７０ａの電位と同じ０Ｖに設定する。
これにより、第１〜第３メモリ部ＭＣ１〜ＭＣ３において、ＦＮトンネル電流を使用した消去動作が行われる。
なお、上記で説明した消去動作の２つの例において、チャネル部３１（第１、第２、第３チャネル部３１ａ、３１ｂ、３１ｃなど）の電位は、例えば、ドレイン側選択トランジスタＳＴＤ及びソース側選択トランジスタＳＴＳの少なくともいずれかのＧＩＤＬ（Gate-Induced Drain Leakage）を利用することで、所定の値に設定される。ただし、実施形態はこれに限らず、チャネル部３１の電位は、任意の機構によって設定されることができる。例えば、チャネル部３１に電気的なコンタクトを設け、そのチャネル部３１の電位を設定しても良い。
図９は、第１の実施形態に係る別の不揮発性半導体記憶装置の読み出し動作を例示する模式図である。
図９は、第１メモリ部ＭＣ１に格納された情報を読み出す、すなわち、第１メモリ部ＭＣ１のしきい値電圧を検出する場合の動作を例示している。
制御部９０は、第１メモリ部ＭＣ１の読み出しの際に、第１電極７０ａの電位を第１ベース半導体層１０ａの電位よりも高い第８電位Ｖ８に設定する。この例では、第１ベース半導体層１０ａの電位は０Ｖとされ、第１電極７０ａの電位は、６Ｖに設定される。すなわち、第８電位Ｖ８は、６Ｖである。そして、制御部９０は、第２電極７０ｂの電位を、第１ベース半導体層１０ａの電位よりも高く第８電位Ｖ８よりも低い第９電位Ｖ９に設定する。この例では、第９電位Ｖ９は５Ｖである。なお、第３電極７０ｃの電位は、第１電極７０ａの電位と同じ第８電位Ｖ８（すなわち、６Ｖ）に設定されている。
そして、制御部９０は、第３チャネル半導体層３０ｃの電位を、第１ベース半導体層１０ａの電位よりも高く第８電位Ｖ８よりも低い第１０電位Ｖ１０に設定する。この例では、第１０電位Ｖ１０は、第９電位Ｖ９と同じ５Ｖに設定される。制御部９０は、第１チャネル半導体層３０ａ及び第２チャネル半導体層３０ｂの電位を、第１ベース半導体層１０ａの電位よりも高く、第８〜第１０電位Ｖ８〜Ｖ１０よりも低い第１１電位Ｖ１１に設定する。第１１電位Ｖ１１は読み出しのための検出電圧である。第１１電位Ｖ１１は、例えば０．０５Ｖに設定される。これにより、第１メモリ部ＭＣ１のしきい値特性を読み出すことができる。
このように、複数のメモリ部ＭＣを有する不揮発性半導体記憶装置１１１においても、メモリ部ＭＣのそれぞれにおいて電荷保持層５０に効率良く電荷（電子ｃｇ１）を蓄積でき、書き込みが高速化できる。また、消去及び読み出し動作が実施できる。
なお、不揮発性半導体記憶装置１１１のように、複数のメモリ部ＭＣを設けた場合において、複数のベース半導体層１０の電位を適切に制御することで、複数のメモリ部ＭＣのうちの一部に選択的に書き込みを実施することもできる。
なお、図６〜図９の各図において、図中に例示した電圧値は、互いに相対的な値であり、上記の動作が可能な限り絶対的な値を変更しても良い。
（第２の実施の形態）
図１０は、第２の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
図１１は、第２の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的平面図である。
図１０は、図１１のＡ１−Ａ２線断面図である。
図１０及び図１１に表したように、不揮発性半導体記憶装置１２０は、第１積層構造体７５ａ（積層構造体７５）を備える。第１積層構造体７５ａは、第１方向（Ｚ軸方向）に積層された複数の第１電極７０ａ（ゲート電極７０）と、複数の第１電極７０ａどうしの間に設けられた第１電極間絶縁層８０ａ（電極間絶縁層８０）と、を含む。
図１１においては、図を見易くするために、ゲート電極７０と、後述するベース半導体層１０及びチャネル半導体層３０と、が描かれている。
不揮発性半導体記憶装置１２０は、基板５をさらに備えることができる。基板５の主面上に第１積層構造体７５ａは設けられる。上記の第１方向は基板５の主面に対して垂直である。
第１電極７０ａは、Ｚ軸方向に対して垂直なＹ軸方向（第３方向）に沿って延在している。Ｚ軸方向とＹ軸方向とに対して直交する方向をＸ軸方向（第２方向）とする。
不揮発性半導体記憶装置１２０は、第１ベース半導体層１０ａ（ベース半導体層１０）と、第１チャネル半導体層３０ａ（チャネル半導体層３０）と、第１ベーストンネル絶縁膜２０ａ（ベーストンネル絶縁膜２０）と、第１チャネルトンネル絶縁膜４０ａ（チャネルトンネル絶縁膜４０）と、第１電荷保持層５０ａ（電荷保持層５０）と、第１ブロック絶縁膜６０ａ（ブロック絶縁膜６０）と、をさらに備える。
第１ベース半導体層１０ａは、第１電極７０ａのＺ軸方向に沿う第１側面７０ａｓに対向する。第１チャネル半導体層３０ａは、第１側面７０ａｓと第１ベース半導体層１０ａとの間に設けられる。第１ベーストンネル絶縁膜２０ａは、第１ベース半導体層１０ａと第１チャネル半導体層３０ａとの間に設けられる。第１チャネルトンネル絶縁膜４０ａは、第１側面７０ａｓと第１チャネル半導体層３０ａとの間に設けられる。第１電荷保持層５０ａは、第１側面７０ａｓと第１チャネルトンネル絶縁膜４０ａとの間に設けられ、電荷を保持する。第１ブロック絶縁膜６０ａは、第１側面７０ａｓと第１電荷保持層５０ａとの間に設けられる。
第１ベース半導体層１０ａに接続するベース半導体層コンタクトＢＳＣと、第１チャネル半導体層３０ａに接続するチャネル半導体層コンタクトＢＬＣと、が設けられている。
第１ベース半導体層１０ａ、第１チャネル半導体層３０ａ、第１ベーストンネル絶縁膜２０ａ、第１チャネルトンネル絶縁膜４０ａ、第１電荷保持層５０ａ及び第１ブロック絶縁膜６０ａの構成及び材料は第１実施形態に関して説明したものと同様とすることができる。
なお、本実施形態においては、第１チャネル半導体層３０ａの厚さｔ３は、Ｘ軸方向に沿った長さであり、厚さｔ３は、３０ｎｍ未満に設定される。厚さｔ３は、より望ましくは、１０ｎｍ未満に設定される。ベーストンネル絶縁膜２０の厚さｔ２は、Ｘ軸方向に沿った長さであり、厚さｔ２は、２ｎｍ以上１０ｎｍ以下に設定される。チャネルトンネル絶縁膜４０の厚さｔ４は、Ｘ軸方向に沿った長さであり、例えば２ｎｍ以上１０ｎｍ以下に設定される。
複数のゲート電極７０（第１電極７０ａ）のそれぞれにおいてメモリ部ＭＣ（例えば第１メモリ部ＭＣ１）が形成される。それぞれのメモリ部ＭＣにおいて、第１実施形態に関して説明した動作が実施される。
すなわち、不揮発性半導体記憶装置１２０は、第１ベース半導体層１０ａ、第１チャネル半導体層３０ａ及び複数の第１電極７０ａに接続された制御部９０をさらに備える。
制御部９０は、電子ｃｇ１を第１電荷保持層５０ａ（すなわち、第１電極７０ａのいずれかの第１側面７０ａｓに対向する第１電荷保持層５０ａ）に注入する書き込み動作の際に以下を実施する。
制御部９０は、第１チャネル半導体層３０ａの電位を、第１ベース半導体層１０ａの電位（基準電位）からみたときに、第１チャネルトンネル絶縁膜４０ａの第１チャネル半導体層３０ａに対する電子のエネルギー障壁の大きさに相当する障壁電位差φｖよりも高い第１電位Ｖ１に設定する。
そして、制御部９０は、複数の第１電極７０ａのうちの上記いずれかの第１電極７０ａの電位を、第１ベース半導体層１０ａの電位（基準電位）からみたときに第１電位Ｖ１よりも高い第２電位Ｖ２に設定する。
不揮発性半導体記憶装置１２０においても、電荷保持層５０への電子ｃｇ１の捕獲効率が向上する。これにより、書き込み動作が高速化できる。また、信頼性が向上する。
さらに、消去動作及び読み出し動作においても第１実施形態に関して説明した動作が適用できる。
不揮発性半導体記憶装置１２０は、さらに第２積層構造体７５ｂを備える。第２積層構造体は、Ｚ軸方向に対して直交するＸ軸方向に沿って第１積層構造体７５ａと並ぶ。第２積層構造体７５ｂは、Ｚ軸方向に積層された複数の第２電極７０ｂと、複数の第２電極７０ｂどうしの間に設けられた第２電極間絶縁層８０ｂと、を含む。
不揮発性半導体記憶装置１２０は、第２ベース半導体層１０ｂと、第２チャネル半導体層３０ｂと、第２ベーストンネル絶縁膜２０ｂと、第２チャネルトンネル絶縁膜４０ｂと、第２電荷保持層５０ｂと、第２ブロック絶縁膜６０ｂと、をさらに備える。
第２ベース半導体層１０ｂは、第２電極７０ｂのＺ軸方向に沿う第２側面７０ｂｓに対向する。第２チャネル半導体層３０ｂは、第２側面７０ｂｓと第２ベース半導体層１０ｂとの間に設けられる。第２ベーストンネル絶縁膜２０ｂは、第２ベース半導体層１０ｂと第２チャネル半導体層３０ｂとの間に設けられる。第２チャネルトンネル絶縁膜４０ｂは、第２側面７０ｂｓと第２チャネル半導体層３０ｂとの間に設けられる。第２電荷保持層５０ｂは、第２側面７０ｂｓと第２チャネルトンネル絶縁膜４０ｂとの間に設けられ、電荷を保持する。第２ブロック絶縁膜６０ｂは、第２側面７０ｂｓと第２電荷保持層５０ｂとの間に設けられる。
複数の第１電極７０ａと複数の第２電極７０ｂとは、Ｚ軸方向とＸ軸方向とに対して直交するＹ軸方向に延在する。
第２ベース半導体層１０ｂは第１ベース半導体層１０ａに電気的に接続されている。具体的には、第２ベース半導体層１０ｂは第１ベース半導体層１０ａと連続している。すなわち、第１積層構造体７５ａ及び第２積層構造体７５ｂを覆う外側の半導体層のうちで第１電極７０ａに対向する部分が第１ベース半導体層１０ａとなり、第２電極７０ｂに対向する部分が第２ベース半導体層１０ｂとなる。
第２チャネル半導体層３０ｂは、第１チャネル半導体層３０ａに電気的に接続されている。具体的には、第２チャネル半導体層３０ｂは第１チャネル半導体層３０ａと連続している。すなわち、第１積層構造体７５ａ及び第２積層構造体７５ｂを覆う内側の半導体層のうちで第１電極７０ａに対向する部分が第１チャネル半導体層３０ａとなり、第２電極７０ｂに対向する部分が第２チャネル半導体層３０ｂとなる。
既に説明したように、第１電極７０ａ及び第２電極７０ｂは、それぞれＹ軸方向に沿って延在している。すなわち、第１電極７０ａと第２電極７０ｂとはＸ軸方向に沿って分断されている。一方、第１チャネル半導体層３０ａ及び第２チャネル半導体層３０ｂは、Ｘ軸方向に沿って連続している。すなわち、第１チャネル半導体層３０ａ及び第２チャネル半導体層３０ｂはＸ軸方向に沿って延在している。第１電極７０ａと第１チャネル半導体層３０ａとが交差する部分にメモリ部ＭＣが形成される。第２電極７０ｂと第２チャネル半導体層３０ｂとが交差する部分にメモリ部ＭＣが形成される。
不揮発性半導体記憶装置１２０は、第３ベース半導体層１０ｃと、第３チャネル半導体層３０ｃと、第３ベーストンネル絶縁膜２０ｃと、第３チャネルトンネル絶縁膜４０ｃと、第３電荷保持層５０ｃと、第３ブロック絶縁膜６０ｃと、をさらに備える。第３ベース半導体層１０ｃ、第３チャネル半導体層３０ｃ、第３ベーストンネル絶縁膜２０ｃ、第３チャネルトンネル絶縁膜４０ｃ、第３電荷保持層５０ｃ及び第３ブロック絶縁膜６０ｃの構成は、第１ベース半導体層１０ａ、第１チャネル半導体層３０ａ、第１ベーストンネル絶縁膜２０ａ、第１チャネルトンネル絶縁膜４０ａ、第１電荷保持層５０ａ及び第１ブロック絶縁膜６０ａとそれぞれ同様なので、図示を省略する。
第３ベース半導体層１０ｃは、第１ベース半導体層１０ｃと連続している。すなわち、第２ベース半導体層１０ｂ及び第３ベース半導体層１０ｃは第１ベース半導体層１０ａに電気的に接続されている。第３ベース半導体層１０ｃは、第１電極７０ａのＺ軸方向に沿う第３側面７０ｃｓに対向する。第３側面７０ｃｓは、第１側面７０ａｓと連続している。すなわち、第３側面７０ｃｓのそれぞれは、Ｙ軸方向に沿って第１側面７０ａｓのそれぞれと連続している。第３側面７０ｃｓは、Ｚ軸方向とＹ軸方向とに沿う面である。
第３チャネル半導体層３０ｃは、第３側面７０ｃｓと第３ベース半導体層１０ｃとの間に設けられる。第３チャネル半導体層３０ｃは、第１チャネル半導体層３０ａの延在方向に沿って延在し、第１チャネル半導体層３０ａと離間している。すなわち、第３チャネル半導体層３０ｃは、Ｘ軸方向に沿って延在する部分を有する。また、第３チャネル半導体層３０ｃは、Ｚ軸方向に沿って延在する部分を有する。
第３ベーストンネル絶縁膜２０ｃは、第３ベース半導体層１０ｃと第３チャネル半導体層３０ｃとの間に設けられる。本具体例では、第３ベーストンネル絶縁膜２０ｃは、第１ベーストンネル絶縁膜２０ａ及び第２ベーストンネル絶縁膜２０ｂと連続している。実施形態はこれに限らず、第３ベーストンネル絶縁膜２０ｃは、第１ベーストンネル絶縁膜２０ａ及び第２ベーストンネル絶縁膜２０ｂと連続していなくても良い。
第３チャネルトンネル絶縁膜４０ｃは、第３側面７０ｃｓと第３チャネル半導体層３０ｃとの間に設けられる。本具体例では、第３チャネルトンネル絶縁膜４０ｃは、第１チャネルトンネル絶縁膜４０ａと連続している。実施形態はこれに限らず、第３チャネルトンネル絶縁膜４０ｃは、第１チャネルトンネル絶縁膜４０ａと連続していなくても良い。
第３電荷保持層５０ｃは、第３側面７０ｃｓと第３チャネルトンネル絶縁膜４０ｃとの間に設けられ、電荷を保持する。本具体例では、第３電荷保持層５０ｃは、第１電荷保持層５０ａと連続している。実施形態はこれに限らず、第３電荷保持層５０ｃは、第１電荷保持層５０ａと連続していなくても良い。
第３ブロック絶縁膜６０ｃは、第３側面７０ｃｓと第３電荷保持層５０ｃとの間に設けられる。本具体例では、第３ブロック絶縁膜６０ｃは、第１ブロック絶縁膜６０ａと連続している。実施形態はこれに限らず、第３ブロック絶縁膜６０ｃは、第１ブロック絶縁膜６０ａと連続していなくても良い。
第１電極７０ａと第３チャネル半導体層３０ｃとが交差する部分に第３メモリ部ＭＣ３が形成される。なお、第２電極７０ｂと第３チャネル半導体層３０ｃとが交差する部分には別のメモリ部ＭＣが形成される。
それぞれのメモリ部ＭＣ（第１メモリ部ＭＣ１、第２メモリ部ＭＣ２及び第３メモリ部ＭＣ３など）において、電荷保持層５０への電子ｃｇ１の捕獲効率が向上する。これにより、書き込み動作が高速化できる。また、信頼性が向上する。
すなわち、制御部９０は、複数の第２電極７０ｂ及び第３チャネル半導体層３０ｃにさらに接続されている。なお、第２チャネル半導体層３０ｂは、第１チャネル半導体層３０ａに電気的に接続されているため、第２チャネル半導体層３０ｂは、制御部９０に接続されていることになる。第２ベース半導体層１０ｂ及び第３ベース半導体層１０ｃは第１ベース半導体層１０ａに接続されているため、制御部９０は、第２ベース半導体層１０ｂ及び第３ベース半導体層１０ｃに接続されていることになる。
制御部９０は、既に説明したように、電子ｃｇ１を第１電荷保持層５０ａに注入する書き込み動作の際に、第１チャネル半導体層３０ａの電位を、基準電位からみたときに、障壁電位差φｖよりも高い第１電位Ｖ１に設定し、複数の第１電極７０ａのそれぞれの電位を、基準電位からみたときに第１電位Ｖ１よりも高い第２電位Ｖ２に設定する。
制御部９０は、第１メモリ部ＭＣの書き込み動作（すなわち、第１電極７０ａへの電子ｃｇ１の注入）の際に、以下を行う。
制御部９０は、複数の第２電極７０ｂの電位を、第２ベース半導体層１０ｂの電位からみたときに第２電位Ｖ２よりも低い第３電位Ｖ３に設定する。
制御部９０は、第３チャネル半導体層３０ｃの電位を、第３ベース半導体層１０ｃの電位からみたときに、第３チャネルトンネル絶縁膜４０ｃの第３チャネル半導体層３０ｃに対する電子のエネルギー障壁の大きさに相当する障壁電位差φｖよりも低い第４電位Ｖ４に設定する。
なお、例えば、第２ベース半導体層１０ｂ及び第３ベース半導体層１０ｃの電位は基準電位（第１ベース半導体層１０ａの電位）に設定される。ただし、例えば、電圧降下などのために、第１ベース半導体層１０ａの電位、第２ベース半導体層１０ｂの電位及び第３ベース半導体層１０ｃの電位が互いに異なっていても良い。
また、例えば、第２チャネル半導体層３０ｂの電位は、第１チャネル半導体層３０ａの電位と同じに設定される。ただし、例えば、電圧降下などのために、第２チャネル半導体層３０ｂの電位が、第１チャネル半導体層３０ａの電位と異なっていても良い。
第１電位Ｖ１は、例えば、５Ｖである。第２電位Ｖ２は、例えば、１０Ｖである。第３電位Ｖ３は、例えば６Ｖである。第４電位Ｖ４は例えば、０Ｖである。上記の電圧を各メモリ部ＭＣに印加することで、第１メモリ部ＭＣ１への選択的な書き込み動作が実施できる。
また、消去動作及び読み出し動作に関しても、第１実施形態に関して説明した動作が適用できる。
不揮発性半導体記憶装置１２０において、ベーストンネル絶縁膜２０、チャネルトンネル絶縁膜４０、電荷保持層５０及びブロック絶縁膜６０の構成は任意である。
例えば、第２ベーストンネル絶縁膜２０ｂは、第１ベーストンネル絶縁膜２０ａと連続していても良い。また、第２ベーストンネル絶縁膜２０ｂは、第１ベーストンネル絶縁膜２０ａと分断されていても良い。第２チャネルトンネル絶縁膜４０ｂは、第１チャネルトンネル絶縁膜４０ａと連続していても良い。また、第２チャネルトンネル絶縁膜４０ｂは、第１チャネルトンネル絶縁膜４０ａと分断されていても良い。第２電荷保持層５０ｂは、第１電荷保持層５０ａと連続していても良い。第２電荷保持層５０ｂは、第１電荷保持層５０ａと分断されていても良い。第２ブロック絶縁膜６０ｂは、第１ブロック絶縁膜６０ａと連続していても良い。第２ブロック絶縁膜６０ｂは、第１ブロック絶縁膜６０ａと分断されていても良い。
なお、本具体例では、第１積層構造体７５ａにおいて８枚の第１電極７０ａが設けられ、第２積層構造体７５ｂにおいて８枚の第２電極７０ｂが設けられているが、積層される第１電極７０ａの数、及び、積層される第２電極７０ｂの数は任意である。
基板５と第１積層構造体７５ａとの間、及び、基板５と第２積層構造体７５ｂとの間に層間絶縁膜６が設けられている。層間絶縁膜６には、例えば酸化シリコンが用いられる。層間絶縁膜６は必要に応じて設けられ、省略しても良い。
なお、第１ブロック絶縁膜６０ａが第２ブロック絶縁膜６０ｂと分断され、第１電荷保持層５０ａが第２電荷保持層５０ｂと分断され、第１チャネルトンネル絶縁膜４０ａが第２チャネルトンネル絶縁膜４０ｂと分断されていても良い。このとき、第１チャネル半導体層３０ａ及び第２チャネル半導体層３０ｂが、基板５に直接接しないように、これらの間に絶縁層が設けられることが望ましい。例えば、基板５の上に設けられる層間絶縁膜６が積層構造体７５と基板５の間に設けられるだけでなく、チャネル半導体層３０と基板５との間にも設けられる。
以下、不揮発性半導体記憶装置１２０の製造方法の例について説明する。
図１２（ａ）、図１２（ｂ）、図１３（ａ）及び図１３（ｂ）は、第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
図１２（ａ）に表したように、基板５の上に、層間絶縁膜６となる絶縁膜６ｆを形成する。絶縁膜６ｆの上に、ゲート電極７０となる電極用導電膜７０ｆ、と、電極間絶縁層８０となる絶縁膜８０ｆと、を交互に積層する。
図１２（ｂ）に表したように、電極用導電膜７０ｆ、絶縁膜８０ｆ及び絶縁膜６ｆをＹ軸方向に沿う帯状に加工する。これにより、第１電極７０ａ、第２電極７０ｂ、第１電極間絶縁層８０ａ及び第２電極間絶縁層８０ｂが形成される。すなわち、積層構造体７５（第１積層構造体７５ａ及び第２積層構造体７５ｂなど）が形成される。なお、絶縁膜６ｆが加工されて層間絶縁膜６が形成される。
図１３（ａ）に表したように、積層構造体７５を覆うように、ブロック絶縁膜６０となる絶縁膜、電荷保持層５０となる電荷保持膜、及び、チャネルトンネル絶縁膜４０となる絶縁膜、をこの順で形成する。
なお、本具体例では、第１ブロック絶縁膜６０ａが第２ブロック絶縁膜６０ｂと連続し、第１電荷保持層５０ａが第２電荷保持層５０ｂと連続し、第１チャネルトンネル絶縁膜４０ａが第２チャネルトンネル絶縁膜４０ｂと連続している構成を有する場合であるが、これらが不連続であっても良い。その場合は、ブロック絶縁膜６０となる絶縁膜、電荷保持層５０となる電荷保持膜、及び、チャネルトンネル絶縁膜４０となる絶縁膜を形成した後に、これらの膜をＹ軸方向に沿う帯状に加工する。
図１３（ｂ）に表したように、チャネルトンネル絶縁膜４０（第１チャネルトンネル絶縁膜４０ａ及び第２チャネルトンネル絶縁膜４０ｂ）を覆うように、チャネル半導体層３０となる半導体層を形成し、この半導体層をＸ軸方向に沿う帯状に加工して、チャネル半導体層３０（第１チャネル半導体層３０ａ及び第２チャネル半導体層３０ｂ）が形成される。
この後、チャネル半導体層３０を覆うように、ベーストンネル絶縁膜２０を形成し、ベーストンネル絶縁膜２０の上にベース半導体層１０を形成する。この後、ベース半導体層コンタクトＢＳＣ及びチャネル半導体層コンタクトＢＬＣを形成する。
これにより、不揮発性半導体記憶装置１２０が形成される。
本製造方法においては、基板５の上にゲート電極７０が複数一括して形成できるので、高い生産性で大容量の不揮発性半導体記憶装置が製造できる。
（第３の実施の形態）
図１４は、第３の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
図１４に表したように、不揮発性半導体記憶装置１３０は、第１積層構造体７５ａ（積層構造体７５）を備える。第１積層構造体７５ａは、第１方向（Ｚ軸方向）に積層された複数の第１電極７０ａ（ゲート電極７０）と、複数の第１電極７０ａどうしの間に設けられた第１電極間絶縁層８０ａ（電極間絶縁層８０）と、を含む。
不揮発性半導体記憶装置１３０は、基板５をさらに備えることができる。基板５の主面上に第１積層構造体７５ａは設けられる。上記の第１方向は基板の主面に対して垂直である。
本具体例では、絶縁層８１ａが設けられ、基板５と絶縁層８１ａとの間に第１電極７０ａ及び第１電極間絶縁層８０ａが配置される。絶縁層８１ａは第１積層構造体７５ａに含まれるものとする。
第１電極７０ａは、Ｚ軸方向に対して垂直なＹ軸方向（第３方向）に沿って延在している。Ｚ軸方向とＹ軸方向とに対して直交する方向をＸ軸方向（第２方向）とする。
不揮発性半導体記憶装置１３０は、第１ベース半導体層１０ａ（ベース半導体層１０）と、第１チャネル半導体層３０ａ（チャネル半導体層３０）と、第１ベーストンネル絶縁膜２０ａ（ベーストンネル絶縁膜２０）と、第１チャネルトンネル絶縁膜４０ａ（チャネルトンネル絶縁膜４０）と、第１電荷保持層５０ａ（電荷保持層５０）と、第１ブロック絶縁膜６０ａ（ブロック絶縁膜６０）と、をさらに備える。
第１ベース半導体層１０ａは、第１電極７０ａのＺ軸方向に沿う第１側面７０ａｓに対向する。第１チャネル半導体層３０ａは、第１側面７０ａｓと第１ベース半導体層１０ａとの間に設けられる。第１ベーストンネル絶縁膜２０ａは、第１ベース半導体層１０ａと第１チャネル半導体層３０ａとの間に設けられる。第１チャネルトンネル絶縁膜４０ａは、第１側面７０ａｓと第１チャネル半導体層３０ａとの間に設けられる。第１電荷保持層５０ａは、第１側面７０ａｓと第１チャネルトンネル絶縁膜４０ａとの間に設けられ、電荷を保持する。第１ブロック絶縁膜６０ａは、第１側面７０ａｓと第１電荷保持層５０ａとの間に設けられる。
不揮発性半導体記憶装置１３０においては、第１ベース半導体層１０ａは、第１積層構造体７５ａをＺ軸方向に沿って貫通する。第１ベーストンネル絶縁膜２０ａは、第１ベース半導体層１０ａのＺ軸方向に沿う側面を取り囲む。第１チャネル半導体層３０ａは、第１ベーストンネル絶縁膜２０ａのＺ軸方向に沿う側面を取り囲む。第１チャネルトンネル絶縁膜４０ａは、第１チャネル半導体層３０ａのＺ軸方向に沿う側面を取り囲む。第１電荷保持層５０ａは、第１チャネルトンネル絶縁膜４０ａのＺ軸方向に沿う側面を取り囲む。第１ブロック絶縁膜６０ａは、第１電荷保持層５０ａのＺ軸方向に沿う側面を取り囲む。
第１ベーストンネル絶縁膜２０ａ、第１チャネル半導体層３０ａ、第１チャネルトンネル絶縁膜４０ａ、第１電荷保持層４０ａ及び第１ブロック絶縁膜６０ａは、第１積層構造体７５ａをＺ軸方向に沿って貫通する。第１電極７０ａの第１側面７０ａｓは、第１電極７０ａのうちで、第１ベース半導体層１０ａ、第１ベーストンネル絶縁膜２０ａ、第１チャネル半導体層３０ａ、第１チャネルトンネル絶縁膜４０ａ、第１電荷保持層４０ａ及び第１ブロック絶縁膜６０ａに対向する面である。
第１ブロック絶縁膜６０ａは管状であり、第１ブロック絶縁膜６０ａの内側に第１電荷保持層５０ａが設けられる。第１電荷持層５０ａは管状であり、第１電荷保持層５０ａの内側に第１チャネルトンネル絶縁膜４０ａが設けられる。第１チャネルトンネル絶縁膜４０ａは管状であり、第１チャネルトンネル絶縁膜４０ａの内側に第１チャネル半導体層３０ａが設けられる。第１チャネル半導体層３０ａは管状であり、第１チャネル半導体層３０ａの内側に第１ベーストンネル絶縁膜２０ａが設けられる。第１ベーストンネル絶縁膜２０ａは管状であり、第１ベーストンネル絶縁膜２０ａの内側に第１ベース半導体層１０ａが設けられる。
複数のゲート電極７０（第１電極７０ａ）のそれぞれにおいてメモリ部ＭＣ（例えば第１メモリ部ＭＣ１）が形成される。それぞれのメモリ部ＭＣにおいて、第１実施形態に関して説明した動作が実施される。
すなわち、不揮発性半導体記憶装置１３０は、第１ベース半導体層１０ａ、第１チャネル半導体層３０ａ及び複数の第１電極７０ａに接続された制御部９０をさらに備える。
制御部９０は、電子ｃｇ１を第１電荷保持層５０ａ（すなわち、複数の第１電極７０ａのうちのいずれかの第１側面７０ａｓに対向する第１電荷保持層５０ａ）に注入する書き込み動作の際に、第１チャネル半導体層３０ａの電位を、第１ベース半導体層１０ａの電位（基準電位）からみたときに、第１チャネルトンネル絶縁膜４０ａの第１チャネル半導体層３０ａに対する電子のエネルギー障壁の大きさに相当する障壁電位差φｖよりも高い第１電位Ｖ１に設定する。
そして、制御部９０は、複数の第１電極７０ａのうちの上記のいずれかの第１電極７０ａの電位を、基準電位からみたときに第１電位Ｖ１よりも高い第２電位Ｖ２に設定する。
不揮発性半導体記憶装置１２０においても、電荷保持層５０への電子ｃｇ１の捕獲効率が向上する。これにより、書き込み動作が高速化できる。また、信頼性が向上する。
不揮発性半導体記憶装置１３０は、第２積層構造体７５ｂをさらに備えることができる。第２積層構造体７５ｂは、Ｘ軸方向に沿って第１積層構造体７５ａと並ぶ。第２積層構造体７５ｂは、Ｚ軸方向に積層された複数の第２電極７０ｂと、複数の第２電極７０ｂどうしの間に設けられた第２電極間絶縁層８０ｂと、を含む。
本具体例では、絶縁層８１ｂが設けられ、基板５と絶縁層８１ｂとの間に第２電極７０ｂ及び第２電極間絶縁層８０ｂが配置される。絶縁層８１ｂは第２積層構造体７５ｂに含まれるものとする。
複数の第２電極７０ｂのそれぞれの主面は、複数の第１電極７０ａのそれぞれの主面を含む平面内にある。すなわち、複数の第２電極７０ｂのそれぞれは、複数の第１電極７０ａのそれぞれと同層である。複数の第２電極７０ｂのそれぞれと基板５との距離は、複数の第１電極７０ａのそれぞれと基板５との距離と等しい。
不揮発性半導体記憶装置１３０は、第２ベース半導体層１０ｂと、第２ベーストンネル絶縁膜２０ｂと、第２チャネル半導体層３０ｂと、第２チャネルトンネル絶縁膜４０ｂと、第２電荷保持層５０ｂと、第２ブロック絶縁膜６０ｂと、接続部チャネル半導体層３３と、をさらに備える。
第２ベース半導体層１０ｂは、第２電極７０ｂのＺ軸方向に沿う第２側面７０ｂｓに対向し、第２積層構造体７５ｂをＺ軸方向に沿って貫通する。第２ベーストンネル絶縁膜２０ｂは、第２側面７０ｂと第２ベース半導体層１０ｂとの間に設けられ。第２ベーストンネル絶縁膜２０ｂは、第２ベース半導体層１０ｂのＺ軸方向に沿う側面を取り囲む。第２チャネル半導体層３０ｂは、第２側面７０ｂと第２ベーストンネル絶縁膜２０ｂとの間に設けられる。第２チャネル半導体層３０ｂは、第２ベーストンネル絶縁膜２０ｂのＺ軸方向に沿う側面を取り囲む。第２チャネルトンネル絶縁膜４０ｂは、第２側面７０ｂと第２チャネル半導体層３０ｂとの間に設けられる。第２チャネルトンネル絶縁膜４０ｂは、第２チャネル半導体層３０ｂのＺ軸方向に沿う側面を取り囲む。第２電荷保持層５０ｂは、第２側面７０ｂと第２チャネルトンネル絶縁膜４０ｂとの間に設けられる。第２電荷保持層５０ｂは、第２チャネルトンネル絶縁膜４０ｂのＺ軸方向に沿う側面を取り囲み、電荷を保持する。第２ブロック絶縁膜６０ｂは、第２側面７０ｂと第２電荷保持層５０ｂとの間に設けられる。第２ブロック絶縁膜６０ｂは、第２電荷保持層５０ｂのＺ軸方向に沿う側面を取り囲む。
第２ベーストンネル絶縁膜２０ｂ、第２チャネル半導体層３０ｂ、第２チャネルトンネル絶縁膜４０ｂ、第２電荷保持層４０ｂ及び第２ブロック絶縁膜６０ｂは、第２積層構造体７５ｂをＺ軸方向に沿って貫通する。第２電極７０ｂの第２側面７０ｂｓは、第２電極７０ｂのうちで、第２ベース半導体層１０ｂ、第２ベーストンネル絶縁膜２０ｂ、第２チャネル半導体層３０ｂ、第２チャネルトンネル絶縁膜４０ｂ、第２電荷保持層４０ｂ及び第２ブロック絶縁膜６０ｂに対向する面である。
第２ブロック絶縁膜６０ｂは管状であり、第２ブロック絶縁膜６０ｂの内側に第２電荷保持層５０ｂが設けられる。第２電荷持層５０ｂは管状であり、第２電荷保持層５０ｂの内側に第２チャネルトンネル絶縁膜４０ｂが設けられる。第２チャネルトンネル絶縁膜４０ｂは管状であり、第２チャネルトンネル絶縁膜４０ｂの内側に第２チャネル半導体層３０ｂが設けられる。第２チャネル半導体層３０ｂは管状であり、第２チャネル半導体層３０ｂの内側に第２ベーストンネル絶縁膜２０ｂが設けられる。第２ベーストンネル絶縁膜２０ｂは管状であり、第２ベーストンネル絶縁膜２０ｂの内側に第１ベース半導体層１０２が設けられる。
接続部チャネル半導体層３３は、第１チャネル半導体層３０ａと第２チャネル半導体層３０ｂとを電気的に接続する。
第２ベース半導体層１０ｂには、第１ベース半導体層１０ａと同じ構成（材料を含む）が適用される。第２ベーストンネル絶縁膜２０ｂには、第１ベーストンネル絶縁膜２０ａと同じ構成（材料を含む）が適用される。第２チャネル半導体層３０ｂには、第１チャネル半導体層３０ａと同じ構成（材料を含む）が適用される。第２チャネルトンネル絶縁膜４０ｂには、第１チャネルトンネル絶縁膜４０ａと同じ構成（材料を含む）が適用される。第２電荷保持層５０ｂには、第１電荷保持層５０ａと同じ構成（材料を含む）が適用される。第２ブロック絶縁膜６０ｂには、第１ブロック絶縁膜６０ａと同じ構成（材料を含む）が適用される。
接続部チャネル半導体層３３には、例えば、第１チャネル半導体層３０ａ及び第２チャネル半導体層３０ｂに用いられる材料が用いられる。
不揮発性半導体記憶装置１３０は、接続部ベース半導体層１１と、接続部ベーストンネル絶縁膜２１と、をさらに備える。ただし、接続部ベース半導体層１１及び接続部ベーストンネル絶縁膜２１は必要に応じて設けられ、場合によっては省略可能である。以下では、接続部ベース半導体層１１及び接続部ベーストンネル絶縁膜２１が設けられる場合として説明する。
接続部ベース半導体層１１は、第１ベース半導体層１０ａの端（例えば下端であり、基板５の側の端）と、第２ベース半導体層１０ｂの端（例えば下端であり、基板５の側の端）と、を電気的に接続する。接続部ベース半導体層１１は、例えばＸ−Ｙ平面内に延在する。本具体例では、接続部ベース半導体層１１は、Ｘ軸方向に沿って延在する。
接続部ベーストンネル絶縁膜２１は、接続部チャネル半導体層３３と接続部ベース半導体層１１との間に設けられる。
接続部ベース半導体層１１の側面は、例えば、Ｚ軸方向に対して実質的に垂直な面である。接続部ベーストンネル絶縁膜２１は、例えばＸ軸方向に沿って延在し、接続部ベース半導体層１１の側面を取り囲む。接続部ベーストンネル絶縁膜２１の側面は、例えばＺ軸方向に対して実質的に垂直な面である。接続部チャネル半導体層３３は、例えばＸ軸方向に沿って延在し、接続部ベーストンネル絶縁膜２１の側面を取り囲む。
さらに、不揮発性半導体記憶装置１３０は、接続部導電層７２と、接続部チャネルトンネル絶縁膜４１と、接続部電荷保持層５１と、接続部ブロック絶縁膜６１と、をさらに備える。
接続部導電層７２は、接続部チャネル半導体層３３に対向して設けられる。本具体例では、基板５と積層構造体７５（例えば第１積層構造体７５ａ及び第２積層構造体７５ｂなど）との間に層間絶縁膜６ａが設けられている。接続部導電層７２は、層間絶縁膜６ａと積層構造体７５との間に設けられている。なお、本具体例では、接続部導電層７２と積層構造体７５（例えば第１積層構造体７５ａ及び第２積層構造体７５ｂなど）との間に、層間絶縁膜６が設けられている。
接続部チャネルトンネル絶縁膜４１は、接続部チャネル半導体層３３と接続部導電層７２との間に設けられる。接続部電荷保持層５１は、接続部チャネルトンネル絶縁膜４１と接続部導電層７２との間に設けられる。接続部ブロック絶縁膜６１は、接続部電荷保持層５１と接続部導電層７２との間に設けられる。
例えば、接続部ベース半導体層１１には、第１及び第２ベース半導体層１０ａ及び１０ｂと同じ材料が用いられる。接続部ベーストンネル絶縁膜２１には、第１及び第２ベーストンネル絶縁膜２０ａ及び２０ｂと同じ材料が用いられる。接続部導電層７２には、第１及び第２電極７０ａ及び７０ｂと同じ材料が用いられる。接続部チャネルトンネル絶縁膜４１には、第１及び第２チャネルトンネル絶縁膜４０ａ及び４０ｂと同じ材料が用いられる。接続部電荷保持層５１には、第１及び第２電荷保持層５０ａ及び５０ｂと同じ材料が用いられる。接続部ブロック絶縁膜６１には、第１及び第２ブロック絶縁膜６０ａ及び６０ｂと同じ材料が用いられる。
なお、第１積層構造体７５ａと第２積層構造体７５ｂとの間には、Ｙ軸方向に沿って延在する層間絶縁膜７３が設けられている。
不揮発性半導体記憶装置１３０においては、制御部９０は、複数の第２電極７０ｂにさらに接続される。
制御部９０は、電子ｃｇ１を第１電荷保持層５０ａ（すなわち、複数の第１電極７０ａのうちのいずれかの第１側面７０ａｓに対向する第１電荷保持層５０ａ）に注入する書き込み動作の際に、複数の第２電極７０ｂの電位を、第２ベース半導体層１０ｂの電位からみたときに第２電位Ｖ２よりも低い第３電位Ｖ３に設定する。
制御部９０は、第２ベース半導体層１０ｂにさらに接続される。例えば、第２ベース半導体層１０ｂの電位は、第１ベース半導体層１０ａの電位と同じに設定される。ただし、電圧降下などのために、第２ベース半導体層１０ｂの電位が第１ベース半導体層１０ｂの電位と異なっていても良い。また、第２チャネル半導体層３０ｂの電位は、例えば、第１電位Ｖ１（第１チャネル半導体層３０ａの電位）に設定される。ただし、電圧降下などのために、第２チャネル半導体層３０ｂの電位が、第１チャネル半導体層３０ａの電位と異なっていても良い。
第１電位Ｖ１は、例えば、５Ｖである。第２電位Ｖ２は、例えば、１０Ｖである。第３電位Ｖ３は、例えば６Ｖである。上記の電圧を各メモリ部ＭＣに印加することで、第１メモリ部ＭＣ１への選択的な書き込み動作が実施できる。
不揮発性半導体記憶装置１３０は、第３ベース半導体層（ベース半導体層１０のうち１つであり、図示せず）と、第３チャネル半導体層（チャネル半導体層３０のうちの１つであり、図示せず）と、第３ベーストンネル絶縁膜（ベーストンネル絶縁膜２０のうちの１つであり、図示せず）と、第３チャネルトンネル絶縁膜（チャネルトンネル絶縁膜４０のうちの１つであり、図示せず）と、第３電荷保持層（電荷保持層５０のうちの１つであり、図示せず）と、第３ブロック絶縁膜（ブロック絶縁膜６０のうちの１つであり、図示せず）と、をさらに備える。
第３ベース半導体層は、第１ベース半導体層１０ａとＹ軸方向に沿って並ぶ。第３ベース半導体層は、第１積層構造体７５ａをＺ軸方向に沿って貫通する。第３ベース半導体層は、第１電極７０ａのＺ軸方向に沿う第３側面に対向する。第３ベーストンネル絶縁膜は、第３側面と第３ベース半導体層との間に設けられ、第３ベース半導体層のＺ軸方向に沿う側面を取り囲む。第３チャネル半導体層は、第３側面と第３ベーストンネル絶縁膜とのに設けられ、第３ベーストンネル絶縁膜のＺ軸方向に沿う側面を取り囲む。第３チャネルトンネル絶縁膜は、第３側面と第３チャネル半導体層との間に設けられ、第３チャネル半導体層のＺ軸方向に沿う側面を取り囲む。第３電荷保持層は、第３側面と第３チャネルトンネル絶縁膜との間に設けられ、第３チャネルトンネル絶縁膜のＺ軸方向に沿う側面を取り囲み電荷を保持する。第３ブロック絶縁膜は、第３側面と第３電荷保持層との間に設けられ、第３電荷保持層のＺ軸方向に沿う側面を取り囲む。
第３ベーストンネル絶縁膜、第３チャネル半導体層、第３チャネルトンネル絶縁膜、第３電荷保持層及び第３ブロック絶縁膜は、第１積層構造体７５ａをＺ軸方向に沿って貫通する。第１電極７０ａの第３側面は、第１電極７０ａのうちで、第３ベース半導体層、第３ベーストンネル絶縁膜、第３チャネル半導体層、第３チャネルトンネル絶縁膜、第３電荷保持層及び第３ブロック絶縁膜に対向する面である。
第３ブロック絶縁膜は管状であり、第３ブロック絶縁膜の内側に第３電荷保持層が設けられる。第３電荷持層は管状であり、第３電荷保持層の内側に第３チャネルトンネル絶縁膜が設けられる。第３チャネルトンネル絶縁膜は管状であり、第３チャネルトンネル絶縁膜の内側に第３チャネル半導体層が設けられる。第３チャネル半導体層は管状であり、第３チャネル半導体層の内側に第３ベーストンネル絶縁膜が設けられる。第３ベーストンネル絶縁膜は管状であり、第３ベーストンネル絶縁膜の内側に第３ベース半導体層が設けられる。
複数のゲート電極７０（第１電極７０ａ）と第３チャネル半導体層との交差部のそれぞれにおいてメモリ部ＭＣ（例えば第３メモリ部）が形成される。第３メモリ部においても、第１実施形態に関して説明した動作が実施される。
制御部９０は、第３チャネル半導体層にさらに接続される。制御部９０は、電子ｃｇ１を第１電荷保持層５０ａ（複数の第１電極７０ａのうちのいずれかの第１側面７０ａｓに対向する第１電荷保持層５０ａ）に注入する書き込み動作の際に、第３チャネル半導体層の電位を、第３ベース半導体層の電位からみたときに、第３チャネルトンネル絶縁膜の第３チャネル半導体層に対する電子のエネルギー障壁の大きさに相当する障壁電位差φｖよりも低い第４電位Ｖ４に設定する。第４電位Ｖ４は例えば、０Ｖである。
なお、制御部９０は、接続部導電層７２にさらに接続されることができる。制御部９０は、接続部導電層７２の電位を制御し、第１チャネル半導体層３０ａと第２チャネル半導体層３０ｂとを互いに電気的に接続することができる。また、制御部９０は、接続部導電層７２の電位を制御し、第１ベース半導体層１０ａと第２ベース半導体層１０ｂとを互いに電気的に接続することができる。すなわち、不揮発性半導体記憶装置１３０において、例えば、第１チャネル半導体層３０ａと第２チャネル半導体層３０ｂと接続部チャネル半導体層３３とで、Ｕ字状のＮＡＮＤストリングを形成することができる。このようなＵ字状に並んだメモリ部ＭＣのそれぞれにおいて電荷保持層５０に効率良く電荷（電子ｃｇ１）を蓄積でき、書き込みが高速化できる。また、第１実施形態と同様の消去及び読み出し動作が適用できる。
実施形態によれば、書き込みを高速化した不揮発性半導体記憶装置が提供される。
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置に含まれるベース半導体層、電極（ゲート電極）、チャネル部、チャネル半導体層、ベーストンネル絶縁膜、チャネルトンネル絶縁膜、電荷保持層、ブロック絶縁膜、電極間絶縁膜、積層構造体、制御部などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。例えば、上記実施形態の中で説明した材料や膜厚なども一例であり、種々の選択が可能である。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した不揮発性半導体記憶装置を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性半導体記憶装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
５…基板、 ６、６ａ…層間絶縁膜、 ６ｆ…絶縁膜、 １０…ベース半導体層、 １０ａ、１０ｂ、１０ｃ…第１、第２、第３ベース半導体層、 １１…接続部ベース半導体層、 ２０…ベーストンネル絶縁膜、 ２０ａ、２０ｂ、２０ｃ…第１、第２、第３ベーストンネル絶縁膜、 ２１…接続部ベーストンネル絶縁膜、 ３０…チャネル半導体層、 ３０ａ、３０ｂ、３０ｃ…第１、第２、第３チャネル半導体層、 ３１ａ、３１ｂ、３１ｃ…第１、第２、第３チャネル部、 ３２ｒ…ソース・ドレイン部、 ３３…接続部チャネル半導体層、 ４０…チャネルトンネル絶縁膜、 ４０ａ、４０ｂ、４０ｃ…第１、第２、第３チャネルトンネル絶縁膜、 ４１…接続部チャネルトンネル絶縁膜、 ５０…電荷保持層、 ５０ａ、５０ｂ、５０ｃ…第１、第２、第３電荷保持層、 ５１…接続部電荷保持層、 ６０…ブロック絶縁膜、 ６０ａ、６０ｂ、６０ｃ…第１、第２、第３ブロック絶縁膜、 ６１…接続部ブロック絶縁膜、 ７０…ゲート電極、 ７０ａ、７０ｂ、７０ｃ…第１、第２、第３電極、 ７０ａｓ、７０ｂｓ、７０ｃｓ…第１、第２、第３側面、 ７０ｆ…電極用導電膜、 ７２…接続部導電層、 ７３…層間絶縁膜、 ７５…積層構造体、 ７５ａ、７５ｂ…第１、第２積層構造体、 ８０…電極間絶縁膜、 ８０ａ、８０ｂ…第１、第２電極間絶縁膜、 ８０ｆ…絶縁膜、 ８１…層間絶縁膜、 ８１ａ、８１ｂ…絶縁層、 ８２…素子分離絶縁膜、 ９０…制御部、 １１０、１１１、１２０、１３０…不揮発性半導体記憶装置、 φ…障壁高さ、 φｖ…障壁電位差、 ＢＬ…ビット線、 ＢＬＣ…チャネル半導体層コンタクト、 ＢＳＣ…ベース半導体層コンタクト、 ＭＣ…メモリ部、 ＭＣ１、ＭＣ２、ＭＣ３…第１、第２、第３メモリ部、 ＳＧＤ…ドレイン側ゲート電極、 ＳＧＳ…ソース側ゲート電極、 ＳＴＤ…ドレイン側選択トランジスタ、 ＳＴＳ…ソース側選択トランジスタ、 Ｖ１〜Ｖ１０…第１〜第１０電位、 Ｖｓ…半導体層間電位差、 ＷＬ…ワード線、 ｃｇ１…電子、 ｔ２、ｔ３、ｔ４…厚さ

Claims (7)

  1. 第１ベース半導体層と、
    第１電極と、
    前記第１ベース半導体層と前記第１電極との間に設けられ、前記第１電極に対向する第１チャネル部を含む第１チャネル半導体層と、
    前記第１ベース半導体層と前記第１チャネル半導体層との間に設けられた第１ベーストンネル絶縁膜と、
    前記第１電極と前記第１チャネル部との間に設けられた第１チャネルトンネル絶縁膜と、
    前記第１電極と前記第１チャネルトンネル絶縁膜との間に設けられ、電荷を保持する第１電荷保持層と、
    前記第１電極と前記第１電荷保持層との間に設けられた第１ブロック絶縁膜と、
    を有する第１メモリ部を備え、
    電子を前記第１電荷保持層に注入する書き込み動作の際に、前記第１ベース半導体層から前記第１ベーストンネル絶縁膜と前記第１チャネル半導体層と前記第１チャネルトンネル絶縁膜とを介して、電子が前記第１電荷保持層に注入されることを特徴とする不揮発性半導体記憶装置。
  2. 前記第１ベース半導体層及び前記第１チャネル半導体層に接続された制御部をさらに備え、
    前記制御部は、前記書き込み動作の際に、
    前記第１チャネル半導体層の電位を、前記第１ベース半導体層の電位からみたときに、前記第１チャネルトンネル絶縁膜の前記第１チャネル半導体層に対する電子のエネルギー障壁の大きさに相当する障壁電位差よりも高い第１電位に設定することを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 前記制御部は、前記第１電極にさらに接続され、
    前記制御部は、前記書き込み動作の際に、前記第１電極の電位を、前記第１ベース半導体層の前記電位からみたときに前記第１電位よりも高い第２電位に設定することを特徴とする請求項２記載の不揮発性半導体記憶装置。
  4. 前記第１ベース半導体層から前記第１電極に向かう第１方向に対して垂直な第２方向に沿って前記第１メモリ部と並ぶ第２メモリ部であって、
    第２ベース半導体層と、
    第２電極と、
    前記第２ベース半導体層と前記第２電極との間に設けられ、前記第２電極に対向する第２チャネル部を含む第２チャネル半導体層と、
    前記第２ベース半導体層と前記第２チャネル半導体層との間に設けられた第２ベーストンネル絶縁膜と、
    前記第２電極と前記第２チャネル部との間に設けられた第２チャネルトンネル絶縁膜と、
    前記第２電極と前記第２チャネルトンネル絶縁膜との間に設けられ、電荷を保持する第２電荷保持層と、
    前記第２電極と前記第２電荷保持層との間に設けられた第２ブロック絶縁膜と、
    を有する前記第２メモリ部と、
    前記第１方向と前記第２方向とに対して直交する第３方向に沿って前記第１メモリ部と並ぶ第３メモリ部であって、
    第３ベース半導体層と、
    第３電極と、
    前記第３ベース半導体層と前記第３電極との間に設けられ、前記第３電極に対向する第３チャネル部を含む第３チャネル半導体層と、
    前記第３ベース半導体層と前記第３チャネル半導体層との間に設けられた第３ベーストンネル絶縁膜と、
    前記第３電極と前記第３チャネル部との間に設けられた第３チャネルトンネル絶縁膜と、
    前記第３電極と前記第３チャネルトンネル絶縁膜との間に設けられ、電荷を保持する第３電荷保持層と、
    前記第３電極と前記第３電荷保持層との間に設けられた第３ブロック絶縁膜と、
    を有する前記第３メモリ部と、
    をさらに備え、
    前記第３ベース半導体層は、前記第１ベース半導体層及び前記第２ベース半導体層に電気的に接続され、
    前記第２チャネル半導体層は、前記第１チャネル半導体層と電気的に接続され、
    前記第３チャネル半導体層は、前記第１チャネル半導体層及び前記第２チャネル半導体層と分断され、
    前記第３電極は、前記第１電極と電気的に接続され、
    前記制御部は、前記第２電極及び前記第３チャネル半導体層にさらに接続され、
    前記制御部は、前記書き込み動作の際に、
    前記第２電極の電位を、前記第２ベース半導体層の電位からみたときに前記第２電位よりも低い第３電位に設定し、
    前記第３チャネル半導体層の電位を、前記第３ベース半導体層の電位からみたときに、前記第３チャネルトンネル絶縁膜の前記第３チャネル半導体層に対する電子のエネルギー障壁の大きさに相当する障壁電位差よりも低い第４電位に設定することを特徴とする請求項３記載の不揮発性半導体記憶装置。
  5. 第１方向に積層された複数の第１電極と、前記複数の第１電極どうしの間に設けられた第１電極間絶縁層と、を含む第１積層構造体と、
    前記第１電極の前記第１方向に沿う第１側面に対向する第１ベース半導体層と、
    前記第１側面と前記第１ベース半導体層との間に設けられた第１チャネル半導体層と、
    前記第１ベース半導体層と前記第１チャネル半導体層との間に設けられた第１ベーストンネル絶縁膜と、
    前記第１側面と前記第１チャネル半導体層との間に設けられた第１チャネルトンネル絶縁膜と、
    前記第１側面と前記第１チャネルトンネル絶縁膜との間に設けられ、電荷を保持する第１電荷保持層と、
    前記第１側面と前記第１電荷保持層との間に設けられた第１ブロック絶縁膜と、
    を備え、
    電子を前記第１電荷保持層に注入する書き込み動作の際に、前記第１ベース半導体層から前記第１ベーストンネル絶縁膜と前記第１チャネル半導体層と前記第１チャネルトンネル絶縁膜とを介して、電子が前記第１電荷保持層に注入されることを特徴とする不揮発性半導体記憶装置。
  6. 前記第１ベース半導体層、前記第１チャネル半導体層及び前記複数の第１電極に接続された制御部をさらに備え、
    前記制御部は、電子を前記複数の第１電極のうちのいずれかの前記第１側面に対向する前記第１電荷保持層に注入する書き込み動作の際に、
    前記第１チャネル半導体層の電位を、前記第１ベース半導体層の電位からみたときに、前記第１チャネルトンネル絶縁膜の前記第１チャネル半導体層に対する電子のエネルギー障壁の大きさに相当する障壁電位差よりも高い第１電位に設定し、
    前記複数の第１電極のうちの前記いずれかの電位を、前記第１ベース半導体層の前記電位からみたときに前記第１電位よりも高い第２電位に設定することを特徴とする請求項５記載の不揮発性半導体記憶装置。
  7. 前記第１ベース半導体層は、前記第１積層構造体を前記第１方向に沿って貫通し、
    前記第１ベーストンネル絶縁膜は、前記第１ベース半導体層の前記第１方向に沿う側面を取り囲み、
    前記第１チャネル半導体層は、前記第１ベーストンネル絶縁膜の前記第１方向に沿う側面を取り囲み、
    前記第１チャネルトンネル絶縁膜は、前記第１チャネル半導体層の前記第１方向に沿う側面を取り囲み、
    前記第１電荷保持層は、前記第１チャネルトンネル絶縁膜の前記第１方向に沿う側面を取り囲み、
    前記第１ブロック絶縁膜は、前記第１電荷保持層の前記第１方向に沿う側面を取り囲むことを特徴とする請求項５または６に記載の不揮発性半導体記憶装置。
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