CN106531742B - 改进三维或非门闪存的栅极电容的结构与操作方法 - Google Patents

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Abstract

本发明实施例提供了一种改进的三维存储单元、阵列、装置及/或类似物以及其方法。该三维存储单元包括一第一导电层与一第三导电层。第三导电层与第一导电层分离。三维存储单元还包括一通道导电层。通道导电层连接第一导电层与第三导电层。通道导电层、第一导电层与第三导电层形成一具有内表面的开口。一介电层沿着开口的内表面设置，开口被第一导电层、通道导电层与第三导电层所围绕。三维存储单元还包括一第二导电层，第二导电层插入且实质上填满一剩余开口部分，剩余开口部分由介电层所形成。第一导电层、介电层与第二导电层被配置以形成阶梯结构。

Description

改进三维或非门闪存的栅极电容的结构与操作方法
技术领域
本发明实施例是有关于一种半导体元件，且特别是有关于一种具有改进栅极电容的三维存储器。
背景技术
半导体元件典型可区分为易失性半导体元件(volatile semiconductor device)或非易失性半导体元件(non-volatile semiconductor device)，易失性半导体元件需要功率(power)以维持存储数据，非易失性半导体元件极限移除功率来源仍可保留资料。非易失性半导体元件的一例子为一闪存装置，通常包括排列于列与行的一存储单元矩阵。矩阵中的每一存储单元包括一晶体管结构，晶体管结构具有一栅极、一漏极以及一定义于漏极与源极之间的通道。每一存储单元位于一字线与一位线的交会(intersection)，其中栅极连接至字线，漏极连接至位线，而源极连接至一源极线，并逐个地连接至共享接地(commonground)。传统快闪存储单元的栅极一般包括一双栅极结构，双栅极结构包括一控制栅极与一浮动栅极，其中浮动栅极悬置(suspend)于两层氧化层之间，以捕捉编程存储单元的电荷。
快闪存储装置可分为或非门(NOR)或与非门(NAND)快闪存储装置。在两者之中，或非门存储装置通过将每个存储单元的一端连接至接地，另一端连接至位线，典型地提供较快的编程与读取速度。利用传统的制造方法，或非门与与非门闪存为二维型态，存储单元存在于一硅基板的二维阵列中。然而，二维结构已展现出其限制，例如由于工艺与装置限制所遭遇的缩放限制(scaling limitation)。因此，提供更快编程与抹除的三维与非门闪存，已发展出堆叠存储单元于彼此顶部的三维结构。因而，本领域中需要增加读取操作的可扩展性(scalability)表现与最大化数据容量特性的三维或非门装置。
发明内容
本发明实施例提供半导体元件，且特别是一种用于例如是三维或非门存储器，具有改进栅极电容的栅极结构。
根据本发明的一方面，提出一种三维存储单元。在一实施例中，三维存储单元包括一第一导电层与一第三导电层。第三导电层与第一导电层分离。三维存储单元还包括一通道导电层。通道导电层连接第一导电层与第三导电层。通道导电层、第一导电层与第三导电层形成一具有内表面的开口。一介电层沿着开口的内表面设置，开口被第一导电层、通道导电层与第三导电层所围绕。三维存储单元还包括一第二导电层，第二导电层插入且实质上填满一剩余开口部分，剩余开口部分由介电层所形成。第一导电层、介电层与第二导电层被配置以形成阶梯结构。
根据本发明的另一方面，提出一种用以改进一非易失性存储元件的栅极电容的装置。在一实施例中，此装置包括一三维存储阵列。三维存储阵列包括多个存储串列。每个存储串列包括多个存储单元及连接一通道线的一端。每个存储单元具有连接一位线的一第一端、连接一源极线的一第二端及连接一字线的一第三端。每对相邻的存储单元共享一位线与一源极线的其中之一。
根据本发明的又一方面，提出一种三维存储器的一存储单元串列的制造方法。在一实施例中，此方法包括提供一叠层结构，叠层结构包括一盖层，一或多个第三导电层、一或多个牺牲层、一或多个第一导电层及一绝缘层；形成一孔洞通过叠层结构的多层；沉积一通道导电层于孔洞中；移除一或多个牺牲层的至少其中之一，以提供一或多个开口，每个开口具有多个内表面；沿着每个开口的内表面沉积一介电层，并形成一剩余开口；沉积一第二导电层于剩余开口中，第二导电层实质上填满剩余开口，其中第一导电层、第二导电层、第三导电层、介电层及绝缘层配置以形成一阶梯结构。
上面的概述仅用于总结一些实施例，以提供对本发明的基本理解。因此，应当理解上述实施例仅为示例，不应该以任何方式被解释为限缩本发明的范围或精神。应当理解除此处总结的实施例，本发明的范围包括许多潜在的实施例，其中一些将在下方进一步描述。
为了对本发明的上述及其他方面有更好的了解，下文特举实施例，并配合所附附图，作详细说明如下：
附图说明
由于已经以一般用语描述本发明的某些实施例，现在将参考附图，附图不一定按比例绘制。
图1A绘示依据本发明实施例的一三维存储器的存储单元串列的剖面图。
图1B绘示依据本发明实施例的存储单元串列的阶梯面示意图。
图1C绘示依据本发明实施例的栅极结构的俯视图。
图2A绘示依据本发明一实施例的电路示意图。
图2B绘示依据本发明一实施例的电路示意图。
图2C、图2D绘示依据本发明一实施例的编程电路示意图。
图2E、图2F绘示依据本发明一实施例的读取电路示意图。
图2G、图2H绘示依据本发明一实施例的抹除电路示意图。
图3A至图3F绘示依据本发明实施例形成一三维存储器的存储单元串列的某些步骤的剖面图。
图4为依据本发明实施例制造存储单元串列的步骤的流程图。
【符号说明】
100、110：存储单元串列
5：盖层
10：绝缘层
20：第一导电层
40：通道导电层
45：介电层
46：下氧化膜
47：氮化膜
48：上氧化膜
50：剩余开口
60：第二导电层
65：第三导电层
202：阶梯
101：开口
115：第二端
120：第一端
130、BL1：位线
140、142、CS1、CS2：共享源极线
150：通道线
160：第一终端
310～360：流程步骤
2000：多维存储阵列
C1、C2、C3：存储单元
WL1、WL2、WL3、WL4：字线
VBL1：位线偏压
VCS1、VCS2：共享源极电压
Vb：电压偏压
VWL1、VWL2：字线电压
具体实施方式
本发明某些实施例于后方将参照所附附图做更全面性地描述，其中一些但并非全部的实施例将被示出。实际上，本发明的各种实施例可以许多不同形式实现，而不应被解释为限于此数所阐述的实施例；相对地，提供这些实施例使得本发明满足适用的法律要求。
在本说明书与所附的权利要求中，除非上下文内容中明确指出，否则单数形式的「一」、「该」包括多个。举例来说，「一栅极结构」包括多个此栅极结构。
尽管在本文中采用特定的术语，这些术语仅以通用且描述性的意义使用，并非用于限制的目的。除非术语已经被另外定义，否则在此使用的所有术语，包括技术和科学术语，是具有本领域技术人员对本发明所属通常所理解的含义相同的意义。将进一步理解，例如在常用词典中定义的术语，应解释为具有本领域技术人员对本发明所属通常所理解的含义相同的意义。将进一步理解，例如在常用词典中定义的术语，应该被解释为具有与相关领域和本发明的上下文一致的含义。除非本文的公开内容明确地如此定义，否则这种常用术语将不会以理想化或过于正式的意义解释。
在此所用的「一存储单元串列」指的是半导体元件的一种组成，例如一存储装置。存储器装置的非限制性实例包括快闪存储装置(例如，一或非门(NOR)快闪存储装置)。可抹除可编程只读存储器(Erasable programmable read-only memory,EPROM)和电子抹除式只读存储器(electrically erasable read-only memory,EEPROM)装置为快闪存储装置的非限制性例子。本发明的存储单元串列可为一三维存储阵列及/或装置的结构部分，或此三维存储器结构部件的子组件(sub-assembly)的结构部分。
在此所用的「非易失性存储装置」指的是一种即便移除电力供应仍可存储数据的半导体元件。非易失性存储器包括，但并限制于掩模式只读存储器(Mask Read-OnlyMemory)、可编程只读存储器(Programmable Read-Only Memory)、可抹除可编程只读存储器(Erasable Programmable Read-Only Memory)、电子式可抹除可编程只读存储器(Electrically Erasable Programmable Read-Only Memory)以及闪存，例如与非门(NAND)与或非门(NOR)闪存。
在此所用的「基板」可包括任一基本的材料，或装置、电路、外延层(epitaxiallayer)或半导体可形成于其上的材料。一般来说，基板可用于定义构成一半导体元件的基础，或甚至形成半导体元件的基础层的一或多层。基板可包括硅、掺杂硅、锗、硅锗、半导体化合物或其它半导体材料之一或任何组合。
本发明的三维存储器的存储单元串列与其制造方法可改善存储单元串列的电容。因而，提供了一种改善可扩展性的存储结构，例如为三维或非门(NOR)闪存。反过来说，这样的扩充性减少或消除三维存储器产生漏电流的程度。本发明提供一种三维存储器(例如一三维或非门存储器的非易失性存储装置)的存储单元串列及其制造方法，提供随机存取的可扩展的高密度三维存储器。
图1A绘示依据本发明实施例的存储单元串列100的剖面图，存储单元串列100包括一共享源极线、字线与位线。在所绘示的实施例中，存储单元串列100包括存储单元C1、C2与C3。存储单元串列100包括一盖层5、一或多个第三导电层65、一或多个介电层45、一或多个第二导电层60、一或多个第一导电层20以及绝缘层10。存储单元串列100可还包括通道导电层40。
在各种实施例中，盖层5及/或绝缘层10配置以包围(enclose)存储单元串列于两者之间。举例来说，在某些实施例中，盖层5可盖于存储单元串列100的一端，而绝缘层10可绝缘存储单元串列100与三维存储组件/阵列/装置的金属布线(metal routing)。在各种实施例中，盖层5可为及/或作为一基板。举例来说，盖层5可由氧、硅、掺杂硅、锗、硅锗、半导体化合物或其它半导体材料所制造。绝缘层10在各种实施例中可为一氧化层。
在各种实施例中，每个第一导电层20可对应于一共享源极线。在各种实施例中，每个第二导电层60可对应于一或多个字线。第二导电层60可配置以对应(例如包括)多条字线，最高到N条字线的等级。每个第三导电层65可连接至位线，而源极可连接至一源极线，并逐个地连接于共享接地(common ground)。每一第一导电层20、第二导电层60与第三导电层65可由n+多晶、多晶硅层、金属或其他导电材料所制造。
如图所示，介电层45包括阻障层(block layer)、存储层(storage layer)或隧穿层(tunnel layer)至少其中之一。介电层45可包括氧/氮/氧(ONO)层，使阻障层可对应于此处所述的氧化层，存储层可对应于此处所述的氮化层，而隧穿层可对应于此处所述的氧化层。在各种实施例中，介电层45由置换(replacement)所形成。
如图1A所示，存储单元串列包括多个存储单元。举例来说，在此串列中至少有两个存储单元(存储单元C1与存储单元C2)。存储单元C1包括一第一导电层20、一介电层45、一第二导电层60及一第三导电层65。第一导电层20可被称为共享源极线(例如CS1)。第二导电层60可被称为一字线。第三导电层65可被称为一位线。存储单元C2包括一第三导电层65、一介电层45、一第二导电层60及一第一导电层20。第一导电层20可被称为共享源极线(例如CS1)。第二导电层60可被称为一字线。第三导电层65可被称为一位线。存储单元C1与存储单元C2共享(share)相同的第三导电层65(例如具有一共享位线)。同样地，存储单元C2与存储单元C3共享相同的一相同的共享源极线(例如CS1)20。
图1B绘示依据本发明实施例的存储单元串列的阶梯(staircase)面示意图。第一导电层20、介电层45、第二导电层60与第三导电层65构成于一存储单元C1的一阶梯中。同样地，存储单元C2具有如存储单元C1类似的阶梯结构，且共享一相同的位线65。
图1C绘示依据本发明实施例的栅极结构的俯视图。如图所示，栅极结构(例如一非易失性存储装置)包括多条字线(如绘示的WL1、WL2、WL3与WL4)，多条字线与多条位线(例如BL1)交会(intersect)。存储单元位于每条字线与位线的交会点。如图所示，栅极结构包括多条共享源极线(如绘示的CS1与CS2)，多条共享源极线与多条位线(例如BL1)交会。如上所述的各层，举例来说，可绘示为如图1B所述的阶梯202。
因此，多个存储单元串列100可混合成为一三维存储阵列。三维存储阵列可为一非易失性存储装置的一部分，以改善栅极电容(gate capacity)。每个存储单元串列包括多个存储单元(例如C1、C2、C3)。每个存储单元串列如图2A至图2H所示，通过通道导电层40有效地连接至(attach to)通道线150。每个存储单元串列具有一第一端/终端(terminal)/电极有效地连接至一位线。举例来说，存储单元C1可通过一位线端/终端/电极连接至一位线130，位线端/终端/电极包括至少一部分第三导电层65。每个存储单元串列具有一第二端/终端/电极有效地连接至一源极线。举例来说，存储单元C1可通过一源极线端/终端/电极连接至一共享源极线140、142，源极线端/终端/电极包括至少一部分第二导电层60。此外，每个存储单元串列具有一第三端/终端/电极有效地连接至一字线。举例来说，存储单元C1可通过一字线端/终端/电极连接至一字线WL1，字线端/终端/电极包括至少一部分第二导电层60。在各种实施例中，每对相邻的存储单元共享一位线与一源极线其中之一。举例来说，存储单元C1与存储单元C2共享相同的第三导电层65，由于它们共享的位线端/终端/电极，因而共享一位线130。在另一例中，存储单元C2与存储单元C3共享相同的第一导电层20，由于它们共享的源极线端/终端/电极，因而共享一源极线140、142。
图2A绘示依据本发明一实施例的电路示意图。如图2A所示，一多维(multi-dimensional)存储阵列1000包括多个存储单元串列110。在一实施例中，每个存储单元串列110以如图1A至图1C所示的存储单元串列100相同的方式构成。然而，每个存储单元串列110相较于存储单元串列100可具有更多或更少的存储单元(例如每个存储单元串列110可包括多于或少于三个存储单元关联于其中)。每个存储单元串列110包括一第一端120与一第二端115，在一预定方向(例如一垂直方向)中，第一端120构成以连接至一通道线150，第二端115构成以连接至至一位线130。通道线150可连接至每个存储单元串列的通道导电层40。通道线150可提供一操作电压至存储单元串列的每个存储单元的通道导电层40，存储单元串列包括存储单元串列110。
图2B绘示依据本发明一实施例的电路示意图。多维存储阵列2000包括多个存储单元串列110。此存储单元串列110包括一第一端120与一第二端115，在一预定方向中，第一端120构成以连接至一通道线150，第二端115构成以连接至至一位线130。每个存储单元串列110包括至少一存储单元。此至少一存储单元的一第一终端160配置以连接至位线130。
在某些实施例中，此至少一存储单元的第二终端170配置以连接至一共享源极线140、142。如图所示，多个存储单元构成于一平面，此平面包括x平面、y平面或z平面至少其中之一。
图2C至图2H绘示依据本发明实施例的各种电路示意图，例如本发明实施例的编程、读取与抹除电路示意图。如图所示的多维存储单元阵列可选择地包括多个存储单元串列、一第一端与一第二端，如图2A、图2B所述在一预定方向中，第一端构成以连接至一通道线，第二端构成以连接至至一位线。
参照图2C，绘示本发明一实施例的编程电路示意图。如图下方的图例所示，存储单元210包括一编程存储单元(program cell)，而存储单元212包括一抑制存储单元(inhibited cell)。在某些实施例中，非易失性存储装置可操作以执行基于至少部分通道热电子注入(channel hot electron injection)的一编程操作，使得一载流子(carrier)可自通道被注入至介电层。在一实施例中，供应一共享源极电压(例如VCS1＝0V，V为量测单位伏特)至存储单元210(例如编程存储单元)，而未供应一电压偏压(voltage bias)(Vb)，编程操作可于一预定字线电压(例如VWL2＝9.5V)及/或一预定位线电压(例如VBL1＝4.5V)下发生。可选择地，非易失性存储装置可配置通过一抑制操作(inhibition operation)抑制热电子注入，以响应在某些存储单元中施加一不同的电压偏压。抑制操作可防止漏电流(current leakage)以及载流子冲击介电结构对介电(例如介电层45)所造成的伤害。举例来说，施加一共享源极电压(例如VCS1＝0V)于存储单元212(例如抑制存储单元)以及施加一电压偏压(例如Vb＝0、Vb＝3)，抑制操作可于一预定的例如VWL1＝0～Vt-1、VWL2＝9.5V的字线电压及/或例如VBL1＝4.5V的位线电压下发生。
图2D绘示本发明一实施例的编程电路示意图。在某些实施例中，非易失性存储装置可操作以执行基于至少部分FN注入(例如Fowler-Nordheim电子注入或隧穿注入)的一编程操作，使得电荷载流子例如通过一绝缘层注入至一电导体。在一实施例中，供应一共享源极电压(例如VCS1＝0V)至编程存储单元，而未供应一电压偏压，编程操作可于一预定字线电压(例如VWL2＝15V)及/或一预定位线电压(例如VBL1＝0V)下发生。可选择地，非易失性存储装置可配置通过一抑制操作(inhibition operation)抑制FN注入，以回应在此所述在某些存储单元中施加一不同的电压偏压。抑制操作可弱化对应于隧穿层的电场。举例来说，施加一共享源极电压(例如分别施加VCS2＝5V、VCS1＝0V、VCS1＝0V)于存储单元(例如抑制存储单元)以及施加一电压偏压(例如Vb＝0、Vb＝0、Vb＝8)，抑制操作可于一预定的例如VWL2＝15V、VWL1＝0V、VWL2＝15V的字线电压及/或例如VBL2＝5V、VBL1＝0V、VBL1＝0V的位线电压下发生。
图2E、图2F绘示本发明一实施例的读取电路示意图。在某些实施例中，非易失性存储装置可操作以执行一读取操作，使得当一预定电压施加于对应此非易失性存储装置的栅极时，电流可流经通道至位线。在此，位线电压降低(例如下拉)。在一实施例中，供应一共享源极电压(例如VCS1＝0V)至读取存储单元，而未供应一电压偏压，读取操作可于一预定字线电压(例如VWL2＝5～7V)及/或一预定位线电压(例如VBL1＝1V)下发生。可选择地，非易失性存储装置可配置通过一抑制操作减少电流，以响应在某些存储单元中施加一不同的电压偏压。举例来说，施加一共享源极电压(例如分别施加VCS2＝1V、VCS1＝0V、VCS1＝0V)于存储单元(例如抑制存储单元)以及施加一电压偏压(例如Vb＝0、Vb＝0、Vb＝-1)，抑制操作可于一预定的字线电压(例如VWL2＝5～7V、VWL1＝0V、VWL2＝5～7V)及/或位线电压(例如VBL1＝1V、VBL1＝1V、VBL1＝1V)下发生。
图2G至图2H绘示本发明一实施例的抹除电路示意图。在某些实施例中，非易失性存储装置可被配置以执行基于至少部分FN注入的一抹除操作。在此，非易失性存储装置可被配置以设定偏压至一预定值(例如0)以通过一抑制操作抑制FN注入。举例来说，供应一共享源极电压(例如VCS＝0V)至存储单元(例如抑制区块(inhibited block))以及一电压偏压(例如Vb＝8)，抑制操作可于一预定字线电压(例如VWL＝0V)及/或一预定位线电压(例如VBL＝0V)下发生。
图3A至图3F绘示依据本发明实施例形成一三维存储器的存储单元串列100的某些步骤的剖面图。图4提供图3A至图3F所绘示描述的步骤的流程图。始于步骤310，如图3A所示，提供一叠层结构(layered structure)300。叠层结构300包括盖层5、一或多个第三导电层65、一或多个牺牲层15、一或多个第一导电层20及绝缘层10。牺牲层15可由氮化硅(SiN)或其他合适的材料制造。举例来说，叠层结构300包括一盖层5。相邻于盖层5为一第三导电层65。相邻于第三导电层65，但与盖层5位于第三导电层65的相反侧为一牺牲层15。相邻于牺牲层15的侧且相对于第三导电层65为一第一导电层20。叠层结构以一牺牲层15、一第三导电层65、一牺牲层15及一第一导电层20接续下去。叠层结构300可以此方式接续直到终止于一相邻于第一导电层20的绝缘层10中。
参照图4，在步骤320中，如图3B所示形成通道。举例来说，可刻蚀一孔洞30通过叠层结构300，使孔洞30穿过绝缘层10、一或多个第一导电层20、一或多个牺牲层15、及一或多个第三导电层65。在某些实施例中，刻蚀工艺造成了孔洞30，使孔洞30在之后被填满导电材料，以作为每个存储单元的垂直通道。在某些实施例中，孔洞30可垂直于叠层结构300的多层中的至少一层的边界线(boundary line)。
如图4所示，步骤330包括插入或沉积通道导电层40于孔洞30中。举例来说，如图3C所示，通道导电层40可实质上填满孔洞30。在至少一实施例中，通道导电层40包括多晶硅。在某些实施例中，通道导电层40可为金属、硅、或其他合适的材料。
回到图4，在步骤340中，移除一或多个牺牲层15的至少其中之一。图3D绘示移除牺牲层15后的叠层结构300。牺牲层15，例如一氮化硅层可通过一刻蚀工艺移除。移除牺牲层15造成了多个开口101。每个开口由一第一导电层20、一第三导电层65与通道导电层40沿着一边缘围绕。
参照图4，在步骤350中，设置一或多个介电层45。举例来说，如第3E图所示，介电层45可沉积于开口101中。举例来说，介电层45可沿着开口101的内表面沉积。举例来说，介电层45可沿着开口101沉积于开口101中，使一部分介电层45与第一导电层20有共同边界，另一部分介电层45与第三导电层65有共同边界，而又一部分介电层45与通道导电层40有共同边界。可沉积介电层45产生一剩余开口50。如图所示，介电层45包括一ONO层(例如氧/氮/氧层或替代物)。介电层45类似于一层叠结构，具有包括一下氧化膜46、一氮化膜47与一上氧化膜48的多层。
回到图4，在步骤360中，第二导电层60插入或沉积于剩余开口50中。步骤360形成的存储单元串列的剖面图如图3F所绘示。第二导电层60可插入剩余开口50中，以实质上填满剩余开口50。
在本发明一实施例中，第二导电层60可作为例如一字线或一栅极电极。字线或栅极电极可配置以进行读取、抹除或其他编程功能。
本领域所熟知任何额外的步骤接续这些步骤及/或散布期间，用于完成制造存储单元串列。此些步骤可包括形成一第二导电层或一控制栅极层，且可依照栅极结构的设计与期望的属性包括其他额外的步骤。
本发明的一方面提供一存储单元串列、、一三维存储阵列及/或装置，其是依照本发明的方法所制造。
本领域技术人员将想到，于此提出的本发明的多数修改及其他实施例，具有上述说明及相关附图中所提供的教导的益处。因此，应理解本发明并非受限于所揭露的具体实施例，且修改及其他实施例包括于以下的权利要求的范畴内。此外，虽然上述说明及相关附图描述在元件及/或功能的某些例示组合的上下文中的实施例，但应可理解到元件及/或功能的不同组合，可在不违背以下的权利要求的范畴下由替代实施例所提供。于此，举例而言，不同于上面详述的元件及/或功能的组合，亦被考虑为可在某些以下的权利要求中提出。虽然于此采用特定的用语，但它们仅以一通用且描述性的意义使用，不具有限制的目的。
综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作各种的更改与修饰。因此，本发明的保护范围当视权利要求所界定者为准。

Claims (15)

1.一种三维存储单元，其特征在于，包括：
一第一导电层；
一第三导电层，与该第一导电层分离；
一通道导电层，连接该第一导电层与该第三导电层，以形成具有多个内表面的一开口；
一介电层，沿着该开口的该些内表面设置，该开口被该第一导电层、该通道导电层与该第三导电层所围绕；以及
一第二导电层，插入且填满一剩余开放部分，该剩余开放部分由该介电层所形成，
其中该第一导电层、该介电层与该第二导电层配置以形成一阶梯结构。
2.根据权利要求1所述的三维存储单元，其中该第一导电层对应于至少一共享源极线。
3.根据权利要求1所述的三维存储单元，其中该第三导电层对应于至少一位线。
4.根据权利要求1所述的三维存储单元，其中该第二导电层对应于至少一字线。
5.根据权利要求1所述的三维存储单元，其中该介电层包括至少一阻障层、一存储层或一隧穿层。
6.根据权利要求1所述的三维存储单元，其中该第一导电层、该介电层与该第三导电层构成阶梯形，以连接该通道导电层。
7.一种用以改进一非易失性存储元件的栅极电容的装置，其特征在于，该装置包括：
一包括多个存储串列的三维存储阵列，其中每该多个存储串列包括多个存储单元及连接一通道线的一端，每该存储单元具有连接一位线的一第一端、连接一源极线的一第二端及连接一字线的一第三端，且每对相邻的存储单元共享一位线与一源极线的其中之一。
8.根据权利要求7所述的装置，其中对应于该多个存储串列的每个存储串列包括至少一存储单元。
9.根据权利要求8所述的装置，其中至少一该存储单元的一第一终端配置以连接该位线。
10.根据权利要求8所述的装置，其中至少一该存储单元的一第二终端配置以连接一共享源极线。
11.根据权利要求7所述的装置，其中该非易失性存储元件可操作的，以执行一或多个操作，该一或多个操作选自由一编程操作及一读取操作所组成的群组，该编程操作与该读取操作至少部分基于通道热电子注入。
12.根据权利要求11所述的装置，其中该非易失性存储元件配置以通过一抑制操作，抑制该热电子注入操作，响应一不同的电压偏压。
13.根据权利要求7所述的装置，其中该非易失性存储元件是可操作的，以执行一或多个操作，该一或多个操作选自由一编程操作、一读取操作及一抹除操作所组成的群组，该编程操作、该读取操作及该抹除操作至少部分基于FN注入。
14.一种三维存储器的一存储单元串列的制造方法，其特征在于，包括：
提供一叠层结构，该叠层结构包括一盖层，一或多个第三导电层、一或多个牺牲层、一或多个第一导电层及一绝缘层；
形成一孔洞通过该叠层结构的多层；
沉积一通道导电层于该孔洞中；
移除该一或多个牺牲层的至少其中之一，以提供一或多个开口，每个开口具有多个内表面；
沿着每个开口的内表面沉积一介电层，并形成一剩余开口；以及
沉积一第二导电层于该剩余开口中，该第二导电层实质上填满该剩余开口，
其中该第一导电层、该第二导电层、该第三导电层、该介电层及该绝缘层配置以形成一阶梯结构。
15.根据权利要求第14项所述的方法，其特征在于，还包括：
有效地连接该通道导电层至一三维存储阵列的一通道线；
有效地连接该第一导电层至该三维存储阵列的一共享源极；
有效地连接该第二导电层至该三维存储阵列的一字线；及
有效地连接该第三导电层至该三维存储阵列的一位线。
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