JP2021034486A - 半導体記憶装置 - Google Patents

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Abstract

【課題】電気的特性の向上を図ることができる半導体記憶装置を提供することである。【解決手段】実施形態の半導体記憶装置は、第１配線と、第２配線と、第１チャネル部と、第２チャネル部と、第１電荷蓄積部と、第２電荷蓄積部と、第１絶縁部と、第２絶縁部と、第３絶縁部とを持つ。前記第１絶縁部は、前記第１電荷蓄積部の少なくとも一部と前記第２電荷蓄積部の少なくとも一部との間に設けられた部分を含み、第１方向に延びている。前記第２絶縁部は、前記第１絶縁部と前記第１配線との間に設けられ、前記第１方向で前記第１電荷蓄積部と隣り合う位置で前記第１方向に延びている。前記第３絶縁部は、前記第２配線と前記第１絶縁部との間に設けられ、前記第１方向で前記第２電荷蓄積部と隣り合う位置で前記第１方向に延びている。【選択図】図２

Description

本発明の実施形態は、半導体記憶装置に関する。
絶縁膜とワード線とが交互に積層された積層体と、この積層体を貫通した半導体ピラーとを有した半導体記憶装置が提案されている。ところで、半導体記憶装置は、電気的特性のさらなる向上が期待されている。
米国特許出願公開第２０１６／０３３６３３６号明細書
本発明が解決しようとする課題は、電気的特性の向上を図ることができる半導体記憶装置を提供することである。
実施形態の半導体記憶装置は、第１配線と、第２配線と、第１チャネル部と、第２チャネル部と、第１電荷蓄積部と、第２電荷蓄積部と、第１絶縁部と、第２絶縁部と、第３絶縁部とを持つ。前記第１配線は、第１方向に延びている。前記第２配線は、前記第１方向と交差する第２方向で前記第１配線と隣り合い、前記第１方向に延びている。前記第１チャネル部は、前記第１配線と前記第２配線との間に設けられ、前記第１方向および前記第２方向と交差する第３方向に延びている。前記第２チャネル部は、前記第１配線と前記第２配線との間に設けられ、前記第２方向で前記第１チャネル部と隣り合い、前記第３方向に延びている。前記第１電荷蓄積部は、前記第１配線と前記第１チャネル部との間に設けられている。前記第２電荷蓄積部は、前記第２配線と前記第２チャネル部との間に設けられている。前記第１絶縁部は、前記第１電荷蓄積部の少なくとも一部と前記第２電荷蓄積部の少なくとも一部との間に設けられた部分を含み、前記第１方向に延びている。前記第２絶縁部は、前記第１絶縁部と前記第１配線との間に設けられ、前記第１方向で前記第１電荷蓄積部と隣り合う位置で前記第１方向に延びている。前記第３絶縁部は、前記第２配線と前記第１絶縁部との間に設けられ、前記第１方向で前記第２電荷蓄積部と隣り合う位置で前記第１方向に延びている。
第１の実施形態の半導体記憶装置の構成を示す斜視図。 図１中に示された積層体のＦ２−Ｆ２線に沿う断面図。 図２中に示された積層体のＦ３−Ｆ３線に沿う断面図。 図２中に示された積層体のＦ４−Ｆ４線に沿う断面図。 第１の実施形態の半導体記憶装置の製造工程の一部を示す断面図。 第１の実施形態の半導体記憶装置の製造工程の一部を示す断面図。 第１の実施形態の半導体記憶装置の製造工程の一部を示す断面図。 第１の実施形態の半導体記憶装置の製造工程の一部を示す断面図。 第１の実施形態の半導体記憶装置の製造工程の一部を示す断面図。 第１の実施形態の半導体記憶装置の製造工程の一部を示す断面図。 第１の実施形態の半導体記憶装置の製造工程の一部を示す断面図。 第１の実施形態の半導体記憶装置の製造工程の一部を示す断面図。 第１の実施形態の半導体記憶装置の製造工程の一部を示す断面図。 第１の実施形態の半導体記憶装置の製造工程の一部を示す断面図。 第１の実施形態の変形例の半導体記憶装置を示す断面図。 第２の実施形態の半導体記憶装置を示す断面図。 第３の実施形態の半導体記憶装置を示す断面図。 第４の実施形態の半導体記憶装置を示す断面図。 第５の実施形態の半導体記憶装置を示す断面図。 第６の実施形態の半導体記憶装置を示す断面図。
以下、実施形態の半導体記憶装置を、図面を参照して説明する。以下の説明では、同一または類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。本明細書で「接続」とは、物理的に接続される場合に限定されず、電気的に接続される場合も含む。本明細書で「隣り合う」とは、互いに隣接する場合に限定されず、対象となる２つの要素の間に別の要素が存在する場合も含む。本明細書で「ＸＸがＹＹ上に設けられる」とは、ＸＸがＹＹに接する場合に限定されず、ＸＸとＹＹとの間に別の部材が介在する場合も含む。本明細書で「環状」とは、円環状に限定されず、矩形状の環状も含む。本明細書で「円弧状」とは、巨視的に見た場合に円弧に類似する形状を広く意味し、途中または端部に曲率が異なる部分や直線状に延びた部分が含まれてもよい。本明細書で「平行」および「直交」とは、それぞれ「略平行」および「略直交」の場合も含む。
また先に、＋Ｘ方向、−Ｘ方向、＋Ｙ方向、−Ｙ方向、＋Ｚ方向、および−Ｚ方向について定義する。＋Ｘ方向、−Ｘ方向、＋Ｙ方向、および−Ｙ方向は、後述するシリコン基板１０の表面に沿う方向である。＋Ｘ方向は、後述するビット線ＢＬが延びた方向である。−Ｘ方向は、＋Ｘ方向とは反対方向である。＋Ｘ方向と−Ｘ方向とを区別しない場合は、単に「Ｘ方向」と称する。＋Ｙ方向および−Ｙ方向は、Ｘ方向とは交差する（例えば直交する）方向である。＋Ｙ方向は、後述するワード線ＷＬが延びた方向である。−Ｙ方向は、＋Ｙ方向とは反対方向である。＋Ｙ方向と−Ｙ方向とを区別しない場合は、単に「Ｙ方向」と称する。＋Ｚ方向および−Ｚ方向は、Ｘ方向およびＹ方向とは交差する（例えば直交する）方向であり、シリコン基板１０の厚さ方向である。＋Ｚ方向は、シリコン基板１０から後述する積層体３０に向かう方向である。−Ｚ方向は、＋Ｚ方向とは反対方向である。＋Ｚ方向と−Ｚ方向とを区別しない場合は、単に「Ｚ方向」と称する。本明細書では、「＋Ｚ方向」を「上」、「−Ｚ方向」を「下」と称する場合がある。ただしこれら表現は、便宜上のものであり、重力方向を規定するものではない。＋Ｙ方向は、「第１方向」の一例である。＋Ｘ方向は、「第２方向」の一例である。＋Ｚ方向は、「第３方向」の一例である。
（第１の実施形態）
＜１．半導体記憶装置の全体構成＞
まず、第１の実施形態の半導体記憶装置１の全体構成について説明する。半導体記憶装置１は、不揮発性の半導体記憶装置であり、例えばＮＡＮＤ型フラッシュメモリである。
図１は、半導体記憶装置１の構成を示す斜視図である。半導体記憶装置１は、例えば、シリコン基板１０、下部構造体２０、積層体３０、複数のピラー（柱状体）６０、絶縁分断部７０（図２参照）、上部構造体８０、および複数のコンタクト９０を含む。なお図１では、ピラー６０を模式的に四角柱状に示している。
シリコン基板１０は、半導体記憶装置１のベースとなる基板である。シリコン基板１０の少なくとも一部は、Ｘ方向およびＹ方向に沿う板状に形成されている。シリコン基板１０は、例えば、シリコン（Ｓｉ）を含む半導体材料により形成されている。シリコン基板１０は、「基板」の一例である。
下部構造体２０は、シリコン基板１０上に設けられている。下部構造体２０は、例えば、下絶縁膜２１と、複数のソース線ＳＬと、上絶縁膜２３とを含む。下絶縁膜２１は、シリコン基板１０上に設けられている。複数のソース線ＳＬは、下絶縁膜２１上に設けられている。複数のソース線ＳＬは、Ｘ方向で互いに隣り合うとともに、それぞれＹ方向に延びている。ソース線ＳＬは、例えば、下絶縁膜２１上に設けられた導電層２２ａと、導電層２２ａ上に設けられた配線層２２ｂと、配線層２２ｂ上に設けられた導電層２２ｃとを含む。上絶縁膜２３は、複数のソース線ＳＬの上方に設けられている。ソース線ＳＬと上絶縁膜２３との間、および下絶縁膜２１と上絶縁膜２３との間には、不図示の絶縁部材が設けられている。
積層体３０は、下部構造体２０上に設けられている。積層体３０は、例えば、複数の機能層３１と、複数の絶縁膜（層間絶縁膜）３２（図３参照）とを含む。複数の機能層３１と複数の絶縁膜３２とは、Ｚ方向に１層ずつ交互に積層されている。複数の機能層３１は、複数の第１機能層３１Ａと、１つ以上の第２機能層３１Ｂと、１つ以上の第３機能層３１Ｃとを含む。
複数の第１機能層３１Ａの各々は、例えば、複数のワード線ＷＬと、複数の浮遊ゲート電極ＦＧと、複数のブロック絶縁膜４１とを含む。複数のワード線ＷＬは、ピラー６０の側方に設けられた配線である。１つの第１機能層３１Ａに含まれる複数のワード線ＷＬは、Ｘ方向で互いに隣り合うとともに、それぞれＹ方向に延びている。ワード線ＷＬは、後述する浮遊ゲート電極ＦＧに電子を注入する場合や、浮遊ゲート電極ＦＧに注入されている電子を浮遊ゲート電極ＦＧから抜く場合などに不図示の駆動回路により電圧が印加され、当該ワード線ＷＬに接続された浮遊ゲート電極ＦＧに所定の電圧を印加する。
複数の浮遊ゲート電極ＦＧの各々は、ピラー６０の側方に設けられた電極膜である。浮遊ゲート電極ＦＧは、電荷を蓄積する能力がある膜である。浮遊ゲート電極ＦＧは、ワード線ＷＬによって電圧が印加された場合に電子の蓄積状態を変化させる。各浮遊ゲート電極ＦＧは、その浮遊ゲート電極ＦＧが対応するワード線ＷＬと、その浮遊ゲート電極ＦＧが対応するピラー６０との間に設けられている。本明細書で「対応する」とは、例えば、互いに組み合わされることで１つのメモリセルを構成する要素であることを意味する。
複数のブロック絶縁膜４１の各々は、そのブロック絶縁膜４１が対応するワード線ＷＬと、そのブロック絶縁膜４１が対応する浮遊ゲート電極ＦＧとの間に設けられている。なおこれら第１機能層３１Ａに関する構成については、詳しく後述する。
第２機能層３１Ｂは、複数の第１機能層３１Ａの下方に設けられている。第２機能層３１Ｂは、例えば、複数のソース側選択ゲート線ＳＧＳと、複数のソース側選択ゲート電極ＦＧＳと、複数のブロック絶縁膜４２とを含む。複数のソース側選択ゲート線ＳＧＳは、Ｘ方向で互いに隣り合うとともに、それぞれＹ方向に延びている。複数のソース側選択ゲート電極ＦＧＳの各々は、そのソース側選択ゲート電極ＦＧＳが対応するソース側選択ゲート線ＳＧＳと、そのソース側選択ゲート電極ＦＧＳが対応するピラー６０との間に設けられている。複数のブロック絶縁膜４２の各々は、そのブロック絶縁膜４２が対応するソース側選択ゲート線ＳＧＳと、そのブロック絶縁膜４２が対応するソース側選択ゲート電極ＦＧＳとの間に設けられている。ソース側選択ゲート線ＳＧＳは、ピラー６０とソース線ＳＬとの間を導通させる場合に不図示の駆動回路により電圧が印加され、そのソース側選択ゲート線ＳＧＳに接続されたソース側選択ゲート電極ＦＧＳに所定の電圧を印加する。
第３機能層３１Ｃは、複数の第１機能層３１Ａの上方に設けられている。第３機能層３１Ｃは、例えば、複数のドレイン側選択ゲート線ＳＧＤと、複数のドレイン側選択ゲート電極ＦＧＤと、複数のブロック絶縁膜４３とを含む。複数のドレイン側選択ゲート線ＳＧＤは、Ｘ方向で互いに隣り合うとともに、それぞれＹ方向に延びている。複数のドレイン側選択ゲート電極ＦＧＤの各々は、そのドレイン側選択ゲート電極ＦＧＤが対応するワード線ＷＬと、そのドレイン側選択ゲート電極ＦＧＤが対応するピラー６０との間に設けられている。複数のブロック絶縁膜４３の各々は、そのブロック絶縁膜４３が対応するドレイン側選択ゲート線ＳＧＤと、そのブロック絶縁膜４３が対応するドレイン側選択ゲート電極ＦＧＤとの間に設けられている。ドレイン側選択ゲート線ＳＧＤは、ピラー６０とソース線ＳＬとの間を導通させる場合に不図示の駆動回路により電圧が印加され、そのドレイン側選択ゲート線ＳＧＤに接続されたドレイン側選択ゲート電極ＦＧＤに所定の電圧を印加する。
複数のピラー６０は、複数のソース線ＳＬ上に設けられ、それぞれＺ方向に延びている。複数のピラー６０は、Ｘ方向およびＹ方向で互いに離れて設けられている。例えば、複数のピラー６０は、Ｚ方向から見た場合、Ｘ方向およびＹ方向に沿うマトリクス状に配列されている。各ピラー６０の下端は、下部構造体２０の上絶縁膜２３を貫通してソース線ＳＬに接続されている。なおピラー６０の構成および絶縁分断部７０の構成については、詳しく後述する。
上部構造体８０は、積層体３０上に設けられている。上部構造体８０は、例えば、複数のビット線ＢＬと、ソース側選択ゲート線ＳＧＳ用の配線８１（不図示）と、ワード線ＷＬ用の配線８２と、ドレイン側選択ゲート線ＳＧＤ用の配線８３とを含む。
複数のコンタクト９０は、それぞれＺ方向に延びている。複数のコンタクト９０は、例えば、ピラー６０用の複数のコンタクト９１、ソース側選択ゲート線ＳＧＳ用の複数のコンタクト９２（不図示）と、ワード線ＷＬ用の複数のコンタクト９３と、ドレイン側選択ゲート線ＳＧＤ用の複数のコンタクト９４とを含む。
コンタクト９１は、ピラー６０上に設けられている。複数のビット線ＢＬは、Ｙ方向で互い隣り合い、それぞれＸ方向に延びている。Ｘ方向に配列された複数のピラー６０のうち、最も−Ｘ方向側に設けられたピラー６０を第１番目とした場合、奇数番目のピラー６０は、コンタクト９１を介して共通のビット線ＢＬに接続されている。偶数番目のピラー６０は、コンタクト９１を介して別の共通のビット線ＢＬに接続されている。すなわち、Ｘ方向に配列された複数のピラー６０のうち互いに隣り合うピラー６０は、同じビット線ＢＬには接続されていない。
複数のコンタクト９２（不図示）は、ソース側選択ゲート線ＳＧＳの＋Ｙ方向の端部上に設けられている。配線８１（不図示）は、コンタクト９２上に設けられ、Ｙ方向に延びている。配線８１は、コンタクト９２を介してソース側選択ゲート線ＳＧＳに接続されている。
複数のコンタクト９３は、ワード線ＷＬのＹ方向の端部上に設けられている。配線８２は、コンタクト９３上に設けられ、Ｙ方向に延びている。配線８２は、コンタクト９３を介してワード線ＷＬに接続されている。
複数のコンタクト９４は、ドレイン側選択ゲート線ＳＧＤの＋Ｙ方向の端部上に設けられている。配線８３は、コンタクト９４上に設けられ、Ｙ方向に延びている。配線８３は、コンタクト９４を介してドレイン側選択ゲート線ＳＧＤに接続されている。
＜２．積層体の構造＞
次に、積層体３０の構造について詳しく説明する。
図２は、図１中に示された積層体３０のＦ２−Ｆ２線に沿う断面図である。図３は、図２中に示された積層体３０のＦ３−Ｆ３線に沿う断面図である。図４は、図２中に示された積層体３０のＦ４−Ｆ４線に沿う断面図である。
積層体３０は、各ピラー６０の周囲に情報を記憶可能な記憶構造を有する。複数のピラー６０の周囲にそれぞれ設けられた記憶構造は、互いに同じ構造を有する。このため以下では、２つのピラー６０（第１ピラー６０Ａおよび第２ピラー６０Ｂ）に着目して、それらピラー６０の周囲の構造を中心に説明する。
＜２．１ ワード線＞
まず、ワード線ＷＬについて説明する。図２に示すように、複数のワード線ＷＬは、各ピラー６０に対して、−Ｘ方向側に位置した第１ワード線ＷＬＡと、＋Ｘ方向側に位置した第２ワード線ＷＬＢとを含む。第１ワード線ＷＬＡおよび第２ワード線ＷＬＢは、Ｘ方向で互いに隣り合うとともに、それぞれＹ方向に延びている。第１ワード線ＷＬＡと第２ワード線ＷＬＢとは、例えばＹ方向で互いに反対方向に引き出され、互いに独立して制御される。第１ワード線ＷＬＡは、「第１配線」の一例である。第２ワード線ＷＬＢは、「第２配線」の一例である。
ワード線ＷＬは、例えばタングステンにより形成されている。ワード線ＷＬの表面には、ワード線ＷＬの材料の拡散を抑制するバリアメタル膜（不図示）が設けられてもよい。バリアメタル膜は、例えば窒化チタン（ＴｉＮ）により形成される。
＜２．２ 浮遊ゲート電極＞
次に、浮遊ゲート電極ＦＧについて説明する。図２に示すように、複数の浮遊ゲート電極ＦＧは、各ピラー６０に対して、−Ｘ方向側に位置した第１浮遊ゲート電極ＦＧＡと、＋Ｘ方向側に位置した第２浮遊ゲート電極ＦＧＢとを含む。第１浮遊ゲート電極ＦＧＡは、第１ワード線ＷＬＡとピラー６０との間（さらに言えば、第１ワード線ＷＬＡとピラー６０の後述する第１チャネル部６１Ａとの間）に設けられている。一方で、第２浮遊ゲート電極ＦＧＢは、第２ワード線ＷＬＢとピラー６０との間（さらに言えば、第２ワード線ＷＬＢとピラー６０の後述する第２チャネル部６１Ｂとの間）に設けられている。第１浮遊ゲート電極ＦＧＡは、「第１電荷蓄積部」の一例である。第２浮遊ゲート電極ＦＧＢは、「第２電荷蓄積部」の一例である。
浮遊ゲート電極ＦＧは、例えばポリシリコンにより形成されている。第１浮遊ゲート電極ＦＧＡは、第１ワード線ＷＬＡによって電圧が印加された場合に電子の蓄積状態を変化させる。第２浮遊ゲート電極ＦＧＢは、第２ワード線ＷＬＢによって電圧が印加された場合に電子の蓄積状態を変化させる。
図２に示すように、第１浮遊ゲート電極ＦＧＡは、例えば、第１部分（第１曲部）５１ａと、第２部分（第２曲部）５１ｂとを有する。第１部分５１ａは、Ｙ方向において、第１浮遊ゲート電極ＦＧＡの中央部よりも＋Ｙ方向側（第１側）に位置する。第１部分５１ａは、後述するチャネル６１の＋Ｙ方向側の端よりも、＋Ｙ方向側に突出している。一方で、第２部分５１ｂは、Ｙ方向において、第１浮遊ゲート電極ＦＧＡの中央部よりも−Ｙ方向側（第２側）に位置する。第２部分５１ｂは、チャネル６１の−Ｙ方向側の端よりも、−Ｙ方向側に突出している。
本実施形態では、第１浮遊ゲート電極ＦＧＡは、例えば中心角が約１８０°の円弧状に形成されている。本実施形態では、第１部分５１ａは、Ｙ方向における第１浮遊ゲート電極ＦＧＡの中央部から＋Ｙ方向に進むに従い後述する第１絶縁部７１に近付く円弧状に形成されている。第１部分５１ａは、チャネル６１の−Ｘ方向側の端よりも、＋Ｘ方向側に位置する部分を含む。第１部分５１ａは、Ｘ方向で第１絶縁部７１（後述する絶縁部７１Ａ）と隣り合う第１端ｅ１を有する。「第１絶縁部と隣り合う」とは、第１部分５１ａにおいて第１絶縁部７１に最も近いことを意味する。この定義は、第１浮遊ゲート電極ＦＧＡの第２部分５１ｂおよび第２浮遊ゲート電極ＦＧＢに関しても同様である。
一方で、第２部分５１ｂは、Ｙ方向における第１浮遊ゲート電極ＦＧＡの中央部から−Ｙ方向に進むに従い第１絶縁部７１に近付く円弧状に形成されている。第２部分５１ｂは、チャネル６１の−Ｘ方向側の端よりも、＋Ｘ方向側に位置する部分を含む。第２部分５１ｂは、Ｘ方向で第１絶縁部７１（後述する絶縁部７１Ｂ）と隣り合う第２端ｅ２を有する。なお、第１部分５１ａと第２部分５１ｂとは、互いに直接に繋がっていてもよく、第１部分５１ａと第２部分５１ｂとの間にＹ方向に延びた直線部が設けられていてもよい。
同様に、第２浮遊ゲート電極ＦＧＢは、例えば、第１部分（第１曲部）５２ａと、第２部分（第２曲部）５２ｂとを有する。第１部分５２ａは、Ｙ方向において、第２浮遊ゲート電極ＦＧＢの中央部よりも＋Ｙ方向側（第１側）に位置する。第１部分５２ａは、チャネル６１の＋Ｙ方向の端よりも、＋Ｙ方向側に突出している。一方で、第２部分５２ｂは、Ｙ方向において、第１浮遊ゲート電極ＦＧＡの中央部よりも−Ｙ方向側（第２側）に位置する。第２部分５２ｂは、チャネル６１の−Ｙ方向側の端よりも、−Ｙ方向側に突出している。
本実施形態では、第２浮遊ゲート電極ＦＧＢは、例えば中心角が約１８０°の円弧状に形成されている。本実施形態では、第１部分５２ａは、Ｙ方向における第２浮遊ゲート電極ＦＧＢの中央部から＋Ｙ方向に進むに従い後述する第１絶縁部７１に近付く円弧状に形成されている。第１部分５２ａは、チャネル６１の＋Ｘ方向側の端よりも、−Ｘ方向側に位置する部分を含む。第１部分５２ａは、Ｘ方向で第１絶縁部７１（後述する絶縁部７１Ａ）と隣り合う第１端ｅ３を有する。
一方で、第２部分５２ｂは、Ｙ方向における第２浮遊ゲート電極ＦＧＢの中央部から−Ｙ方向に進むに従い第１絶縁部７１に近付く円弧状に形成されている。第２部分５２ｂは、チャネル６１の＋Ｘ方向側の端よりも、−Ｘ方向側に位置する部分を含む。第２部分５２ｂは、Ｘ方向で第１絶縁部７１（後述する絶縁部７１Ｂ）と隣り合う第２端ｅ４ｅを有する。なお、第１部分５２ａと第２部分５２ｂとは、互いに直接に繋がっていてもよいし、第１部分５２ａと第２部分５２ｂとの間にＹ方向に延びた直線部が設けられていてもよい。
＜２．３ ブロック絶縁膜＞
次に、ブロック絶縁膜４１について説明する。図２に示すように、複数のブロック絶縁膜４１は、各ピラー６０に対して、−Ｘ方向側に位置した第１ブロック絶縁膜４１Ａと、＋Ｘ方向側に位置した第２ブロック絶縁膜４１Ｂとを含む。第１ブロック絶縁膜４１Ａは、第１ワード線ＷＬＡと第１浮遊ゲート電極ＦＧＡとの間に設けられている。第２ブロック絶縁膜４１Ｂは、第２ワード線ＷＬＢと第２浮遊ゲート電極ＦＧＢとの間に設けられている。本実施形態では、第１ブロック絶縁膜４１Ａの一部は、Ｙ方向において、第１浮遊ゲート電極ＦＧＡと、後述する第２絶縁部７２との間に設けられている。第２ブロック絶縁膜４１Ｂの一部は、Ｙ方向において、第２浮遊ゲート電極ＦＧＢと、後述する第３絶縁部７３との間に設けられている。
第１および第２のブロック絶縁膜４１Ａ，４１Ｂの各々は、例えば、３つの絶縁膜４５，４６，４７により形成されている。
絶縁膜４５は、３つの絶縁膜４５，４６，４７のなかで、浮遊ゲート電極ＦＧの最も近くに位置する。絶縁膜４５は、例えば、浮遊ゲート電極ＦＧの側面、上面、および下面を覆う（図３参照）。絶縁膜４５は、例えばシリコン窒化物（ＳｉＮ）およびハフニウムオキサイド（ＨｆＯ）などのＨｉｇｈ−ｋ材料により形成されている。ただし、絶縁膜４５は、ルテニウム（Ｒｕ）やアルミニウム（Аｌ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、またはシリコン（Ｓｉ）を含む材料により形成されてもよい。絶縁膜４５は、「第１絶縁膜」の一例である。
絶縁膜４６は、絶縁膜４５に対して浮遊ゲート電極ＦＧとは反対側に設けられている。絶縁膜４６は、例えば、絶縁膜４５を間に介在させて、浮遊ゲート電極ＦＧの側面、上面、および下面を覆う（図３参照）。ただし、絶縁膜４６は、上記構成に代えて、浮遊ゲート電極ＦＧの側面のみを覆うとともに、絶縁膜（層間絶縁膜）３２とワード線ＷＬとの境界に沿って設けられてもよい。絶縁膜４６は、例えば、シリコン酸化物により形成されている。絶縁膜４６は、「第１絶縁膜」の別の一例である。
絶縁膜４７は、絶縁膜４５，４６に対して浮遊ゲート電極ＦＧとは反対側に設けられている。絶縁膜４７は、例えば、絶縁膜（層間絶縁膜）３２とワード線ＷＬとの境界に沿って設けられ、絶縁膜４５，４６を間に介在させて浮遊ゲート電極ＦＧの側面を覆う（図３参照）。ただし、絶縁膜４７は、上記構成に代えて、絶縁膜４５，４６と同様に、浮遊ゲート電極ＦＧの側面、上面、および下面を覆ってもよい。絶縁膜４７は、誘電率が高い材料で形成されていればよく、例えば、アルミニウム（Аｌ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）を含む酸化膜のＨｉｇｈ−ｋ膜により形成されている。なお、絶縁膜４７は、シリコン窒化物により形成されてもよい。
＜２．４ ピラー＞
次に、ピラー６０について説明する。図２に示すように、ピラー６０は、第１ワード線ＷＬＡと第２ワード線ＷＬＢとの間に設けられている。ピラー６０は、例えば、チャネル６１と、コア絶縁部６２と、トンネル絶縁膜６３とを含む。
チャネル６１は、ピラー６０のＺ方向の全長（全高）に亘るようにＺ方向に延びている。チャネル６１の下端は、下部構造体２０の上絶縁膜２３を貫通し、ソース線ＳＬに接続されている。一方で、チャネル６１の上端は、コンタクト９１を介してビット線ＢＬに接続されている。チャネル６１は、アモルファスシリコン（а−Ｓｉ）のような半導体材料で形成されている。ただし、チャネル６１は、例えば一部に不純物がドープされたポリシリコンで形成されてもよい。チャネル６１に含まれる不純物は、例えば、カーボン、リン、ボロン、ゲルマニウムからなる群から選択されるいずれかである。チャネル６１は、例えば、浮遊ゲート電極ＦＧに電子を注入する場合や浮遊ゲート電極ＦＧに注入された電子を浮遊ゲート電極ＦＧから抜く場合などに、ソース線ＳＬとビット線ＢＬとの間で電流が流れる。
本実施形態では、チャネル６１は、第１ワード線ＷＬＡと第２ワード線ＷＬＢとの間において、環状（例えばＸ方向に長手を有した長穴の円環状）に形成されている。チャネル６１は、ピラー６０において−Ｘ方向側に位置した第１チャネル部６１Ａと、ピラー６０において＋Ｘ方向側に位置した第２チャネル部６１Ｂとを含む。第１および第２のチャネル部６１Ａ，６１Ｂは、Ｘ方向で互いに隣り合うとともに、それぞれＺ方向に延びている。
コア絶縁部６２は、Ｘ方向およびＹ方向で、チャネル６１よりもピラー６０の中心側に設けられている。例えば、コア絶縁部６２は、チャネル６１の内周面上に設けられている。コア絶縁部６２は、ピラー６０のＺ方向の全長（全高）に亘るようにＺ方向に延びている。コア絶縁部６２は、例えば酸化シリコン（ＳｉＯ）で形成されている。
トンネル絶縁膜６３は、少なくとも、チャネル６１の−Ｘ方向の側面と＋Ｘ方向の側面とに沿って設けられている。トンネル絶縁膜６３は、ピラー６０において−Ｘ方向側に位置した第１トンネル絶縁膜６３Ａと、ピラー６０において＋Ｘ方向側に位置した第２トンネル絶縁膜６３Ｂとを含む。第１トンネル絶縁膜６３Ａは、第１浮遊ゲート電極ＦＧＡと第１チャネル部６１Ａとの間に設けられている。第１トンネル絶縁膜６３Ａは、「第２絶縁膜」の一例である。第２トンネル絶縁膜６３Ｂは、第２浮遊ゲート電極ＦＧＢと第２チャネル部６１Ｂとの間に設けられている。
本実施形態では、トンネル絶縁膜６３は、チャネル６１の−Ｘ方向の側面、＋Ｘ方向の側面、−Ｙ方向の側面、および＋Ｙ方向の側面を囲う環状（例えばＸ方向に長手を有した長穴の円環状）に形成されている。トンネル絶縁膜６３は、例えば、ピラー６０のＺ方向の全長（全高）に亘るようにＺ方向に延びている。
図２に示すように、以上説明した構成により、第１ピラー６０Ａに対応した第１および第２の浮遊ゲート電極ＦＧＡ，ＦＧＢ、第１および第２のブロック絶縁膜４１Ａ，４１Ｂ、並びに、第１および第２のトンネル絶縁膜６３Ａ，６３Ｂにより、第１ピラー６０Ａの周囲には電荷を保持可能な第１セル構造体ＭＣＡが形成されている。同様に、第２ピラー６０Ｂに対応した第１および第２の浮遊ゲート電極ＦＧＡ，ＦＧＢ、第１および第２のブロック絶縁膜４１Ａ，４１Ｂ、並びに、第１および第２のトンネル絶縁膜６３Ａ，６３Ｂにより、第２ピラー６０Ｂの周囲には電荷を保持可能な第２セル構造体ＭＣＢが形成されている。第２セル構造体ＭＣＢは、第１セル構造体ＭＣＡと−Ｙ方向で隣り合う。
１つの観点では、第２ピラー６０Ｂに対応した浮遊ゲート電極ＦＧＡ，ＦＧＢは、「第３電荷蓄積部」および「第４電荷蓄積部」のそれぞれ一例である。第２ピラー６０Ｂに対応したブロック絶縁膜４１Ａ，４１Ｂは、「第３ブロック絶縁膜」および「第４ブロック絶縁膜」のそれぞれ一例である。第２ピラー６０Ｂに対応したトンネル絶縁膜６３Ａ，６３Ｂは、「第３トンネル絶縁膜」および「第４トンネル絶縁膜」のそれぞれ一例である。
＜２．５ 絶縁分断部＞
次に、絶縁分断部７０について説明する。
図２に示すように、絶縁分断部７０は、積層体３０に設けられており、第１ワード線ＷＬＡと第２ワード線ＷＬＢとを分断する。絶縁分断部７０は、例えば、第１絶縁部７１、第２絶縁部７２、および第３絶縁部７３を有する。
＜２．５．１ 第１絶縁部＞
まず、第１絶縁部７１について説明する。図２に示すように、第１絶縁部７１は、Ｙ方向に関して複数のピラー６０の間に設けられ、複数のピラー６０の間をＹ方向に延びている。第１絶縁部７１は、Ｘ方向に関して第１ワード線ＷＬＡと第２ワード線ＷＬＢとの間に設けられ、第１ワード線ＷＬＡと第２ワード線ＷＬＢとを分断している。また、第１絶縁部７１は、Ｘ方向に関して第１浮遊ゲート電極ＦＧＡの一部と第２浮遊ゲート電極ＦＧＢの一部との間に設けられ、第１浮遊ゲート電極ＦＧＡと第２浮遊ゲート電極ＦＧＢとを分断している。
詳しく述べると、第１絶縁部７１は、例えば、第１部分７１ａと、第２部分７１ｂと、第３部分７１ｃとを有する。第１部分７１ａは、Ｘ方向において、第１セル構造体ＭＣＡの第１浮遊ゲート電極ＦＧＡの第２部分５１ｂと、第１セル構造体ＭＣＡの第２浮遊ゲート電極ＦＧＢの第２部分５２ｂとの間に設けられている。第２部分７１ｂは、Ｘ方向において、第２セル構造体ＭＣＢの第１浮遊ゲート電極ＦＧＡの第１部分５１ａと、第２セル構造体ＭＣＢの第２浮遊ゲート電極ＦＧＢの第１部分５２ａとの間に設けられている。第３部分７１ｃは、第１部分７１ａと第２部分７１ｂとの間をＹ方向に延びており、第１部分７１ａと第２部分７１ｂとを繋いでいる。第１絶縁部７１は、ピラー６０と協働して、第１浮遊ゲート電極ＦＧＡと第２浮遊ゲート電極ＦＧＢとの間を電気的に絶縁している。第１絶縁部７１は、Ｚ方向に沿ってピラー６０のＺ方向の全長（全高）に亘るように延びている（図４参照）。
図２に示すように、Ｙ方向において、ピラー６０と第１絶縁部７１とは、交互に設けられている。言い換えると、第１絶縁部７１は、Ｙ方向でピラー６０の両側に分かれて設けられている。例えば、第１絶縁部７１は、絶縁部７１Ａ、絶縁部７１Ｂ、および絶縁部７１Ｃを含む。
絶縁部７１Ａは、第１セル構造体ＭＣＡの第１浮遊ゲート電極ＦＧＡの一部と第２浮遊ゲート電極ＦＧＢの一部との間に設けられ、Ｙ方向に延びている。絶縁部７１Ｂは、Ｙ方向で、第１ピラー６０Ａに対して絶縁部７１Ａとは反対側に位置する。絶縁部７１Ｂは、第１セル構造体ＭＣＡの第１浮遊ゲート電極ＦＧＡの別の一部と第２浮遊ゲート電極ＦＧＢの別の一部との間に設けられ、Ｙ方向に延びている。１つの観点では、絶縁部７１Ａは、「第１絶縁部」の一例であり、絶縁部７１Ｂは、「第４絶縁部」の一例である。
また、絶縁部７１Ｂは、第２セル構造体ＭＣＢの第１浮遊ゲート電極ＦＧＡの一部と第２浮遊ゲート電極ＦＧＢの一部との間に設けられ、Ｙ方向に延びている。絶縁部７１Ｃは、Ｙ方向で、第２ピラー６０Ｂに対して絶縁部７１Ｂとは反対側に位置する。絶縁部７１Ｃは、第２セル構造体ＭＣＢの第１浮遊ゲート電極ＦＧＡの別の一部と第２浮遊ゲート電極ＦＧＢの別の一部との間に設けられ、Ｙ方向に延びている。
これにより、第１絶縁部７１は、ピラー６０と協働して、第１ワード線ＷＬＡと第２ワード線ＷＬＢとの間を電気的に絶縁している。本実施形態では、第１絶縁部７１は、第１セル構造体ＭＣＡのトンネル絶縁膜６３と第２セル構造体ＭＣＢのトンネル絶縁膜６３との間をＹ方向に直線状に延びており、第１セル構造体ＭＣＡのトンネル絶縁膜６３と第２セル構造体ＭＣＢのトンネル絶縁膜６３とにそれぞれ接している。本実施形態では、Ｙ方向における第１絶縁部７１の最短部分の長さＬ１は、Ｘ方向における第１絶縁部７１の最小厚さＴ１よりも大きい。第１絶縁部７１は、例えば、酸化シリコン（ＳｉＯ２）のような絶縁材料により形成されている。
＜２．５．２ 第２絶縁部＞
次に、第２絶縁部７２について説明する。図２に示すように、第２絶縁部７２は、第１絶縁部７１に対して−Ｘ方向に設けられている。第２絶縁部７２は、Ｘ方向において、第１ワード線ＷＬＡと、第１絶縁部７１との間に設けられている。
第２絶縁部７２は、Ｘ方向で第１セル構造体ＭＣＡの第１チャネル部６１Ａと重なる領域およびＸ方向で第２セル構造体ＭＣＢの第１チャネル部６１Ａと重なる領域には存在しない。第２絶縁部７２は、Ｙ方向で各第１浮遊ゲート電極ＦＧＡの両側にそれぞれ設けられている。言い換えると、第１セル構造体ＭＣＡおよび第２セル構造体ＭＣＢのようなセル構造体と、第２絶縁部７２とは、Ｙ方向で交互に設けられている。
図２に示すように、第２絶縁部７２は、Ｙ方向で第１浮遊ゲート電極ＦＧＡおよび第１ブロック絶縁膜４１Ａの絶縁膜４５，４６と隣り合う位置に設けられ、Ｙ方向に直線状に延びている。すなわち、第２絶縁部７２は、第１絶縁部７１と平行に延びている。第２絶縁部７２は、Ｙ方向において、第１セル構造体ＭＣＡの第１浮遊ゲート電極ＦＧＡと、第２セル構造体ＭＣＢの第１浮遊ゲート電極ＦＧＡとの間に設けられている。別の観点で見ると、第２絶縁部７２は、Ｙ方向において、第１セル構造体ＭＣＡの第１ブロック絶縁膜４１Ａと、第２セル構造体ＭＣＢの第１ブロック絶縁膜４１Ａとの間に設けられている。第２絶縁部７２は、第１セル構造体ＭＣＡの第１ブロック絶縁膜４１Ａと、第２セル構造体ＭＣＢの第１ブロック絶縁膜４１Ａとにそれぞれ接している。
Ｙ方向における第２絶縁部７２の最短部分の長さＬ２は、Ｘ方向における第２絶縁部７２の最小厚さＴ２よりも大きい。別の観点では、Ｙ方向における第２絶縁部７２の最長部分の長さは、Ｘ方向における第２絶縁部７２の最大厚さよりも大きい。
本実施形態では、Ｘ方向における第２絶縁部７２の最小厚さＴ２（または最大厚さ）は、Ｘ方向における第１チャネル部６１Ａの最小厚さＴ６１Ａよりも大きい。Ｘ方向における第２絶縁部７２の最小厚さＴ２（または最大厚さ）は、Ｘ方向における第１トンネル絶縁膜６３Ａの最小厚さＴ６３Ａよりも大きい。Ｘ方向における第２絶縁部７２の最小厚さＴ２（または最大厚さ）は、第１ブロック絶縁膜４１Ａに含まれる絶縁膜６５のＸ方向の最小厚さＴ６５よりも大きい。Ｘ方向における第２絶縁部７２の最小厚さＴ２（または最大厚さ）は、第１ブロック絶縁膜４１Ａに含まれる絶縁膜６６のＸ方向の最小厚さＴ６６よりも大きい。本実施形態では、Ｘ方向における第２絶縁部７２の最小厚さ２（または最大厚さ）は、第１ブロック絶縁膜４１Ａに含まれる絶縁膜６５と絶縁膜６６との合計のＸ方向の最小厚さＴ６５ａよりも大きい。
図２に示すように、第１浮遊ゲート電極ＦＧＡは、第１チャネル部６１Ａと隣り合う内面（第１表面）Ｓ１と、内面Ｓ１とは反対側に位置した外面（第２表面）Ｓ２とを有する。第１浮遊ゲート電極ＦＧＡの第１端ｅ１と第２端ｅ２とを結ぶ仮想線ＥＬＡを引く場合、Ｘ方向における第２絶縁部７２の最大厚さは、仮想線ＥＬＡと第１浮遊ゲート電極ＦＧＡの外面Ｓ２との間の最大距離ＬＳ２Ａよりも小さい。
図４に示すように、第２絶縁部７２は、Ｚ方向において、複数の絶縁膜（層間絶縁膜）３２の間に設けられている。
＜２．５．３ 第３絶縁部＞
次に、第３絶縁部７３について説明する。図２に示すように、第３絶縁部７３は、第１絶縁部７１に対して＋Ｘ方向に設けられている。第３絶縁部７３は、Ｘ方向において、第２ワード線ＷＬＢと、第１絶縁部７１との間に設けられている。
第３絶縁部７３は、Ｘ方向で第１セル構造体ＭＣＡの第２チャネル部６１Ｂと重なる領域およびＸ方向で第２セル構造体ＭＣＢの第２チャネル部６１Ｂと重なる領域には存在しない。第２絶縁部７２は、Ｙ方向で各第２浮遊ゲート電極ＦＧＢの両側にそれぞれ設けられている。言い換えると、すなわち、第１セル構造体ＭＣＡおよび第２セル構造体ＭＣＢのようなセル構造体と、第３絶縁部７３とは、Ｙ方向で交互に設けられている。
図２に示すように、第３絶縁部７３は、Ｙ方向で、第２浮遊ゲート電極ＦＧＢおよび第２ブロック絶縁膜４１Ｂの絶縁膜４５，４６と隣り合う位置に設けられ、Ｙ方向に直線状に延びている。すなわち、第３絶縁部７３は、第１絶縁部７１と平行に延びている。第３絶縁部７３は、Ｙ方向において、第１セル構造体ＭＣＡの第２浮遊ゲート電極ＦＧＢと、第２セル構造体ＭＣＢの第２浮遊ゲート電極ＦＧＢとの間に設けられている。別の観点で見ると、第２絶縁部７２は、Ｙ方向において、第１セル構造体ＭＣＡの第２ブロック絶縁膜４１Ｂと、第２セル構造体ＭＣＢの第２ブロック絶縁膜４１Ｂとの間に設けられている。第３絶縁部７３は、第１セル構造体ＭＣＡの第２ブロック絶縁膜４１Ｂと、第２セル構造体ＭＣＢの第２ブロック絶縁膜４１Ｂとにそれぞれ接している。
Ｙ方向における第３絶縁部７３の最短部分の長さＬ３は、Ｘ方向における第３絶縁部７３の最小厚さＴ３よりも大きい。別の観点では、Ｙ方向における第３絶縁部７３の最長部分の長さは、Ｘ方向における第３絶縁部７３の最大厚さよりも大きい。
本実施形態では、Ｘ方向における第３絶縁部７３の最小厚さＴ３（または最大厚さ）は、Ｘ方向における第２チャネル部６１Ｂの最小厚さＴ６１Ｂよりも大きい。Ｘ方向における第３絶縁部７３の最小厚さＴ３（または最大厚さ）は、Ｘ方向における第２トンネル絶縁膜６３Ｂの最小厚さＴ６３Ｂよりも大きい。Ｘ方向における第３絶縁部７３の最小厚さＴ３（または最大厚さ）は、第２ブロック絶縁膜４１Ｂに含まれる絶縁膜６５のＸ方向の最小厚さＴ６５よりも大きい。Ｘ方向における第３絶縁部７３の最小厚さＴ３（または最大厚さ）は、第２ブロック絶縁膜４１Ｂに含まれる絶縁膜６６のＸ方向の最小厚さＴ６６よりも大きい。本実施形態では、Ｘ方向における第３絶縁部７３の最小厚さＴ３（または最大厚さ）は、第２ブロック絶縁膜４１Ｂに含まれる絶縁膜６５と絶縁膜６６との合計のＸ方向の最小厚さＴ６５ａよりも大きい。
図２に示すように、第２浮遊ゲート電極ＦＧＢは、第２チャネル部６１Ｂと隣り合う内面（第１表面）Ｓ１と、内面Ｓ１とは反対側に位置した外面（第２表面）Ｓ２とを有する。第２浮遊ゲート電極ＦＧＢの第１端ｅ３と第２端ｅ４とを結ぶ仮想線ＥＬＢを引く場合、Ｘ方向における第３絶縁部７３の最大厚さは、仮想線ＥＬＢと第２浮遊ゲート電極ＦＧＢの外面Ｓ２との間の最大距離ＬＳ２Ｂよりも小さい。
図４に示すように、第３絶縁部７３は、Ｚ方向において、複数の絶縁膜（層間絶縁膜）３２の間に設けられている。
本実施形態では、第２絶縁部７２および第３絶縁部７３を構成する材料は、第１絶縁部７１を構成する材料と同じである。例えば、第２絶縁部７２および第３絶縁部７３は、シリコン酸化物（ＳｉＯ２）のような絶縁材料により形成されている。なお、第２絶縁部７２および第３絶縁部７３を構成する材料は、第１絶縁部７１を構成する材料と異なってもよい。例えば、第２絶縁部７２および第３絶縁部７３は、シリコン窒化物（ＳｉＮ）のような絶縁材料で形成されてもよいし、気体（例えば空気）で満たされる空洞（いわゆるエアギャップ）などでもよい。第２絶縁部７２および第３絶縁部７３の材料は、特に限定されず、第１ワード線ＷＬＡおよび第２ワード線ＷＬＢを構成する材料よりも誘電率が低い材料であればよい。
＜２．５．４ 寸法関係＞
図２に示すように、第１浮遊ゲート電極ＦＧＡの第１端ｅ１と第２端ｅ２とを結ぶ仮想線ＥＬＡを引く場合、仮想線ＥＬＡと第２浮遊ゲート電極ＦＧＢとの間の最短距離Ｌｍｉｎ１は、第１ワード線ＷＬＡと第２ワード線ＷＬＢとの間の最短距離Ｌｍｉｎ２よりも小さい。例えば、Ｘ方向で互いに対向する第１浮遊ゲート電極ＦＧＡと第２浮遊ゲート電極ＦＧＢとの間のＸ方向の最短距離Ｌｍｉｎ１は、第１ワード線ＷＬＡと第２ワード線ＷＬＢとの間のＸ方向の最短距離Ｌｍｉｎ２よりも小さい。
＜３．製造方法＞
次に、半導体記憶装置１の製造方法について説明する。なお、以下に説明する以外の工程は、例えば、米国特許出願公開第２０１６／０３３６３３６号明細書や、日本国特願２０１９−０４３１２１の明細書などに記載されている。これら文献は、その全体が本願明細書において参照により援用される。
図５Ａから図５Ｊは、半導体記憶装置１の製造工程の一部を示す断面図である。各図における（ａ）部分は、各図中の（ｂ）部分におけるａ−ａ線に沿う断面図である。各図における（ｂ）部分は、各図中の（ａ）部分におけるｂ−ｂ線に沿う断面図である。各図における（ｃ）部分は、各図中の（ａ）部分におけるｃ−ｃ線に沿う断面図である。
まず図５Ａに示すように、複数の犠牲膜１０１と、複数の絶縁膜（層間絶縁膜）３２とがＺ方向に積層されることで、中間積層体３０Ａが形成される。犠牲膜１０１は、後工程でワード線ＷＬである導電層に置換される層である。犠牲膜１０１は、例えば、窒化シリコン（ＳｉＮ）により形成されている。絶縁膜３２は、例えば、酸化シリコン（ＳｉＯ）により形成されている。次に、中間積層体３０Ａの上方に不図示のマスクが設けられ、例えばエッチングによりメモリセルトレンチＭＴが形成される。メモリセルトレンチＭＴは、複数の犠牲膜１０１および複数の絶縁膜３２をＺ方向に貫通した窪みであり、ソース線ＳＬに達している。
次に、図５Ｂに示すように、メモリセルトレンチＭＴを介して、例えばエッチャントとしてシリコン窒化物（ＳｉＮ）を溶解する薬液であるホットリン酸（Ｈ３ＰＯ４）を使用したウェットエッチングが行われる。これにより、メモリセルトレンチＭＴに露出した犠牲膜１０１の一部分が除去され、メモリセルトレンチＭＴの側面に窪み１０２が形成される。
次に、図５Ｃに示すように、メモリセルトレンチＭＴの内面および窪み１０２の内面にアモルファスシリコン（а−Ｓｉ）が供給され、アモルファスシリコンによる中間生成膜１０３が形成される。
次に、図５Ｄに示すように、メモリセルトレンチＭＴを介してエッチングを行い、メモリセルトレンチＭＴにおいて窪み１０２以外に設けられた中間生成膜１０３が除去される。これにより、窪み１０２の内部に中間生成膜１０３の残留部１０３ａが残った状態になる。
次に、図５Ｅに示すように、メモリセルトレンチＭＴの内部にシリコン酸化物（ＳｉＯ２）が供給され、中間絶縁層１０４が形成される。中間絶縁層１０４は、後工程で分断されることで第１絶縁部７１となる絶縁層である。
次に、図５Ｆに示すように、中間積層体３０Ａの上方に、ピラー６０に対応する不図示のマスクが設けられ、例えばエッチングによりメモリホールＡＨが形成される。メモリホールＡＨは、複数の犠牲膜１０１、複数の絶縁膜３２、中間生成膜１０３の残留部１０３ａ、および中間絶縁層１０４をＺ方向に貫通した穴であり、ソース線ＳＬに達している。これにより、中間絶縁層１０４は、Ｙ方向で複数に分断されて複数の第１絶縁部７１となる。
次に、図５Ｇに示すように、例えばエッチャントとしてアモルファスシリコン（а−Ｓｉ）を溶解する薬液を使用したウェットエッチングが行われる。これにより、メモリホールＡＨに露出した中間生成膜１０３の残留部１０３ａの一部が除去される。
次に、図５Ｈに示すように、中間積層体３０Ａに残ったアモルファスシリコン（а−Ｓｉ）である中間生成膜１０３の残留部１０３ａを酸化する処理が行われる。これにより、中間生成膜１０３の残留部１０３ａが絶縁体である酸化シリコン（ＳｉＯ２）に変化し、第２および第３の絶縁部７２，７３となる。
次に、図５Ｈに示すように、例えばエッチャントとして窒化シリコン（ＳｉＮ）を溶解する薬液を使用したウェットエッチングが行われる。これにより、メモリホールＡＨに露出した複数の犠牲膜１０１の一部が除去される。
次に、図５Ｊに示すように、メモリホールＡＨの内部に、ブロック絶縁膜４１の絶縁膜６５，６６、浮遊ゲート電極ＦＧ、トンネル絶縁膜６３、チャネル６１、およびコア絶縁部６２が形成される。これにより、セル構造体の大部分およびピラー６０が形成される。
次に、中間積層体３０Ａに設けられた別のトレンチ（不図示）を介してウェットエッチングが行われ、複数の犠牲膜１０１が除去される。そして、犠牲膜１０１が除去されることで形成された空間に対して、ブロック絶縁膜４１の絶縁膜６７と、ワード線ＷＬとが順に形成される。その後、コンタクト９１〜９４、および配線８１〜８３などが形成される。これにより、半導体記憶装置１が完成する。
＜４．利点＞
ここで比較例として、第２および第３の絶縁部７２，７３が存在しない半導体記憶装置について考える。このような半導体記憶装置、すなわち、第１浮遊ゲート電極ＦＧＡと第２浮遊ゲート電極ＦＧＢとが第１絶縁部７１により分断されている構成では、チャネル６１において浮遊ゲート電極ＦＧＡ，ＦＧＢに覆われていない部分に対してワード線ＷＬに印加された電圧が回り込んで影響し、例えば半導体記憶装置１の読み出し特性が低下する場合がある。このような読み出し特性の低下を抑制するためには、浮遊ゲート電極ＦＧを大きくする必要があり、半導体記憶装置１の大型化を招く。
そこで本実施形態では、第１ワード線ＷＬＡと第１絶縁部７１との間に第２絶縁部７２を設け、第２ワード線ＷＬＢと第１絶縁部７１との間に第３絶縁部７３が設けられている。このような構成によれば、チャネル６１において浮遊ゲート電極ＦＧＡ，ＦＧＢに覆われていない部分と、ワード線ＷＬとの間の距離を大きくすることができる。そのため、ワード線ＷＬに印加された電圧がチャネル６１に影響することを抑制することができる。これにより、半導体記憶装置１の読み出し特性を向上させることができる。その結果、浮遊ゲート電極ＦＧの小型化を図ることができ、半導体記憶装置１の小型化を図ることもできる。
本実施形態では、第１浮遊ゲート電極ＦＧＡは、第１チャネル部６１Ａと隣り合う内面Ｓ１と、内面Ｓ１とは反対側に位置した外面Ｓ２とを有する。Ｘ方向における第２絶縁部７２の最大厚さは、第１浮遊ゲート電極ＦＧＡの第１端ｅ１と第２端ｅ２とを結ぶ仮想線ＥＬＡと、第１浮遊ゲート電極ＦＧＡの外面Ｓ２との間の最大距離よりも小さい。このような構成、すなわち第２絶縁部７２の厚さが過度に厚くない場合、浮遊ゲート電極ＦＧのＹ方向の両側にもワード線ＷＬが位置し、浮遊ゲート電極ＦＧに対してワード線ＷＬから電圧を印可しやすくなる。これにより、半導体記憶装置１の書き込み特性を向上させることができる。
（構成の変形例）
図６は、第１の実施形態の変形例の半導体記憶装置１を示す断面図である。図６に示すように、浮遊ゲート電極ＦＧは、第１の実施形態のようなきれいな円弧状に形成されている必要はない。例えば、第２および第３の絶縁部７２，７３の元になる中間生成膜１０３をエッチングする処理（図５Ｈに示す処理）の内容によっては、図６に示すように、浮遊ゲート電極ＦＧの＋Ｙ方向の端部および−Ｙ方向の端部がそれぞれ部分的に突出する形状になってもよい。
（製造方法の変形例）
半導体記憶装置１の製造方法は、上述した例に限定されない。例えば、第２および第３の絶縁部７２，７３の材料として、第１絶縁部７１の材料（例えばＳｉＯ２）を溶解するエッチャントに対して耐性を有する材料が用いられた場合は、次の通りである。すなわち、上述した図５Ｃの工程において、第２および第３の絶縁部７２，７３を形成する絶縁材料によって中間生成膜１０３が形成される。この場合、中間生成膜１０３は、上述した図５Ｈの処理（中間生成膜１０３を酸化させる処理）を行うことなく、第２および第３の絶縁部７２，７３となる。
（第２の実施形態）
次に、第２の実施形態について説明する。第２の実施形態は、第２および第３の絶縁部７２，７３のＸ方向の厚さが比較的厚い点で、第１の実施形態とは異なる。なお以下に説明する以外の構成は、第１の実施形態と同様である。
図７は、第２の実施形態の半導体記憶装置１を示す断面図である。本実施形態では、Ｘ方向における第２絶縁部７２の最小厚さＴ２（または最大厚さ）は、Ｙ方向における第２絶縁部７２の最短部分の長さＬ２よりも大きい。第２絶縁部７２は、−Ｘ方向に進むに従いＹ方向の長さが大きくなる台形状に形成されている。同様に、Ｘ方向における第３絶縁部７３の最小厚さＴ３（または最大厚さ）は、Ｙ方向における第３絶縁部７３の最短部分の長さＬ３よりも大きい。第３絶縁部７３は、＋Ｘ方向に進むに従いＹ方向の長さが大きくなる台形状に形成されている。
本実施形態では、第２絶縁部７２の一部は、Ｘ方向において、第１ワード線ＷＬＡと、第１浮遊ゲート電極ＦＧＡとの間に設けられている。例えば、第２絶縁部７２の一部は、Ｘ方向において、第１ワード線ＷＬＡと第１浮遊ゲート電極ＦＧＡの第１部分（第１曲部）５１ａとの間、および、第１ワード線ＷＬＡと第１浮遊ゲート電極ＦＧＡの第２部分（第２曲部）５１ｂとの間に設けられている。
同様に、第３絶縁部７３の一部は、Ｘ方向において、第２ワード線ＷＬＢと、第２浮遊ゲート電極ＦＧＢとの間に設けられている。例えば、第３絶縁部７３の一部は、Ｘ方向において、第２ワード線ＷＬＢと第２浮遊ゲート電極ＦＧＢの第１部分（第１曲部）５２ａとの間、および、第２ワード線ＷＬＢと第２浮遊ゲート電極ＦＧＢの第２部分（第２曲部）５２ｂとの間に設けられている。
このような構成によれば、第１の実施形態と比べて、ワード線ＷＬに印加された電圧がチャネル６１に影響することをさらに抑制することができる。これにより、半導体記憶装置１の電気的特性をさらに向上させることができる場合がある。
（第３の実施形態）
次に、第３の実施形態について説明する。第３の実施形態は、第２および第３の絶縁部７２，７３のＸ方向の厚さがさらに厚い点で、第２の実施形態とは異なる。なお以下に説明する以外の構成は、第２の実施形態と同様である。
図８は、第３の実施形態の半導体記憶装置１を示す断面図である。本実施形態では、Ｘ方向における第２絶縁部７２の最大厚さは、第１浮遊ゲート電極ＦＧＡの第１端ｅ１と第２端ｅ２とを結ぶ仮想線ＥＬＡと、第１浮遊ゲート電極ＦＧＡの外面Ｓ２との間の最大距離ＬＳ２Ａ以上である。同様に、Ｘ方向における第３絶縁部７３の最大厚さは、第２浮遊ゲート電極ＦＧＢの第１端ｅ３と第２端ｅ４とを結ぶ仮想線ＥＬＢと、第２浮遊ゲート電極ＦＧＢの外面Ｓ２との間の最大距離ＬＳ２Ｂ以上である。
このような構成によれば、第１の実施形態と比べて、ワード線ＷＬに印加された電圧がチャネル６１に影響することをさらに抑制することができる。これにより、半導体記憶装置１の電気的特性をさらに向上させることができる場合がある。
（第４の実施形態）
次に、第４の実施形態について説明する。第４の実施形態は、チャネル６１およびトンネル絶縁膜６３が第１絶縁部７１によって分断されている点で、第１の実施形態とは異なる。なお以下に説明する以外の構成は、第１の実施形態と同様である。
図９は、第４の実施形態の半導体記憶装置１を示す断面図である。本実施形態では、第１絶縁部７１は、複数のピラー６０（例えば、第１ピラー６０Ａおよび第２ピラー６０Ｂ）をＹ方向に貫通している。第１絶縁部７１は、第１チャネル部６１Ａと第２チャネル部６１Ｂとの間をＹ方向に延びている。言い換えると、第１チャネル部６１Ａと第２チャネル部６１Ｂとは、第１絶縁部７１によってＸ方向に分断され、互いに電気的に絶縁されている。また、第１絶縁部７１は、第１トンネル絶縁膜６３Ａと第２トンネル絶縁膜６３Ｂとの間をＹ方向に延びている。言い換えると、第１トンネル絶縁膜６３Ａと第２トンネル絶縁膜６３Ｂとは、第１絶縁部７１によってＸ方向に分断されている。
このような構成によっても、第１の実施形態と同様に、半導体記憶装置１の電気的特性を向上させることができる。
（第５の実施形態）
次に、第５の実施形態について説明する。第５の実施形態は、ピラー６０が矩形状の環状に形成された点で、第１の実施形態とは異なる。なお以下に説明する以外の構成は、第１の実施形態と同様である。
図１０は、第５の実施形態の半導体記憶装置１を示す断面図である。本実施形態では、チャネル６１およびトンネル絶縁膜６３は、それぞれ矩形状の環状に形成されている。チャネル６１およびトンネル絶縁膜６３は、Ｘ方向において、第１絶縁部７１から突出していない。本実施形態では、第１浮遊ゲート電極ＦＧＡおよび第２浮遊ゲート電極ＦＧＢの各々は、第１絶縁部７１およびトンネル絶縁膜６３に沿って、Ｙ方向に直線状に延びた部分を含む。
このような構成によっても、第１の実施形態と同様に、半導体記憶装置１の電気的特性を向上させることができる。
（第６の実施形態）
次に、第６の実施形態について説明する。第６の実施形態は、第１セル構造体ＭＣＡと第２セル構造体ＭＣＢとの間で第２絶縁部７２が分断された点、第１の実施形態とは異なる。なお以下に説明する以外の構成は、第１の実施形態と同様である。
図１１は、第６の実施形態の半導体記憶装置１を示す断面図である。本実施形態では、第２絶縁部７２は、Ｙ方向において、第１セル構造体ＭＣＡと第２セル構造体ＭＣＢとの間で分断され、第１セル構造体ＭＣＡに接した第１部分７２ａと、第２セル構造体ＭＣＢに接した第２部分７２ｂとに分かれている。第１部分７２ａと第２部分７２ｂとの間には、第１ワード線ＷＬＡの一部が入り込んでいる。
同様に、第３絶縁部７３は、Ｙ方向において、第１セル構造体ＭＣＡと第２セル構造体ＭＣＢとの間で分断され、第１セル構造体ＭＣＡに接した第１部分７３ａと、第２セル構造体ＭＣＢに接した第２部分７３ｂとに分かれている。第１部分７３ａと第２部分７３ｂとの間には、第２ワード線ＷＬＢの一部が入り込んでいる。
このような構成によっても、第２および第３の絶縁部７２，７３が設けられることで、半導体記憶装置１の電気的特性を向上させることができる。
以上、いくつかの実施形態および変形例について説明したが、実施形態は上記例に限定されない。例えば、上述した２つ以上の実施形および変形例は、互いに組み合わされて実現されてもよい。例えば、第４から第６の実施形態において、第２および第３の絶縁部７２，７３の厚さは、第２または第３の実施形態のように厚くてもよい。
以上説明した少なくともひとつの実施形態によれば、第２絶縁部および第３絶縁部を持つことにより、半導体記憶装置の電気的特性の向上を図ることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…半導体記憶装置、６１…チャネル、６１Ａ…第１チャネル部、６１Ｂ…第２チャネル部、７１…第１絶縁部、７２…第２絶縁部、７３…第３絶縁部、ＷＬ…ワードライン、ＷＬＡ…第１ワードライン（第１配線）、ＷＬＢ…第２ワードライン（第２配線）、ＦＧ…浮遊ゲート電極、ＦＧＡ…第１浮遊ゲート電極（第１電荷蓄積部）、ＦＧＢ…第２浮遊ゲート電極（第２電荷蓄積部）。

Claims (18)

  1. 第１方向に延びた第１配線と、
    前記第１方向と交差する第２方向で前記第１配線と隣り合い、前記第１方向に延びた第２配線と、
    前記第１配線と前記第２配線との間に設けられ、前記第１方向および前記第２方向と交差する第３方向に延びた第１チャネル部と、
    前記第１配線と前記第２配線との間に設けられ、前記第２方向で前記第１チャネル部と隣り合い、前記第３方向に延びた第２チャネル部と、
    前記第１配線と前記第１チャネル部との間に設けられた第１電荷蓄積部と、
    前記第２配線と前記第２チャネル部との間に設けられた第２電荷蓄積部と、
    前記第１電荷蓄積部の少なくとも一部と前記第２電荷蓄積部の少なくとも一部との間に設けられた部分を含み、前記第１方向に延びた第１絶縁部と、
    前記第１配線と前記第１絶縁部との間に設けられ、前記第１方向で前記第１電荷蓄積部と隣り合う位置で前記第１方向に延びた第２絶縁部と、
    前記第２配線と前記第１絶縁部との間に設けられ、前記第１方向で前記第２電荷蓄積部と隣り合う位置で前記第１方向に延びた第３絶縁部と、
    を備えた半導体記憶装置。
  2. 前記第１方向で前記第１チャネル部に対して前記第１絶縁部とは反対側に位置し、前記第１電荷蓄積部の別の一部と前記第２電荷蓄積部の別の一部との間に設けられた部分を含み、前記第１方向に延びた第４絶縁部をさらに備え、
    前記第１電荷蓄積部は、前記第１方向において、前記第１電荷蓄積部の中央部に対して第１側に位置した第１部分と、前記第１電荷蓄積部の中央部に対して前記第１側とは反対の第２側に位置した第２部分とを有し、
    前記第１部分は、前記第２方向で前記第１絶縁部と隣り合う第１端を有し、
    前記第２部分は、前記第２方向で前記第４絶縁部と隣り合う第２端を有し、
    前記第１端と前記第２端とを結ぶ仮想線と前記第２電荷蓄積部との間の最短距離は、前記第１配線と前記第２配線との間の最短距離よりも小さい、
    請求項１に記載の半導体記憶装置。
  3. 前記第１電荷蓄積部は、前記第１方向において、前記第１電荷蓄積部の中央部に対して第１側に位置した第１部分と、前記第１電荷蓄積部の中央部に対して前記第１側とは反対の第２側に位置した第２部分とを有し、
    前記第１部分は、前記第２方向で前記第１絶縁部と隣り合う第１端を有し、
    前記第２部分は、前記第２方向で前記第１絶縁部と隣り合う第２端を有し、
    前記第１端と前記第２端とを結ぶ仮想線と前記第２電荷蓄積部との間の最短距離は、前記第１配線と前記第２配線との間の最短距離よりも小さい、
    請求項１に記載の半導体記憶装置。
  4. 前記第２絶縁部および前記第３絶縁部の各々は、前記第１方向に直線状に延びている、
    請求項１に記載の半導体記憶装置。
  5. 前記第２方向は、前記第１方向と直交する方向であり、
    前記第２絶縁部は、前記第２方向で前記第１チャネル部と重なる領域には存在せず、前記第１方向で前記第１電荷蓄積部の両側にそれぞれ設けられている、
    請求項１に記載の半導体記憶装置。
  6. 前記第２絶縁部に含まれる材料は、前記第１絶縁部に含まれる材料とは異なる、
    請求項１に記載の半導体記憶装置。
  7. 前記第２絶縁部に含まれる材料は、前記第１絶縁部に含まれる材料と同じである、
    請求項１に記載の半導体記憶装置。
  8. 前記第１配線と前記第１電荷蓄積部との間に設けられた第１絶縁膜を備え、
    前記第２方向における前記第２絶縁部の最小厚さは、前記第２方向における前記第１絶縁膜の最小厚さよりも大きい、
    請求項１に記載の半導体記憶装置。
  9. 前記第２方向における前記第２絶縁部の最小厚さは、前記第２方向における前記第１チャネル部の最小厚さよりも大きい、
    請求項１に記載の半導体記憶装置。
  10. 前記第１チャネル部と前記第１電荷蓄積部との間に設けられた第２絶縁膜を備え、
    前記第２方向における前記第２絶縁部の最小厚さは、前記第２方向における前記第２絶縁膜の最小厚さよりも大きい、
    請求項１に記載の半導体記憶装置。
  11. 前記第１電荷蓄積部は、前記第１チャネル部と隣り合う第１表面と、前記第１表面とは反対側に位置した第２表面とを有し、
    前記第２方向における前記第２絶縁部の最大厚さは、前記仮想線と前記第２表面との間の最大距離よりも小さい、
    請求項１に記載の半導体記憶装置。
  12. 前記第１電荷蓄積部は、前記第１チャネル部と隣り合う第１表面と、前記第１表面とは反対側に位置した第２表面とを有し、
    前記第２方向における前記第２絶縁部の最大厚さは、前記仮想線と前記第２表面との間の最大距離以上である、
    請求項１に記載の半導体記憶装置。
  13. 前記第１電荷蓄積部は、前記第１方向における前記第１電荷蓄積部の中央部から前記第１方向に進むに従い前記第１絶縁部に近付く円弧状に形成された曲部を含む、
    請求項１に記載の半導体記憶装置。
  14. 前記第２絶縁部の一部は、前記第１配線と前記曲部との間に位置する、
    請求項１３に記載の半導体記憶装置。
  15. 前記第１配線と前記第２配線との間に設けられた環状のチャネルを備え、
    前記第１チャネル部および前記第２チャネル部は、前記環状のチャネルの一部である、
    請求項１に記載の半導体記憶装置。
  16. 第１方向に延びた第１配線と、
    前記第１方向と直交する第２方向で前記第１配線と隣り合い、前記第１方向に延びた第２配線と、
    前記第１配線と前記第２配線との間に設けられ、前記第１方向および前記第２方向と交差する第３方向に延びた第１チャネル部と、
    前記第１配線と前記第２配線との間に設けられ、前記第２方向で前記第１チャネル部と隣り合い、前記第３方向に延びた第２チャネル部と、
    前記第１配線と前記第１チャネル部との間に設けられた第１電荷蓄積部と、
    前記第２配線と前記第２チャネル部との間に設けられた第２電荷蓄積部と、
    前記第１電荷蓄積部の少なくとも一部と前記第２電荷蓄積部の少なくとも一部との間に設けられた部分を含み、前記第１方向に延びた第１絶縁部と、
    前記第２方向で前記第１チャネル部と重なる領域を外れて前記第１配線と前記第１絶縁部との間に設けられ、前記第１方向に延びた第２絶縁部と、
    前記第２方向で前記第２チャネル部と重なる領域を外れて、前記第２配線と前記第１絶縁部との間に設けられ、前記第１方向に延びた第３絶縁部と、
    を備えた半導体記憶装置。
  17. 前記第２絶縁部および前記第３絶縁部の各々は、前記第１方向に直線状に延びている、
    請求項１６に記載の半導体記憶装置。
  18. 前記第２方向における前記第２絶縁部の最小厚さは、前記第２方向における前記第１チャネル部の最小厚さよりも大きい、
    請求項１６に記載の半導体記憶装置。
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