JP2021034486A - 半導体記憶装置 - Google Patents
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Abstract
【課題】電気的特性の向上を図ることができる半導体記憶装置を提供することである。【解決手段】実施形態の半導体記憶装置は、第1配線と、第2配線と、第1チャネル部と、第2チャネル部と、第1電荷蓄積部と、第2電荷蓄積部と、第1絶縁部と、第2絶縁部と、第3絶縁部とを持つ。前記第1絶縁部は、前記第1電荷蓄積部の少なくとも一部と前記第2電荷蓄積部の少なくとも一部との間に設けられた部分を含み、第1方向に延びている。前記第2絶縁部は、前記第1絶縁部と前記第1配線との間に設けられ、前記第1方向で前記第1電荷蓄積部と隣り合う位置で前記第1方向に延びている。前記第3絶縁部は、前記第2配線と前記第1絶縁部との間に設けられ、前記第1方向で前記第2電荷蓄積部と隣り合う位置で前記第1方向に延びている。【選択図】図2
Description
本発明の実施形態は、半導体記憶装置に関する。
絶縁膜とワード線とが交互に積層された積層体と、この積層体を貫通した半導体ピラーとを有した半導体記憶装置が提案されている。ところで、半導体記憶装置は、電気的特性のさらなる向上が期待されている。
本発明が解決しようとする課題は、電気的特性の向上を図ることができる半導体記憶装置を提供することである。
実施形態の半導体記憶装置は、第1配線と、第2配線と、第1チャネル部と、第2チャネル部と、第1電荷蓄積部と、第2電荷蓄積部と、第1絶縁部と、第2絶縁部と、第3絶縁部とを持つ。前記第1配線は、第1方向に延びている。前記第2配線は、前記第1方向と交差する第2方向で前記第1配線と隣り合い、前記第1方向に延びている。前記第1チャネル部は、前記第1配線と前記第2配線との間に設けられ、前記第1方向および前記第2方向と交差する第3方向に延びている。前記第2チャネル部は、前記第1配線と前記第2配線との間に設けられ、前記第2方向で前記第1チャネル部と隣り合い、前記第3方向に延びている。前記第1電荷蓄積部は、前記第1配線と前記第1チャネル部との間に設けられている。前記第2電荷蓄積部は、前記第2配線と前記第2チャネル部との間に設けられている。前記第1絶縁部は、前記第1電荷蓄積部の少なくとも一部と前記第2電荷蓄積部の少なくとも一部との間に設けられた部分を含み、前記第1方向に延びている。前記第2絶縁部は、前記第1絶縁部と前記第1配線との間に設けられ、前記第1方向で前記第1電荷蓄積部と隣り合う位置で前記第1方向に延びている。前記第3絶縁部は、前記第2配線と前記第1絶縁部との間に設けられ、前記第1方向で前記第2電荷蓄積部と隣り合う位置で前記第1方向に延びている。
以下、実施形態の半導体記憶装置を、図面を参照して説明する。以下の説明では、同一または類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。本明細書で「接続」とは、物理的に接続される場合に限定されず、電気的に接続される場合も含む。本明細書で「隣り合う」とは、互いに隣接する場合に限定されず、対象となる2つの要素の間に別の要素が存在する場合も含む。本明細書で「XXがYY上に設けられる」とは、XXがYYに接する場合に限定されず、XXとYYとの間に別の部材が介在する場合も含む。本明細書で「環状」とは、円環状に限定されず、矩形状の環状も含む。本明細書で「円弧状」とは、巨視的に見た場合に円弧に類似する形状を広く意味し、途中または端部に曲率が異なる部分や直線状に延びた部分が含まれてもよい。本明細書で「平行」および「直交」とは、それぞれ「略平行」および「略直交」の場合も含む。
また先に、+X方向、−X方向、+Y方向、−Y方向、+Z方向、および−Z方向について定義する。+X方向、−X方向、+Y方向、および−Y方向は、後述するシリコン基板10の表面に沿う方向である。+X方向は、後述するビット線BLが延びた方向である。−X方向は、+X方向とは反対方向である。+X方向と−X方向とを区別しない場合は、単に「X方向」と称する。+Y方向および−Y方向は、X方向とは交差する(例えば直交する)方向である。+Y方向は、後述するワード線WLが延びた方向である。−Y方向は、+Y方向とは反対方向である。+Y方向と−Y方向とを区別しない場合は、単に「Y方向」と称する。+Z方向および−Z方向は、X方向およびY方向とは交差する(例えば直交する)方向であり、シリコン基板10の厚さ方向である。+Z方向は、シリコン基板10から後述する積層体30に向かう方向である。−Z方向は、+Z方向とは反対方向である。+Z方向と−Z方向とを区別しない場合は、単に「Z方向」と称する。本明細書では、「+Z方向」を「上」、「−Z方向」を「下」と称する場合がある。ただしこれら表現は、便宜上のものであり、重力方向を規定するものではない。+Y方向は、「第1方向」の一例である。+X方向は、「第2方向」の一例である。+Z方向は、「第3方向」の一例である。
(第1の実施形態)
<1.半導体記憶装置の全体構成>
まず、第1の実施形態の半導体記憶装置1の全体構成について説明する。半導体記憶装置1は、不揮発性の半導体記憶装置であり、例えばNAND型フラッシュメモリである。
<1.半導体記憶装置の全体構成>
まず、第1の実施形態の半導体記憶装置1の全体構成について説明する。半導体記憶装置1は、不揮発性の半導体記憶装置であり、例えばNAND型フラッシュメモリである。
図1は、半導体記憶装置1の構成を示す斜視図である。半導体記憶装置1は、例えば、シリコン基板10、下部構造体20、積層体30、複数のピラー(柱状体)60、絶縁分断部70(図2参照)、上部構造体80、および複数のコンタクト90を含む。なお図1では、ピラー60を模式的に四角柱状に示している。
シリコン基板10は、半導体記憶装置1のベースとなる基板である。シリコン基板10の少なくとも一部は、X方向およびY方向に沿う板状に形成されている。シリコン基板10は、例えば、シリコン(Si)を含む半導体材料により形成されている。シリコン基板10は、「基板」の一例である。
下部構造体20は、シリコン基板10上に設けられている。下部構造体20は、例えば、下絶縁膜21と、複数のソース線SLと、上絶縁膜23とを含む。下絶縁膜21は、シリコン基板10上に設けられている。複数のソース線SLは、下絶縁膜21上に設けられている。複数のソース線SLは、X方向で互いに隣り合うとともに、それぞれY方向に延びている。ソース線SLは、例えば、下絶縁膜21上に設けられた導電層22aと、導電層22a上に設けられた配線層22bと、配線層22b上に設けられた導電層22cとを含む。上絶縁膜23は、複数のソース線SLの上方に設けられている。ソース線SLと上絶縁膜23との間、および下絶縁膜21と上絶縁膜23との間には、不図示の絶縁部材が設けられている。
積層体30は、下部構造体20上に設けられている。積層体30は、例えば、複数の機能層31と、複数の絶縁膜(層間絶縁膜)32(図3参照)とを含む。複数の機能層31と複数の絶縁膜32とは、Z方向に1層ずつ交互に積層されている。複数の機能層31は、複数の第1機能層31Aと、1つ以上の第2機能層31Bと、1つ以上の第3機能層31Cとを含む。
複数の第1機能層31Aの各々は、例えば、複数のワード線WLと、複数の浮遊ゲート電極FGと、複数のブロック絶縁膜41とを含む。複数のワード線WLは、ピラー60の側方に設けられた配線である。1つの第1機能層31Aに含まれる複数のワード線WLは、X方向で互いに隣り合うとともに、それぞれY方向に延びている。ワード線WLは、後述する浮遊ゲート電極FGに電子を注入する場合や、浮遊ゲート電極FGに注入されている電子を浮遊ゲート電極FGから抜く場合などに不図示の駆動回路により電圧が印加され、当該ワード線WLに接続された浮遊ゲート電極FGに所定の電圧を印加する。
複数の浮遊ゲート電極FGの各々は、ピラー60の側方に設けられた電極膜である。浮遊ゲート電極FGは、電荷を蓄積する能力がある膜である。浮遊ゲート電極FGは、ワード線WLによって電圧が印加された場合に電子の蓄積状態を変化させる。各浮遊ゲート電極FGは、その浮遊ゲート電極FGが対応するワード線WLと、その浮遊ゲート電極FGが対応するピラー60との間に設けられている。本明細書で「対応する」とは、例えば、互いに組み合わされることで1つのメモリセルを構成する要素であることを意味する。
複数のブロック絶縁膜41の各々は、そのブロック絶縁膜41が対応するワード線WLと、そのブロック絶縁膜41が対応する浮遊ゲート電極FGとの間に設けられている。なおこれら第1機能層31Aに関する構成については、詳しく後述する。
第2機能層31Bは、複数の第1機能層31Aの下方に設けられている。第2機能層31Bは、例えば、複数のソース側選択ゲート線SGSと、複数のソース側選択ゲート電極FGSと、複数のブロック絶縁膜42とを含む。複数のソース側選択ゲート線SGSは、X方向で互いに隣り合うとともに、それぞれY方向に延びている。複数のソース側選択ゲート電極FGSの各々は、そのソース側選択ゲート電極FGSが対応するソース側選択ゲート線SGSと、そのソース側選択ゲート電極FGSが対応するピラー60との間に設けられている。複数のブロック絶縁膜42の各々は、そのブロック絶縁膜42が対応するソース側選択ゲート線SGSと、そのブロック絶縁膜42が対応するソース側選択ゲート電極FGSとの間に設けられている。ソース側選択ゲート線SGSは、ピラー60とソース線SLとの間を導通させる場合に不図示の駆動回路により電圧が印加され、そのソース側選択ゲート線SGSに接続されたソース側選択ゲート電極FGSに所定の電圧を印加する。
第3機能層31Cは、複数の第1機能層31Aの上方に設けられている。第3機能層31Cは、例えば、複数のドレイン側選択ゲート線SGDと、複数のドレイン側選択ゲート電極FGDと、複数のブロック絶縁膜43とを含む。複数のドレイン側選択ゲート線SGDは、X方向で互いに隣り合うとともに、それぞれY方向に延びている。複数のドレイン側選択ゲート電極FGDの各々は、そのドレイン側選択ゲート電極FGDが対応するワード線WLと、そのドレイン側選択ゲート電極FGDが対応するピラー60との間に設けられている。複数のブロック絶縁膜43の各々は、そのブロック絶縁膜43が対応するドレイン側選択ゲート線SGDと、そのブロック絶縁膜43が対応するドレイン側選択ゲート電極FGDとの間に設けられている。ドレイン側選択ゲート線SGDは、ピラー60とソース線SLとの間を導通させる場合に不図示の駆動回路により電圧が印加され、そのドレイン側選択ゲート線SGDに接続されたドレイン側選択ゲート電極FGDに所定の電圧を印加する。
複数のピラー60は、複数のソース線SL上に設けられ、それぞれZ方向に延びている。複数のピラー60は、X方向およびY方向で互いに離れて設けられている。例えば、複数のピラー60は、Z方向から見た場合、X方向およびY方向に沿うマトリクス状に配列されている。各ピラー60の下端は、下部構造体20の上絶縁膜23を貫通してソース線SLに接続されている。なおピラー60の構成および絶縁分断部70の構成については、詳しく後述する。
上部構造体80は、積層体30上に設けられている。上部構造体80は、例えば、複数のビット線BLと、ソース側選択ゲート線SGS用の配線81(不図示)と、ワード線WL用の配線82と、ドレイン側選択ゲート線SGD用の配線83とを含む。
複数のコンタクト90は、それぞれZ方向に延びている。複数のコンタクト90は、例えば、ピラー60用の複数のコンタクト91、ソース側選択ゲート線SGS用の複数のコンタクト92(不図示)と、ワード線WL用の複数のコンタクト93と、ドレイン側選択ゲート線SGD用の複数のコンタクト94とを含む。
コンタクト91は、ピラー60上に設けられている。複数のビット線BLは、Y方向で互い隣り合い、それぞれX方向に延びている。X方向に配列された複数のピラー60のうち、最も−X方向側に設けられたピラー60を第1番目とした場合、奇数番目のピラー60は、コンタクト91を介して共通のビット線BLに接続されている。偶数番目のピラー60は、コンタクト91を介して別の共通のビット線BLに接続されている。すなわち、X方向に配列された複数のピラー60のうち互いに隣り合うピラー60は、同じビット線BLには接続されていない。
複数のコンタクト92(不図示)は、ソース側選択ゲート線SGSの+Y方向の端部上に設けられている。配線81(不図示)は、コンタクト92上に設けられ、Y方向に延びている。配線81は、コンタクト92を介してソース側選択ゲート線SGSに接続されている。
複数のコンタクト93は、ワード線WLのY方向の端部上に設けられている。配線82は、コンタクト93上に設けられ、Y方向に延びている。配線82は、コンタクト93を介してワード線WLに接続されている。
複数のコンタクト94は、ドレイン側選択ゲート線SGDの+Y方向の端部上に設けられている。配線83は、コンタクト94上に設けられ、Y方向に延びている。配線83は、コンタクト94を介してドレイン側選択ゲート線SGDに接続されている。
<2.積層体の構造>
次に、積層体30の構造について詳しく説明する。
図2は、図1中に示された積層体30のF2−F2線に沿う断面図である。図3は、図2中に示された積層体30のF3−F3線に沿う断面図である。図4は、図2中に示された積層体30のF4−F4線に沿う断面図である。
次に、積層体30の構造について詳しく説明する。
図2は、図1中に示された積層体30のF2−F2線に沿う断面図である。図3は、図2中に示された積層体30のF3−F3線に沿う断面図である。図4は、図2中に示された積層体30のF4−F4線に沿う断面図である。
積層体30は、各ピラー60の周囲に情報を記憶可能な記憶構造を有する。複数のピラー60の周囲にそれぞれ設けられた記憶構造は、互いに同じ構造を有する。このため以下では、2つのピラー60(第1ピラー60Aおよび第2ピラー60B)に着目して、それらピラー60の周囲の構造を中心に説明する。
<2.1 ワード線>
まず、ワード線WLについて説明する。図2に示すように、複数のワード線WLは、各ピラー60に対して、−X方向側に位置した第1ワード線WLAと、+X方向側に位置した第2ワード線WLBとを含む。第1ワード線WLAおよび第2ワード線WLBは、X方向で互いに隣り合うとともに、それぞれY方向に延びている。第1ワード線WLAと第2ワード線WLBとは、例えばY方向で互いに反対方向に引き出され、互いに独立して制御される。第1ワード線WLAは、「第1配線」の一例である。第2ワード線WLBは、「第2配線」の一例である。
まず、ワード線WLについて説明する。図2に示すように、複数のワード線WLは、各ピラー60に対して、−X方向側に位置した第1ワード線WLAと、+X方向側に位置した第2ワード線WLBとを含む。第1ワード線WLAおよび第2ワード線WLBは、X方向で互いに隣り合うとともに、それぞれY方向に延びている。第1ワード線WLAと第2ワード線WLBとは、例えばY方向で互いに反対方向に引き出され、互いに独立して制御される。第1ワード線WLAは、「第1配線」の一例である。第2ワード線WLBは、「第2配線」の一例である。
ワード線WLは、例えばタングステンにより形成されている。ワード線WLの表面には、ワード線WLの材料の拡散を抑制するバリアメタル膜(不図示)が設けられてもよい。バリアメタル膜は、例えば窒化チタン(TiN)により形成される。
<2.2 浮遊ゲート電極>
次に、浮遊ゲート電極FGについて説明する。図2に示すように、複数の浮遊ゲート電極FGは、各ピラー60に対して、−X方向側に位置した第1浮遊ゲート電極FGAと、+X方向側に位置した第2浮遊ゲート電極FGBとを含む。第1浮遊ゲート電極FGAは、第1ワード線WLAとピラー60との間(さらに言えば、第1ワード線WLAとピラー60の後述する第1チャネル部61Aとの間)に設けられている。一方で、第2浮遊ゲート電極FGBは、第2ワード線WLBとピラー60との間(さらに言えば、第2ワード線WLBとピラー60の後述する第2チャネル部61Bとの間)に設けられている。第1浮遊ゲート電極FGAは、「第1電荷蓄積部」の一例である。第2浮遊ゲート電極FGBは、「第2電荷蓄積部」の一例である。
次に、浮遊ゲート電極FGについて説明する。図2に示すように、複数の浮遊ゲート電極FGは、各ピラー60に対して、−X方向側に位置した第1浮遊ゲート電極FGAと、+X方向側に位置した第2浮遊ゲート電極FGBとを含む。第1浮遊ゲート電極FGAは、第1ワード線WLAとピラー60との間(さらに言えば、第1ワード線WLAとピラー60の後述する第1チャネル部61Aとの間)に設けられている。一方で、第2浮遊ゲート電極FGBは、第2ワード線WLBとピラー60との間(さらに言えば、第2ワード線WLBとピラー60の後述する第2チャネル部61Bとの間)に設けられている。第1浮遊ゲート電極FGAは、「第1電荷蓄積部」の一例である。第2浮遊ゲート電極FGBは、「第2電荷蓄積部」の一例である。
浮遊ゲート電極FGは、例えばポリシリコンにより形成されている。第1浮遊ゲート電極FGAは、第1ワード線WLAによって電圧が印加された場合に電子の蓄積状態を変化させる。第2浮遊ゲート電極FGBは、第2ワード線WLBによって電圧が印加された場合に電子の蓄積状態を変化させる。
図2に示すように、第1浮遊ゲート電極FGAは、例えば、第1部分(第1曲部)51aと、第2部分(第2曲部)51bとを有する。第1部分51aは、Y方向において、第1浮遊ゲート電極FGAの中央部よりも+Y方向側(第1側)に位置する。第1部分51aは、後述するチャネル61の+Y方向側の端よりも、+Y方向側に突出している。一方で、第2部分51bは、Y方向において、第1浮遊ゲート電極FGAの中央部よりも−Y方向側(第2側)に位置する。第2部分51bは、チャネル61の−Y方向側の端よりも、−Y方向側に突出している。
本実施形態では、第1浮遊ゲート電極FGAは、例えば中心角が約180°の円弧状に形成されている。本実施形態では、第1部分51aは、Y方向における第1浮遊ゲート電極FGAの中央部から+Y方向に進むに従い後述する第1絶縁部71に近付く円弧状に形成されている。第1部分51aは、チャネル61の−X方向側の端よりも、+X方向側に位置する部分を含む。第1部分51aは、X方向で第1絶縁部71(後述する絶縁部71A)と隣り合う第1端e1を有する。「第1絶縁部と隣り合う」とは、第1部分51aにおいて第1絶縁部71に最も近いことを意味する。この定義は、第1浮遊ゲート電極FGAの第2部分51bおよび第2浮遊ゲート電極FGBに関しても同様である。
一方で、第2部分51bは、Y方向における第1浮遊ゲート電極FGAの中央部から−Y方向に進むに従い第1絶縁部71に近付く円弧状に形成されている。第2部分51bは、チャネル61の−X方向側の端よりも、+X方向側に位置する部分を含む。第2部分51bは、X方向で第1絶縁部71(後述する絶縁部71B)と隣り合う第2端e2を有する。なお、第1部分51aと第2部分51bとは、互いに直接に繋がっていてもよく、第1部分51aと第2部分51bとの間にY方向に延びた直線部が設けられていてもよい。
同様に、第2浮遊ゲート電極FGBは、例えば、第1部分(第1曲部)52aと、第2部分(第2曲部)52bとを有する。第1部分52aは、Y方向において、第2浮遊ゲート電極FGBの中央部よりも+Y方向側(第1側)に位置する。第1部分52aは、チャネル61の+Y方向の端よりも、+Y方向側に突出している。一方で、第2部分52bは、Y方向において、第1浮遊ゲート電極FGAの中央部よりも−Y方向側(第2側)に位置する。第2部分52bは、チャネル61の−Y方向側の端よりも、−Y方向側に突出している。
本実施形態では、第2浮遊ゲート電極FGBは、例えば中心角が約180°の円弧状に形成されている。本実施形態では、第1部分52aは、Y方向における第2浮遊ゲート電極FGBの中央部から+Y方向に進むに従い後述する第1絶縁部71に近付く円弧状に形成されている。第1部分52aは、チャネル61の+X方向側の端よりも、−X方向側に位置する部分を含む。第1部分52aは、X方向で第1絶縁部71(後述する絶縁部71A)と隣り合う第1端e3を有する。
一方で、第2部分52bは、Y方向における第2浮遊ゲート電極FGBの中央部から−Y方向に進むに従い第1絶縁部71に近付く円弧状に形成されている。第2部分52bは、チャネル61の+X方向側の端よりも、−X方向側に位置する部分を含む。第2部分52bは、X方向で第1絶縁部71(後述する絶縁部71B)と隣り合う第2端e4eを有する。なお、第1部分52aと第2部分52bとは、互いに直接に繋がっていてもよいし、第1部分52aと第2部分52bとの間にY方向に延びた直線部が設けられていてもよい。
<2.3 ブロック絶縁膜>
次に、ブロック絶縁膜41について説明する。図2に示すように、複数のブロック絶縁膜41は、各ピラー60に対して、−X方向側に位置した第1ブロック絶縁膜41Aと、+X方向側に位置した第2ブロック絶縁膜41Bとを含む。第1ブロック絶縁膜41Aは、第1ワード線WLAと第1浮遊ゲート電極FGAとの間に設けられている。第2ブロック絶縁膜41Bは、第2ワード線WLBと第2浮遊ゲート電極FGBとの間に設けられている。本実施形態では、第1ブロック絶縁膜41Aの一部は、Y方向において、第1浮遊ゲート電極FGAと、後述する第2絶縁部72との間に設けられている。第2ブロック絶縁膜41Bの一部は、Y方向において、第2浮遊ゲート電極FGBと、後述する第3絶縁部73との間に設けられている。
次に、ブロック絶縁膜41について説明する。図2に示すように、複数のブロック絶縁膜41は、各ピラー60に対して、−X方向側に位置した第1ブロック絶縁膜41Aと、+X方向側に位置した第2ブロック絶縁膜41Bとを含む。第1ブロック絶縁膜41Aは、第1ワード線WLAと第1浮遊ゲート電極FGAとの間に設けられている。第2ブロック絶縁膜41Bは、第2ワード線WLBと第2浮遊ゲート電極FGBとの間に設けられている。本実施形態では、第1ブロック絶縁膜41Aの一部は、Y方向において、第1浮遊ゲート電極FGAと、後述する第2絶縁部72との間に設けられている。第2ブロック絶縁膜41Bの一部は、Y方向において、第2浮遊ゲート電極FGBと、後述する第3絶縁部73との間に設けられている。
第1および第2のブロック絶縁膜41A,41Bの各々は、例えば、3つの絶縁膜45,46,47により形成されている。
絶縁膜45は、3つの絶縁膜45,46,47のなかで、浮遊ゲート電極FGの最も近くに位置する。絶縁膜45は、例えば、浮遊ゲート電極FGの側面、上面、および下面を覆う(図3参照)。絶縁膜45は、例えばシリコン窒化物(SiN)およびハフニウムオキサイド(HfO)などのHigh−k材料により形成されている。ただし、絶縁膜45は、ルテニウム(Ru)やアルミニウム(Аl)、チタン(Ti)、ジルコニウム(Zr)、またはシリコン(Si)を含む材料により形成されてもよい。絶縁膜45は、「第1絶縁膜」の一例である。
絶縁膜46は、絶縁膜45に対して浮遊ゲート電極FGとは反対側に設けられている。絶縁膜46は、例えば、絶縁膜45を間に介在させて、浮遊ゲート電極FGの側面、上面、および下面を覆う(図3参照)。ただし、絶縁膜46は、上記構成に代えて、浮遊ゲート電極FGの側面のみを覆うとともに、絶縁膜(層間絶縁膜)32とワード線WLとの境界に沿って設けられてもよい。絶縁膜46は、例えば、シリコン酸化物により形成されている。絶縁膜46は、「第1絶縁膜」の別の一例である。
絶縁膜47は、絶縁膜45,46に対して浮遊ゲート電極FGとは反対側に設けられている。絶縁膜47は、例えば、絶縁膜(層間絶縁膜)32とワード線WLとの境界に沿って設けられ、絶縁膜45,46を間に介在させて浮遊ゲート電極FGの側面を覆う(図3参照)。ただし、絶縁膜47は、上記構成に代えて、絶縁膜45,46と同様に、浮遊ゲート電極FGの側面、上面、および下面を覆ってもよい。絶縁膜47は、誘電率が高い材料で形成されていればよく、例えば、アルミニウム(Аl)、ハフニウム(Hf)、ジルコニウム(Zr)を含む酸化膜のHigh−k膜により形成されている。なお、絶縁膜47は、シリコン窒化物により形成されてもよい。
<2.4 ピラー>
次に、ピラー60について説明する。図2に示すように、ピラー60は、第1ワード線WLAと第2ワード線WLBとの間に設けられている。ピラー60は、例えば、チャネル61と、コア絶縁部62と、トンネル絶縁膜63とを含む。
次に、ピラー60について説明する。図2に示すように、ピラー60は、第1ワード線WLAと第2ワード線WLBとの間に設けられている。ピラー60は、例えば、チャネル61と、コア絶縁部62と、トンネル絶縁膜63とを含む。
チャネル61は、ピラー60のZ方向の全長(全高)に亘るようにZ方向に延びている。チャネル61の下端は、下部構造体20の上絶縁膜23を貫通し、ソース線SLに接続されている。一方で、チャネル61の上端は、コンタクト91を介してビット線BLに接続されている。チャネル61は、アモルファスシリコン(а−Si)のような半導体材料で形成されている。ただし、チャネル61は、例えば一部に不純物がドープされたポリシリコンで形成されてもよい。チャネル61に含まれる不純物は、例えば、カーボン、リン、ボロン、ゲルマニウムからなる群から選択されるいずれかである。チャネル61は、例えば、浮遊ゲート電極FGに電子を注入する場合や浮遊ゲート電極FGに注入された電子を浮遊ゲート電極FGから抜く場合などに、ソース線SLとビット線BLとの間で電流が流れる。
本実施形態では、チャネル61は、第1ワード線WLAと第2ワード線WLBとの間において、環状(例えばX方向に長手を有した長穴の円環状)に形成されている。チャネル61は、ピラー60において−X方向側に位置した第1チャネル部61Aと、ピラー60において+X方向側に位置した第2チャネル部61Bとを含む。第1および第2のチャネル部61A,61Bは、X方向で互いに隣り合うとともに、それぞれZ方向に延びている。
コア絶縁部62は、X方向およびY方向で、チャネル61よりもピラー60の中心側に設けられている。例えば、コア絶縁部62は、チャネル61の内周面上に設けられている。コア絶縁部62は、ピラー60のZ方向の全長(全高)に亘るようにZ方向に延びている。コア絶縁部62は、例えば酸化シリコン(SiO)で形成されている。
トンネル絶縁膜63は、少なくとも、チャネル61の−X方向の側面と+X方向の側面とに沿って設けられている。トンネル絶縁膜63は、ピラー60において−X方向側に位置した第1トンネル絶縁膜63Aと、ピラー60において+X方向側に位置した第2トンネル絶縁膜63Bとを含む。第1トンネル絶縁膜63Aは、第1浮遊ゲート電極FGAと第1チャネル部61Aとの間に設けられている。第1トンネル絶縁膜63Aは、「第2絶縁膜」の一例である。第2トンネル絶縁膜63Bは、第2浮遊ゲート電極FGBと第2チャネル部61Bとの間に設けられている。
本実施形態では、トンネル絶縁膜63は、チャネル61の−X方向の側面、+X方向の側面、−Y方向の側面、および+Y方向の側面を囲う環状(例えばX方向に長手を有した長穴の円環状)に形成されている。トンネル絶縁膜63は、例えば、ピラー60のZ方向の全長(全高)に亘るようにZ方向に延びている。
図2に示すように、以上説明した構成により、第1ピラー60Aに対応した第1および第2の浮遊ゲート電極FGA,FGB、第1および第2のブロック絶縁膜41A,41B、並びに、第1および第2のトンネル絶縁膜63A,63Bにより、第1ピラー60Aの周囲には電荷を保持可能な第1セル構造体MCAが形成されている。同様に、第2ピラー60Bに対応した第1および第2の浮遊ゲート電極FGA,FGB、第1および第2のブロック絶縁膜41A,41B、並びに、第1および第2のトンネル絶縁膜63A,63Bにより、第2ピラー60Bの周囲には電荷を保持可能な第2セル構造体MCBが形成されている。第2セル構造体MCBは、第1セル構造体MCAと−Y方向で隣り合う。
1つの観点では、第2ピラー60Bに対応した浮遊ゲート電極FGA,FGBは、「第3電荷蓄積部」および「第4電荷蓄積部」のそれぞれ一例である。第2ピラー60Bに対応したブロック絶縁膜41A,41Bは、「第3ブロック絶縁膜」および「第4ブロック絶縁膜」のそれぞれ一例である。第2ピラー60Bに対応したトンネル絶縁膜63A,63Bは、「第3トンネル絶縁膜」および「第4トンネル絶縁膜」のそれぞれ一例である。
<2.5 絶縁分断部>
次に、絶縁分断部70について説明する。
図2に示すように、絶縁分断部70は、積層体30に設けられており、第1ワード線WLAと第2ワード線WLBとを分断する。絶縁分断部70は、例えば、第1絶縁部71、第2絶縁部72、および第3絶縁部73を有する。
次に、絶縁分断部70について説明する。
図2に示すように、絶縁分断部70は、積層体30に設けられており、第1ワード線WLAと第2ワード線WLBとを分断する。絶縁分断部70は、例えば、第1絶縁部71、第2絶縁部72、および第3絶縁部73を有する。
<2.5.1 第1絶縁部>
まず、第1絶縁部71について説明する。図2に示すように、第1絶縁部71は、Y方向に関して複数のピラー60の間に設けられ、複数のピラー60の間をY方向に延びている。第1絶縁部71は、X方向に関して第1ワード線WLAと第2ワード線WLBとの間に設けられ、第1ワード線WLAと第2ワード線WLBとを分断している。また、第1絶縁部71は、X方向に関して第1浮遊ゲート電極FGAの一部と第2浮遊ゲート電極FGBの一部との間に設けられ、第1浮遊ゲート電極FGAと第2浮遊ゲート電極FGBとを分断している。
まず、第1絶縁部71について説明する。図2に示すように、第1絶縁部71は、Y方向に関して複数のピラー60の間に設けられ、複数のピラー60の間をY方向に延びている。第1絶縁部71は、X方向に関して第1ワード線WLAと第2ワード線WLBとの間に設けられ、第1ワード線WLAと第2ワード線WLBとを分断している。また、第1絶縁部71は、X方向に関して第1浮遊ゲート電極FGAの一部と第2浮遊ゲート電極FGBの一部との間に設けられ、第1浮遊ゲート電極FGAと第2浮遊ゲート電極FGBとを分断している。
詳しく述べると、第1絶縁部71は、例えば、第1部分71aと、第2部分71bと、第3部分71cとを有する。第1部分71aは、X方向において、第1セル構造体MCAの第1浮遊ゲート電極FGAの第2部分51bと、第1セル構造体MCAの第2浮遊ゲート電極FGBの第2部分52bとの間に設けられている。第2部分71bは、X方向において、第2セル構造体MCBの第1浮遊ゲート電極FGAの第1部分51aと、第2セル構造体MCBの第2浮遊ゲート電極FGBの第1部分52aとの間に設けられている。第3部分71cは、第1部分71aと第2部分71bとの間をY方向に延びており、第1部分71aと第2部分71bとを繋いでいる。第1絶縁部71は、ピラー60と協働して、第1浮遊ゲート電極FGAと第2浮遊ゲート電極FGBとの間を電気的に絶縁している。第1絶縁部71は、Z方向に沿ってピラー60のZ方向の全長(全高)に亘るように延びている(図4参照)。
図2に示すように、Y方向において、ピラー60と第1絶縁部71とは、交互に設けられている。言い換えると、第1絶縁部71は、Y方向でピラー60の両側に分かれて設けられている。例えば、第1絶縁部71は、絶縁部71A、絶縁部71B、および絶縁部71Cを含む。
絶縁部71Aは、第1セル構造体MCAの第1浮遊ゲート電極FGAの一部と第2浮遊ゲート電極FGBの一部との間に設けられ、Y方向に延びている。絶縁部71Bは、Y方向で、第1ピラー60Aに対して絶縁部71Aとは反対側に位置する。絶縁部71Bは、第1セル構造体MCAの第1浮遊ゲート電極FGAの別の一部と第2浮遊ゲート電極FGBの別の一部との間に設けられ、Y方向に延びている。1つの観点では、絶縁部71Aは、「第1絶縁部」の一例であり、絶縁部71Bは、「第4絶縁部」の一例である。
また、絶縁部71Bは、第2セル構造体MCBの第1浮遊ゲート電極FGAの一部と第2浮遊ゲート電極FGBの一部との間に設けられ、Y方向に延びている。絶縁部71Cは、Y方向で、第2ピラー60Bに対して絶縁部71Bとは反対側に位置する。絶縁部71Cは、第2セル構造体MCBの第1浮遊ゲート電極FGAの別の一部と第2浮遊ゲート電極FGBの別の一部との間に設けられ、Y方向に延びている。
これにより、第1絶縁部71は、ピラー60と協働して、第1ワード線WLAと第2ワード線WLBとの間を電気的に絶縁している。本実施形態では、第1絶縁部71は、第1セル構造体MCAのトンネル絶縁膜63と第2セル構造体MCBのトンネル絶縁膜63との間をY方向に直線状に延びており、第1セル構造体MCAのトンネル絶縁膜63と第2セル構造体MCBのトンネル絶縁膜63とにそれぞれ接している。本実施形態では、Y方向における第1絶縁部71の最短部分の長さL1は、X方向における第1絶縁部71の最小厚さT1よりも大きい。第1絶縁部71は、例えば、酸化シリコン(SiO2)のような絶縁材料により形成されている。
<2.5.2 第2絶縁部>
次に、第2絶縁部72について説明する。図2に示すように、第2絶縁部72は、第1絶縁部71に対して−X方向に設けられている。第2絶縁部72は、X方向において、第1ワード線WLAと、第1絶縁部71との間に設けられている。
次に、第2絶縁部72について説明する。図2に示すように、第2絶縁部72は、第1絶縁部71に対して−X方向に設けられている。第2絶縁部72は、X方向において、第1ワード線WLAと、第1絶縁部71との間に設けられている。
第2絶縁部72は、X方向で第1セル構造体MCAの第1チャネル部61Aと重なる領域およびX方向で第2セル構造体MCBの第1チャネル部61Aと重なる領域には存在しない。第2絶縁部72は、Y方向で各第1浮遊ゲート電極FGAの両側にそれぞれ設けられている。言い換えると、第1セル構造体MCAおよび第2セル構造体MCBのようなセル構造体と、第2絶縁部72とは、Y方向で交互に設けられている。
図2に示すように、第2絶縁部72は、Y方向で第1浮遊ゲート電極FGAおよび第1ブロック絶縁膜41Aの絶縁膜45,46と隣り合う位置に設けられ、Y方向に直線状に延びている。すなわち、第2絶縁部72は、第1絶縁部71と平行に延びている。第2絶縁部72は、Y方向において、第1セル構造体MCAの第1浮遊ゲート電極FGAと、第2セル構造体MCBの第1浮遊ゲート電極FGAとの間に設けられている。別の観点で見ると、第2絶縁部72は、Y方向において、第1セル構造体MCAの第1ブロック絶縁膜41Aと、第2セル構造体MCBの第1ブロック絶縁膜41Aとの間に設けられている。第2絶縁部72は、第1セル構造体MCAの第1ブロック絶縁膜41Aと、第2セル構造体MCBの第1ブロック絶縁膜41Aとにそれぞれ接している。
Y方向における第2絶縁部72の最短部分の長さL2は、X方向における第2絶縁部72の最小厚さT2よりも大きい。別の観点では、Y方向における第2絶縁部72の最長部分の長さは、X方向における第2絶縁部72の最大厚さよりも大きい。
本実施形態では、X方向における第2絶縁部72の最小厚さT2(または最大厚さ)は、X方向における第1チャネル部61Aの最小厚さT61Aよりも大きい。X方向における第2絶縁部72の最小厚さT2(または最大厚さ)は、X方向における第1トンネル絶縁膜63Aの最小厚さT63Aよりも大きい。X方向における第2絶縁部72の最小厚さT2(または最大厚さ)は、第1ブロック絶縁膜41Aに含まれる絶縁膜65のX方向の最小厚さT65よりも大きい。X方向における第2絶縁部72の最小厚さT2(または最大厚さ)は、第1ブロック絶縁膜41Aに含まれる絶縁膜66のX方向の最小厚さT66よりも大きい。本実施形態では、X方向における第2絶縁部72の最小厚さ2(または最大厚さ)は、第1ブロック絶縁膜41Aに含まれる絶縁膜65と絶縁膜66との合計のX方向の最小厚さT65aよりも大きい。
図2に示すように、第1浮遊ゲート電極FGAは、第1チャネル部61Aと隣り合う内面(第1表面)S1と、内面S1とは反対側に位置した外面(第2表面)S2とを有する。第1浮遊ゲート電極FGAの第1端e1と第2端e2とを結ぶ仮想線ELAを引く場合、X方向における第2絶縁部72の最大厚さは、仮想線ELAと第1浮遊ゲート電極FGAの外面S2との間の最大距離LS2Aよりも小さい。
図4に示すように、第2絶縁部72は、Z方向において、複数の絶縁膜(層間絶縁膜)32の間に設けられている。
<2.5.3 第3絶縁部>
次に、第3絶縁部73について説明する。図2に示すように、第3絶縁部73は、第1絶縁部71に対して+X方向に設けられている。第3絶縁部73は、X方向において、第2ワード線WLBと、第1絶縁部71との間に設けられている。
次に、第3絶縁部73について説明する。図2に示すように、第3絶縁部73は、第1絶縁部71に対して+X方向に設けられている。第3絶縁部73は、X方向において、第2ワード線WLBと、第1絶縁部71との間に設けられている。
第3絶縁部73は、X方向で第1セル構造体MCAの第2チャネル部61Bと重なる領域およびX方向で第2セル構造体MCBの第2チャネル部61Bと重なる領域には存在しない。第2絶縁部72は、Y方向で各第2浮遊ゲート電極FGBの両側にそれぞれ設けられている。言い換えると、すなわち、第1セル構造体MCAおよび第2セル構造体MCBのようなセル構造体と、第3絶縁部73とは、Y方向で交互に設けられている。
図2に示すように、第3絶縁部73は、Y方向で、第2浮遊ゲート電極FGBおよび第2ブロック絶縁膜41Bの絶縁膜45,46と隣り合う位置に設けられ、Y方向に直線状に延びている。すなわち、第3絶縁部73は、第1絶縁部71と平行に延びている。第3絶縁部73は、Y方向において、第1セル構造体MCAの第2浮遊ゲート電極FGBと、第2セル構造体MCBの第2浮遊ゲート電極FGBとの間に設けられている。別の観点で見ると、第2絶縁部72は、Y方向において、第1セル構造体MCAの第2ブロック絶縁膜41Bと、第2セル構造体MCBの第2ブロック絶縁膜41Bとの間に設けられている。第3絶縁部73は、第1セル構造体MCAの第2ブロック絶縁膜41Bと、第2セル構造体MCBの第2ブロック絶縁膜41Bとにそれぞれ接している。
Y方向における第3絶縁部73の最短部分の長さL3は、X方向における第3絶縁部73の最小厚さT3よりも大きい。別の観点では、Y方向における第3絶縁部73の最長部分の長さは、X方向における第3絶縁部73の最大厚さよりも大きい。
本実施形態では、X方向における第3絶縁部73の最小厚さT3(または最大厚さ)は、X方向における第2チャネル部61Bの最小厚さT61Bよりも大きい。X方向における第3絶縁部73の最小厚さT3(または最大厚さ)は、X方向における第2トンネル絶縁膜63Bの最小厚さT63Bよりも大きい。X方向における第3絶縁部73の最小厚さT3(または最大厚さ)は、第2ブロック絶縁膜41Bに含まれる絶縁膜65のX方向の最小厚さT65よりも大きい。X方向における第3絶縁部73の最小厚さT3(または最大厚さ)は、第2ブロック絶縁膜41Bに含まれる絶縁膜66のX方向の最小厚さT66よりも大きい。本実施形態では、X方向における第3絶縁部73の最小厚さT3(または最大厚さ)は、第2ブロック絶縁膜41Bに含まれる絶縁膜65と絶縁膜66との合計のX方向の最小厚さT65aよりも大きい。
図2に示すように、第2浮遊ゲート電極FGBは、第2チャネル部61Bと隣り合う内面(第1表面)S1と、内面S1とは反対側に位置した外面(第2表面)S2とを有する。第2浮遊ゲート電極FGBの第1端e3と第2端e4とを結ぶ仮想線ELBを引く場合、X方向における第3絶縁部73の最大厚さは、仮想線ELBと第2浮遊ゲート電極FGBの外面S2との間の最大距離LS2Bよりも小さい。
図4に示すように、第3絶縁部73は、Z方向において、複数の絶縁膜(層間絶縁膜)32の間に設けられている。
本実施形態では、第2絶縁部72および第3絶縁部73を構成する材料は、第1絶縁部71を構成する材料と同じである。例えば、第2絶縁部72および第3絶縁部73は、シリコン酸化物(SiO2)のような絶縁材料により形成されている。なお、第2絶縁部72および第3絶縁部73を構成する材料は、第1絶縁部71を構成する材料と異なってもよい。例えば、第2絶縁部72および第3絶縁部73は、シリコン窒化物(SiN)のような絶縁材料で形成されてもよいし、気体(例えば空気)で満たされる空洞(いわゆるエアギャップ)などでもよい。第2絶縁部72および第3絶縁部73の材料は、特に限定されず、第1ワード線WLAおよび第2ワード線WLBを構成する材料よりも誘電率が低い材料であればよい。
<2.5.4 寸法関係>
図2に示すように、第1浮遊ゲート電極FGAの第1端e1と第2端e2とを結ぶ仮想線ELAを引く場合、仮想線ELAと第2浮遊ゲート電極FGBとの間の最短距離Lmin1は、第1ワード線WLAと第2ワード線WLBとの間の最短距離Lmin2よりも小さい。例えば、X方向で互いに対向する第1浮遊ゲート電極FGAと第2浮遊ゲート電極FGBとの間のX方向の最短距離Lmin1は、第1ワード線WLAと第2ワード線WLBとの間のX方向の最短距離Lmin2よりも小さい。
図2に示すように、第1浮遊ゲート電極FGAの第1端e1と第2端e2とを結ぶ仮想線ELAを引く場合、仮想線ELAと第2浮遊ゲート電極FGBとの間の最短距離Lmin1は、第1ワード線WLAと第2ワード線WLBとの間の最短距離Lmin2よりも小さい。例えば、X方向で互いに対向する第1浮遊ゲート電極FGAと第2浮遊ゲート電極FGBとの間のX方向の最短距離Lmin1は、第1ワード線WLAと第2ワード線WLBとの間のX方向の最短距離Lmin2よりも小さい。
<3.製造方法>
次に、半導体記憶装置1の製造方法について説明する。なお、以下に説明する以外の工程は、例えば、米国特許出願公開第2016/0336336号明細書や、日本国特願2019−043121の明細書などに記載されている。これら文献は、その全体が本願明細書において参照により援用される。
次に、半導体記憶装置1の製造方法について説明する。なお、以下に説明する以外の工程は、例えば、米国特許出願公開第2016/0336336号明細書や、日本国特願2019−043121の明細書などに記載されている。これら文献は、その全体が本願明細書において参照により援用される。
図5Aから図5Jは、半導体記憶装置1の製造工程の一部を示す断面図である。各図における(a)部分は、各図中の(b)部分におけるa−a線に沿う断面図である。各図における(b)部分は、各図中の(a)部分におけるb−b線に沿う断面図である。各図における(c)部分は、各図中の(a)部分におけるc−c線に沿う断面図である。
まず図5Aに示すように、複数の犠牲膜101と、複数の絶縁膜(層間絶縁膜)32とがZ方向に積層されることで、中間積層体30Aが形成される。犠牲膜101は、後工程でワード線WLである導電層に置換される層である。犠牲膜101は、例えば、窒化シリコン(SiN)により形成されている。絶縁膜32は、例えば、酸化シリコン(SiO)により形成されている。次に、中間積層体30Aの上方に不図示のマスクが設けられ、例えばエッチングによりメモリセルトレンチMTが形成される。メモリセルトレンチMTは、複数の犠牲膜101および複数の絶縁膜32をZ方向に貫通した窪みであり、ソース線SLに達している。
次に、図5Bに示すように、メモリセルトレンチMTを介して、例えばエッチャントとしてシリコン窒化物(SiN)を溶解する薬液であるホットリン酸(H3PO4)を使用したウェットエッチングが行われる。これにより、メモリセルトレンチMTに露出した犠牲膜101の一部分が除去され、メモリセルトレンチMTの側面に窪み102が形成される。
次に、図5Cに示すように、メモリセルトレンチMTの内面および窪み102の内面にアモルファスシリコン(а−Si)が供給され、アモルファスシリコンによる中間生成膜103が形成される。
次に、図5Dに示すように、メモリセルトレンチMTを介してエッチングを行い、メモリセルトレンチMTにおいて窪み102以外に設けられた中間生成膜103が除去される。これにより、窪み102の内部に中間生成膜103の残留部103aが残った状態になる。
次に、図5Eに示すように、メモリセルトレンチMTの内部にシリコン酸化物(SiO2)が供給され、中間絶縁層104が形成される。中間絶縁層104は、後工程で分断されることで第1絶縁部71となる絶縁層である。
次に、図5Fに示すように、中間積層体30Aの上方に、ピラー60に対応する不図示のマスクが設けられ、例えばエッチングによりメモリホールAHが形成される。メモリホールAHは、複数の犠牲膜101、複数の絶縁膜32、中間生成膜103の残留部103a、および中間絶縁層104をZ方向に貫通した穴であり、ソース線SLに達している。これにより、中間絶縁層104は、Y方向で複数に分断されて複数の第1絶縁部71となる。
次に、図5Gに示すように、例えばエッチャントとしてアモルファスシリコン(а−Si)を溶解する薬液を使用したウェットエッチングが行われる。これにより、メモリホールAHに露出した中間生成膜103の残留部103aの一部が除去される。
次に、図5Hに示すように、中間積層体30Aに残ったアモルファスシリコン(а−Si)である中間生成膜103の残留部103aを酸化する処理が行われる。これにより、中間生成膜103の残留部103aが絶縁体である酸化シリコン(SiO2)に変化し、第2および第3の絶縁部72,73となる。
次に、図5Hに示すように、例えばエッチャントとして窒化シリコン(SiN)を溶解する薬液を使用したウェットエッチングが行われる。これにより、メモリホールAHに露出した複数の犠牲膜101の一部が除去される。
次に、図5Jに示すように、メモリホールAHの内部に、ブロック絶縁膜41の絶縁膜65,66、浮遊ゲート電極FG、トンネル絶縁膜63、チャネル61、およびコア絶縁部62が形成される。これにより、セル構造体の大部分およびピラー60が形成される。
次に、中間積層体30Aに設けられた別のトレンチ(不図示)を介してウェットエッチングが行われ、複数の犠牲膜101が除去される。そして、犠牲膜101が除去されることで形成された空間に対して、ブロック絶縁膜41の絶縁膜67と、ワード線WLとが順に形成される。その後、コンタクト91〜94、および配線81〜83などが形成される。これにより、半導体記憶装置1が完成する。
<4.利点>
ここで比較例として、第2および第3の絶縁部72,73が存在しない半導体記憶装置について考える。このような半導体記憶装置、すなわち、第1浮遊ゲート電極FGAと第2浮遊ゲート電極FGBとが第1絶縁部71により分断されている構成では、チャネル61において浮遊ゲート電極FGA,FGBに覆われていない部分に対してワード線WLに印加された電圧が回り込んで影響し、例えば半導体記憶装置1の読み出し特性が低下する場合がある。このような読み出し特性の低下を抑制するためには、浮遊ゲート電極FGを大きくする必要があり、半導体記憶装置1の大型化を招く。
ここで比較例として、第2および第3の絶縁部72,73が存在しない半導体記憶装置について考える。このような半導体記憶装置、すなわち、第1浮遊ゲート電極FGAと第2浮遊ゲート電極FGBとが第1絶縁部71により分断されている構成では、チャネル61において浮遊ゲート電極FGA,FGBに覆われていない部分に対してワード線WLに印加された電圧が回り込んで影響し、例えば半導体記憶装置1の読み出し特性が低下する場合がある。このような読み出し特性の低下を抑制するためには、浮遊ゲート電極FGを大きくする必要があり、半導体記憶装置1の大型化を招く。
そこで本実施形態では、第1ワード線WLAと第1絶縁部71との間に第2絶縁部72を設け、第2ワード線WLBと第1絶縁部71との間に第3絶縁部73が設けられている。このような構成によれば、チャネル61において浮遊ゲート電極FGA,FGBに覆われていない部分と、ワード線WLとの間の距離を大きくすることができる。そのため、ワード線WLに印加された電圧がチャネル61に影響することを抑制することができる。これにより、半導体記憶装置1の読み出し特性を向上させることができる。その結果、浮遊ゲート電極FGの小型化を図ることができ、半導体記憶装置1の小型化を図ることもできる。
本実施形態では、第1浮遊ゲート電極FGAは、第1チャネル部61Aと隣り合う内面S1と、内面S1とは反対側に位置した外面S2とを有する。X方向における第2絶縁部72の最大厚さは、第1浮遊ゲート電極FGAの第1端e1と第2端e2とを結ぶ仮想線ELAと、第1浮遊ゲート電極FGAの外面S2との間の最大距離よりも小さい。このような構成、すなわち第2絶縁部72の厚さが過度に厚くない場合、浮遊ゲート電極FGのY方向の両側にもワード線WLが位置し、浮遊ゲート電極FGに対してワード線WLから電圧を印可しやすくなる。これにより、半導体記憶装置1の書き込み特性を向上させることができる。
(構成の変形例)
図6は、第1の実施形態の変形例の半導体記憶装置1を示す断面図である。図6に示すように、浮遊ゲート電極FGは、第1の実施形態のようなきれいな円弧状に形成されている必要はない。例えば、第2および第3の絶縁部72,73の元になる中間生成膜103をエッチングする処理(図5Hに示す処理)の内容によっては、図6に示すように、浮遊ゲート電極FGの+Y方向の端部および−Y方向の端部がそれぞれ部分的に突出する形状になってもよい。
図6は、第1の実施形態の変形例の半導体記憶装置1を示す断面図である。図6に示すように、浮遊ゲート電極FGは、第1の実施形態のようなきれいな円弧状に形成されている必要はない。例えば、第2および第3の絶縁部72,73の元になる中間生成膜103をエッチングする処理(図5Hに示す処理)の内容によっては、図6に示すように、浮遊ゲート電極FGの+Y方向の端部および−Y方向の端部がそれぞれ部分的に突出する形状になってもよい。
(製造方法の変形例)
半導体記憶装置1の製造方法は、上述した例に限定されない。例えば、第2および第3の絶縁部72,73の材料として、第1絶縁部71の材料(例えばSiO2)を溶解するエッチャントに対して耐性を有する材料が用いられた場合は、次の通りである。すなわち、上述した図5Cの工程において、第2および第3の絶縁部72,73を形成する絶縁材料によって中間生成膜103が形成される。この場合、中間生成膜103は、上述した図5Hの処理(中間生成膜103を酸化させる処理)を行うことなく、第2および第3の絶縁部72,73となる。
半導体記憶装置1の製造方法は、上述した例に限定されない。例えば、第2および第3の絶縁部72,73の材料として、第1絶縁部71の材料(例えばSiO2)を溶解するエッチャントに対して耐性を有する材料が用いられた場合は、次の通りである。すなわち、上述した図5Cの工程において、第2および第3の絶縁部72,73を形成する絶縁材料によって中間生成膜103が形成される。この場合、中間生成膜103は、上述した図5Hの処理(中間生成膜103を酸化させる処理)を行うことなく、第2および第3の絶縁部72,73となる。
(第2の実施形態)
次に、第2の実施形態について説明する。第2の実施形態は、第2および第3の絶縁部72,73のX方向の厚さが比較的厚い点で、第1の実施形態とは異なる。なお以下に説明する以外の構成は、第1の実施形態と同様である。
次に、第2の実施形態について説明する。第2の実施形態は、第2および第3の絶縁部72,73のX方向の厚さが比較的厚い点で、第1の実施形態とは異なる。なお以下に説明する以外の構成は、第1の実施形態と同様である。
図7は、第2の実施形態の半導体記憶装置1を示す断面図である。本実施形態では、X方向における第2絶縁部72の最小厚さT2(または最大厚さ)は、Y方向における第2絶縁部72の最短部分の長さL2よりも大きい。第2絶縁部72は、−X方向に進むに従いY方向の長さが大きくなる台形状に形成されている。同様に、X方向における第3絶縁部73の最小厚さT3(または最大厚さ)は、Y方向における第3絶縁部73の最短部分の長さL3よりも大きい。第3絶縁部73は、+X方向に進むに従いY方向の長さが大きくなる台形状に形成されている。
本実施形態では、第2絶縁部72の一部は、X方向において、第1ワード線WLAと、第1浮遊ゲート電極FGAとの間に設けられている。例えば、第2絶縁部72の一部は、X方向において、第1ワード線WLAと第1浮遊ゲート電極FGAの第1部分(第1曲部)51aとの間、および、第1ワード線WLAと第1浮遊ゲート電極FGAの第2部分(第2曲部)51bとの間に設けられている。
同様に、第3絶縁部73の一部は、X方向において、第2ワード線WLBと、第2浮遊ゲート電極FGBとの間に設けられている。例えば、第3絶縁部73の一部は、X方向において、第2ワード線WLBと第2浮遊ゲート電極FGBの第1部分(第1曲部)52aとの間、および、第2ワード線WLBと第2浮遊ゲート電極FGBの第2部分(第2曲部)52bとの間に設けられている。
このような構成によれば、第1の実施形態と比べて、ワード線WLに印加された電圧がチャネル61に影響することをさらに抑制することができる。これにより、半導体記憶装置1の電気的特性をさらに向上させることができる場合がある。
(第3の実施形態)
次に、第3の実施形態について説明する。第3の実施形態は、第2および第3の絶縁部72,73のX方向の厚さがさらに厚い点で、第2の実施形態とは異なる。なお以下に説明する以外の構成は、第2の実施形態と同様である。
次に、第3の実施形態について説明する。第3の実施形態は、第2および第3の絶縁部72,73のX方向の厚さがさらに厚い点で、第2の実施形態とは異なる。なお以下に説明する以外の構成は、第2の実施形態と同様である。
図8は、第3の実施形態の半導体記憶装置1を示す断面図である。本実施形態では、X方向における第2絶縁部72の最大厚さは、第1浮遊ゲート電極FGAの第1端e1と第2端e2とを結ぶ仮想線ELAと、第1浮遊ゲート電極FGAの外面S2との間の最大距離LS2A以上である。同様に、X方向における第3絶縁部73の最大厚さは、第2浮遊ゲート電極FGBの第1端e3と第2端e4とを結ぶ仮想線ELBと、第2浮遊ゲート電極FGBの外面S2との間の最大距離LS2B以上である。
このような構成によれば、第1の実施形態と比べて、ワード線WLに印加された電圧がチャネル61に影響することをさらに抑制することができる。これにより、半導体記憶装置1の電気的特性をさらに向上させることができる場合がある。
(第4の実施形態)
次に、第4の実施形態について説明する。第4の実施形態は、チャネル61およびトンネル絶縁膜63が第1絶縁部71によって分断されている点で、第1の実施形態とは異なる。なお以下に説明する以外の構成は、第1の実施形態と同様である。
次に、第4の実施形態について説明する。第4の実施形態は、チャネル61およびトンネル絶縁膜63が第1絶縁部71によって分断されている点で、第1の実施形態とは異なる。なお以下に説明する以外の構成は、第1の実施形態と同様である。
図9は、第4の実施形態の半導体記憶装置1を示す断面図である。本実施形態では、第1絶縁部71は、複数のピラー60(例えば、第1ピラー60Aおよび第2ピラー60B)をY方向に貫通している。第1絶縁部71は、第1チャネル部61Aと第2チャネル部61Bとの間をY方向に延びている。言い換えると、第1チャネル部61Aと第2チャネル部61Bとは、第1絶縁部71によってX方向に分断され、互いに電気的に絶縁されている。また、第1絶縁部71は、第1トンネル絶縁膜63Aと第2トンネル絶縁膜63Bとの間をY方向に延びている。言い換えると、第1トンネル絶縁膜63Aと第2トンネル絶縁膜63Bとは、第1絶縁部71によってX方向に分断されている。
このような構成によっても、第1の実施形態と同様に、半導体記憶装置1の電気的特性を向上させることができる。
(第5の実施形態)
次に、第5の実施形態について説明する。第5の実施形態は、ピラー60が矩形状の環状に形成された点で、第1の実施形態とは異なる。なお以下に説明する以外の構成は、第1の実施形態と同様である。
次に、第5の実施形態について説明する。第5の実施形態は、ピラー60が矩形状の環状に形成された点で、第1の実施形態とは異なる。なお以下に説明する以外の構成は、第1の実施形態と同様である。
図10は、第5の実施形態の半導体記憶装置1を示す断面図である。本実施形態では、チャネル61およびトンネル絶縁膜63は、それぞれ矩形状の環状に形成されている。チャネル61およびトンネル絶縁膜63は、X方向において、第1絶縁部71から突出していない。本実施形態では、第1浮遊ゲート電極FGAおよび第2浮遊ゲート電極FGBの各々は、第1絶縁部71およびトンネル絶縁膜63に沿って、Y方向に直線状に延びた部分を含む。
このような構成によっても、第1の実施形態と同様に、半導体記憶装置1の電気的特性を向上させることができる。
(第6の実施形態)
次に、第6の実施形態について説明する。第6の実施形態は、第1セル構造体MCAと第2セル構造体MCBとの間で第2絶縁部72が分断された点、第1の実施形態とは異なる。なお以下に説明する以外の構成は、第1の実施形態と同様である。
次に、第6の実施形態について説明する。第6の実施形態は、第1セル構造体MCAと第2セル構造体MCBとの間で第2絶縁部72が分断された点、第1の実施形態とは異なる。なお以下に説明する以外の構成は、第1の実施形態と同様である。
図11は、第6の実施形態の半導体記憶装置1を示す断面図である。本実施形態では、第2絶縁部72は、Y方向において、第1セル構造体MCAと第2セル構造体MCBとの間で分断され、第1セル構造体MCAに接した第1部分72aと、第2セル構造体MCBに接した第2部分72bとに分かれている。第1部分72aと第2部分72bとの間には、第1ワード線WLAの一部が入り込んでいる。
同様に、第3絶縁部73は、Y方向において、第1セル構造体MCAと第2セル構造体MCBとの間で分断され、第1セル構造体MCAに接した第1部分73aと、第2セル構造体MCBに接した第2部分73bとに分かれている。第1部分73aと第2部分73bとの間には、第2ワード線WLBの一部が入り込んでいる。
このような構成によっても、第2および第3の絶縁部72,73が設けられることで、半導体記憶装置1の電気的特性を向上させることができる。
以上、いくつかの実施形態および変形例について説明したが、実施形態は上記例に限定されない。例えば、上述した2つ以上の実施形および変形例は、互いに組み合わされて実現されてもよい。例えば、第4から第6の実施形態において、第2および第3の絶縁部72,73の厚さは、第2または第3の実施形態のように厚くてもよい。
以上説明した少なくともひとつの実施形態によれば、第2絶縁部および第3絶縁部を持つことにより、半導体記憶装置の電気的特性の向上を図ることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
1…半導体記憶装置、61…チャネル、61A…第1チャネル部、61B…第2チャネル部、71…第1絶縁部、72…第2絶縁部、73…第3絶縁部、WL…ワードライン、WLA…第1ワードライン(第1配線)、WLB…第2ワードライン(第2配線)、FG…浮遊ゲート電極、FGA…第1浮遊ゲート電極(第1電荷蓄積部)、FGB…第2浮遊ゲート電極(第2電荷蓄積部)。
Claims (18)
- 第1方向に延びた第1配線と、
前記第1方向と交差する第2方向で前記第1配線と隣り合い、前記第1方向に延びた第2配線と、
前記第1配線と前記第2配線との間に設けられ、前記第1方向および前記第2方向と交差する第3方向に延びた第1チャネル部と、
前記第1配線と前記第2配線との間に設けられ、前記第2方向で前記第1チャネル部と隣り合い、前記第3方向に延びた第2チャネル部と、
前記第1配線と前記第1チャネル部との間に設けられた第1電荷蓄積部と、
前記第2配線と前記第2チャネル部との間に設けられた第2電荷蓄積部と、
前記第1電荷蓄積部の少なくとも一部と前記第2電荷蓄積部の少なくとも一部との間に設けられた部分を含み、前記第1方向に延びた第1絶縁部と、
前記第1配線と前記第1絶縁部との間に設けられ、前記第1方向で前記第1電荷蓄積部と隣り合う位置で前記第1方向に延びた第2絶縁部と、
前記第2配線と前記第1絶縁部との間に設けられ、前記第1方向で前記第2電荷蓄積部と隣り合う位置で前記第1方向に延びた第3絶縁部と、
を備えた半導体記憶装置。 - 前記第1方向で前記第1チャネル部に対して前記第1絶縁部とは反対側に位置し、前記第1電荷蓄積部の別の一部と前記第2電荷蓄積部の別の一部との間に設けられた部分を含み、前記第1方向に延びた第4絶縁部をさらに備え、
前記第1電荷蓄積部は、前記第1方向において、前記第1電荷蓄積部の中央部に対して第1側に位置した第1部分と、前記第1電荷蓄積部の中央部に対して前記第1側とは反対の第2側に位置した第2部分とを有し、
前記第1部分は、前記第2方向で前記第1絶縁部と隣り合う第1端を有し、
前記第2部分は、前記第2方向で前記第4絶縁部と隣り合う第2端を有し、
前記第1端と前記第2端とを結ぶ仮想線と前記第2電荷蓄積部との間の最短距離は、前記第1配線と前記第2配線との間の最短距離よりも小さい、
請求項1に記載の半導体記憶装置。 - 前記第1電荷蓄積部は、前記第1方向において、前記第1電荷蓄積部の中央部に対して第1側に位置した第1部分と、前記第1電荷蓄積部の中央部に対して前記第1側とは反対の第2側に位置した第2部分とを有し、
前記第1部分は、前記第2方向で前記第1絶縁部と隣り合う第1端を有し、
前記第2部分は、前記第2方向で前記第1絶縁部と隣り合う第2端を有し、
前記第1端と前記第2端とを結ぶ仮想線と前記第2電荷蓄積部との間の最短距離は、前記第1配線と前記第2配線との間の最短距離よりも小さい、
請求項1に記載の半導体記憶装置。 - 前記第2絶縁部および前記第3絶縁部の各々は、前記第1方向に直線状に延びている、
請求項1に記載の半導体記憶装置。 - 前記第2方向は、前記第1方向と直交する方向であり、
前記第2絶縁部は、前記第2方向で前記第1チャネル部と重なる領域には存在せず、前記第1方向で前記第1電荷蓄積部の両側にそれぞれ設けられている、
請求項1に記載の半導体記憶装置。 - 前記第2絶縁部に含まれる材料は、前記第1絶縁部に含まれる材料とは異なる、
請求項1に記載の半導体記憶装置。 - 前記第2絶縁部に含まれる材料は、前記第1絶縁部に含まれる材料と同じである、
請求項1に記載の半導体記憶装置。 - 前記第1配線と前記第1電荷蓄積部との間に設けられた第1絶縁膜を備え、
前記第2方向における前記第2絶縁部の最小厚さは、前記第2方向における前記第1絶縁膜の最小厚さよりも大きい、
請求項1に記載の半導体記憶装置。 - 前記第2方向における前記第2絶縁部の最小厚さは、前記第2方向における前記第1チャネル部の最小厚さよりも大きい、
請求項1に記載の半導体記憶装置。 - 前記第1チャネル部と前記第1電荷蓄積部との間に設けられた第2絶縁膜を備え、
前記第2方向における前記第2絶縁部の最小厚さは、前記第2方向における前記第2絶縁膜の最小厚さよりも大きい、
請求項1に記載の半導体記憶装置。 - 前記第1電荷蓄積部は、前記第1チャネル部と隣り合う第1表面と、前記第1表面とは反対側に位置した第2表面とを有し、
前記第2方向における前記第2絶縁部の最大厚さは、前記仮想線と前記第2表面との間の最大距離よりも小さい、
請求項1に記載の半導体記憶装置。 - 前記第1電荷蓄積部は、前記第1チャネル部と隣り合う第1表面と、前記第1表面とは反対側に位置した第2表面とを有し、
前記第2方向における前記第2絶縁部の最大厚さは、前記仮想線と前記第2表面との間の最大距離以上である、
請求項1に記載の半導体記憶装置。 - 前記第1電荷蓄積部は、前記第1方向における前記第1電荷蓄積部の中央部から前記第1方向に進むに従い前記第1絶縁部に近付く円弧状に形成された曲部を含む、
請求項1に記載の半導体記憶装置。 - 前記第2絶縁部の一部は、前記第1配線と前記曲部との間に位置する、
請求項13に記載の半導体記憶装置。 - 前記第1配線と前記第2配線との間に設けられた環状のチャネルを備え、
前記第1チャネル部および前記第2チャネル部は、前記環状のチャネルの一部である、
請求項1に記載の半導体記憶装置。 - 第1方向に延びた第1配線と、
前記第1方向と直交する第2方向で前記第1配線と隣り合い、前記第1方向に延びた第2配線と、
前記第1配線と前記第2配線との間に設けられ、前記第1方向および前記第2方向と交差する第3方向に延びた第1チャネル部と、
前記第1配線と前記第2配線との間に設けられ、前記第2方向で前記第1チャネル部と隣り合い、前記第3方向に延びた第2チャネル部と、
前記第1配線と前記第1チャネル部との間に設けられた第1電荷蓄積部と、
前記第2配線と前記第2チャネル部との間に設けられた第2電荷蓄積部と、
前記第1電荷蓄積部の少なくとも一部と前記第2電荷蓄積部の少なくとも一部との間に設けられた部分を含み、前記第1方向に延びた第1絶縁部と、
前記第2方向で前記第1チャネル部と重なる領域を外れて前記第1配線と前記第1絶縁部との間に設けられ、前記第1方向に延びた第2絶縁部と、
前記第2方向で前記第2チャネル部と重なる領域を外れて、前記第2配線と前記第1絶縁部との間に設けられ、前記第1方向に延びた第3絶縁部と、
を備えた半導体記憶装置。 - 前記第2絶縁部および前記第3絶縁部の各々は、前記第1方向に直線状に延びている、
請求項16に記載の半導体記憶装置。 - 前記第2方向における前記第2絶縁部の最小厚さは、前記第2方向における前記第1チャネル部の最小厚さよりも大きい、
請求項16に記載の半導体記憶装置。
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