CN112420710A - 半导体存储装置 - Google Patents

半导体存储装置 Download PDF

Info

Publication number
CN112420710A
CN112420710A CN202010113935.6A CN202010113935A CN112420710A CN 112420710 A CN112420710 A CN 112420710A CN 202010113935 A CN202010113935 A CN 202010113935A CN 112420710 A CN112420710 A CN 112420710A
Authority
CN
China
Prior art keywords
insulating
wiring
charge storage
memory device
semiconductor memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010113935.6A
Other languages
English (en)
Other versions
CN112420710B (zh
Inventor
韩业飞
诸冈哲
大谷纪雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Publication of CN112420710A publication Critical patent/CN112420710A/zh
Application granted granted Critical
Publication of CN112420710B publication Critical patent/CN112420710B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

实施方式提供能够实现电气特性的改善的半导体存储装置。实施方式的半导体存储装置具有第1布线、第2布线、第1沟道部、第2沟道部、第1电荷储存部、第2电荷储存部、第1绝缘部、第2绝缘部和第3绝缘部。上述第1绝缘部包括设在上述第1电荷储存部的至少一部分与上述第2电荷储存部的至少一部分之间的部分，沿第1方向延伸。上述第2绝缘部设在上述第1绝缘部与上述第1布线之间，在上述第1方向上与上述第1电荷储存部相邻的位置处沿上述第1方向延伸。上述第3绝缘部设在上述第2布线与上述第1绝缘部之间，在上述第1方向上与上述第2电荷储存部相邻的位置处沿上述第1方向延伸。

Description

半导体存储装置
本申请主张以日本专利申请2019－151439号(申请日：2019年8月21日)为基础申请的优先权。本申请通过参照而引用该基础申请的全部内容。
技术领域
本发明的实施方式涉及半导体存储装置。
背景技术
提出了具有交替地层叠有绝缘膜和字线的层叠体和将该层叠体贯通的半导体柱的半导体存储装置。
可是，半导体存储装置被期待电气特性的进一步的改善。
发明内容
本发明的目的是提供一种能够实现电气特性的改善的半导体存储装置。
技术方案的半导体存储装置具有第1布线、第2布线、第1沟道部、第2沟道部、第1电荷储存部、第2电荷储存部、第1绝缘部、第2绝缘部和第3绝缘部。上述第1布线，沿第1方向延伸。上述第2布线在与上述第1方向交叉的第2方向上与上述第1布线相邻，沿上述第1方向延伸。上述第1沟道部设在上述第1布线与上述第2布线之间，沿与上述第1方向及上述第2方向交叉的第3方向延伸。上述第2沟道部设在上述第1布线与上述第2布线之间，在上述第2方向上与上述第1沟道部相邻，沿上述第3方向延伸。上述第1电荷储存部设在上述第1布线与上述第1沟道部之间。上述第2电荷储存部设在上述第2布线与上述第2沟道部之间。上述第1绝缘部包括设在上述第1电荷储存部的至少一部分与上述第2电荷储存部的至少一部分之间的部分，沿上述第1方向延伸。上述第2绝缘部设在上述第1布线与上述第1绝缘部之间，在上述第1方向上与上述第1电荷储存部相邻的位置处沿上述第1方向延伸。上述第3绝缘部设在上述第2布线与上述第1绝缘部之间，在上述第1方向上与上述第2电荷储存部相邻的位置处沿上述第1方向延伸。
附图说明
图1是表示第1实施方式的半导体存储装置的结构的立体图。
图2是沿着图1中所示的层叠体的F2－F2线的剖面图。
图3是沿着图2中所示的层叠体的F3－F3线的剖面图。
图4是沿着图2中所示的层叠体的F4－F4线的剖面图。
图5A是表示第1实施方式的半导体存储装置的制造工序的一部分的剖面图。
图5B是表示第1实施方式的半导体存储装置的制造工序的一部分的剖面图。
图5C是表示第1实施方式的半导体存储装置的制造工序的一部分的剖面图。
图5D是表示第1实施方式的半导体存储装置的制造工序的一部分的剖面图。
图5E是表示第1实施方式的半导体存储装置的制造工序的一部分的剖面图。
图5F是表示第1实施方式的半导体存储装置的制造工序的一部分的剖面图。
图5G是表示第1实施方式的半导体存储装置的制造工序的一部分的剖面图。
图5H是表示第1实施方式的半导体存储装置的制造工序的一部分的剖面图。
图5I是表示第1实施方式的半导体存储装置的制造工序的一部分的剖面图。
图5J是表示第1实施方式的半导体存储装置的制造工序的一部分的剖面图。
图6是表示第1实施方式的变形例的半导体存储装置的剖面图。
图7是表示第2实施方式的半导体存储装置的剖面图。
图8是表示第3实施方式的半导体存储装置的剖面图。
图9是表示第4实施方式的半导体存储装置的剖面图。
图10是表示第5实施方式的半导体存储装置的剖面图。
图11是表示第6实施方式的半导体存储装置的剖面图。
具体实施方式
以下，参照附图说明实施方式的半导体存储装置。在以下的说明中，对具有相同或类似的功能的结构赋予相同的标号。并且，有时将这些结构的重复的说明省略。在本说明书中所谓的“连接”，并不限定于物理地连接的情况，也包括电连接的情况。在本说明书中所谓的“相邻”，并不限定于相互邻接的情况，也包括在作为对象的2个要素之间存在别的要素的情况。在本说明书中所述的“XX被设置在YY上”，并不限定于XX与YY相接的情况，也包括在XX与YY之间夹着别的部件的情况。在本说明书中所述的“环状”，并不限定于圆环状，也包括矩形状的环状。在本说明书中所述的“圆弧状”，广泛地是指在宏观看的情况下类似于圆弧的形状，也可以在途中或端部包括曲率不同的部分或以直线状延伸的部分。在本说明书中所述的“平行”及“正交”，分别也包括“大致平行”及“大致正交”的情况。
此外，先对+X方向、－X方向、+Y方向、－Y方向、+Z方向及－Z方向进行定义。+X方向、－X方向、+Y方向及－Y方向是沿着后述的硅基板10的表面的方向。+X方向是后述的位线BL延伸的方向。－X方向是与+X方向相反方向。在不将+X方向与－X方向区别的情况下，简称作“X方向”。+Y方向及－Y方向是与X方向交叉(例如正交)的方向。+Y方向是后述的字线WL延伸的方向。－Y方向是与+Y方向相反方向。在不将+Y方向与－Y方向区别的情况下，简称作“Y方向”。+Z方向及－Z方向是与X方向及Y方向交叉(例如正交)的方向，是硅基板10的厚度方向。+Z方向是从硅基板10朝向后述的层叠体30的方向。－Z方向是与+Z方向相反方向。在不将+Z方向与－Z方向区别的情况下，简称作“Z方向”。在本说明书中，有时将“+Z方向”称作“上”、将“－Z方向”称作“下”。但是，这些表现是为了方便，并不是规定重力方向。+Y方向是“第1方向”的一例。+X方向是“第2方向”的一例。+Z方向是“第3方向”的一例。
(第1实施方式)
<1.半导体存储装置的整体结构>
首先，对第1实施方式的半导体存储装置1的整体结构进行说明。半导体存储装置1是非易失性的半导体存储装置，例如是NAND型闪存存储器。
图1是表示半导体存储装置1的结构的立体图。半导体存储装置1例如包括硅基板10、下部构造体20、层叠体30、多个柱(柱状体)60、绝缘分断部70(参照图2)、上部构造体80及多个接触结构(contact)90。另外，在图1中，将柱60示意地表示为方柱状。
硅基板10是作为半导体存储装置1的基底的基板。硅基板10的至少一部分被形成为沿着X方向及Y方向的板状。硅基板10例如由含有硅(Si)的半导体材料形成。硅基板10是“基板”的一例。
下部构造体20设在硅基板10上。下部构造体20例如包括下绝缘膜21、多个源极线SL和上绝缘膜23。下绝缘膜21设在硅基板10上。多个源极线SL设在下绝缘膜21上。多个源极线SL在X方向上相互相邻，并且分别在Y方向上延伸。源极线SL例如包括设在下绝缘膜21上的导电层22a、设在导电层22a上的布线层22b和设在布线层22b上的导电层22c。上绝缘膜23设在多个源极线SL的上方。在源极线SL与上绝缘膜23之间以及下绝缘膜21与上绝缘膜23之间，设有未图示的绝缘部件。
层叠体30设在下部构造体20上。层叠体30例如包括多个功能层31和多个绝缘膜(层间绝缘膜)32(参照图3)。多个功能层31和多个绝缘膜32在Z方向上各1层交替地层叠。多个功能层31包括多个第1功能层31A、1个以上的第2功能层31B和1个以上的第3功能层31C。
多个第1功能层31A分别例如包括多个字线WL、多个浮置栅极电极FG和多个阻挡绝缘膜41。多个字线WL是设在柱60的侧方的布线。1个第1功能层31A中包含的多个字线WL在X方向上相互相邻，并且分别在Y方向上延伸。字线WL在向后述的浮置栅极电极FG注入电子的情况、将注入到浮置栅极电极FG中的电子从浮置栅极电极FG抽出等情况下，被未图示的驱动电路施加电压，向连接在该字线WL上的浮置栅极电极FG施加规定的电压。
多个浮置栅极电极FG分别是设在柱60的侧方的电极膜。浮置栅极电极FG是有储存电荷的能力的膜。浮置栅极电极FG在通过字线WL施加了电压的情况下使电子的储存状态变化。各浮置栅极电极FG设在该浮置栅极电极FG对应的字线WL与该浮置栅极电极FG对应的柱60之间。在本说明书中所谓的“对应”，例如是指通过相互组合而构成1个存储器单元的要素。
多个阻挡绝缘膜41分别设在该阻挡绝缘膜41对应的字线WL与该阻挡绝缘膜41对应的浮置栅极电极FG之间。另外，对于与这些第1功能层31A有关的结构，详细地在后面叙述。
第2功能层31B设在多个第1功能层31A的下方。第2功能层31B例如包括多个源极侧选择栅极线SGS、多个源极侧选择栅极电极FGS和多个阻挡绝缘膜42。多个源极侧选择栅极线SGS在X方向上相互相邻，并且分别在Y方向上延伸。多个源极侧选择栅极电极FGS分别设在该源极侧选择栅极电极FGS对应的源极侧选择栅极线SGS与该源极侧选择栅极电极FGS对应的柱60之间。多个阻挡绝缘膜42分别设在该阻挡绝缘膜42对应的源极侧选择栅极线SGS与该阻挡绝缘膜42对应的源极侧选择栅极电极FGS之间。源极侧选择栅极线SGS在使柱60与源极线SL之间导通的情况下被未图示的驱动电路施加电压，向连接在该源极侧选择栅极线SGS上的源极侧选择栅极电极FGS施加规定的电压。
第3功能层31C设在多个第1功能层31A的上方。第3功能层31C例如包括多个漏极侧选择栅极线SGD、多个漏极侧选择栅极电极FGD和多个阻挡绝缘膜43。多个漏极侧选择栅极线SGD在X方向上相互相邻，并且分别在Y方向上延伸。多个漏极侧选择栅极电极FGD分别设在该漏极侧选择栅极电极FGD对应的字线WL与该漏极侧选择栅极电极FGD对应的柱60之间。多个阻挡绝缘膜43分别设在该阻挡绝缘膜43对应的漏极侧选择栅极线SGD与该阻挡绝缘膜43对应的漏极侧选择栅极电极FGD之间。漏极侧选择栅极线SGD在使柱60与源极线SL之间导通的情况下被未图示的驱动电路施加电压，向连接在该漏极侧选择栅极线SGD上的漏极侧选择栅极电极FGD施加规定的电压。
多个柱60设在多个源极线SL上，分别在Z方向上延伸。多个柱60在X方向及Y方向上相互离开而设置。例如，多个柱60在从Z方向观察的情况下，以沿着X方向及Y方向的矩阵状排列。各柱60的下端将下部构造体20的上绝缘膜23贯通而连接在源极线SL上。另外，对于柱60的结构及绝缘分断部70的结构，详细地在后面叙述。
上部构造体80设在层叠体30上。上部构造体80例如包括多个位线BL、源极侧选择栅极线SGS用的布线81(未图示)、字线WL用的布线82和漏极侧选择栅极线SGD用的布线83。
多个接触结构90分别在Z方向上延伸。多个接触结构90例如包括柱60用的多个接触结构91、源极侧选择栅极线SGS用的多个接触结构92(未图示)、字线WL用的多个接触结构93和漏极侧选择栅极线SGD用的多个接触结构94。
接触结构91设在柱60上。多个位线BL在Y方向上相互相邻，分别在X方向上延伸。在将在X方向上排列的多个柱60中的设在最靠－X方向侧的柱60设为第1个的情况下，第奇数个柱60经由接触结构91连接在共通的位线BL上。第偶数个柱60经由接触结构91连接在其他的共同的位线BL上。即，在X方向上排列的多个柱60中的相互相邻的柱60不连接在相同的位线BL上。
多个接触结构92(未图示)设在源极侧选择栅极线SGS的+Y方向的端部上。布线81(未图示)设在接触结构92上，在Y方向上延伸。布线81经由接触结构92连接在源极侧选择栅极线SGS上。
多个接触结构93设在字线WL的Y方向的端部上。布线82设在接触结构93上，在Y方向上延伸。布线82经由接触结构93连接在字线WL上。
多个接触结构94设在漏极侧选择栅极线SGD的+Y方向的端部上。布线83设在接触结构94上，在Y方向上延伸。布线83经由接触结构94连接在漏极侧选择栅极线SGD上。
<2.层叠体的构造>
接着，对层叠体30的构造详细地进行说明。图2是沿着图1中所示的层叠体30的F2－F2线的剖面图。图3是沿着图2中所示的层叠体30的F3－F3线的剖面图。图4是沿着图2中所示的层叠体30的F4－F4线的剖面图。
层叠体30在各柱60的周围具有能够存储信息的存储构造。分别设在多个柱60的周围的存储构造具有相互相同的构造。因此，以下着眼于2个柱60(第1柱60A及第2柱60B)，以这些柱60的周围的构造为中心进行说明。
<2.1字线>
首先，对字线WL进行说明。如图2所示，多个字线WL包括相对于各柱60位于－X方向侧的第1字线WLA和位于+X方向侧的第2字线WLB。第1字线WLA及第2字线WLB在X方向上相互相邻，并且分别在Y方向上延伸。第1字线WLA和第2字线WLB例如在Y方向上被向相互相反方向引出，相互独立地被控制。第1字线WLA是“第1布线”的一例。第2字线WLB是“第2布线”的一例。
字线WL例如由钨形成。在字线WL的表面，也可以设置抑制字线WL的材料的扩散的隔离金属膜(未图示)。隔离金属膜例如由氮化钛(TiN)形成。
<2.2浮置栅极电极>
接着，对浮置栅极电极FG进行说明。如图2所示，多个浮置栅极电极FG包括相对于各柱60位于－X方向侧的第1浮置栅极电极FGA和位于+X方向侧的第2浮置栅极电极FGB。第1浮置栅极电极FGA设在第1字线WLA与柱60之间(进一步讲，是第1字线WLA与柱60的后述的第1沟道部61A之间)。另一方面，第2浮置栅极电极FGB设在第2字线WLB与柱60之间(进一步讲，是第2字线WLB与柱60的后述的第2沟道部61B之间)。第1浮置栅极电极FGA是“第1电荷储存部”的一例。第2浮置栅极电极FGB是“第2电荷储存部”的一例。
浮置栅极电极FG例如由多晶硅形成。第1浮置栅极电极FGA在被第1字线WLA施加了电压的情况下使电子的储存状态变化。第2浮置栅极电极FGB在被第2字线WLB施加了电压的情况下使电子的储存状态变化。
如图2所示，第1浮置栅极电极FGA例如具有第1部分(第1曲部)51a和第2部分(第2曲部)51b。第1部分51a在Y方向上位于比第1浮置栅极电极FGA的中央部靠+Y方向侧(第1侧)。第1部分51a比后述的沟道61的+Y方向侧的端部更向+Y方向侧突出。另一方面，第2部分51b在Y方向上位于比第1浮置栅极电极FGA的中央部更靠－Y方向侧(第2侧)。第2部分51b比沟道61的－Y方向侧的端部更向－Y方向侧突出。
在本实施方式中，第1浮置栅极电极FGA被形成为例如中心角为约180°的圆弧状。在本实施方式中，第1部分51a被形成为随着从Y方向上的第1浮置栅极电极FGA的中央部向+Y方向前进而向后述的第1绝缘部71接近的圆弧状。第1部分51a包括位于比沟道61的－X方向侧的端部更靠+X方向侧的部分。第1部分51a具有在X方向上与第1绝缘部71(后述的绝缘部71A)相邻的第1端e1。所谓的“与第1绝缘部相邻”，是指在第1部分51a中距第1绝缘部71最近。该定义关于第1浮置栅极电极FGA的第2部分51b及第2浮置栅极电极FGB也是同样的。
另一方面，第2部分51b被形成为随着从Y方向上的第1浮置栅极电极FGA的中央部向－Y方向前进而向第1绝缘部71接近的圆弧状。第2部分51b包括位于比沟道61的－X方向侧的端部更靠+X方向侧的部分。第2部分51b具有在X方向上与第1绝缘部71(后述的绝缘部71B)相邻的第2端e2。另外，第1部分51a和第2部分51b既可以相互直接相连，也可以在第1部分51a与第2部分51b之间设置在Y方向上延伸的直线部。
同样，第2浮置栅极电极FGB例如具有第1部分(第1曲部)52a和第2部分(第2曲部)52b。第1部分52a在Y方向上位于比第2浮置栅极电极FGB的中央部靠+Y方向侧(第1侧)。第1部分52a比沟道61的+Y方向的端部向+Y方向侧突出。另一方面，第2部分52b在Y方向上位于比第1浮置栅极电极FGA的中央部靠－Y方向侧(第2侧)。第2部分52b比沟道61的－Y方向侧的端部向－Y方向侧突出。
在本实施方式中，第2浮置栅极电极FGB被形成为例如中心角为约180°的圆弧状。在本实施方式中，第1部分52a被形成为随着从Y方向上的第2浮置栅极电极FGB的中央部向+Y方向前进而向后述的第1绝缘部71接近的圆弧状。第1部分52a包括位于比沟道61的+X方向侧的端部靠－X方向侧的部分。第1部分52a具有在X方向上与第1绝缘部71(后述的绝缘部71A)相邻的第1端e3。
另一方面，第2部分52b被形成为随着从Y方向上的第2浮置栅极电极FGB的中央部向－Y方向前进而向第1绝缘部71接近的圆弧状。第2部分52b包括位于比沟道61的+X方向侧的端部靠－X方向侧的部分。第2部分52b具有在X方向上与第1绝缘部71(后述的绝缘部71B)相邻的第2端e4e。另外，第1部分52a和第2部分52b既可以相互直接相连，也可以在第1部分52a与第2部分52b之间设有在Y方向上延伸的直线部。
<2.3阻挡绝缘膜>
接着，对阻挡绝缘膜41进行说明。如图2所示，多个阻挡绝缘膜包括相对于各柱60位于－X方向侧的第1阻挡绝缘膜41A和位于+X方向侧的第2阻挡绝缘膜41B。第1阻挡绝缘膜41A设在第1字线WLA与第1浮置栅极电极FGA之间。第2阻挡绝缘膜41B设在第2字线WLB与第2浮置栅极电极FGB之间。在本实施方式中，第1阻挡绝缘膜41A的一部分在Y方向上设在第1浮置栅极电极FGA与后述的第2绝缘部72之间。第2阻挡绝缘膜41B的一部分在Y方向上设在第2浮置栅极电极FGB与后述的第3绝缘部73之间。
第1及第2阻挡绝缘膜41A、41B分别例如由3个绝缘膜45、46、47形成。
绝缘膜45在3个绝缘膜45、46、47之中位于浮置栅极电极FG的最近处。绝缘膜45例如将浮置栅极电极FG的侧面、上表面及下表面覆盖(参照图3)。绝缘膜45例如由硅氮化物(SiN)及氧化铪(HfO)等的High－k(高介电常数)材料形成。但是，绝缘膜45也可以由含有钌(Ru)或铝(Аl)、钛(Ti)、锆(Zr)或硅(Si)的材料形成。绝缘膜45是“第1绝缘膜”的一例。
绝缘膜46相对于绝缘膜45设在与浮置栅极电极FG相反侧。绝缘膜46例如中间夹着绝缘膜45而将浮置栅极电极FG的侧面、上表面及下表面覆盖(参照图3)。但是，绝缘膜46也可以代替上述结构，仅将浮置栅极电极FG的侧面覆盖，并沿着绝缘膜(层间绝缘膜)32与字线WL的边界设置。绝缘膜46例如由硅氧化物形成。绝缘膜46是“第1绝缘膜”的另一例。
绝缘膜47相对于绝缘膜45、46设在与浮置栅极电极FG相反侧。绝缘膜47例如沿着绝缘膜(层间绝缘膜)32与字线WL的边界设置，中间夹着绝缘膜45、46而将浮置栅极电极FG的侧面覆盖(参照图3)。但是，绝缘膜47也可以代替上述结构而与绝缘膜45、46同样，将浮置栅极电极FG的侧面、上表面及下表面覆盖。绝缘膜47只要由介电常数较高的材料形成就可以，例如由含有铝(Аl)、铪(Hf)、锆(Zr)的氧化膜的High－k膜形成。另外，绝缘膜47也可以由硅氮化物形成。
<2.4柱>
接着，对柱60进行说明。如图2所示，柱60设在第1字线WLA与第2字线WLB之间。柱60例如包括沟道61、芯绝缘部62和隧道绝缘膜63。
沟道61以遍及柱60的Z方向的全长(全高)的方式沿Z方向延伸。沟道61的下端将下部构造体20的上绝缘膜23贯通，与源极线SL连接。另一方面，沟道61的上端经由接触结构91与位线BL连接。沟道61由非晶硅(а－Si)那样的半导体材料形成。但是，沟道61也可以由例如在一部分中掺杂有杂质的多晶硅形成。沟道61中包含的杂质例如是从由碳、磷、硼、锗构成的群集中选择的某种。沟道61例如在向浮置栅极电极FG注入电子的情况或将注入在浮置栅极电极FG中的电子从浮置栅极电极FG抽取等情况下，在源极线SL与位线BL之间流过电流。
在本实施方式中，沟道61以环状(例如在X方向上较长的长孔的圆环状)形成在第1字线WLA与第2字线WLB之间。沟道61包括在柱60中位于－X方向侧的第1沟道部61A和在柱60中位于+X方向侧的第2沟道部61B。第1及第2沟道部61A、61B在X方向上相互相邻，并且分别在Z方向上延伸。
芯绝缘部62在X方向及Y方向上位于比沟道61靠柱60的中心侧。例如，芯绝缘部62设在沟道61的内周面上。芯绝缘部62以遍及柱60的Z方向的全长(全高)的方式在Z方向上延伸。芯绝缘部62例如由氧化硅(SiO)形成。
隧道绝缘膜63至少沿着沟道61的－X方向的侧面和+X方向的侧面设置。隧道绝缘膜63包括在柱60中位于－X方向侧的第1隧道绝缘膜63A、和在柱60中位于+X方向侧的第2隧道绝缘膜63B。第1隧道绝缘膜63A设在第1浮置栅极电极FGA与第1沟道部61A之间。第1隧道绝缘膜63A是“第2绝缘膜”的一例。第2隧道绝缘膜63B设在第2浮置栅极电极FGB与第2沟道部61B之间。
在本实施方式中，隧道绝缘膜63被形成为将沟道61的－X方向的侧面、+X方向的侧面、－Y方向的侧面及+Y方向的侧面包围的环状(例如在X方向上较长的长孔的圆环状)。隧道绝缘膜63例如以遍及柱60的Z方向的全长(全高)的方式沿Z方向延伸。
如图2所示，通过以上说明的结构，通过与第1柱60A对应的第1及第2浮置栅极电极FGA、FGB、第1及第2阻挡绝缘膜41A、41B、以及第1及第2隧道绝缘膜63A、63B，在第1柱60A的周围形成有能够保持电荷的第1单元构造体MCA。同样，通过与第2柱60B对应的第1及第2浮置栅极电极FGA、FGB、第1及第2阻挡绝缘膜41A、41B、以及第1及第2隧道绝缘膜63A、63B，在第2柱60B的周围形成有能够保持电荷的第2单元构造体MCB。第2单元构造体MCB与第1单元构造体MCA在－Y方向上相邻。
在1个观点中，与第2柱60B对应的浮置栅极电极FGA、FGB是“第3电荷储存部”及“第4电荷储存部”各自的一例。与第2柱60B对应的阻挡绝缘膜41A、41B是“第3阻挡绝缘膜”及“第4阻挡绝缘膜”各自的一例。与第2柱60B对应的隧道绝缘膜63A、63B是“第3隧道绝缘膜”及“第4隧道绝缘膜”的各自一例。
<2.5绝缘分断部>
接着，对绝缘分断部70进行说明。如图2所示，绝缘分断部70设在层叠体30，将第1字线WLA与第2字线WLB分断。绝缘分断部70例如具有第1绝缘部71、第2绝缘部72及第3绝缘部73。
<2.5.1第1绝缘部>
首先，对第1绝缘部71进行说明。如图2所示，第1绝缘部71关于Y方向设在多个柱60之间，在多个柱60之间在Y方向上延伸。第1绝缘部71关于X方向设在第1字线WLA与第2字线WLB之间，将第1字线WLA和第2字线WLB分断。此外，第1绝缘部71关于X方向设在第1浮置栅极电极FGA的一部分与第2浮置栅极电极FGB的一部分之间，将第1浮置栅极电极FGA与第2浮置栅极电极FGB分断。
详细地讲，第1绝缘部71例如具有第1部分71a、第2部分71b和第3部分71c。第1部分71a在X方向上设在第1单元构造体MCA的第1浮置栅极电极FGA的第2部分51b与第1单元构造体MCA的第2浮置栅极电极FGB的第2部分52b之间。第2部分71b在X方向上设在第2单元构造体MCB的第1浮置栅极电极FGA的第1部分51a与第2单元构造体MCB的第2浮置栅极电极FGB的第1部分52a之间。第3部分71c在第1部分71a与第2部分71b之间在Y方向上延伸，将第1部分71a与第2部分71b相连。第1绝缘部71与柱60协同，将第1浮置栅极电极FGA与第2浮置栅极电极FGB之间电气地绝缘。第1绝缘部71沿着Z方向以遍及柱60的Z方向的全长(全高)的方式延伸(参照图4)。
如图2所示，在Y方向上，柱60和第1绝缘部71交替地设置。换言之，第1绝缘部71在Y方向上被分开设置在柱60的两侧。例如，第1绝缘部71包括绝缘部71A、绝缘部71B及绝缘部71C。
绝缘部71A设在第1单元构造体MCA的第1浮置栅极电极FGA的一部分与第2浮置栅极电极FGB的一部分之间，在Y方向上延伸。绝缘部71B在Y方向上相对于第1柱60A位于与绝缘部71A相反侧。绝缘部71B设在第1单元构造体MCA的第1浮置栅极电极FGA的另一部分与第2浮置栅极电极FGB的另一部分之间，在Y方向上延伸。在1个观点中，绝缘部71A是“第1绝缘部”的一例，绝缘部71B是“第4绝缘部”的一例。
此外，绝缘部71B设在第2单元构造体MCB的第1浮置栅极电极FGA的一部分与第2浮置栅极电极FGB的一部分之间，在Y方向上延伸。绝缘部71C在Y方向上相对于第2柱60B位于与绝缘部71B相反侧。绝缘部71C设在第2单元构造体MCB的第1浮置栅极电极FGA的另一部分与第2浮置栅极电极FGB的另一部分之间，在Y方向上延伸。
由此，第1绝缘部71与柱60协同，将第1字线WLA与第2字线WLB之间电气地绝缘。在本实施方式中，第1绝缘部71在第1单元构造体MCA的隧道绝缘膜63与第2单元构造体MCB的隧道绝缘膜63之间在Y方向上以直线状延伸，与第1单元构造体MCA的隧道绝缘膜63及第2单元构造体MCB的隧道绝缘膜63分别相接。在本实施方式中，Y方向上的第1绝缘部71的最短部分的长度L1比X方向上的第1绝缘部71的最小厚度T1大。第1绝缘部71例如由氧化硅(SiO2)那样的绝缘材料形成。
<2.5.2第2绝缘部>
接着，对第2绝缘部72进行说明。如图2所示，第2绝缘部72相对于第1绝缘部71设在－X方向上。第2绝缘部72在X方向上设在第1字线WLA与第1绝缘部71之间。
第2绝缘部72不存在于在X方向上与第1单元构造体MCA的第1沟道部61A重叠的区域及在X方向上与第2单元构造体MCB的第1沟道部61A重叠的区域中。第2绝缘部72在Y方向上分别设在各第1浮置栅极电极FGA的两侧。换言之，第1单元构造体MCA及第2单元构造体MCB那样的单元构造体和第2绝缘部72在Y方向上交替地设置。
如图2所示，第2绝缘部72在Y方向上设在与第1浮置栅极电极FGA及第1阻挡绝缘膜41A的绝缘膜45、46相邻的位置，在Y方向上以直线状延伸。即，第2绝缘部72与第1绝缘部71平行地延伸。第2绝缘部72在Y方向上设在第1单元构造体MCA的第1浮置栅极电极FGA与第2单元构造体MCB的第1浮置栅极电极FGA之间。以别的观点看，第2绝缘部72在Y方向上设在第1单元构造体MCA的第1阻挡绝缘膜41A与第2单元构造体MCB的第1阻挡绝缘膜41A之间。第2绝缘部72与第1单元构造体MCA的第1阻挡绝缘膜41A及第2单元构造体MCB的第1阻挡绝缘膜41A分别相接。
Y方向上的第2绝缘部72的最短部分的长度L2比X方向上的第2绝缘部72的最小厚度T2大。以别的观点看，Y方向上的第2绝缘部72的最长部分的长度比X方向上的第2绝缘部72的最大厚度大。
在本实施方式中，X方向上的第2绝缘部72的最小厚度T2(或最大厚度)比X方向上的第1沟道部61A的最小厚度T61A大。X方向上的第2绝缘部72的最小厚度T2(或最大厚度)比X方向上的第1隧道绝缘膜63A的最小厚度T63A大。X方向上的第2绝缘部72的最小厚度T2(或最大厚度)比第1阻挡绝缘膜41A中包含的绝缘膜65的X方向的最小厚度T65大。X方向上的第2绝缘部72的最小厚度T2(或最大厚度)比第1阻挡绝缘膜41A中包含的绝缘膜66的X方向的最小厚度T66大。在本实施方式中，X方向上的第2绝缘部72的最小厚度2(或最大厚度)比第1阻挡绝缘膜41A中包含的绝缘膜65与绝缘膜66的合计的X方向的最小厚度T65a大。
如图2所示，第1浮置栅极电极FGA具有与第1沟道部61A相邻的内表面(第1表面)S1以及位于与内表面S1相反侧的外表面(第2表面)S2。引一条将第1浮置栅极电极FGA的第1端e1与第2端e2连结的假想线ELA，这种情况下，X方向上的第2绝缘部72的最大厚度比假想线ELA与第1浮置栅极电极FGA的外表面S2之间的最大距离LS2A小。
如图4所示，第2绝缘部72在Z方向上设在多个绝缘膜(层间绝缘膜)32之间。
<2.5.3第3绝缘部>
接着，对第3绝缘部73进行说明。如图2所示，第3绝缘部73相对于第1绝缘部71设在+X方向。第3绝缘部73在X方向上设在第2字线WLB与第1绝缘部71之间。
第3绝缘部73不存在于在X方向上与第1单元构造体MCA的第2沟道部61B重叠的区域及在X方向上与第2单元构造体MCB的第2沟道部61B重叠的区域中。第2绝缘部72在Y方向上分别设在各第2浮置栅极电极FGB的两侧。换言之，即，第1单元构造体MCA及第2单元构造体MCB这样的单元构造体和第3绝缘部73在Y方向上交替地设置。
如图2所示，第3绝缘部73在Y方向上设在与第2浮置栅极电极FGB及第2阻挡绝缘膜41B的绝缘膜45、46相邻的位置，在Y方向上以直线状延伸。即，第3绝缘部73与第1绝缘部71平行地延伸。第3绝缘部73在Y方向上设在第1单元构造体MCA的第2浮置栅极电极FGB与第2单元构造体MCB的第2浮置栅极电极FGB之间。以别的观点看，第2绝缘部72在Y方向上设在第1单元构造体MCA的第2阻挡绝缘膜41B与第2单元构造体MCB的第2阻挡绝缘膜41B之间。第3绝缘部73与第1单元构造体MCA的第2阻挡绝缘膜41B及第2单元构造体MCB的第2阻挡绝缘膜41B分别相接。
Y方向上的第3绝缘部73的最短部分的长度L3比X方向上的第3绝缘部73的最小厚度T3大。以别的观点看，Y方向上的第3绝缘部73的最长部分的长度比X方向上的第3绝缘部73的最大厚度大。
在本实施方式中，X方向上的第3绝缘部73的最小厚度T3(或最大厚度)比X方向上的第2沟道部61B的最小厚度T61B大。X方向上的第3绝缘部73的最小厚度T3(或最大厚度)比X方向上的第2隧道绝缘膜63B的最小厚度T63B大。X方向上的第3绝缘部73的最小厚度T3(或最大厚度)比第2阻挡绝缘膜41B中包含的绝缘膜65的X方向的最小厚度T65大。X方向上的第3绝缘部73的最小厚度T3(或最大厚度)比第2阻挡绝缘膜41B中包含的绝缘膜66的X方向的最小厚度T66大。在本实施方式中，X方向上的第3绝缘部73的最小厚度T3(或最大厚度)比第2阻挡绝缘膜41B中包含的绝缘膜65与绝缘膜66的合计的X方向的最小厚度T65a大。
如图2所示，第2浮置栅极电极FGB具有与第2沟道部61B相邻的内表面(第1表面)S1以及位于与内表面S1相反侧的外表面(第2表面)S2。引一条将第2浮置栅极电极FGB的第1端e3与第2端e4连结的假想线ELB，在这种情况下，X方向上的第3绝缘部73的最大厚度比假想线ELB与第2浮置栅极电极FGB的外表面S2之间的最大距离LS2B小。
如图4所示，第3绝缘部73在Z方向上设在多个绝缘膜(层间绝缘膜)32之间。
在本实施方式中，构成第2绝缘部72及第3绝缘部73的材料与构成第1绝缘部71的材料相同。例如，第2绝缘部72及第3绝缘部73由硅氧化物(SiO2)那样的绝缘材料形成。另外，构成第2绝缘部72及第3绝缘部73的材料也可以与构成第1绝缘部71的材料不同。例如，第2绝缘部72及第3绝缘部73既可以由硅氮化物(SiN)那样的绝缘材料形成，也可以是被气体(例如空气)充满的空洞(所谓的气隙)等。第2绝缘部72及第3绝缘部73的材料没有被特别限定，只要是介电常数比构成第1字线WLA及第2字线WLB的材料低的材料就可以。
<2.5.4尺寸关系>
如图2所示，在引一条将第1浮置栅极电极FGA的第1端e1与第2端e2连结的假想线ELA的情况下，假想线ELA与第2浮置栅极电极FGB之间的最短距离Lmin1比第1字线WLA与第2字线WLB之间的最短距离Lmin2小。例如，在X方向上相互对置的第1浮置栅极电极FGA与第2浮置栅极电极FGB之间的X方向的最短距离Lmin1比第1字线WLA与第2字线WLB之间的X方向的最短距离Lmin2小。
<3.制造方法>
接着，对半导体存储装置1的制造方法进行说明。另外，以下说明的以外的工序例如被记载在美国专利申请公开第2016/0336336号说明书及日本特愿2019－043121的说明书等中。在本申请的说明书中通过参照而援用这些文献的整体。
图5A至图5J是表示半导体存储装置1的制造工序的一部分的剖面图。各图中的(a)部分是各图中的(b)部分的沿着a－a线的剖面图。各图中的(b)部分是各图中的(a)部分的沿着b－b线的剖面图。各图中的(c)部分是各图中的(a)部分的沿着c－c线的剖面图。
首先，如图5A所示，通过将多个牺牲膜101与多个绝缘膜(层间绝缘膜)32在Z方向上层叠，形成中间层叠体30A。牺牲膜101是在后工序中被替换为作为字线WL的导电层的层。牺牲膜101例如由氮化硅(SiN)形成。绝缘膜32例如由氧化硅(SiO)形成。接着，在中间层叠体30A的上方设置未图示的掩模，例如通过蚀刻而形成存储器单元沟槽MT。存储器单元沟槽MT是将多个牺牲膜101及多个绝缘膜32在Z方向上贯通的凹陷，达到了源极线SL。
接着，如图5B所示，经由存储器单元沟槽MT，例如进行湿式蚀刻，该湿式蚀刻使用作为溶解有硅氮化物(SiN)的药液的热磷酸(H3PO4)来作为蚀刻剂。由此，露出于存储器单元沟槽MT的牺牲膜101的一部分被除去，在存储器单元沟槽MT的侧面上形成凹陷102。
接着，如图5C所示，向存储器单元沟槽MT的内表面及凹陷102的内表面供给非晶硅(а－Si)，形成非晶硅的中间生成膜103。
接着，如图5D所示，经由存储器单元沟槽MT进行蚀刻，在存储器单元沟槽MT中将设在凹陷102以外的中间生成膜103除去。由此，成为在凹陷102的内部中残留有中间生成膜103的残留部103a的状态。
接着，如图5E所示，向存储器单元沟槽MT的内部供给硅氧化物(SiO2)，形成中间绝缘层104。中间绝缘层104是通过在后工序中被分断而成为第1绝缘部71的绝缘层。
接着，如图5F所示，在中间层叠体30A的上方，设有与柱60对应的未图示的掩模，例如通过蚀刻形成存储器孔AH。存储器孔AH是将多个牺牲膜101、多个绝缘膜32、中间生成膜103的残留部103a及中间绝缘层104在Z方向上贯通的孔，达到了源极线SL。由此，中间绝缘层104在Y方向上被分断为多个而成为多个第1绝缘部71。
接着，如图5G所示，例如进行作为蚀刻剂而使用溶解有非晶硅(а－Si)的药液的湿式蚀刻。由此，在存储器孔AH露出的中间生成膜103的残留部103a的一部分被除去。
接着，如图5H所示，进行将残留在中间层叠体30A上的作为非晶硅(а－Si)的中间生成膜103的残留部103a氧化的处理。由此，中间生成膜103的残留部103a变化为作为绝缘体的氧化硅(SiO2)，成为第2及第3绝缘部72、73。
接着，如图5H所示，进行例如作为蚀刻剂而使用溶解有氮化硅(SiN)的药液的湿式蚀刻。由此，将在存储器孔AH中露出的多个牺牲膜101的一部分除去。
接着，如图5J所示，在存储器孔AH的内部，形成阻挡绝缘膜41的绝缘膜65、66、浮置栅极电极FG、隧道绝缘膜63、沟道61及芯绝缘部62。由此，形成单元构造体的大部分及柱60。
接着，经由设在中间层叠体30A上的其他沟槽(未图示)进行湿式蚀刻，将多个牺牲膜101除去。并且，对通过牺牲膜101被除去而形成的空间，依次形成阻挡绝缘膜41的绝缘膜67和字线WL。然后，形成接触结构91～94及布线81～83等。由此，半导体存储装置1完成。
<4.优点>
这里，作为比较例，考虑不存在第2及第3绝缘部72、73的半导体存储装置。在这样的半导体存储装置即第1浮置栅极电极FGA和第2浮置栅极电极FGB被第1绝缘部71分断的结构中，施加在字线WL上的电压迂回地对在沟道61中不被浮置栅极电极FGA、FGB覆盖的部分施加影响，例如有半导体存储装置1的读出特性下降的情况。为了抑制这样的读出特性的下降，需要使浮置栅极电极FG变大，导致半导体存储装置1的大型化。
所以，在本实施方式中，在第1字线WLA与第1绝缘部71之间设有第2绝缘部72，在第2字线WLB与第1绝缘部71之间设有第3绝缘部73。根据这样的结构，能够使在沟道61中不被浮置栅极电极FGA、FGB覆盖的部分与字线WL之间的距离变大。因此，能够抑制施加在字线WL上的电压给沟道61带来影响。由此，能够使半导体存储装置1的读出特性改善。结果，能够实现浮置栅极电极FG的小型化，还能够实现半导体存储装置1的小型化。
在本实施方式中，第1浮置栅极电极FGA具有与第1沟道部61A相邻的内表面S1和位于与内表面S1相反侧的外表面S2。X方向上的第2绝缘部72的最大厚度比将第1浮置栅极电极FGA的第1端e1与第2端e2连结的假想线ELA与第1浮置栅极电极FGA的外表面S2之间的最大距离小。在这样的结构、即第2绝缘部72的厚度不过度变厚的情况下，字线WL也位于浮置栅极电极FG的Y方向的两侧，容易也从字线WL对浮置栅极电极FG施加电压。由此，能够使半导体存储装置1的写入特性改善。
(结构的变形例)
图6是表示第1实施方式的变形例的半导体存储装置1的剖面图。如图6所示，浮置栅极电极FG不需要形成为第1实施方式那样的规整的圆弧状。例如，根据将作为第2及第3绝缘部72、73的来源的中间生成膜103蚀刻的处理(图5H所示的处理)的内容，如图6所示，也可以为浮置栅极电极FG的+Y方向的端部及－Y方向的端部分别部分地突出的形状。
(制造方法的变形例)
半导体存储装置1的制造方法并不限定于上述例子。例如，在作为第2及第3绝缘部72、73的材料而使用对溶解第1绝缘部71的材料(例如SiO2)的蚀刻剂具有耐受性的材料的情况下是以下这样的。即，在上述的图5C的工序中，由形成第2及第3绝缘部72、73的绝缘材料形成中间生成膜103。在此情况下，中间生成膜103不进行上述的图5H的处理(使中间生成膜103氧化的处理)而成为第2及第3绝缘部72、73。
(第2实施方式)
接着，对第2实施方式进行说明。第2实施方式在第2及第3绝缘部72、73的X方向的厚度比较厚这一点与第1实施方式不同。另外，以下说明的以外的结构与第1实施方式是同样的。
图7是表示第2实施方式的半导体存储装置1的剖面图。在本实施方式中，X方向上的第2绝缘部72的最小厚度T2(或最大厚度)比Y方向上的第2绝缘部72的最短部分的长度L2大。第2绝缘部72被形成为随着向－X方向行进而Y方向的长度变大的梯形。同样，X方向上的第3绝缘部73的最小厚度T3(或最大厚度)比Y方向上的第3绝缘部73的最短部分的长度L3大。第3绝缘部73随着向+X方向前进而被形成为Y方向的长度变大的梯形。
在本实施方式中，第2绝缘部72的一部分在X方向上设在第1字线WLA与第1浮置栅极电极FGA之间。例如，第2绝缘部72的一部分在X方向上设在第1字线WLA与第1浮置栅极电极FGA的第1部分(第1曲部)51a之间、以及第1字线WLA与第1浮置栅极电极FGA的第2部分(第2曲部)51b之间。
同样，第3绝缘部73的一部分在X方向上设在第2字线WLB与第2浮置栅极电极FGB之间。例如，第3绝缘部73的一部分在X方向上设在第2字线WLB与第2浮置栅极电极FGB的第1部分(第1曲部)52a之间、以及第2字线WLB与第2浮置栅极电极FGB的第2部分(第2曲部)52b之间。
根据这样的结构，与第1实施方式相比，能够进一步抑制施加在字线WL上的电压给沟道61带来影响。由此，有时能够使半导体存储装置1的电气特性进一步改善。
(第3实施方式)
接着，对第3实施方式进行说明。第3实施方式在第2及第3绝缘部72、73的X方向的厚度更厚这一点与第2实施方式不同。另外，以下说明的以外的结构与第2实施方式是同样的。
图8是表示第3实施方式的半导体存储装置1的剖面图。在本实施方式中，X方向上的第2绝缘部72的最大厚度是将第1浮置栅极电极FGA的第1端e1与第2端e2连结的假想线ELA和第1浮置栅极电极FGA的外表面S2之间的最大距离LS2A以上。同样，X方向上的第3绝缘部73的最大厚度是将第2浮置栅极电极FGB的第1端e3与第2端e4连结的假想线ELB和第2浮置栅极电极FGB的外表面S2之间的最大距离LS2B以上。
根据这样的结构，与第1实施方式相比，能够进一步抑制施加在字线WL上的电压给沟道61带来影响。由此，有时能够使半导体存储装置1的电气特性进一步改善。
(第4实施方式)
接着，对第4实施方式进行说明。第4实施方式在沟道61及隧道绝缘膜63被第1绝缘部71分断这一点与第1实施方式不同。另外，以下说明的以外的结构与第1实施方式是同样的。
图9是表示第4实施方式的半导体存储装置1的剖面图。在本实施方式中，第1绝缘部71将多个柱60(例如，第1柱60A及第2柱60B)在Y方向上贯通。第1绝缘部71在第1沟道部61A与第2沟道部61B之间在Y方向上延伸。换言之，第1沟道部61A和第2沟道部61B被第1绝缘部71在X方向上分断，相互被电气地绝缘。此外，第1绝缘部71在第1隧道绝缘膜63A与第2隧道绝缘膜63B之间在Y方向上延伸。换言之，第1隧道绝缘膜63A和第2隧道绝缘膜63B被第1绝缘部71在X方向上分断。
通过这样的结构，也与第1实施方式同样，能够使半导体存储装置1的电气特性改善。
(第5实施方式)
接着，对第5实施方式进行说明。第5实施方式在柱60被形成为矩形状的环状这一点与第1实施方式不同。另外，以下说明的以外的结构与第1实施方式是同样的。
图10是表示第5实施方式的半导体存储装置1的剖面图。在本实施方式中，沟道61及隧道绝缘膜63分别被形成为矩形状的环状。沟道61及隧道绝缘膜63在X方向上不从第1绝缘部71突出。在本实施方式中，第1浮置栅极电极FGA及第2浮置栅极电极FGB分别包括沿着第1绝缘部71及隧道绝缘膜63在Y方向上以直线状延伸的部分。
通过这样的结构，也与第1实施方式同样，能够使半导体存储装置1的电气特性改善。
(第6实施方式)
接着，对第6实施方式进行说明。第6实施方式在第2绝缘部72在第1单元构造体MCA与第2单元构造体MCB之间被分断这一点与第1实施方式不同。另外，以下说明的以外的结构与第1实施方式是同样的。
图11是表示第6实施方式的半导体存储装置1的剖面图。在本实施方式中，第2绝缘部72在Y方向上在第1单元构造体MCA与第2单元构造体MCB之间被分断，被分为与第1单元构造体MCA相接的第1部分72a以及与第2单元构造体MCB相接的第2部分72b。第1字线WLA的一部分进入第1部分72a与第2部分72b之间。
同样，第3绝缘部73在Y方向上在第1单元构造体MCA与第2单元构造体MCB之间被分断，被分为与第1单元构造体MCA相接的第1部分73a以及与第2单元构造体MCB相接的第2部分73b。第2字线WLB的一部分进入到第1部分73a与第2部分73b之间。
根据这样的结构，也通过设置第2及第3绝缘部72、73而能够使半导体存储装置1的电气特性改善。
以上，对一些实施方式及变形例进行了说明，但实施方式并不限定于上述例子。例如，上述的2个以上的实施形及变形例也可以相互组合而实现。例如，在第4至第6实施方式中，第2及第3绝缘部72、73的厚度也可以如第2或第3实施方式那样较厚。
根据以上说明的至少一个实施方式，通过具有第2绝缘部及第3绝缘部，能够实现半导体存储装置的电气特性的改善。
说明了本发明的几个实施方式，但这些实施方式是作为例子提示的，不是要限定发明的范围。这些新的实施方式能够以其他各种各样的形态实施，在不脱离发明的主旨的范围内能够进行各种各样的省略、替换、变更。这些实施方式及其变形包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明和其等价的范围中。
标号说明
1…半导体存储装置；61…沟道；61A…第1沟道部；61B…第2沟道部；71…第1绝缘部；72…第2绝缘部；73…第3绝缘部，WL…字线，WLA…第1字线(第1布线)，WLB…第2字线(第2布线)；FG…浮置栅极电极；FGA…第1浮置栅极电极(第1电荷储存部)；FGB…第2浮置栅极电极(第2电荷储存部)。

Claims (18)

1.一种半导体存储装置，
具备：
第1布线，沿第1方向延伸；
第2布线，在与上述第1方向交叉的第2方向上与上述第1布线相邻，沿上述第1方向延伸；
第1沟道部，设在上述第1布线与上述第2布线之间，沿与上述第1方向及上述第2方向交叉的第3方向延伸；
第2沟道部，设在上述第1布线与上述第2布线之间，在上述第2方向上与上述第1沟道部相邻，沿上述第3方向延伸；
第1电荷储存部，设在上述第1布线与上述第1沟道部之间；
第2电荷储存部，设在上述第2布线与上述第2沟道部之间；
第1绝缘部，包括设在上述第1电荷储存部的至少一部分与上述第2电荷储存部的至少一部分之间的部分，沿上述第1方向延伸；
第2绝缘部，设在上述第1布线与上述第1绝缘部之间，在上述第1方向上与上述第1电荷储存部相邻的位置处沿上述第1方向延伸；以及
第3绝缘部，设在上述第2布线与上述第1绝缘部之间，在上述第1方向上与上述第2电荷储存部相邻的位置处沿上述第1方向延伸。
2.如权利要求1所述的半导体存储装置，
还具备第4绝缘部，所述第4绝缘部在上述第1方向上相对于上述第1沟道部位于与上述第1绝缘部相反侧，包括设在上述第1电荷储存部的另一部分与上述第2电荷储存部的另一部分之间的部分，沿上述第1方向延伸；
上述第1电荷储存部具有在上述第1方向上相对于上述第1电荷储存部的中央部位于第1侧的第1部分、和相对于上述第1电荷储存部的中央部位于与上述第1侧相反的第2侧的第2部分；
上述第1部分具有在上述第2方向上与上述第1绝缘部相邻的第1端，上述第2部分具有在上述第2方向上与上述第4绝缘部相邻的第2端；
将上述第1端与上述第2端连结的假想线和上述第2电荷储存部之间的最短距离比上述第1布线和上述第2布线之间的最短距离小。
3.如权利要求1所述的半导体存储装置，
上述第1电荷储存部具有在上述第1方向上相对于上述第1电荷储存部的中央部位于第1侧的第1部分、和相对于上述第1电荷储存部的中央部位于与上述第1侧相反的第2侧的第2部分；
上述第1部分具有在上述第2方向上与上述第1绝缘部相邻的第1端，上述第2部分具有在上述第2方向上与上述第1绝缘部相邻的第2端；
将上述第1端与上述第2端连结的假想线和上述第2电荷储存部之间的最短距离比上述第1布线和上述第2布线之间的最短距离小。
4.如权利要求1所述的半导体存储装置，
上述第2绝缘部及上述第3绝缘部分别在上述第1方向上以直线状延伸。
5.如权利要求1所述的半导体存储装置，
上述第2方向是与上述第1方向正交的方向；
上述第2绝缘部在上述第2方向上不存在于与上述第1沟道部重叠的区域中，在上述第1方向上分别设在上述第1电荷储存部的两侧。
6.如权利要求1所述的半导体存储装置，
上述第2绝缘部中含有的材料与上述第1绝缘部中含有的材料不同。
7.如权利要求1所述的半导体存储装置，
上述第2绝缘部中含有的材料与上述第1绝缘部中含有的材料相同。
8.如权利要求1所述的半导体存储装置，
具备设在上述第1布线与上述第1电荷储存部之间的第1绝缘膜；
上述第2方向上的上述第2绝缘部的最小厚度比上述第2方向上的上述第1绝缘膜的最小厚度大。
9.如权利要求1所述的半导体存储装置，
上述第2方向上的上述第2绝缘部的最小厚度比上述第2方向上的上述第1沟道部的最小厚度大。
10.如权利要求1所述的半导体存储装置，
具备设在上述第1沟道部与上述第1电荷储存部之间的第2绝缘膜；
上述第2方向上的上述第2绝缘部的最小厚度比上述第2方向上的上述第2绝缘膜的最小厚度大。
11.如权利要求1所述的半导体存储装置，
上述第1电荷储存部具有与上述第1沟道部相邻的第1表面和位于与上述第1表面相反侧的第2表面；
上述第2方向上的上述第2绝缘部的最大厚度比上述假想线与上述第2表面之间的最大距离小。
12.如权利要求1所述的半导体存储装置，
上述第1电荷储存部具有与上述第1沟道部相邻的第1表面和位于与上述第1表面相反侧的第2表面；
上述第2方向上的上述第2绝缘部的最大厚度为上述假想线与上述第2表面之间的最大距离以上。
13.如权利要求1所述的半导体存储装置，
上述第1电荷储存部包括曲部，该曲部形成为随着从上述第1方向上的上述第1电荷储存部的中央部向上述第1方向前进而向上述第1绝缘部接近的圆弧状。
14.如权利要求13所述的半导体存储装置，
上述第2绝缘部的一部分位于上述第1布线与上述曲部之间。
15.如权利要求1所述的半导体存储装置，
具备设在上述第1布线与上述第2布线之间的环状的沟道；
上述第1沟道部及上述第2沟道部是上述环状的沟道的一部分。
16.一种半导体存储装置，
具备：
第1布线，沿第1方向延伸；
第2布线，在与上述第1方向正交的第2方向上与上述第1布线相邻，沿上述第1方向延伸；
第1沟道部，设在上述第1布线与上述第2布线之间，沿与上述第1方向及上述第2方向交叉的第3方向延伸；
第2沟道部，设在上述第1布线与上述第2布线之间，在上述第2方向上与上述第1沟道部相邻，沿上述第3方向延伸；
第1电荷储存部，设在上述第1布线与上述第1沟道部之间；
第2电荷储存部，设在上述第2布线与上述第2沟道部之间；
第1绝缘部，包括设在上述第1电荷储存部的至少一部分与上述第2电荷储存部的至少一部分之间的部分，沿上述第1方向延伸；
第2绝缘部，在上述第2方向上不在与上述第1沟道部重叠的区域而设在上述第1布线与上述第1绝缘部之间，沿上述第1方向延伸；以及
第3绝缘部，在上述第2方向上不在与上述第2沟道部重叠的区域而设在上述第1布线与上述第1绝缘部之间，沿上述第1方向延伸。
17.如权利要求16所述的半导体存储装置，
上述第2绝缘部及上述第3绝缘部分别沿上述第1方向以直线状延伸。
18.如权利要求16所述的半导体存储装置，
上述第2方向上的上述第2绝缘部的最小厚度比上述第2方向上的上述第1沟道部的最小厚度大。
CN202010113935.6A 2019-08-21 2020-02-20 半导体存储装置 Active CN112420710B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019-151439 2019-08-21
JP2019151439A JP2021034486A (ja) 2019-08-21 2019-08-21 半導体記憶装置

Publications (2)

Publication Number Publication Date
CN112420710A true CN112420710A (zh) 2021-02-26
CN112420710B CN112420710B (zh) 2024-03-19

Family

ID=74645985

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010113935.6A Active CN112420710B (zh) 2019-08-21 2020-02-20 半导体存储装置

Country Status (4)

Country Link
US (1) US11393834B2 (zh)
JP (1) JP2021034486A (zh)
CN (1) CN112420710B (zh)
TW (1) TWI762865B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023001592A (ja) * 2021-06-21 2023-01-06 キオクシア株式会社 半導体記憶装置及び半導体記憶装置の製造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1574298A (zh) * 2003-05-30 2005-02-02 株式会社瑞萨科技 半导体器件的制造方法和半导体器件
KR20070120048A (ko) * 2006-06-16 2007-12-21 가부시끼가이샤 도시바 반도체 메모리 디바이스 및 그 제조 방법
US20170125428A1 (en) * 2015-11-02 2017-05-04 Kohji Kanamori Semiconductor devices and methods of fabricating the same
TW201721921A (zh) * 2015-12-15 2017-06-16 旺宏電子股份有限公司 三維記憶體元件
US9761605B1 (en) * 2016-03-08 2017-09-12 Kabushiki Kaisha Toshiba Semiconductor memory device
US10020315B1 (en) * 2017-03-23 2018-07-10 Toshiba Memory Corporation Semiconductor memory device
CN111668226A (zh) * 2019-03-08 2020-09-15 东芝存储器株式会社 半导体存储装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5388600B2 (ja) * 2009-01-22 2014-01-15 株式会社東芝 不揮発性半導体記憶装置の製造方法
US8427192B2 (en) * 2010-07-23 2013-04-23 II David M. Barbour System, apparatuses, methods, and computer program products for electric motor testing and analysis
KR20130045622A (ko) * 2011-10-26 2013-05-06 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
US10141322B2 (en) * 2013-12-17 2018-11-27 Intel Corporation Metal floating gate composite 3D NAND memory devices and associated methods
US9595531B2 (en) * 2014-07-11 2017-03-14 Intel Corporation Aluminum oxide landing layer for conductive channels for a three dimensional circuit device
US10672785B2 (en) * 2015-04-06 2020-06-02 Micron Technology, Inc. Integrated structures of vertically-stacked memory cells
TWI620307B (zh) 2015-05-13 2018-04-01 東芝記憶體股份有限公司 半導體記憶裝置及其製造方法
US9589982B1 (en) * 2015-09-15 2017-03-07 Macronix International Co., Ltd. Structure and method of operation for improved gate capacity for 3D NOR flash memory
JP2018156975A (ja) * 2017-03-15 2018-10-04 東芝メモリ株式会社 半導体記憶装置
US10700090B1 (en) * 2019-02-18 2020-06-30 Sandisk Technologies Llc Three-dimensional flat NAND memory device having curved memory elements and methods of making the same
US10825831B1 (en) * 2019-06-28 2020-11-03 Intel Corporation Non-volatile memory with storage nodes having a radius of curvature
JP2021150593A (ja) * 2020-03-23 2021-09-27 キオクシア株式会社 半導体記憶装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1574298A (zh) * 2003-05-30 2005-02-02 株式会社瑞萨科技 半导体器件的制造方法和半导体器件
KR20070120048A (ko) * 2006-06-16 2007-12-21 가부시끼가이샤 도시바 반도체 메모리 디바이스 및 그 제조 방법
US20170125428A1 (en) * 2015-11-02 2017-05-04 Kohji Kanamori Semiconductor devices and methods of fabricating the same
TW201721921A (zh) * 2015-12-15 2017-06-16 旺宏電子股份有限公司 三維記憶體元件
US9761605B1 (en) * 2016-03-08 2017-09-12 Kabushiki Kaisha Toshiba Semiconductor memory device
US10020315B1 (en) * 2017-03-23 2018-07-10 Toshiba Memory Corporation Semiconductor memory device
CN111668226A (zh) * 2019-03-08 2020-09-15 东芝存储器株式会社 半导体存储装置

Also Published As

Publication number Publication date
JP2021034486A (ja) 2021-03-01
TWI762865B (zh) 2022-05-01
US20210057425A1 (en) 2021-02-25
CN112420710B (zh) 2024-03-19
TW202109764A (zh) 2021-03-01
US11393834B2 (en) 2022-07-19

Similar Documents

Publication Publication Date Title
CN111668226B (zh) 半导体存储装置
TWI389305B (zh) 非揮發性半導體儲存元件及其製造方法
US11417669B2 (en) Stacked body semiconductor storage device having an electrode between a pillar and a wiring and insulating layers having different dielectric constants between the electrode and the wiring
CN110880512A (zh) 半导体存储器装置及半导体存储器装置的制造方法
CN113437076B (zh) 半导体存储装置
CN112420710B (zh) 半导体存储装置
US20160268296A1 (en) Semiconductor memory device and method for manufacturing same
TWI755031B (zh) 半導體記憶裝置
JP2022147746A (ja) 半導体記憶装置
JP2022048039A (ja) 半導体記憶装置
US20230276630A1 (en) Semiconductor device
US20230298634A1 (en) Semiconductor memory device and method for manufacturing semiconductor memory device
WO2024069681A1 (ja) 半導体記憶装置
US20220310647A1 (en) Semiconductor memory device
JP2024037092A (ja) 半導体記憶装置
JP2023039629A (ja) 半導体記憶装置およびその製造方法
CN115867028A (zh) 半导体存储装置
CN115863311A (zh) 半导体存储装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant