JP2024037092A - 半導体記憶装置 - Google Patents

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Abstract

【課題】好適に製造可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、積層方向（Ｚ）に積層された複数の配線層（１１０）と、これらと対向する半導体柱（１２０）と、複数の配線層と半導体柱との間に設けられたゲート絶縁膜（１３０）と、積層方向に延伸しゲート絶縁膜に接する絶縁部材（ＳＨＥ）と、を備える。第１配線層（１１０（ＳＧＤ））は、絶縁部材に対して第１方向のゲート絶縁膜側に設けられた第１配線（１１１）と、その反対側に設けられた第２配線（１１１）と、第２配線の積層方向の一方側及び他方側の面を覆い絶縁部材との接触面を覆わない金属酸化膜（１０３）と、を備える。第２配線は、積層方向に離間する第１導電層（１６１）及び第２導電層（１６２）と、これらに接続された第１導電部（１６４）と、を備える。第１導電部は、積層方向に連続する絶縁部材との接触面を含む【選択図】図７

Description

本実施形態は、半導体記憶装置に関する。
積層方向に積層された複数の配線層と、積層方向に延伸し複数の配線層と対向する半導体柱と、複数の配線層と半導体柱との間に設けられたゲート絶縁膜と、を備える半導体記憶装置が知られている。ゲート絶縁層は、例えば、窒化シリコン（ＳｉＮ）等の電荷蓄積膜を含む。
米国特許出願公開第２０２０／０２５１４８８号明細書 米国特許出願公開第２０２０／０２５１４８９号明細書
好適に製造可能な半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、積層方向に積層された複数の配線層と、積層方向に延伸し複数の配線層と対向する半導体柱と、複数の配線層と半導体柱との間に設けられたゲート絶縁膜と、複数の配線層の一部に対応する積層方向の範囲内で積層方向に延伸する絶縁部材と、を備える。ゲート絶縁膜は、電荷蓄積膜を含む。絶縁部材は、積層方向と交差する第１方向の一方側の面がゲート絶縁膜に接し、第１方向の他方側の面がゲート絶縁膜から離間する。複数の配線層の一部に含まれる第１配線層は、絶縁部材に対して第１方向のゲート絶縁膜側に設けられゲート絶縁膜を介して半導体柱と対向する第１配線と、絶縁部材に対して第１方向のゲート絶縁膜と反対側に設けられ絶縁部材に接する第２配線と、第１配線の積層方向の一方側の面及び他方側の面、並びに、半導体柱との対向面を覆う第１金属酸化膜と、第２配線の積層方向の一方側の面及び他方側の面を覆い絶縁部材との接触面を覆わない第２金属酸化膜と、を備える。第１配線層に含まれる第１金属酸化膜の第１方向の絶縁部材側の端部に対して、第１金属酸化膜と対応する積層方向の位置での電荷蓄積膜の第１方向の絶縁部材側の端部は、絶縁部材との第１方向の距離がより大きい。第２配線は、積層方向に離間する第１導電層及び第２導電層と、第１導電層及び第２導電層の第１方向の絶縁部材側の端部に接続された第１導電部と、を備える。第１導電部は、積層方向に連続する絶縁部材との接触面を含む。
第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。 図１のＡで示した部分の模式的な拡大図である。 図２に示す構造をＢ－Ｂ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。 図３のＣで示した部分の模式的な拡大図である。 図２のＤで示した部分の模式的な拡大図である。 図３の一部の構成を示す模式的な拡大図である。 図６の一部の構成を示す模式的な拡大図である。 第１実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な平面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な平面図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
また、本明細書において「制御回路」と言った場合には、メモリダイに設けられたシーケンサ等の周辺回路を意味する事もあるし、メモリダイに接続されたコントローラダイ又はコントローラチップ等を意味する事もあるし、これらの双方を含む構成を意味する事もある。
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
また、本明細書においては、基板の表面と交差する方向を積層方向と呼ぶ場合がある。また、積層方向と交差する所定の面に沿った方向を第１方向、この面に沿って第１方向と交差する方向を第２方向と呼ぶことがある。積層方向は、Ｚ方向と一致していても良いし、一致していなくても良い。また、第１方向及び第２方向は、Ｘ方向及びＹ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
また、本明細書において、構成、部材等について、所定方向の「幅」、「長さ」又は「厚み」等と言った場合には、ＳＥＭ（Scanning electron microscopy）やＴＥＭ（Transmission electron microscopy）等によって観察された断面等における幅、長さ又は厚み等を意味することがある。
［第１実施形態］
次に、図１～図７を参照して、第１実施形態に係る半導体記憶装置の構成例について説明する。図１は、同半導体記憶装置の一部の構成を示す模式的な平面図である。図２は、図１のＡで示した部分の模式的な拡大図である。図３は、図２に示す構造をＢ－Ｂ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図４は、図３のＣで示した部分の模式的な拡大図である。尚、図４は、ＹＺ断面を示しているが、半導体柱１２０の中心軸に沿ったＹＺ断面以外の断面（例えば、ＸＺ断面）を観察した場合にも、図４と同様の構造が観察される。図５は、図２のＤで示した部分の模式的な拡大図である。図６は、図３の一部の構成を示す模式的な拡大図である。図７は、図６の一部の構成を示す模式的な拡大図である。
［全体構成］
図１に示す様に、本実施形態に係る半導体記憶装置は、半導体基板１００を備える。図示の例において、半導体基板１００にはＸ方向及びＹ方向に並ぶ４つのメモリセルアレイ領域ＲＭＣＡが設けられる。
メモリセルアレイ領域ＲＭＣＡは、Ｙ方向に並ぶ複数のフィンガー構造ＦＳを備える。フィンガー構造ＦＳは、例えば図２に示す様に、Ｙ方向に並ぶ５個のストリングユニットＳＵを備える。Ｙ方向において隣り合う２つのフィンガー構造ＦＳの間には、フィンガー間構造ＳＴが設けられる。また、Ｙ方向において隣り合う２つのストリングユニットＳＵの間には、酸化シリコン（ＳｉＯ２）等のストリングユニット間絶縁部材ＳＨＥが設けられる。
本実施形態では、１つのフィンガー構造ＦＳが、ＮＡＮＤフラッシュメモリのブロック１つとして機能する。ただし、複数のフィンガー構造ＦＳが、ブロック１つとして機能しても良い。また、フィンガー構造ＦＳは、ストリングユニットＳＵを、２つ～４つ備えていても良いし、６つ以上備えていても良い。
フィンガー構造ＦＳは、図３に示す様に、Ｚ方向に並ぶ複数の配線層１１０と、これら複数の配線層１１０の下方に設けられた導電層１１２と、Ｚ方向に延伸する複数の半導体柱１２０と、を備える。また、複数の配線層１１０及び複数の半導体柱１２０の間には、それぞれ、ゲート絶縁膜１３０が設けられている。
複数の配線層１１０は、それぞれ、配線１１１を含む。Ｚ方向に並ぶ複数の配線層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。また、最上層の配線層１１０の上面には、酸化シリコン（ＳｉＯ２）等の絶縁層１０２が設けられている。
複数の配線層１１０中の配線１１１は、ＮＡＮＤフラッシュメモリのワード線ＷＬ及びこれに接続された複数のメモリセル（メモリトランジスタ）のゲート電極として機能する。以下の説明では、この様な配線層１１０及び配線１１１を、それぞれ、配線層１１０（ＷＬ）及び配線１１１（ＷＬ）と呼ぶ場合がある。複数の配線１１１（ＷＬ）は、それぞれ、フィンガー構造ＦＳ毎に電気的に独立している。配線１１１（ＷＬ）のＹ方向正側及びＹ方向負側の側面は、フィンガー間構造ＳＴを介して、他のフィンガー構造ＦＳ中の構成から電気的に絶縁されている。
複数の配線層１１０（ＷＬ）よりも下方に位置する一又は複数の配線層１１０中の配線１１１は、ＮＡＮＤフラッシュメモリのダミーワード線ＤＷＳ及びこれに接続された複数のダミーセル（ダミートランジスタ）のゲート電極として機能する。以下の説明では、この様な配線層１１０及び配線１１１を、それぞれ、配線層１１０（ＤＷＳ）及び配線１１１（ＤＷＳ）と呼ぶ場合がある。配線層１１０（ＤＷＳ）及び配線１１１（ＤＷＳ）は、それぞれ、配線層１１０（ＷＬ）及び配線１１１（ＷＬ）と同様に構成されている。
複数の配線層１１０（ＤＷＳ）よりも下方に位置する一又は複数の配線層１１０中の配線１１１は、ＮＡＮＤフラッシュメモリの選択ゲート線ＳＧＳ及びこれに接続された複数の選択トランジスタのゲート電極として機能する。以下の説明では、この様な配線層１１０及び配線１１１を、それぞれ、配線層１１０（ＳＧＳ）及び配線１１１（ＳＧＳ）と呼ぶ場合がある。配線層１１０（ＳＧＳ）及び配線１１１（ＳＧＳ）は、それぞれ、配線層１１０（ＷＬ）及び配線１１１（ＷＬ）と同様に構成されている。
複数の配線層１１０（ＷＬ）よりも上方に位置する一又は複数の配線層１１０中の配線１１１は、ＮＡＮＤフラッシュメモリのダミーワード線ＤＷＤ及びこれに接続された複数のダミーセルのゲート電極として機能する。以下の説明では、この様な配線層１１０及び配線１１１を、それぞれ、配線層１１０（ＤＷＤ）及び配線１１１（ＤＷＤ）と呼ぶ場合がある。一部の配線層１１０（ＤＷＤ）及び配線１１１（ＤＷＤ）は、それぞれ、配線層１１０（ＷＬ）と同様に構成され得る。これら一部の配線層１１０（ＤＷＤ）及び配線１１１（ＤＷＤ）よりも上方に設けられた他の一部の配線層１１０（ＤＷＤ）及びこれに対応する配線１１１（ＤＷＤ）は、それぞれ、基本的には、後述する配線層１１０（ＳＧＤ）及び配線１１１（ＳＧＤ）と同様に構成され得る。ただし、この様な他の一部の配線層１１０（ＤＷＤ）中においてＹ方向に並ぶ５つの配線１１１（ＤＷＤ）は、お互いに電気的に接続されている。
複数の配線層１１０（ＤＷＤ）よりも上方に位置する一又は複数の配線層１１０中の配線１１１は、ＮＡＮＤフラッシュメモリの選択ゲート線ＳＧＤ及びこれに接続された複数の選択トランジスタのゲート電極として機能する。以下の説明では、この様な配線層１１０及び配線１１１を、それぞれ、配線層１１０（ＳＧＤ）及び配線１１１（ＳＧＤ）と呼ぶ場合がある。
配線層１１０（ＳＧＤ）は、図２に示す様に、ストリングユニット間絶縁部材ＳＨＥを介してＹ方向に並ぶ５つの配線１１１（ＳＧＤ）を含む。配線１１１（ＳＧＤ）のＹ方向の幅ＹＳＧＤは、配線１１１（ＷＬ）のＹ方向の幅ＹＷＬよりも小さい。これら５つの配線１１１（ＳＧＤ）は、それぞれ、ストリングユニットＳＵ毎に電気的に独立している。各フィンガー構造ＦＳ中において、Ｙ方向の一方側（例えば、Ｙ方向負側）から数えて１番目及び５番目のストリングユニットＳＵに対応する配線１１１（ＳＧＤ）は、フィンガー構造ＦＳ間に設けられたフィンガー間構造ＳＴを介して、他のフィンガー構造ＦＳ中の構成から電気的に絶縁されている。また、各フィンガー構造ＦＳ中において、Ｙ方向に隣り合う２つの配線１１１（ＳＧＤ）は、ストリングユニット間絶縁部材ＳＨＥを介して、電気的に絶縁されている。
導電層１１２（図３）は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。また、導電層１１２の下面には、例えば、タングステン（Ｗ）等の金属、タングステンシリサイド等の導電層又はその他の導電層が設けられていても良い。また、導電層１１２及び配線層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
導電層１１２は、ＮＡＮＤフラッシュメモリのソース線として機能する。導電層１１２は、例えば、メモリセルアレイ領域ＲＭＣＡ（図１）に含まれる全てのフィンガー構造ＦＳについて共通に設けられている。
半導体柱１２０は、例えば図２に示す様に、Ｘ方向及びＹ方向に所定のパターンで並ぶ。例えば、フィンガー構造ＦＳは、Ｙ方向の一方側からＹ方向の他方側にかけて設けられた２０個の半導体柱列ＳＣを備える。これら２０個の半導体柱列ＳＣは、それぞれ、Ｘ方向に並ぶ複数の半導体柱１２０を備える。
以下、Ｙ方向の一方側から数えて４ｎ（ｎは１以上４以下の整数）番目及び４ｎ＋１番目の半導体柱列ＳＣに対応する半導体柱１２０を、半導体柱１２０Ｏと呼ぶ場合がある。また、Ｙ方向の一方側から数えて１番目、２番目、３番目、４ｎ＋２番目、４ｎ＋３番目及び２０番目の半導体柱列ＳＣに対応する半導体柱１２０を、半導体柱１２０Ｉと呼ぶ場合がある。
半導体柱１２０は、例えば、多結晶シリコン（Ｓｉ）等を含む。半導体柱１２０は、例えば図３に示す様に、略円筒状の形状を有し、中心部分には酸化シリコン（ＳｉＯ２）等の絶縁柱１２７が設けられている。
半導体柱１２０は、最下層の配線層１１０の下面より下方に設けられた領域１２１と、領域１２１より上方に設けられ、ストリングユニット間絶縁部材ＳＨＥの下端より下方に設けられた領域１２２と、領域１２２より上方に設けられ、絶縁柱１２７の上端より下方に設けられた領域１２３と、領域１２３より上方に設けられた領域１２４と、を備える。
領域１２１は、リン（Ｐ）等のＮ型の不純物を含む。領域１２１は、略円筒状の形状を備える。領域１２１は、導電層１１２に接続されている。
領域１２２は、複数の配線１１１（ＳＧＳ），１１１（ＤＷＳ），１１１（ＷＬ）及び配線１１１（ＤＷＤ）の一部に対向する。領域１２２は、ＮＡＮＤフラッシュメモリのメモリセル、ダミーセル、及び、選択トランジスタのチャネル領域として機能する。領域１２２は、リン（Ｐ）等のＮ型の不純物を含んでいなくても良い。領域１２２は、略円筒状の形状を備える。
領域１２３は、配線１１１（ＤＷＤ）の一部及び複数の配線１１１（ＳＧＤ）に対向する。領域１２３は、ダミーセル及び選択トランジスタのチャネル領域として機能する。領域１２３は、リン（Ｐ）等のＮ型の不純物を含んでいなくても良い。
ここで、半導体柱１２０Ｉの領域１２３は、略円筒状の形状を備える。一方、半導体柱１２０Ｏの領域１２３は、例えば図５に示す様に、円筒の一部が欠けた様な形状（ＸＹ断面において円弧状の形状）を備えている。
図５には、半導体柱１２０Ｏの、Ｘ方向の中央位置Ｘ１２０ＯよりもＸ方向正側に設けられた領域Ｒ１２０＋と、Ｘ方向の中央位置Ｘ１２０ＯよりもＸ方向負側に設けられた領域Ｒ１２０－と、を図示している。尚、半導体柱１２０ＯのＸ方向の中央位置Ｘ１２０Ｏは、例えば、図５に示す様なＸＹ断面において半導体柱１２０Ｏの外接円を規定し、この外接円の中心のＸ方向の位置として規定しても良い。また、図５に示す様なＸＹ断面において半導体柱１２０Ｏの画像上の重心を規定し、この重心のＸ方向の位置として規定しても良い。
領域Ｒ１２０＋，Ｒ１２０－の、Ｙ方向におけるストリングユニット間絶縁部材ＳＨＥと反対側の端部は、半導体柱１２０Ｏの外接円に沿って連続する。半導体柱１２０Ｏの外周面のうち、半導体柱１２０Ｏの外接円に沿って設けられた部分は、配線１１１（ＤＷＤ），１１１（ＳＧＤ）に対向している。以下、この様な領域を、領域ＲＣＨと呼ぶ場合がある。
領域Ｒ１２０＋，Ｒ１２０－の、Ｙ方向におけるストリングユニット間絶縁部材ＳＨＥ側の端部Ｅ１２０＋，Ｅ１２０－は、お互いに、Ｘ方向に離間する。また、これらの端部Ｅ１２０＋，Ｅ１２０－は、ストリングユニット間絶縁部材ＳＨＥから離間している。これらの端部Ｅ１２０＋，Ｅ１２０－とストリングユニット間絶縁部材ＳＨＥとの間には、酸化シリコン（ＳｉＯ２）等の絶縁部材１２８が設けられている。絶縁部材１２８は、半導体柱１２０Ｏの、ストリングユニット間絶縁部材ＳＨＥとの対向面に沿って、Ｚ方向に延伸する。
領域１２４（図３）は、リン（Ｐ）等のＮ型の不純物を含む。領域１２４は、Ｚ方向に延伸するビアコンタクト電極Ｃｈ及びビアコンタクト電極Ｖｙ（図２）を介して、Ｙ方向に延伸するビット線ＢＬに電気的に接続される。ビアコンタクト電極Ｃｈ及びビアコンタクト電極Ｖｙは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。ビット線ＢＬは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。
半導体柱１２０Ｉの領域１２４は、略円柱状の形状を備える。一方、半導体柱１２０Ｏの領域１２４は、円柱の一部が欠けた様な形状を備えている。図６に示す様に、半導体柱１２０Ｏの領域１２４と、ストリングユニット間絶縁部材ＳＨＥとの間には、図５を参照して説明した絶縁部材１２８の一部が設けられている。
ゲート絶縁膜１３０は、例えば図４に示す様に、半導体柱１２０及び配線層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ２）等を含む。電荷蓄積膜１３２は、例えば、窒化シリコン（ＳｉＮ）等の電荷を蓄積可能な膜である。
ゲート絶縁膜１３０のうち、半導体柱１２０の領域１２１に対応する位置に設けられた部分は、例えば図３に示す様に、略円筒状の形状を有し、半導体柱１２０と導電層１１２との接触部を除く半導体柱１２０の外周面に沿って、Ｚ方向に延伸する。
ゲート絶縁膜１３０のうち、半導体柱１２０の領域１２２に対応する位置に設けられた部分は、略円筒状の形状を有し、半導体柱１２０の外周面に沿って、Ｚ方向に延伸する。
ゲート絶縁膜１３０のうち、半導体柱１２０Ｉの領域１２３に対応する位置に設けられた部分は、略円筒状の形状を有し、半導体柱１２０Ｉの外周面に沿って、Ｚ方向に延伸する。
ゲート絶縁膜１３０のうち、半導体柱１２０Ｏの領域１２３に対応する位置に設けられた部分は、例えば図５に示す様に、円筒の一部が欠けた様な形状（ＸＹ断面において円弧状の形状）を備えている。
図５には、半導体柱１２０Ｏの領域１２３に対応する位置に設けられたトンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３の、半導体柱１２０ＯのＸ方向の中央位置Ｘ１２０ＯよりもＸ方向正側に設けられた領域Ｒ１３１＋，Ｒ１３２＋，Ｒ１３３＋と、中央位置Ｘ１２０ＯよりもＸ方向負側に設けられた領域Ｒ１３１－，Ｒ１３２－，Ｒ１３３－と、を図示している。
領域Ｒ１３１＋，Ｒ１３１－の、Ｙ方向におけるストリングユニット間絶縁部材ＳＨＥと反対側の端部は、トンネル絶縁膜１３１の外接円に沿って連続する。同様に、領域Ｒ１３２＋，Ｒ１３２－の、Ｙ方向におけるストリングユニット間絶縁部材ＳＨＥと反対側の端部も、電荷蓄積膜１３２の外接円に沿って連続する。また、領域Ｒ１３３＋，Ｒ１３３－の、Ｙ方向におけるストリングユニット間絶縁部材ＳＨＥと反対側の端部も、ブロック絶縁膜１３３の外接円に沿って連続する。
領域Ｒ１３１＋，Ｒ１３１－の、Ｙ方向におけるストリングユニット間絶縁部材ＳＨＥ側の端部Ｅ１３１＋，Ｅ１３１－は、お互いに、Ｘ方向に離間する。同様に、領域Ｒ１３２＋，Ｒ１３２－の、Ｙ方向におけるストリングユニット間絶縁部材ＳＨＥ側の端部Ｅ１３２＋，Ｅ１３２－も、お互いに、Ｘ方向に離間する。また、領域Ｒ１３３＋，Ｒ１３３－の、Ｙ方向におけるストリングユニット間絶縁部材ＳＨＥ側の端部Ｅ１３３＋，Ｅ１３３－も、お互いに、Ｘ方向に離間する。
端部Ｅ１３１＋，Ｅ１３１－、及び、端部Ｅ１３３＋，Ｅ１３３－は、ストリングユニット間絶縁部材ＳＨＥに接している。一方、端部Ｅ１３２＋，Ｅ１３２－は、ストリングユニット間絶縁部材ＳＨＥから離間している。これらの端部Ｅ１３２＋，Ｅ１３２－とストリングユニット間絶縁部材ＳＨＥとの間には、酸化シリコン（ＳｉＯ２）等の絶縁部材１３４が設けられている。
尚、図５には、配線１１１（ＳＧＤ）とストリングユニット間絶縁部材ＳＨＥとの接触面Ｓ１，Ｓ２を図示している。接触面Ｓ１，Ｓ２は、Ｘ方向に一つの半導体柱１２０Ｏを介して隣り合って位置し、配線１１１（ＳＧＤ）の、この一つの半導体柱１２０Ｏとの対向面に接続されている。接触面Ｓ１は、接触面Ｓ２に対して、Ｘ方向正側に設けられている。接触面Ｓ２は、接触面Ｓ１に対して、Ｘ方向負側に設けられている。
また、図５には、接触面Ｓ１，Ｓ２の間に位置する一つの半導体柱１２０Ｏの外接円の中心と、接触面Ｓ１のＸ方向負側の端部と、を結ぶ仮想線Ｌ１を図示している。また、この一つの半導体柱１２０Ｏの外接円の中心と、接触面Ｓ２のＸ方向正側の端部と、を結ぶ仮想線Ｌ２を図示している。図示の例において、上記端部Ｅ１３２＋，Ｅ１３２－は、仮想線Ｌ１，Ｌ２に対して、ストリングユニット間絶縁部材ＳＨＥの反対側に設けられている。
フィンガー間構造ＳＴは、例えば図２及び図３に示す様に、Ｘ方向及びＺ方向に延伸するフィンガー間電極１４１と、フィンガー間電極１４１のＹ方向の側面に設けられた酸化シリコン（ＳｉＯ２）等のフィンガー間絶縁部材１４２と、を備える。フィンガー間電極１４１の下端は、導電層１１２に接続されている。また、フィンガー間電極１４１の上端は、最上層に位置する配線層１１０の上面よりも上方に位置する。フィンガー間電極１４１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、フィンガー間電極１４１は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。フィンガー間電極１４１は、例えば、ＮＡＮＤフラッシュメモリのソース線の一部として機能する。
ストリングユニット間絶縁部材ＳＨＥは、例えば、酸化シリコン（ＳｉＯ２）等を含む。ストリングユニット間絶縁部材ＳＨＥは、例えば図２に示す様に、Ｙ方向の一方側から数えて４ｎ番目の半導体柱列ＳＣ及び４ｎ＋１番目の半導体柱列ＳＣの間にそれぞれ設けられ、Ｘ方向に延伸する。ストリングユニット間絶縁部材ＳＨＥのＹ方向の側面は、それぞれ、Ｙ方向の一方側から数えて４ｎ番目の半導体柱列ＳＣに対応するゲート絶縁膜１３０、及び、４ｎ＋１番目の半導体柱列ＳＣに対応するゲート絶縁膜１３０の一方に接し、他方からは離間する。
尚、図５に示す様な断面において、トンネル絶縁膜１３１、絶縁部材１３４、ブロック絶縁膜１３３及びストリングユニット間絶縁部材ＳＨＥが全て酸化シリコン（ＳｉＯ２）等を含む構造では、ゲート絶縁膜１３０と、ストリングユニット間絶縁部材ＳＨＥと、の境界面が観察出来ない場合がある。しかしながら、例えば、接触面Ｓ１のＸ方向負側の端部と、接触面Ｓ２のＸ方向正側の端部と、を結ぶ直線が、ゲート絶縁膜１３０の外接円と交差する場合には、ストリングユニット間絶縁部材ＳＨＥが、ゲート絶縁膜１３０に接していると考えられる。
ストリングユニット間絶縁部材ＳＨＥは、図３に示す様に、絶縁層１０２、複数の配線層１１０（ＳＧＤ）及び一部の配線層１１０（ＤＷＤ）、並びに、これらの配線層１１０の上下面に設けられた絶縁層１０１に対応する高さ範囲内でＺ方向に延伸し、これらの構成をＹ方向に分断する。ストリングユニット間絶縁部材ＳＨＥの下端は、最上層の配線層１１０（ＤＷＤ）の上面と、最下層の配線層１１０（ＤＷＤ）の下面と、の間に位置する。
図６の例では、ストリングユニット間絶縁部材ＳＨＥのＹ方向の側面が、半導体柱１２０ＯのＹ方向の中央位置Ｙ１２０Ｏに達していない。即ち、一つの半導体柱１２０Ｏに着目した場合、この半導体柱１２０Ｏに最も近いストリングユニット間絶縁部材ＳＨＥは、この半導体柱１２０Ｏの中央位置Ｙ１２０Ｏに対して、Ｙ方向の一方側（図６の例では、Ｙ方向負側）に設けられる。尚、半導体柱１２０Ｏの中央位置Ｙ１２０Ｏは、例えば、図６に示す様な断面において、ストリングユニット間絶縁部材ＳＨＥの下端よりも下方の高さ位置で規定することが可能である。
図示の例において、ストリングユニット間絶縁部材ＳＨＥは、Ｚ方向から見て、半導体柱１２０Ｏの一部、並びに、ゲート絶縁膜１３０を構成するトンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３の一部と重なる位置に設けられている。
［配線層１１０（ＷＬ）の構成］
配線層１１０（ＷＬ）は、例えば図４に示す様に、配線１１１（ＷＬ）と、配線１１１（ＷＬ）の上下面、及び、配線１１１（ＷＬ）の半導体柱１２０との対向面を覆う金属酸化膜１０３と、を備える。
配線１１１（ＷＬ）は、Ｚ方向に離間する導電層１５１，１５２と、半導体柱１２０に対応して設けられた導電部１５３と、を備える。図示の例において、導電層１５１，１５２の間には、空隙Ｖが設けられている。
また、配線１１１（ＷＬ）は、金属酸化膜１０３の空隙Ｖ側の面に設けられたバリア導電膜１１３と、バリア導電膜１１３の空隙Ｖ側の面に設けられた金属膜１１４と、を備える。バリア導電膜１１３は、例えば、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、又は、これらの少なくとも一つを含む積層膜を含んでいても良い。金属膜１１４は、例えば、タングステン（Ｗ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、又は、これらの少なくとも一つを含む積層膜を含んでいても良い。
導電層１５１は、Ｘ方向及びＹ方向に延伸する略板状に形成されている。導電層１５１の下面は、配線１１１（ＷＬ）の下面と一致する。導電層１５１は、バリア導電膜１１３の一部と、その上面に設けられた金属膜１１４の一部と、を含む。
導電層１５２は、Ｘ方向及びＹ方向に延伸する略板状に形成されている。導電層１５２の上面は、配線１１１（ＷＬ）の上面と一致する。導電層１５２は、バリア導電膜１１３の一部と、その下面に設けられた金属膜１１４の一部と、を含む。
導電部１５３は、半導体柱１２０の外周面に沿った略円筒状に形成されている。導電部１５３の内周面は、配線１１１（ＷＬ）の、半導体柱１２０との対向面と一致する。この対向面は、配線１１１（ＷＬ）の上面から下面にかけてＺ方向に連続する。導電部１５３の下端部は、導電層１５１と連続する。導電部１５３の上端部は、導電層１５２と連続する。導電部１５３は、バリア導電膜１１３の略円筒状に形成された部分と、その外周面に設けられた金属膜１１４の一部と、を含む。
金属酸化膜１０３は、高誘電率絶縁膜として機能する。金属酸化膜１０３は、例えば、酸化アルミニウム（ＡｌＯ）、酸化ハフニウム（ＨｆＯ）、酸化ジルコニウム（ＺｒＯ）、又は、これらの少なくとも一つを含む積層膜を含んでいても良い。
金属酸化膜１０３の、配線１１１（ＷＬ）の上下面を覆う部分は、Ｘ方向及びＹ方向に延伸する略板状に形成されている。金属酸化膜１０３の、配線１１１（ＷＬ）の半導体柱１２０との対向面を覆う部分は、略円筒状に形成されている。
［配線層１１０（ＳＧＤ）の構成］
例えば図７に示す様に、配線層１１０（ＳＧＤ）は、配線１１１（ＳＧＤ）と、配線１１１（ＳＧＤ）の上下面、及び、配線１１１（ＳＧＤ）の半導体柱１２０との対向面を覆う金属酸化膜１０３と、を備える。配線層１１０（ＳＧＤ）中の金属酸化膜１０３は、配線１１１（ＳＧＤ）の、ストリングユニット間絶縁部材ＳＨＥとの接触面を覆っていない。
配線１１１（ＳＧＤ）は、Ｚ方向に離間する導電層１６１，１６２と、半導体柱１２０に対応して設けられた導電部１６３と、ストリングユニット間絶縁部材ＳＨＥに対応して設けられた導電部１６４と、を備える。図示の例において、導電層１６１，１６２の間には、空隙Ｖが設けられている。
また、配線１１１（ＳＧＤ）は、金属酸化膜１０３の空隙Ｖ側の面に設けられたバリア導電膜１１５と、バリア導電膜１１５の空隙Ｖ側の面に設けられた金属膜１１６と、金属膜１１６の空隙Ｖ側の面に設けられたバリア導電膜１１７と、バリア導電膜１１７の空隙Ｖへの露出面と異なる面に設けられた金属膜１１８と、を備える。バリア導電膜１１５，１１７は、例えば、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、又は、これらの少なくとも一つを含む積層膜を含んでいても良い。金属膜１１６，１１８は、例えば、タングステン（Ｗ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、又は、これらの少なくとも一つを含む積層膜を含んでいても良い。
導電層１６１は、Ｘ方向及びＹ方向に延伸する略板状に形成されている。導電層１６１の下面は、配線１１１（ＳＧＤ）の下面と一致する。導電層１６１は、バリア導電膜１１５の一部と、その上面に設けられた金属膜１１６の一部と、その上面に設けられたバリア導電膜１１７の一部と、を含む。
導電層１６２は、Ｘ方向及びＹ方向に延伸する略板状に形成されている。導電層１６２の上面は、配線１１１（ＳＧＤ）の上面と一致する。導電層１６２は、バリア導電膜１１５の一部と、その下面に設けられた金属膜１１６の一部と、その下面に設けられたバリア導電膜１１７の一部と、を含む。
導電部１６３のうち、半導体柱１２０Ｉに対応するものは、半導体柱１２０Ｉの外周面に沿った略円筒状に形成されている。導電部１６３の内周面は、配線１１１（ＳＧＤ）の、半導体柱１２０Ｉとの対向面と一致する。この対向面は、配線１１１（ＳＧＤ）の上面から下面にかけてＺ方向に連続する。導電部１６３の下端部は、導電層１６１と連続する。導電部１６３の上端部は、導電層１６２と連続する。導電部１６３は、バリア導電膜１１５の略円筒状に形成された部分と、その外周面に設けられた金属膜１１６の一部と、その外周面に設けられたバリア導電膜１１７の一部と、を含む。
導電部１６３のうち、半導体柱１２０Ｏに対応するものと、導電部１６４とは、図５に示す様に、ストリングユニット間絶縁部材ＳＨＥのＹ方向の側面に沿って、Ｘ方向に交互に並ぶ。
半導体柱１２０Ｏに対応する導電部１６３は、基本的には、半導体柱１２０Ｉに対応する導電部１６３と同様に構成されている。ただし、半導体柱１２０Ｏに対応する導電部１６３は、半導体柱１２０Ｏの外周面に沿って、一部が欠けた略円筒状（ＸＹ断面において、弧状の形状）に形成されている。また、導電部１６３は、ストリングユニット間絶縁部材ＳＨＥと接する。導電部１６３の、ストリングユニット間絶縁部材ＳＨＥとの接触面は、配線１１１（ＳＧＤ）の、ストリングユニット間絶縁部材ＳＨＥとの接触面と対応する。
導電部１６４は、図７に示す様に、導電層１６１，１６２のＹ方向の端部に接続され、ストリングユニット間絶縁部材ＳＨＥと接する。導電部１６４の、ストリングユニット間絶縁部材ＳＨＥとの接触面は、配線１１１（ＳＧＤ）の、ストリングユニット間絶縁部材ＳＨＥとの接触面と対応する。この接触面は、配線１１１（ＳＧＤ）の上面から下面にかけてＺ方向に連続する。導電部１６４は、図７に示す様に、バリア導電膜１１５の一部と、その上面に設けられた金属膜１１６の一部と、その上面に設けられたバリア導電膜１１７の一部と、その上面に設けられた金属膜１１８と、その上面に設けられたバリア導電膜１１７の一部と、その上面に設けられた金属膜１１６の一部と、その上面に設けられたバリア導電膜１１５の一部と、を備える。図示の例では、これらの膜が、全てストリングユニット間絶縁部材ＳＨＥに接している。
尚、バリア導電膜１１５（図７）の厚みは、バリア導電膜１１３（図４）の厚みと略一致する。また、金属膜１１６（図７）の厚みは、金属膜１１４（図４）の厚みと略一致する。従って、導電層１６１，１６２（図７）の厚み（Ｚ方向の長さ）、及び、導電部１６３（図７）の厚み（内周面から外周面までの、径方向の長さ）は、バリア導電膜１１７の厚みの分だけ、導電層１５１，１５２（図４）の厚み（Ｚ方向の長さ）、及び、導電部１５３（図４）の厚み（内周面から外周面までの、径方向の長さ）よりも大きい。また、図７の例では、導電部１６４のＹ方向の長さ（導電部１６４のストリングユニット間絶縁部材ＳＨＥとの接触面から、空隙Ｖまでの、Ｙ方向の長さ）が、導電層１６１，１６２の厚み、及び、導電部１６３の厚みよりも大きい。
金属酸化膜１０３の、配線１１１（ＳＧＤ）の上下面を覆う部分は、Ｘ方向及びＹ方向に延伸する略板状に形成されている。金属酸化膜１０３の、配線１１１（ＳＧＤ）の半導体柱１２０Ｉとの対向面を覆う部分は、略円筒状に形成されている。金属酸化膜１０３の、配線１１１（ＳＧＤ）の半導体柱１２０Ｏとの対向面を覆う部分は、例えば図５に示す様に、円筒の一部が欠けた様な形状（ＸＹ断面において円弧状の形状）を備えている。
図５には、金属酸化膜１０３の、配線１１１（ＳＧＤ）の半導体柱１２０Ｏとの対向面を覆う部分の、半導体柱１２０ＯのＸ方向の中央位置Ｘ１２０ＯよりもＸ方向正側に設けられた領域Ｒ１０３＋と、中央位置Ｘ１２０ＯよりもＸ方向負側に設けられた領域Ｒ１０３－と、を図示している。
領域Ｒ１０３＋，Ｒ１０３－の、Ｙ方向におけるストリングユニット間絶縁部材ＳＨＥと反対側の端部は、金属酸化膜１０３の外接円に沿って連続する。領域Ｒ１０３＋，Ｒ１０３－の、Ｙ方向におけるストリングユニット間絶縁部材ＳＨＥ側の端部Ｅ１０３＋，Ｅ１０３－は、お互いに、Ｘ方向に離間する。端部Ｅ１０３＋，Ｅ１０３－は、ストリングユニット間絶縁部材ＳＨＥに接している。
［製造方法］
次に、図８～図２４を参照して、第１実施形態に係る半導体記憶装置の製造方法について説明する。図８～図１４、図１６及び図１７は、同製造方法について説明するための模式的な断面図であり、図３に対応する断面を示している。図１５及び図１８～図２１は、同製造方法について説明するための模式的な断面図であり、図７に対応する断面を示している。図２２及び図２４は、同製造方法について説明するための模式的な平面図であり、図５に対応する平面を示している。図２３は、同製造方法について説明するための模式的な断面図であり、図６に対応する断面を示している。
本実施形態に係る半導体記憶装置の製造に際しては、例えば図８に示す様に、図示しない半導体基板の上方に、絶縁層１０１を形成する。次に、絶縁層１０１上に、シリコン等の半導体層１１２Ａ、酸化シリコン等の犠牲層１１２Ｂ、シリコン等の犠牲層１１２Ｃ、酸化シリコン等の犠牲層１１２Ｄ及びシリコン等の半導体層１１２Ｅを形成する。また、複数の絶縁層１０１及び複数の犠牲層１１０Ａを交互に形成する。また、絶縁層１０２の一部を形成する。この工程は、例えば、ＣＶＤ（Chemical Vapor Deposition）等の方法によって行われる。
次に、例えば図９に示す様に、半導体柱１２０に対応する位置に、メモリホールＭＨを形成する。メモリホールＭＨは、Ｚ方向に延伸し、絶縁層１０２、絶縁層１０１及び犠牲層１１０Ａ、半導体層１１２Ｅ、犠牲層１１２Ｄ、犠牲層１１２Ｃ及び犠牲層１１２Ｂを貫通し、半導体層１１２Ａの上面を露出させる。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図１０に示す様に、メモリホールＭＨの内部に、ゲート絶縁膜１３０、半導体柱１２０及び絶縁柱１２７を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図１１に示す様に、ＣＶＤ等の方法によって、絶縁層１０２の一部を形成する。また、フィンガー間構造ＳＴに対応する位置に、溝ＳＴＡを形成する。溝ＳＴＡは、Ｚ方向及びＸ方向に延伸し、絶縁層１０２、絶縁層１０１及び犠牲層１１０Ａ、半導体層１１２Ｅ及び犠牲層１１２ＤをＹ方向に分断し、犠牲層１１２Ｃの上面を露出させる。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図１２に示す様に、犠牲層１１２Ｂ、犠牲層１１２Ｃ、犠牲層１１２Ｄ、及び、ゲート絶縁膜１３０の一部を除去し、導電層１１２を形成する。犠牲層１１２Ｂ、犠牲層１１２Ｃ、犠牲層１１２Ｄ、及び、ゲート絶縁膜１３０の一部の除去は、例えば、ウェットエッチング等の方法によって行う。導電層１１２の形成は、例えば、エピタキシャル成長等の方法によって行う。
次に、例えば図１３に示す様に、溝ＳＴＡを介して犠牲層１１０Ａを除去する。これにより、Ｚ方向に並ぶ複数の絶縁層１０１及び絶縁層１０２と、これらを支持するメモリホールＭＨ内の構造（半導体柱１２０、ゲート絶縁膜１３０及び絶縁柱１２７）を含む中空構造が形成される。この工程は、例えば、ウェットエッチング等の方法によって行う。
次に、例えば図１４に示す様に、犠牲層１１０Ａが除去されて生じた空間に配線層１１０を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
尚、この工程では、図４に示す様に、配線層１１０（ＷＬ）等の内部に、金属酸化膜１０３、バリア導電膜１１３、金属膜１１４、及び、空隙Ｖが形成される。また、図１５に示す様に、配線層１１０（ＳＧＤ）等の内部に、金属酸化膜１０３、バリア導電膜１１５、金属膜１１６、及び、空隙Ｖが形成される。
次に、例えば図１６に示す様に、溝ＳＴＡ内にフィンガー間構造ＳＴを形成する。この工程は、例えば、ＣＶＤ及びＲＩＥ等の方法によって行う。
次に、例えば図１７に示す様に、ストリングユニット間絶縁部材ＳＨＥに対応する位置に、溝ＳＨＥＡを形成する。溝ＳＨＥＡは、Ｚ方向及びＸ方向に延伸し、絶縁層１０２、配線層１１０（ＳＧＤ）、配線層１１０（ＤＷＤ）の一部、及び、これらの間に設けられた絶縁層１０１をＹ方向に分断する。この工程は、例えば、ＲＩＥ等の方法によって行う。
尚、この工程では、例えば図１８に示す様に、配線層１１０（ＳＧＤ）等の空隙Ｖが、溝ＳＨＥＡと連通する。また、この工程では、半導体柱１２０Ｏの領域１２３、及び、半導体柱１２０Ｏの外周面の領域ＲＣＨに形成された各構成（ゲート絶縁膜１３０中のトンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３、金属酸化膜１０３、バリア導電膜１１５、並びに、金属膜１１６）の一部が除去される。これにより、半導体柱１２０Ｏの領域１２３、及び、半導体柱１２０Ｏの外周面の領域ＲＣＨに形成された各構成は、図５を参照して説明した様な、円筒の一部が欠けた様な形状（ＸＹ断面において円弧状の形状）となる。
次に、例えば図１９に示す様に、溝ＳＨＥＡのＹ方向の両側面、及び、空隙Ｖの内部に、バリア導電膜１１７及び金属膜１１８を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。図示の例では、バリア導電膜１１７の埋込性が比較的優れている。このため、バリア導電膜１１７は、空隙Ｖの底面、上面及び側面に形成されている。一方、金属膜１１８の埋込性は、バリア導電膜１１７ほどは優れていない。このため、金属膜１１８は、空隙Ｖのうち、溝ＳＨＥＡの近傍の領域にのみ、形成されている。即ち、この工程により、空隙Ｖの溝ＳＨＥＡと連通する部分が金属膜１１８で閉塞され、空隙Ｖと溝ＳＨＥＡとは、空間的に分断される。
次に、例えば図２０に示す様に、バリア導電膜１１７及び金属膜１１８のうち、溝ＳＨＥＡのＹ方向の両側面に形成された部分を除去する。この工程は、例えば、ウェットエッチング等の方法によって行う。
次に、例えば図２１及び図２２に示す様に、溝ＳＨＥＡのＹ方向の両側面に、酸化シリコン（ＳｉＯ２）等の絶縁部材１４３を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図２３及び図２４に示す様に、溝ＳＨＥＡを介して、半導体柱１２０Ｏの領域１２３に対応する位置に設けられた電荷蓄積膜１３２に酸化処理を行う。これにより、電荷蓄積膜１３２の絶縁部材１４３との接触面に、絶縁部材１３４（図２４）が形成される。また、半導体柱１２０Ｏの絶縁部材１４３との接触面に、絶縁部材１２８が形成される。
その後、溝ＳＨＥＡの内部にストリングユニット間絶縁部材ＳＨＥを形成し、ビアコンタクト電極Ｃｈ，Ｖｙ及びビット線ＢＬを形成することにより、図３を参照して説明した様な構造が形成される。
［効果］
図２等を参照して説明した様に、第１実施形態に係る半導体記憶装置では、ストリングユニット間絶縁部材ＳＨＥによって、Ｙ方向に隣り合う２つの配線１１１（ＳＧＤ）を電気的に絶縁している。ここで、第１実施形態に係る半導体記憶装置では、Ｙ方向の一方側から数えて４ｎ番目の半導体柱列ＳＣ及び４ｎ＋１番目の半導体柱列ＳＣの間にストリングユニット間絶縁部材ＳＨＥを設けている。
この様な構成によれば、全ての半導体柱列ＳＣ中の半導体柱１２０を、メモリセル等（メモリセル、ダミーセル、及び選択トランジスタが直列接続されたメモリストリング）として利用可能である。従って、例えば、ストリングユニット間絶縁部材ＳＨＥと重なる位置に設けられた一部の半導体柱１２０をダミーとし、メモリセル等として利用しない様な構造と比較して、半導体記憶装置の高集積化を図ることが可能である。
ここで、第１実施形態では、基本的には、半導体柱１２０、及び、その外周面に形成された各構成が、略円筒状に形成されている。しかしながら、図５等を参照して説明した様に、半導体柱１２０Ｏの領域１２３、及び、半導体柱１２０Ｏの外周面の領域ＲＣＨに形成された各構成は、円筒の一部が欠けた様な形状となる。これにより、半導体柱１２０Ｉに対応する選択トランジスタと、半導体柱１２０Ｏに対応する選択トランジスタとでは、しきい値電圧が異なってしまう恐れがある。従って、この様な構成では、予め、電荷蓄積膜１３２中の電荷量を調整し、これによって、選択トランジスタ等のしきい値電圧の調整を行うことが望ましい。
具体的には、選択トランジスタ等のしきい値電圧の調整を好適に行うために、電荷蓄積膜１３２の、ストリングユニット間絶縁部材ＳＨＥの近傍の領域に対して、酸化処理を行うことが望ましい。これは、電荷蓄積膜１３２の一部の酸化によって電子の移動範囲が狭まるため、配線１１１（ＳＧＤ）からの電界が届きにくい範囲（例えば、図５の、仮想線Ｌ１，Ｌ２よりもストリングユニット間絶縁部材ＳＨＥ側の範囲）に電子が移動してしまうことが防止されると考えられるからである。
ここで、例えば、図１７及び図１８を参照して説明した工程では、溝ＳＨＥＡが形成され、これによって電荷蓄積膜１３２の一部が溝ＳＨＥＡに露出する。従って、この工程の実行後に、電荷蓄積膜１３２の一部に対して、酸化処理を行うことも考えられる。しかしながら、溝ＳＨＥＡの内部に金属膜１１６（図１８）が露出した状態で酸化処理を行うと、異常酸化が生じてしまい、製造中の構造が破壊されてしまう恐れがある。
異常酸化を抑制しつつ、電荷蓄積膜１３２の一部に対して酸化処理を行うためには、例えば、図１７及び図１８を参照して説明した工程の実行後、溝ＳＨＥＡの側面に、図２１及び図２２を参照して説明した絶縁部材１４３を形成し、絶縁部材１４３を介して電荷蓄積膜１３２を酸化することが想定される。しかしながら、図１８に示す様な構造では、溝ＳＨＥＡと、配線層１１０（ＳＧＤ）内部の空隙Ｖとが連通しているため、絶縁部材１４３（図２１）の埋込性によっては、空隙Ｖの上面及び底面を絶縁部材１４３によって覆うことが出来ず、異常酸化を抑制することが出来ない可能性がある。
そこで、第１実施形態においては、図１９及び図２０を参照して説明した工程において、配線層１１０（ＳＧＤ）の、溝ＳＨＥＡの近傍の領域にバリア導電膜１１７及び金属膜１１８を形成し、これによって空隙Ｖを閉塞させている。また、図２１及び図２２を参照して説明した工程において、溝ＳＨＥＡの両側面に絶縁部材１４３を形成し、図２３及び図２４を参照して説明した工程において酸化処理を行っている。
この様な方法によれば、図１９及び図２０を参照して説明した工程において空隙Ｖを閉塞させ、配線１１１（ＳＧＤ）の溝ＳＨＥＡへの露出面を、Ｚ方向に連続する面とすることにより、図２１を参照して説明した工程において、配線１１１（ＳＧＤ）の側面を絶縁部材１４３によって好適に覆うことが可能となる。これにより、金属膜１１６等の異常酸化を抑制しつつ、電荷蓄積膜１３２の一部に対して酸化処理を行うことが可能となる。
また、第１実施形態においては、図１９及び図２０を参照して説明した工程において、金属膜１１８を製膜する前に、バリア導電膜１１７を製膜している。ここで、金属膜１１８がタングステン（Ｗ）を含む場合、金属膜１１８の成膜には、６フッ化タングステン（ＷＦ６）等のガスを使用することが可能である。この様なガスを使用して酸化シリコン（ＳｉＯ２）等の絶縁層１０１上にタングステンを製膜すると、タングステン中に残存するフッ素（Ｆ）の影響によって絶縁層１０１の一部が除去されてしまい、Ｚ方向に並ぶ２つの配線１１１の間の短絡の原因となってしまう懸念がある。本実施形態では、バリア導電膜１１７の成膜により、この様な短絡の発生を抑制可能である。
［その他の実施形態］
以上、第１実施形態に係る半導体記憶装置について説明した。しかしながら、この様な構成はあくまでも例示に過ぎず、具体的な構成は適宜調整可能である。
例えば、第１実施形態においては、図１４及び図１５を参照して説明した工程において、各配線層１１０中に、金属酸化膜１０３を形成する。しかしながら、金属酸化膜１０３は、図１０を参照して説明した工程において、メモリホールＭＨ中に形成しても良い。従って、金属酸化膜１０３は、ゲート絶縁膜１３０の外周面に沿って形成されても良い。また、金属酸化膜１０３は、配線１１１の上下面に形成されなくても良い。
また、図４を参照して説明した様に、配線１１１（ＷＬ）等は、バリア導電膜１１３を備える。また、図７を参照して説明した様に、配線１１１（ＳＧＤ）等は、バリア導電膜１１５，１１７を備える。しかしながら、配線１１１（ＷＬ）等は、バリア導電膜１１３を備えていなくても良い。同様に、配線１１１（ＳＧＤ）等は、バリア導電膜１１５，１１７を備えていなくても良い。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０１…絶縁層、１０３…金属酸化膜、１１０…配線層、１１１…配線、１１５，１１７…バリア導電膜、１１６，１１８…金属膜、１６１，１６２…導電層、１６３，１６４…導電部、１２０…半導体柱、１２７…絶縁柱、１３０…ゲート絶縁膜、１３１…トンネル絶縁膜、１３２…電荷蓄積膜、１３３…ブロック絶縁膜、ＳＨＥ…ストリングユニット間絶縁部材、Ｖ…空隙。

Claims (5)

  1. 積層方向に積層された複数の配線層と、
    前記積層方向に延伸し、前記複数の配線層と対向する半導体柱と、
    前記複数の配線層と、前記半導体柱と、の間に設けられ、電荷蓄積膜を含むゲート絶縁膜と、
    前記複数の配線層の一部に対応する前記積層方向の範囲内で前記積層方向に延伸し、前記積層方向と交差する第１方向の一方側の面が前記ゲート絶縁膜に接し、前記第１方向の他方側の面が前記ゲート絶縁膜から離間する絶縁部材と
    を備え、
    前記複数の配線層の前記一部に含まれる第１配線層は、
    前記絶縁部材に対して前記第１方向の前記ゲート絶縁膜側に設けられ、前記ゲート絶縁膜を介して前記半導体柱と対向する第１配線と、
    前記絶縁部材に対して前記第１方向の前記ゲート絶縁膜と反対側に設けられ、前記絶縁部材に接する第２配線と、
    前記第１配線の、前記積層方向の一方側の面及び他方側の面、並びに、前記半導体柱との対向面を覆う第１金属酸化膜と、
    前記第２配線の、前記積層方向の一方側の面及び他方側の面を覆い、前記絶縁部材との接触面を覆わない第２金属酸化膜と
    を備え、
    前記第１配線層に含まれる前記第１金属酸化膜の前記第１方向の前記絶縁部材側の端部に対して、前記第１金属酸化膜と対応する前記積層方向の位置での前記電荷蓄積膜の前記第１方向の前記絶縁部材側の端部は、前記絶縁部材との前記第１方向の距離がより大きく、
    前記第２配線は、
    前記積層方向に離間する第１導電層及び第２導電層と、
    前記第１導電層及び前記第２導電層の前記第１方向の前記絶縁部材側の端部に接続され、前記積層方向に連続する前記絶縁部材との前記接触面を含む第１導電部と
    を備える
    半導体記憶装置。
  2. 前記第１方向、並びに、前記積層方向及び前記第１方向と交差する第２方向に延伸し、前記第１配線層を含む第１断面において、前記電荷蓄積膜は、
    前記半導体柱の前記第２方向の中央位置に対して、前記第２方向の一方側に設けられた第１領域と、
    前記半導体柱の前記第２方向の前記中央位置に対して、前記第２方向の他方側に設けられた第２領域と
    を備え、
    前記第１領域の前記第１方向における前記絶縁部材側の第１端部と、前記第２領域の前記第１方向における前記絶縁部材側の第２端部とは、前記第２方向に離間する
    請求項１記載の半導体記憶装置。
  3. 前記第１金属酸化膜と対応する前記積層方向の前記位置での前記半導体柱の前記第１方向の前記絶縁部材側の端部は、前記第１金属酸化膜の前記第１方向の前記絶縁部材側の前記端部に対して、前記絶縁部材との前記第１方向の距離がより大きい
    請求項１記載の半導体記憶装置。
  4. 前記第１導電層及び前記第２導電層の間に、第１の空隙が設けられ、
    前記第２配線は、
    前記第２金属酸化膜の、前記第１の空隙側の面に設けられた第１バリア導電膜と、
    前記第１バリア導電膜の、前記第１の空隙側の面に設けられた第１金属膜と、
    前記第１金属膜の、前記第１の空隙側の面に設けられた第２バリア導電膜と、
    前記第２バリア導電膜の、前記第１の空隙への露出面と異なる面に設けられた第２金属膜と
    を備え、
    前記第１導電層及び前記第２導電層は、それぞれ、前記第１バリア導電膜、前記第１金属膜、及び、前記第２バリア導電膜の一部を含み、
    前記第１導電部は、前記第１バリア導電膜、前記第１金属膜、及び、前記第２バリア導電膜の他の一部と、前記第２金属膜と、を含む
    請求項１記載の半導体記憶装置。
  5. 積層方向に積層された複数の配線層と、
    前記積層方向に延伸し、前記複数の配線層と対向する半導体柱と、
    前記複数の配線層と、前記半導体柱と、の間に設けられ、電荷蓄積膜を含むゲート絶縁膜と、
    前記複数の配線層の一部に対応する前記積層方向の範囲内で前記積層方向に延伸し、前記積層方向と交差する第１方向の一方側の面が前記ゲート絶縁膜に接し、前記第１方向の他方側の面が前記ゲート絶縁膜から離間する絶縁部材と
    を備え、
    前記複数の配線層の前記一部に含まれる第１配線層は、
    前記絶縁部材に対して前記第１方向の前記ゲート絶縁膜側に設けられ、前記ゲート絶縁膜を介して前記半導体柱と対向する第１配線と、
    前記絶縁部材に対して前記第１方向の前記ゲート絶縁膜と反対側に設けられ、前記絶縁部材に接する第２配線と
    を備え、
    前記第１配線の前記半導体柱との対向面に、第１金属酸化膜が設けられ、
    前記第１配線層と対応する前記積層方向の位置で、前記電荷蓄積膜の前記第１方向の前記絶縁部材側の端部は、前記第１金属酸化膜の前記第１方向の前記絶縁部材側の端部に対して、前記絶縁部材との前記第１方向の距離がより大きく、
    前記第２配線は、
    前記積層方向に離間する第１導電層及び第２導電層と、
    前記第１導電層及び前記第２導電層の前記第１方向の前記絶縁部材側の端部に接続され、前記積層方向に連続する前記絶縁部材との接触面を含む第１導電部と
    を備え、
    前記第１導電層及び前記第２導電層の間に、第１の空隙が設けられ、
    前記第１の空隙から、前記第２配線の前記絶縁部材との前記接触面までの前記第１導電部の前記第１方向の距離は、前記第１導電層の前記積層方向の長さ、及び、前記第２導電層の前記積層方向の長さよりも大きい
    半導体記憶装置。
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