CN1574298A - 半导体器件的制造方法和半导体器件 - Google Patents
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Abstract
本发明公开了一种半导体器件的制造方法和半导体器件。提供在具有使用氮化膜作为电荷存储层的非易失性存储器的半导体器件中可以提高可靠性，特别是可以提高数据保持性的技术。在衬底(1)的第1区域上中间隔着栅极绝缘膜(3)地形成选择用nMISQnc的控制栅极电极(CG)，在第2区域上中间隔着绝缘膜(6b)，并使其含氢浓度小于或等于1020cm－3地形成存储器用nMISQnm的电荷存储层(CSL)，并在形成了绝缘膜(6t)之后，在第2区域上中间隔着绝缘膜(6b、6t)和电荷存储层(CSL)地形成存储器用nMISQnm的存储器栅极电极(MG)，向选择用nMISQnc和存储器用nMISQnm邻接的区域注入杂质，形成构成存储单元的漏极区域(Drm)和源极区域(Srm)的半导体区域(2a)。
Description
技术领域
本发明涉及半导体器件及其制造技术，特别是涉及对具有以氮化膜为电荷存储层的MONOS(金属氧化物氮化物氧化物半导体，MetalOxide Nitride Oxide Semiconductor)构造的半导体器件用之有效的技术。
背景技术
EEPROM(电可擦除可编程只读存储器，Electrically ErasableProgrammable Read Only Memory)或闪速存储器等之类的电可改写非易失性存储器，由于可以在电路板上进行程序的改写，因此除了可以缩短开发周期、提高开发效率之外，还扩展到应对少量多品种的生产、按发货地点进行调节、出厂后的程序更新等各种各样的用途。特别是近些年来，对内置了MPU(微处理单元，Micro Processing Unit)和EEPROM(或闪速存储器)的微型计算机的需求很大。
作为电可改写非易失性存储器，主要使用以多晶硅为浮置电极的EEPROM。但是，在这种构造的EEPROM中，如果在包围浮栅电极的氧化膜的某一部分存在缺陷，则由于电荷存储层是导体，因此有时存储在存储节点上的电荷因异常漏电而全部逃逸。特别是今后，人们认为当微细化发展、集成度提高后，该问题将变得更加显著起来。
于是，近些年来，以氮化膜为电荷存储层的MONOS构造引起了人们的注意。在该情况下，由于对数据存储做出贡献的电荷，存储在作为绝缘体的氮化膜的离散陷阱内，因此即便在包围存储节点的氧化膜的某一部分产生缺陷并引起异常漏电，电荷存储层的电荷也不会全部逃逸，因此可以提高数据保持的可靠性。
作为MONOS型的存储单元结构，人们提出了单一晶体管构造的存储单元的方案。此外，在该构造的存储单元的情况下，由于与EEPROM单元构造相比易于受干扰的影响，因此人们还提出了设置有控制栅极电极的双晶体管结构的分裂栅极型存储单元构造的方案。在该种分裂栅极型存储单元构造中，根据其任意一个栅极电极居于另一个栅极电极上的工艺的不同，可以实现控制栅极电极居上型、存储器栅极电极居上型和使用侧壁方式的存储器栅极电极居上型等。
另外，还公开有(例如，参照专利文献1)这样的技术：在底部电介质膜上形成构成电荷存储膜的电介质的工序中，通过采用原子层淀积来形成在该电介质中，至少与底部电介质膜的边界连接的电介质，改善在电荷存储膜的形成时与基底面的晶格匹配性。
此外，还记载了这样的情况：多个电介质膜包括氮化膜和氮化膜上的氧化膜，在由氮化膜和氧化膜构成的叠层膜内的膜厚方向上的电荷陷阱分布，局限于以在氮化膜与氧化膜之间形成的构造迁移层为中心的区域内，通过以无氢膜形成氮化膜，使构造迁移层附近的界面陷阱超过以往地对电荷存储做出贡献(例如，参看专利文献2)。
[专利文献1]
日本特开2002-217317号公报
[专利文献2]
日本特开2002-289708号公报
发明内容
本发明人新发现：就如在实施方式中后述的那样，在上述专利文献中，在具有用氮化膜作为电荷存储层的非易失性存储器的半导体器件中，难于提高可靠性。
本发明的目的在于提供在具有用氮化膜作为电荷存储层的非易失性存储器的半导体器件中可以提高可靠性，特别是数据保持性的技术。
根据本说明书的记述和附图会明白本发明的上述以及其它的目的和新的特征。
以下，简单地对在本申请中公开的发明之中有代表性的发明的概要进行说明。
本发明的半导体器件的制造方法是：在半导体衬底上具有含有彼此邻接地配置的第1和第2场效应晶体管的非易失性存储单元的半导体器件中，在第1区域上中间隔着第1绝缘膜地形成第1场效应晶体管的第1栅极电极，在第2区域上中间隔着第2绝缘膜并使其含氢浓度小于或等于1020cm-3地形成了第2场效应晶体管的电荷存储层之后，在第2区域上中间隔着第2绝缘膜和电荷存储层地形成第2场效应晶体管的第2栅极电极，向第1和第2场效应晶体管邻接的区域注入杂质，形成第1导电型杂质区域。
此外，本发明的半导体器件的制造方法是：在半导体衬底上具有含有在彼此相邻的位线间配置的第3栅极电极的第3场效应晶体管的非易失性存储单元的半导体器件中，在彼此相邻的位线间的半导体衬底的主平面上中间隔着第2绝缘膜并使其含氢浓度小于或等于1020cm-3地形成电荷存储层之后，在彼此相邻的位线间的半导体衬底的主平面上，中间隔着第2绝缘膜和电荷存储层地形成第3栅极电极，向第3栅极电极邻接的半导体衬底注入杂质，形成位线。
附图说明
图1是本发明实施方式1的半导体器件的存储单元的电路图。
图2是本发明实施方式1的存储单元的主要部分平面图。
图3A～图3C是本发明实施方式1的存储单元的器件基本构造例的主要部分剖面图。图3A是图2的A-A’线的主要部分剖面图，图3B是图2的B-B’线的主要部分剖面图，图3 C是图2的C-C’线的主要部分剖面图。
图4是表示用CVD法或ALD法形成的氮化膜中的残存氢量的曲线图。
图5是表示使用了用CVD法或ALD法形成的氮化膜的存储单元的数据保持特性的曲线图。
图6A～图6C是本发明实施方式1的半导体器件的制造工序中的主要部分剖面图。
图7A～图7C是接着图6的半导体器件的制造工序中的主要部分剖面图。
图8A～图8C是接着图7的半导体器件的制造工序中的主要部分剖面图。
图9A～图9C是接着图8的半导体器件的制造工序中的主要部分剖面图。
图10是用来说明用ALD法形成的氮化膜的成膜工序的模式图。
图11A～图11C是接着图9的半导体器件的制造工序中的主要部分剖面图。
图12A～图12C是接着图11的半导体器件的制造工序中的主要部分剖面图。
图13A～图13C是接着图12的半导体器件的制造工序中的主要部分剖面图。
图14A～图14C是接着图13的半导体器件的制造工序中的主要部分剖面图。
图15A～图15C是接着图14的半导体器件的制造工序中的主要部分剖面图。
图16是本发明实施方式2的存储单元的器件基本构造例的主要部分剖面图。
图17是作为本发明的实施方式2的半导体器件的制造工序中的主要部分剖面图。
图18是接着图17的半导体器件的制造工序中的主要部分剖面图。
图19是接着图18的半导体器件的制造工序中的主要部分剖面图。
图20是接着图19的半导体器件的制造工序中的主要部分剖面图。
图21是本发明实施方式3的存储单元的主要部分平面图。
图22是本发明实施方式3的存储单元的器件基本构造例的图21的D-D’线处的主要部分剖面图。
图23是接着图22的半导体衬底的制造工序中的主要部分剖面图。
图24是接着图23的半导体衬底的制造工序中的主要部分剖面图。
图25是接着图24的半导体衬底的制造工序中的主要部分剖面图。
图26是接着图25的半导体衬底的制造工序中的主要部分剖面图。
图27是接着图26的半导体衬底的制造工序中的主要部分剖面图。
图28是本发明实施方式4的存储单元的主要部分平面图。
图29A～图29B是本发明实施方式4的存储单元的器件基本构造例的主要部分剖面图。图29A是图28的E-E’线的主要部分剖面图，图29B是图28的F-F’线的主要部分剖面图。
图30A～图30B是本发明实施方式4的半导体器件的制造工序中的主要部分剖面图。
图31A～图31B是接着图30A～图30B的半导体器件的制造工序中的主要部分剖面图。
图32A～图32B是接着图31A～图31B的半导体器件的制造工序中的主要部分剖面图。
图33A～图33B是接着图32A～图32B的半导体器件的制造工序中的主要部分剖面图。
具体实施方式
下面，在详细地说明本申请发明的实施方式之前，先说明本实施方式中的术语的意义。
在说到氮化硅时，当然是Si3N4，但是，并不仅限于此，也包括硅的氮化物且有类似组成的绝缘膜。
以下，根据附图详细地说明本发明的实施方式。另外在以下的实施方式中，虽然为便于说明在有必要时分割成多个部分或实施方式进行说明，但是除了已特别明示的情况外，它们并不是彼此无关，一方是另一方的一部分或全部的变形例、细节、补充说明等的关系。此外，在以下的实施方式中，在谈及要素的数等(包括个数、数值、量、范围等)的情况下，除已特别明示的情况和从原理上说明显地限定于特定的数的情况等之外，并不限定于该特定的数，大于或等于还是小于或等于特定的数都可以。再有，在以下的实施方式中，其构成要素(也包括要素的步骤等)，除了在已特别明示的情况和从原理上说被认为明显是必须的情况等之外，不言而喻并不一定是必须的要素。同样，在以下的实施方式中，在谈及构成要素等的形状、位置关系等时，除了已特别明示的情况和从原理上说被认为明显是并非如此的情况等之外，实质上包括与该形状等近似或类似的形状和位置关系等。这种情况，对于上述数值和范围也是同样的。此外，在用来说明本实施方式的全部附图中，对于那些具有同一功能的部分，赋予同一标号，省略其重复的说明。此外，在本实施方式中使用的附图中，即便是平面图有时候为了便于看图也加上了阴影线。此外，在以下的实施方式中，把代表场效应晶体管的MISFET(金属绝缘半导体场效应晶体管，Metal Insulator Semiconductor Field Effect Transistor)简写为MIS，把n沟道MISFET简写为nMIS。另外，MOSFET(金属氧化物半导体场效应晶体管，Metal Oxide Semiconductor FET)是其栅极绝缘膜由氧化硅膜(SiO2等)构成的构造的场效应晶体管，包含在上述MIS的下位概念中。此外，对于在本实施方式中记述的MONOS型存储单元，不用说也包含在上述MIS的下位概念中。
然而，在MONOS型存储单元中，一般地说采用的是通过把电子存储在氮化膜的一部分内来写入数据的所谓局部存储方式。但是，在该局部存储方式中，存在因电子在氮化膜中在横向上扩展，写入的电子通过上下的氧化膜向纵向(膜厚方向)逃逸而使数据保持特性变动这样的问题。具体地说，在长时间地保持数据后，将产生阈值电压变动，邻接的存储单元间的数据变动，阈值电压因写入/擦除而变动等的特性劣化。
经过本发明人等的探讨明白了该数据保持特性的变动与氮化膜中的含氢浓度有关。例如，电子向氮化膜中的横向进行扩展，起因于经由因氮化膜的残存氢导致的浅陷阱能级的电子传导。就是说，当氢导入到氮化膜后，虽然氮化膜中的Si-H键密度会增加，但是当氢从Si-H键上脱落时，产生硅的悬空键(Dangling Bond)从而产生浅陷阱能级，因此易于产生电子跳跃导电。例如在具有同一层的存储器栅极电极的邻接的存储单元间的数据变动，因在氮化膜中电子在横向上传导而使存储在氮化膜中的电子的数量变化而产生。为此，必须降低俘获电子的氮化膜整体的含氢浓度。
此外，氮化膜的上下被氧化膜夹持着，为了防止存储在氮化膜上的电荷轻易地向衬底一侧逃逸或不要的电荷轻易地从衬底一侧注入到氮化膜，设置有下层的氧化膜。但是，在空穴进入氮化膜中时，该空穴切断氮化膜中的Si-H键而产生能量高的氢离子，进而当该氢离子切断下层的氧化膜的Si-O键时，就在氧化膜中形成缺陷。为此，当氮化膜中的含氢浓度高、Si-H键密度增加时，因下层的氧化膜中的缺陷增加并在纵向上连接起来而产生漏电通路，从而使漏电流增加。
但是，由于现在氮化膜用热CVD法(化学气相淀积，ChemicalVapor Deposition)成膜，因此其含氢浓度高达1021cm-3，并且用CVD法难以降低并控制氮化膜的氢含量。
本申请的发明就是要解决这样的问题而完成的，以下说明其详细情况。
(实施方式1)
图1示出了MONOS型存储单元的电路图。
存储单元MC，在漏极电极D和源极电极S之间，具有例如存储单元选择用的nMISFET(第1场效应晶体管，以下只称为选择用nMIS)Qnc，以及存储器用的nMISFET(第2场效应晶体管，以下只称为存储器用nMIS)Qnm 2个晶体管。选择用nMISQnc具有控制栅极电极CG，存储器用nMISQnm具有存储器栅极电极MG和电荷存储层CSL。
在进行数据的读出动作时，给所选择的存储单元的漏极电极D加例如1.0V左右，给控制栅极电极CG加例如1.5V左右，给所选择的存储单元MC的源极电极S、存储器栅极电极MG和衬底SUB加例如0(零)V，使存储单元MC的选择用nMISQnc导通。这时，由于存储器用nMISQnm的阈值电压根据存储器用nMISQnm的电荷存储层CSL中的电子的有无而变化，在漏极电极D与源极电极S之间电流时而流，时而不流，据此，读出存储数据。
此外，在进行数据的擦除动作时，给所选择的存储单元MC的漏极电极D、源极电极S和衬底SUB加例如0(零)V，给控制栅极电极CG加例如1.5V左右，给存储器栅极电极MG加例如-14.0V左右。据此，把在存储单元MC的沟道内产生的空穴(热空穴)注入到电荷存储层CSL，使之与存储在电荷存储层CSL上的电子结合，从而擦除数据。
此外，在进行数据的写入动作时，给所选择的存储单元MC的漏极电极D和衬底SUB加例如0(零)V，给控制栅极电极CG加例如1.5V左右，给存储器栅极电极MG加例如12.0V左右，给所选择的存储单元MC的源极电极S加例如6V左右。据此，把在存储单元MC的沟道内产生的电子(热电子)注入到电荷存储层CSL，从而写入数据。
其次，用图2和图3A～图3C说明本实施方式1的存储单元的构造的一个例子。图2是存储单元的主要部分平面图，图3A是控制栅极电极沿着其延伸方向(图2的A-A’线)被剖开的存储单元的剖面图，图3B是存储器栅极电极沿着其延伸方向(图2的B-B’线)被剖开的存储单元剖面图，图3C是沟道沿着对存储器栅极电极交叉的方向(图2的C-C’线)被剖开的存储单元的剖面图。在这里，例示的是侧壁方式存储器栅极电极居上型的存储单元MC1。
半导体衬底(以下简称为衬底)1，例如由p型的单晶硅构成，在其主平面(器件形成面)的活性区域ACT上配置有存储单元MC1的选择用nMISQnc和存储器用nMISQnm。该存储单元MC1的漏极区域Drm和源极区域Srm，例如具有n-型的半导体区域2a和杂质浓度比该半导体区域2a还高的n+型的半导体区域2b(LDD(轻掺杂漏极，Lightly Doped Drain)构造)。n-型的半导体区域2a被配置在存储单元MC1的沟道区域一侧，n+型的半导体区域2b被配置在距存储单元MC1的沟道区域一侧恰好为n-型的半导体区域2a的量那么远的位置上。
在该漏极区域Drm和源极区域Srm之间的衬底1的主平面上，上述选择用nMISQnc的控制栅极电极CG和上述存储器用nMISQmn的存储器栅极电极MG邻接地延伸，在其延伸方向上多个存储单元MC1中间隔着在衬底1上形成的元件隔离部分SG1而邻接。控制栅极电极CG和存储器栅极电极MG，例如由n型的低电阻多晶硅构成，控制栅极电极CG的栅极长度例如约为0.20μm，存储器栅极长度，例如约为0.12μm。
在控制栅极电极CG和衬底1的主平面之间，设置有例如由2～3nm左右的薄氧化硅构成的栅极绝缘膜(第1绝缘膜)3。因此，在元件隔离部分SG1上和中间隔着栅极绝缘膜3的衬底1上配置控制栅极电极CG。在该栅极绝缘膜3的下方的衬底1的主平面上，形成有p型的半导体区域4。该半导体区域4，是用于形成选择用nMISQnc的沟道的半导体区域，通过该半导体区域4把选择用nMISQnc的阈值电压设置为预定的值。半导体区域4具有提高选择用nMISQnc的选择用nMISQnc的阈值电压的作用。向半导体区4例如导入了硼(B)。
另一方面，存储器栅极电极MG，设置在控制栅极电极CG的侧壁上，由设置在控制栅极电极CG的表面上的绝缘膜5、绝缘膜6b、6t和电荷存储层CSL等形成控制栅极电极CG和存储器栅极电极MG之间的绝缘。此外，在元件隔离部分SG1和中间隔着绝缘膜6b、6t以及电荷存储层CSL的衬底1上配置存储器栅极电极MG。
电荷存储层CSL，以被其上下的绝缘膜6b、6t夹持着的状态设置着，例如由氮化硅构成，其厚度例如小于或等于50nm。绝缘膜6b、6t，例如由氧化硅等构成。绝缘膜6b的厚度，例如为4～5nm左右，绝缘膜6t的厚度，例如为6nm左右。也可以用氮化硅(SiON)形成绝缘膜6t。此外，也可以把绝缘膜6b、6t分别形成为含有氮的氧化硅膜。
此外，电荷存储层CSL，可以通过能使含氢浓度比用CVD法形成的氮化硅还低的原子层淀积(ALD：Atomic Layer Deposition)法形成，可以使其含氢浓度小于或等于1020cm-3。
图4示出了在用CVD法形成的氮化硅膜(CVD氮化膜)和用ALD法形成的氮化硅膜(ALD氮化膜)中各自含有的残存氢量的一个例子。图的纵轴是绝对值，横轴是波数。Si-H的能量，由于在波数2100～2300cm-1处出现，因此该区域的积分值大体上与氮化膜中的残存氢量相对应。由图可知，ALD氮化膜中的残存氢量与CVD氮化膜的残存氢量比已经减少，可以成为大约小于或等于1/30。
即，如本实施方式，在电荷存储层CSL上存储电子来保持数据的非易失性存储器中，必须减少电荷存储层CSL的含氢量。
图5示出了把用CVD法形成的氮化硅膜(CVD氮化膜)和用ALD法形成的氮化硅膜(ALD氮化膜)用于50MHz动作的非易失性存储器的电荷存储层时存储单元数据保持特性的一个例子。图的纵轴是阈值电压的漂移量(ΔVth)，横轴是数据保持时间。此外这里使用的CVD氮化膜的含氢浓度为1021cm-3左右，ALD氮化膜的含氢浓度约小于或等于1020cm-3。虽然把存储单元数据保持特性的目标定为保持时间为20年，阈值电压漂移量小于或等于-2.5V，但是在使用CVD氮化膜的存储单元中，阈值电压的漂移量的外插值为约-3.0V，目标不可能实现。与此相对，在使用了ALD氮化膜的存储单元中，阈值电压的漂移量的外插值为-2.0V，可知能够实现目标。
这样，通过用由ALD法形成的氮化硅膜构成电荷存储层CSL，可以使含氢浓度降低到小于或等于1020cm-3，从而可以抑制阈值电压的变动。此外，由于电荷存储层CSL中的含氢浓度降低，使得电荷存储层CSL中的Si-H键密度降低，因而可以减少因氢从Si-H键上脱离而产生的硅的悬空键，因此难以形成浅的陷阱能级。据此，由于可以抑制在邻接的存储单元MC1中具备的同一层的电荷存储层CSL中进行的电子的传导、扩展，因此可以抑制存储单元MC1的数据变动。此外，由于电荷存储层CSL中的Si-H键密度降低而使切断绝缘膜6b的Si-O键的氢离子减少从而难以产生缺陷，因此不能产生纵向的漏电通路，可以降低漏电流。
在上述绝缘膜6b的下方、在p型的半导体区域4与源极区域Srm之间的衬底1的主平面上，形成有n型的半导体区域7。该半导体区域7，是用于形成存储器用nMISQnm的沟道的半导体区域，借助于该半导体区域7把存储器用nMISQnm的阈值电压设定为预定的值。半导体区域7具有使储器用nMISQnm的阈值电压降低的功能。已向半导体区域7导入了例如砷(As)或磷(P)。通过埋入到接触孔CNT的插针PLG，沿着对存储器栅极电极MG(或控制栅极电极CG)交叉的方向延伸的第1层布线M1，与漏极区域Drm连接。
其次，用图6A、图6B、图6C～图15A、图15B、图15C说明半导体器件的制造方法的一个例子。图6A、图6B、图6C～图9A、图9B、图9C和图11A、图11B、图11C～图15A、图15B、图15C，是半导体器件的制造工序中的存储器区域的半导体衬底的主要部分剖面图，图10是用来说明用ALD法形成的氮化膜的成膜工序的模式图。在这里，说明应用于图2的存储单元MC1的应用例，图6A、图6B、图6C～图9A、图9B、图9C和图11A、图11B、图11C～图15A、图15B、图15C中的A、B、C分别表示与在上述图3A、3B、3C中所示的剖面图同样的部位。
首先，如图6 A、图6B、图6C所示，在衬底1(在本阶段中，是叫做半导体晶片的、平面大体上成圆形形状的半导体薄板)1的主平面上，形成例如沟型的元件隔离部分SG1和被配置为被它围起来的活性区域ACT等。就是说，在衬底1的预定部位形成隔离沟之后，在衬底1的主平面上淀积例如由氧化硅构成的绝缘膜，然后，通过用CMP(化学机械研磨，Chemical Mechanical Polishing)法等对绝缘膜进行研磨来使该绝缘膜仅仅留在该隔离沟内，形成元件隔离部分SG1。
其次，如图7所示，通过用离子注入法等以预定的能量向衬底1的预定部分有选择性地导入预定的杂质，形成埋入n阱NW和p阱PW。接着，用离子注入法向衬底1的主平面导入例如氟化硼(BF2)。据此，在衬底1的主平面形成用于形成选择用nMISQnc的沟道的p型半导体区域4。这时的杂质离子的注入能量，例如为约60KeV，剂量例如为9×1012cm-2左右。
其次，如图8所示，通过对衬底1实施氧化处理，在衬底1的主平面上形成例如由氧化硅构成的厚度2～3nm左右的栅极绝缘膜3之后，用CVD法在该衬底1的主平面上淀积例如由低电阻多晶硅构成的厚度200nm左右的导体膜8，然后，在该导体膜8上用CVD法淀积例如由氧化硅构成的厚度50nm左右的盖帽(cap)绝缘膜9。然后，通过用光刻技术和干法刻蚀技术使导体膜8和盖帽绝缘膜9的叠层膜形成图形，形成控制栅极电极CG。
其次，如图9A～图9C所示，在除去了盖帽绝缘膜9之后，通过对衬底1实施氧化处理，在控制栅极电极CG露出来的表面上，形成由氧化硅构成的厚度3nm左右的绝缘膜5。接着，以控制栅极电极CG和光致抗蚀剂图形为掩膜，通过向衬底1的主平面离子注入例如砷或磷，形成用于形成存储器用nMIS的沟道的n型半导体区域7。这时的杂质离子的注入能量，例如为20～40KeV左右。
其次，在衬底1的主平面上，从下层开始按照依次淀积例如由氧化硅构成的绝缘膜6b、由氮化硅构成的电荷存储层CSL、由氧化硅构成的绝缘膜6t和用于形成由低电阻多晶硅构成的存储器栅极的导体膜10。绝缘膜6b用热氧化法形成，其膜厚可例示为例如6nm左右，电荷存储层CLS用ALD法形成，其膜厚可例示为例如12nm左右，绝缘膜6t用CVD法形成，其膜厚可例示为例如5nm左右，导体膜10用CVD法形成，其膜厚可例示为例如150nm左右。另外，在附图中，把绝缘膜6b、电荷存储层CSL和绝缘膜6t的叠层膜的标记表现为6b/CSL/6t。此外，由于绝缘膜6b是用热氧化法形成的，因此在图9A、9B中在元件隔离部分SG1上未形成。
电荷存储层CSL，可按照用如图10所示的ALD法进行的氮化膜的成膜工序形成，如下所示。
首先，在使ALD装置的反应炉内的温度为550℃左右后，向炉内导入NH3气体，用远距(remote)等离子体分解，在衬底(Si)上形成N-H基(步骤1)。其次，进行炉内的排气，从炉内完全排出NH3气体(步骤2)。接着，向炉内导入SiH2Cl2气体，并使SiH2Cl2热分解形成N-Si基，进一步因HCl的脱离形成Si-H基(步骤3)。其次，进行炉内的排气，从炉内完全排出SiH2Cl2气体(步骤4)。把该步骤1～步骤4作为1个循环，通过1个循环或将之反复进行数个循环，形成构成电荷存储层CSL的氮化硅。由于用1个循环形成厚约0.115nm的氮化硅，因此上述循环次数由电荷存储层CSL的所要的厚度决定。通过这样的ALD法，可以使膜中的含氢浓度小于或等于1020cm-3。此外，由于可以大幅度地降低膜中的Si-H键密度，因此可以形成起因于Si-H键密度的浅陷阱能级的发生受到了抑制的氮化硅膜。另外，作为在形成N-H基的步骤1中使用的原料，虽然例示的是NH3，但是，也可以使用例如N2或N2H4等。此外，作为在形成N-Si基的步骤3中使用的原料虽然例示的是SiH2Cl2，但是也可以使用例如SiH4、Si2H6、Si2Cl6、SiCl4、BTBAS等气体或液体。
这样，由于可以通过用ALD法形成电荷存储层CSL，降低在存储单元MC1中具备的同一层的电荷存储层CSL内的电子陷阱能级的变动，因此可以抑制存储单元MC1的阈值变动，可以抑制数据变动。同时，由于可以降低电荷存储层CSL中的Si-H键密度，因此切断绝缘膜6b的Si-O键的氢离子减少，从而缺陷难以产生，存储器栅极电极的高度方向的漏电通路就不能产生，因而可以减小漏电流。
此外，如图9B所示，电荷存储层CSL，沿图2的B-B’方向延伸，在元件隔离部分SG1上和在B-B’方向上邻接的各个存储单元MC1上形成。如上所述，电荷存储层CSL是用ALD法形成的。据此，由于可以抑制在邻接的各个存储单元MC1上具备的同一层的电荷存储层CSL间进行的电子的传导、扩展，因此可以抑制各个存储单元MC1的数据变动。
其次，如图11A～图11C所示，用光刻技术和干法刻蚀技术，通过用各向异性的干法刻蚀对导体膜10进行深刻蚀，在控制栅极电极CG的侧面一侧上，形成导体膜10的侧壁10a。
其次，在衬底1的主平面上，用光刻技术形成用于形成存储器栅极电极MG的光致抗蚀剂图形11。然后，以该光致抗蚀剂图形11为掩膜，对从那里露出来的侧壁10a进行刻蚀，在控制栅极电极CG的单侧面上形成存储器栅极电极MG(侧壁10a)。
其次，如图12A～图12C所示，接着，在除去了光致抗蚀剂图形11后，以控制栅极电极CG和存储器栅极电极MG为掩膜，通过向衬底1的主平面离子注入例如砷或磷，在衬底1的主平面，相对于控制栅极电极CG和存储器栅极电极MG自对准地形成n-型的半导体区域2a。
其次，如图13A～图13C所示，通过选择性地刻蚀绝缘膜6b、6t和电荷存储层CSL，使电荷存储层CSL形成图形。接着，在用CVD法在衬底1的主平面上淀积例如由氧化硅构成的厚度约100nm的绝缘膜之后，通过用各向异性的干法刻蚀法对之进行深刻蚀，在控制栅极电极CG的单侧面和存储器栅极电极MG上形成侧壁12。接着，在用CVD法在衬底1的主平面上淀积例如由氧化硅构成的绝缘膜13之后，以侧壁12和存储器栅极电极MG为掩膜，通过对衬底1的主平面进行离子注入例如砷或磷，在衬底1的主平面上，相对于控制栅极电极CG和存储器栅极电极MG自对准地形成n+型的半导体区域2b。从而形成存储单元MC1的漏极区域Drm和源极区域Srm，形成选择用nMISQnc和存储器用nMISQnm。
其次，如图14A～图14C所示，在除去了绝缘膜13之后，在衬底1的主平面部，用自对准硅化物(Salicide：Self Align silicide)工艺形成例如硅化钴(CoSix)等硅化物层14。
其次，如图15A～图15C所示，在用CVD法在衬底1的主平面上淀积例如由氮化硅膜15a和氧化硅膜15b构成的绝缘膜15后，在绝缘膜15中形成接触孔CNT。接着，在接触孔CNT内形成插针PLG。插针PLG，具有例如由钛(Ti)和氮化钛(TiN)的叠层膜构成的相对较薄的阻挡膜和被形成为把该阻挡膜包围起来的由钨(W)或铝(Al)等构成的相对较厚的导体膜。然后，在绝缘膜15上，通过形成例如由钨或铝等构成的第1层布线M1，大体上完成上述图3所示的存储单元MC1。之后，经由通常的半导体器件的制造工序，制造具有非易失性存储器的半导体器件。
(实施方式2)
在本实施方式2中，说明把本发明应用于存储器栅极电极居上型的存储单元的一个例子。在图16中示出了沟道沿着对存储器栅极电极MG交叉的方向(图2的C-C’方向)被剖开的存储单元的基本的器件剖面的一个例子。在实施方式1中示出了C-C’方向的2个存储单元，在本实施方式中为了简化说明仅示出了1个存储单元。
存储器栅极电极居上型的存储单元MC2，平面构造虽然与上述实施方式1的存储单元MC1的构造大体上相同，但是，剖面构造却是存储器栅极电极MG的一部分居于控制栅极电极CG的一侧之上，由控栅极电极CG的上表面上的由氧化硅等构成的绝缘膜18、绝缘膜6b、6t和电荷存储层CSL形成控制栅极电极CG和存储器栅极电极MG的绝缘。
其次，用图17～图20的半导体器件的制造工序中的存储器区域的半导体衬底的主要部分剖面图说明该制造方法的具体例。
首先，在经过与在上述实施方式1的图6A～图6C和图7A～图7C中说明的工序同样的工序后，如图17所示，通过对衬底1实施氧化处理，在衬底1的主平面上，形成例如由氧化硅构成的栅极绝缘膜3。然后，再用CVD法在该衬底1的主平面上淀积例如由低电阻多晶硅构成的导体膜8，并用CVD法在该导体膜8上淀积例如由氧化硅构成的绝缘膜18。然后，通过用光刻技术和干法刻蚀技术使栅极绝缘膜3、导体膜8和绝缘膜18的叠层膜形成图形，形成控制栅极电极CG。
其次，如图18所示，以控制栅极电极CG为掩膜，形成用于形成存储器用nMIS的沟道的n型半导体区域7。接着，在衬底1的主平面上，从下层开始依次淀积绝缘膜6b、电荷存储层CSL、绝缘膜6t和用于形成存储器栅极的导体膜10之后，通过用光刻技术和干法刻蚀技术使这些叠层膜形成图形，形成一部分居于控制栅极电极CG一侧上的存储器栅极电极MG。电荷存储层CSL，可用与在实施方式1中说明的ALD法一样的ALD法成膜，其含氢浓度可以抑制到小于或等于1020cm-3。接着，以控制栅极电极CG和存储器栅极电极MG为掩膜，通过向衬底1的主平面离子注入砷或磷，在衬底1的主平面上相对于控制栅极电极CG和存储器栅极电极MG自对准地形成n-型的半导体区域2a。
其次，如图19所示，在用CVD法在衬底1的主平面上淀积例如由氧化硅构成的绝缘膜之后，通过用各向异性的干法刻蚀法对之进行深刻蚀，在控制栅极电极CG的单侧面、绝缘膜8上和存储器栅极电极MG的两侧面，形成侧壁19。接着，以侧壁19和存储器栅极电极MG为掩膜，通过向衬底1的主平面离子注入例如砷或磷，在衬底1的主平面上，相对于控制栅极电极CG和存储器栅极电极MG自对准地形成n+型的半导体区域2b。从而形成存储单元MC2的漏极区域Drm和源极区域Srm，形成选择用nMISQnc和存储器用nMISQnm。
然后，如图20所示，与上述实施方式1同样，经由自对准硅化物(Salicide)工艺，在衬底1的主平面部和控制栅极电极CG的上表面部形成硅化物层14，经由绝缘膜15的淀积工序、接触孔CNT的形成工序、插针PLG的形成工序、第1层布线M1的形成工序制造存储单元MC2。
这样，根据本实施方式2，由于可以降低存储器栅极电极居上型的存储单元MC2所具备的电荷存储层CSL的含氢浓度，因此与上述实施方式1的存储单元MC1同样，可以抑制阈值电压的变动，进而可以抑制存储单元MC2的数据变动。此外，由于在绝缘膜6b中缺陷难以产生，因此不会产生纵向的漏电通路，可以减小漏电流。此外，与上述实施方式1同样，电荷存储层CSL在与图2C-C’方向正交的方向上延伸，并形成在元件隔离部分SG1上和在与D-D’方向垂直的方向上邻接的各个存储单元MC2上。据此，由于可以抑制在邻接的各个存储单元MC2中具备的同一层的电荷存储层CSL间进行的电子的传导、扩展，因此可以抑制各个存储单元MC2的数据变动。
(实施方式3)
在本实施方式3中，说明把本发明应用于控制栅极电极居上型的存储单元的一个例子。图21示出了存储单元的主要部分剖面图，图22示出了沟道沿着对存储器栅极电极交叉的方向(图21的D-D’线)被剖开的存储单元的基本的器件剖面的一个例子。
在衬底1的主平面的活性区域ACT，配置存储单元MC3的选择用nMISQnc和存储器用nMISQnm。在该存储单元MC3的漏极区域Drm和源极区域Srm之间的衬底1的主平面上，选择用nMISQnc的控制栅极电极CG和存储器用nMISQnm的存储器栅极电极MG邻接地延伸，控制栅极电极CG的一部分，居于存储器栅极电极MG一侧之上。此外，与上述实施方式1的存储单元MC 1同样，在存储器栅极电极MG(或控制栅极电极CG)的延伸方向上，多个存储单元MC3中间隔着在衬底1上形成的元件隔离部分SG1进行邻接。
在控制栅极电极CG和衬底1的主平面之间，设有由氧化硅构成的栅极绝缘膜3。在该栅极绝缘膜3的下方的衬底1的主平面上，形成有用于形成选择用nMISQnc的沟道的半导体区域4。另一方面，在存储器栅极电极MG和衬底1的主平面之间，电荷存储层CSL以被其上下的绝缘膜6b、6t夹持着的状态设置着。电荷存储层CSL由氮化硅构成，可用在与上述实施方式1中说明的ALD法同样的ALD法形成。
在上述绝缘膜6b的下方，在p型的半导体区域4和源极区域Srm之间的衬底1的主平面上，形成有用于形成存储器用nMISQnm的沟道的半导体区域7。此外，在存储器栅极电极MG的上表面，设置有例如由氧化硅构成的绝缘膜20。此外，在存储器栅极电极MG、绝缘膜6b、6t和电荷存储层CSL的侧面，形成有例如由氧化硅构成的侧壁21，由绝缘膜20和侧壁21形成存储器栅极电极MG和控制栅极电极CG的绝缘。
其次，根据图23～图27的半导体器件的制造工序中的存储器区域的半导体衬底的主要部分剖面图说明本制造方法的具体例。
首先，经由与在上述实施方式1的图6A～图6C和图7A～图7C中说明的工序同样的工序，在衬底1的主平面的活性区域ACT，形成用于形成存储器用nMIS的沟道的n型的半导体区域7。接着，如图23所示，在衬底1的主平面上，从下层开始依次淀积例如由氧化硅构成的绝缘膜6b、由氮化硅构成的电荷存储层CSL、由氧化硅构成的绝缘膜6t、由低电阻多晶硅构成的用于形成存储器栅极的导体膜10和由氧化硅构成的绝缘膜20之后，通过用光刻技术和刻蚀技术使这些叠层膜形成图形，形成存储器栅极电极MG。电荷存储层CSL，可用在与实施方式1中说明的ALD法同样的ALD法成膜，其含氢浓度被抑制到小于或等于1020cm-3。
其次，如图24所示，在用CVD法在衬底1的主平面上淀积例如由氧化硅构成的绝缘膜之后，通过用各向异性的干法刻蚀法对之进行深刻蚀，在上述叠层图形的侧面形成侧壁21。接着，以控制栅极电极CG、侧壁21和光致抗蚀剂图形22为掩膜，通过向衬底1的主平面离子注入例如氟化硼，形成用于形成选择用nMIS的沟道的p型半导体区域4。
其次，如图25所示，通过对衬底1进行氧化处理，在衬底1的主平面上淀积例如由氧化硅构成的的绝缘膜3之后，通过用CVD法在衬底的主平面上淀积例如由低电阻多晶硅构成的导体膜8，进而用光刻技术和干法刻蚀技术使该导体膜8形成图形，形成控制栅极电极CG。接着，以控制栅极电极CG和存储器栅极电极MG为掩膜，通过向衬底1的主平面离子注入例如砷或磷，在衬底1的主平面上相对于控制栅极电极CG和存储器栅极MG自对准地形成n-型的半导体区域2a。
其次，如图26所示，在用CVD法在衬底1的主平面上淀积例如由氧化硅构成的绝缘膜之后，通过用各向异性的干法刻蚀法对之进行深刻蚀，在控制栅极电极CG的两侧面、绝缘膜20上和侧壁21的表面上形成侧壁23。接着，以侧壁23和控制栅极电极CG为掩膜，通过向衬底1的主平面离子注入例如砷或磷，在衬底1的主平面上，相对于控制栅极电极CG和存储器栅极电极MG自对准地形成n+型的半导体区域2b。从而形成存储单元MC3的漏极区域Drm和源极区域Srm，形成选择用nMISQnc和存储器用nMISQnm。
之后，如图27所示，与上述实施方式1同样，经由自对准硅化物工艺，在衬底1的主平面部分和控制栅极电极CG的上表面部形成硅化物层14，经由绝缘膜15的淀积工序、接触孔CNT的形成工序、插针PLG的形成工序、第1层布线M1的形成工序制造存储单元MC3。
这样，根据本实施方式，由于可以降低存储器栅极电极居上型的存储单元MC3所具备的电荷存储层CSL的含氢浓度，因此与上述实施方式1的存储单元MC1同样，可以抑制阈值电压的变动，进而可以抑制存储单元MC3的数据变动。此外，由于在绝缘膜6b中缺陷难以产生，因此不会产生纵向的漏电通路，可以减小漏电流。此外，电荷存储层CSL在与图21的D-D’方向垂直的方向上延伸，并形成在元件隔离部分SG1上和在与D-D’方向垂直的方向上邻接的各个存储单元MC3上。据此，由于可以抑制在邻接的各个存储单元MC3中所具备的同一层的电荷存储层CSL间进行的电子的传导、扩展，因此可以抑制各个存储单元MC3的数据变动。
(实施方式4)
在本实施方式4中，说明把本发明应用于作为一种非易失性存储器的NROM(氮化物只读存储器，Nitride Read-Only Memory)的存储单元的一个例子。
图28示出了存储单元的主要部分平面图，图29A示出了字线沿着其延伸方向(图28的E-E’线)被剖开的存储单元的主要部分剖面图，图29B示出了沿着对字线交叉的方向(图28的F-F’线)剖开的存储单元的主要部分剖面图。在这里，两方向都示出了2位的量的存储单元。
在衬底1的主平面上，nMIS(第3场效应晶体管)Qng配置成矩阵状。在衬底1上，条带状的位线(图28中，用加上网格的阴影表示)BL1～BL3，在一个方向，例如在列方向上延伸。该位线BL1～BL3，例如可由n+型的半导体区域构成。在位线BL1和位线BL2、位线BL2和位线BL3之间的衬底1的主平面上，以其上下被绝缘膜6b、6t夹持的状态设置有电荷存储层CSL，电荷存储层CSL例如由氮化硅构成，其厚度例如约为10nm左右。此外，电荷存储层CSL用ALD法形成。绝缘膜6b、6t例如由氧化硅等构成，各自的厚度例如约为5nm左右。
在绝缘膜6t上形成有栅极电极(第3栅极电极)NG，在与位线BL1～BL3延伸的方向交叉的方向，例如在行方向上延伸的字线WL，与该栅极电极NG连接着。字线WL例如由低电阻的多晶硅构成，其厚度约为250nm左右。在字线WL进行延伸的方向上邻接的存储单元MC4用绝缘膜24进行电绝缘。
其次，用上述图29A～图29B简单地说明存储单元MC4的动作的一个例子。
NROM的存储单元MC4，在1个晶体管中可以容纳2位的信息。在要写入信息的情况下，通过给字线(在2位间共用)WL加例如9V左右，给位线BL2例如加2.5V左右，并使位线BL1为例如0(零)V，可以把与最初的位相当的电子存储到电荷存储层CSL内。在要读出信息的情况下，则要给字线WL，例如加3V左右。通过使位线BL2为例如0(零)V，给位线BL1加例如1.5V左右，可以读出位(Bit1)。在要把接着的位(Bit2)写入、读出到存储单元MC4内的情况下，可以使位线BL1和BL2的电压倒过来。
其次，根据图30A、图30B～图33A、图33B的半导体器件的制造工序中的存储器区域的半导体衬底的主要部分剖面图说明本制造方法的具体例。
首先，如图30A、图30B所示，在通过对衬底1实施氧化处理，在衬底1的主平面上形成例如由氧化硅构成的厚度5nm左右的绝缘膜6b后，从下层开始依次淀积由氮化硅构成的电荷存储层CSL、由氧化硅构成的绝缘膜6t、由无掺杂多晶硅构成的导体膜25和氮化硅膜26。电荷存储层CSL用与在上述实施方式1中说明的ALD法同样的ALD法成膜，其厚度例如为10nm左右，其含氢浓度可抑制到小于或等于1020cm-3。绝缘膜6t用热氧化法形成，其厚度可以例示为例如5nm左右，无掺杂多晶硅膜24用CVD法形成，其厚度可以例示为例如80nm左右，氮化硅膜25用CVD法形成，其厚度可以例示为例如140nm左右。
其次，用光刻技术和干法刻蚀技术对该叠层膜进行刻蚀。接着，以加工后的叠层膜为掩膜，通过向衬底1的主平面离子注入例如砷或磷，在衬底1的主平面上相对于叠层膜自对准地形成构成位线BL1～BL3的n+型的半导体区域。
其次，如图31A、图31B所示，在衬底1的主平面上淀积厚度300nm左右的绝缘膜24。绝缘膜24例如可以使用把TEOS(原硅酸四乙酯；Tetra Ethyl Ortho Silicate，Si(OC2H5)4)和臭氧(O3)用做源气体的等离子体CVD法淀积的TEOS氧化膜。或者，为了使存储单元MC4间的埋入性变得良好，也可以用涂敷法淀积绝缘膜24。
其次，如图32A、图32B所示，通过例如用CMP法对绝缘膜24进行研磨，在叠层膜之间使绝缘膜24留下来。这时，氮化硅膜16起着研磨止挡的作用。如上所述，用已埋入到各个nMIS型晶体管Qng之间的绝缘膜24对在E-E’间邻接的各个存储单元MC4进行隔离。在该情况下，与用LOCOS法对各个nMIS型晶体管Qng间进行隔离的情形相比，可以微细地加工存储单元。
接着，在用热磷酸除去了氮化硅膜26之后，用CVD法在衬底1的主平面上淀积例如由低电阻多晶硅构成的厚度150nm左右的导体膜27。据此，导体膜25和导体膜27连接成一体。然后再用CVD法在该导体膜27上淀积例如由氧化硅构成的厚度150nm左右的绝缘膜28。
其次，如图33A、图33B所示，用光刻技术和干法刻蚀技术对叠层膜(绝缘膜6b、6t，电荷存储层CSL和导体膜25)、导体膜27和绝缘膜28进行刻蚀。据此，各个字线WL被隔离形成。之后，通过在字线WL的侧壁上形成氧化膜29，大体上完成图28所示的存储单元MC4。
另外，也可以在构成位线BL1～BL3的n+型的半导体区域的表面，用自对准硅化物工艺形成例如硅化钴等硅化物层。据此，就可以降低位线电阻。
这样，根据本实施方式4，由于通过降低NROM所具备的电荷存储层CSL的含氢浓度，并降低氮化硅膜中的Si-H键密度，使切断绝缘膜6b的Si-O键的氢离子减少从而使缺陷难以产生，因此不会产生纵向的漏电通路，可以减小漏电流。
以上，虽然根据发明的实施方式，对由本发明者完成的发明具体地进行了说明，但是，本发明并不限定于上述实施方式，不言而喻在不背离其要旨的范围内可以进行种种的变更。
例如，在上述实施方式中，虽然说明的是应用于MONOS构造的存储单元的情况，但是，也可以应用于具有例如在衬底上从下层开始依次淀积了电荷存储用的氮化硅膜(或氧氮化硅膜)和低电阻多晶硅膜的结构的、MNOS(金属氮化物氧化物半导体，Metal Nitride OxideSemiconductor)构造的存储单元。
以下简单地说明在本申请公开的实施方式之中有代表性的实施方式能得到的效果。
通过用以ALD法形成的氮化膜构成电荷存储层，并把电荷存储层中的含氢浓度降低到小于或等于1020cm-3，可以减少存储单元的电荷存储层CSL内的电子陷阱能级的变动，可以降低Si-H键密度，因此可以抑制存储单元MC1的阈值变动，并抑制数据变动。
此外，由于可以抑制在邻接的各个存储单元间的数据变动，进而可以降低流向衬底的漏电流，因此在把氮化膜用做电荷存储层的非易失性存储器的半导体器件中，可以提高可靠性、特别是可以提高数据保持特性。
以下简单地说明在本申请公开的发明之中有代表性的发明能得到的效果。
在具有把氮化膜用做电荷存储层的非易失性存储器的半导体器件中，可以提高可靠性，特别是可以提高数据保持特性。
Claims (30)
1.一种半导体器件的制造方法，上述半导体器件具有在半导体衬底的主平面的第1区域含有第1场效应晶体管、在第2区域含有与上述第1场效应晶体管邻接的第2场效应晶体管的非易失性存储单元，其特征在于：具有
(a)在上述第1区域上形成第1绝缘膜的步骤；
(b)在上述第1区域上，中间隔着第1绝缘膜地形成第1场效应晶体管的第1栅极电极的步骤；
(c)在上述第2区域上形成第2绝缘膜的步骤；
(d)在上述第2区域上中间隔着第2绝缘膜、使其含氢浓度小于或等于1020cm-3地形成第2场效应晶体管的电荷存储层的步骤；
(e)在上述第2区域上中间隔着上述第2绝缘膜和上述电荷存储层地形成上述第2场效应晶体管的第2栅极电极的步骤；
(f)向上述第1场效应晶体管和上述第2场效应晶体管邻接的区域，注入杂质形成第1导电型杂质区域的步骤。
2.根据权利要求1所述的半导体器件的制造方法，其特征在于：上述电荷存储层包括氮化硅膜。
3.根据权利要求1所述的半导体器件的制造方法，其特征在于：上述非易失性存储单元，在上述电荷存储层存储电子，保持数据。
4.根据权利要求1所述的半导体器件的制造方法，其特征在于：具有在上述电荷存储层和上述第2栅极电极之间形成第3绝缘膜的步骤。
5.一种半导体器件的制造方法，上述半导体器件具有在半导体衬底的主平面的第1区域含有第1场效应晶体管、在第2区域含有与上述第1场效应晶体管邻接的第2场效应晶体管的非易失性存储单元，其特征在于：具有
(a)在上述第1区域上形成第1绝缘膜的步骤；
(b)在上述第1区域上，中间隔着第1绝缘膜地形成第1场效应晶体管的第1栅极电极的步骤；
(c)在上述第2区域上形成第2绝缘膜的步骤；
(d)在上述第2区域上中间隔着第2绝缘膜，用原子层淀积法形成第2场效应晶体管的电荷存储层的步骤；
(e)在上述第2区域上中间隔着上述第2绝缘膜和上述电荷存储层地形成上述第2场效应晶体管的第2栅极电极的步骤；
(f)向上述第1场效应晶体管和上述第2场效应晶体管邻接的区域，注入杂质形成第1导电型杂质区域的步骤。
6.根据权利要求5所述的半导体器件的制造方法，其特征在于：上述电荷存储层包括氮化硅膜。
7.根据权利要求5所述的半导体器件的制造方法，其特征在于：具有在上述电荷存储层和上述第2栅极电极之间形成第3绝缘膜的步骤。
8.根据权利要求5所述的半导体器件的制造方法，其特征在于：上述非易失性存储单元，在上述电荷存储层存储电子，保持数据。
9.一种半导体器件的制造方法，上述半导体器件是在半导体衬底的主平面的第1区域含有第1场效应晶体管、在第2区域含有与上述第1场效应晶体管邻接的第2场效应晶体管的非易失性存储单元，具有中间隔着在上述半导体衬底上形成的元件隔离部分进行邻接的多个上述非易失性存储单元，其特征在于：具有
(a)在上述多个非易失性存储单元的各自的上述第1区域上形成第1绝缘膜的步骤；
(b)中间隔着上述第1绝缘膜地在上述多个非易失性存储单元的各自的上述第1区域上，形成第1场效应晶体管的第1栅极电极的步骤；
(c)在上述多个非易失性存储单元的各自的上述第2区域上形成第2绝缘膜的步骤；
(d)在上述元件隔离部分上和中间隔着上述第2绝缘膜地在上述多个非易失性存储单元的各自的上述第2区域上，使其含氢浓度小于或等于1020cm-3地形成上述第2场效应晶体管的电荷存储层的步骤；
(e)在上述元件隔离部分上和中间隔着上述第2绝缘膜和上述电荷存储层地在上述多个非易失性存储单元的各自的上述第2区域上，形成上述第2场效应晶体管的第2栅极电极的步骤；
(f)向上述多个非易失性存储单元的各自的上述第1场效应晶体管和上述第2场效应晶体管邻接的区域，注入杂质形成第1导电型杂质区域的步骤。
10.根据权利要求9所述的半导体器件的制造方法，其特征在于：上述电荷存储层包括氮化硅膜。
11.根据权利要求9所述的半导体器件的制造方法，其特征在于：具有在上述电荷存储层和上述第2栅极电极之间形成第3绝缘膜的步骤。
12.根据权利要求9所述的半导体器件的制造方法，其特征在于：上述非易失性存储单元，在上述电荷存储层存储电子，保持数据。
13.一种半导体器件的制造方法，上述半导体器件具有含有在半导体衬底的主平面上延伸、在彼此相邻的位线间配置了第3栅极电极的第3场效应晶体管的非易失性存储单元，其特征在于：具有
(a)在上述半导体衬底的主平面上形成第2绝缘膜的步骤；
(b)在彼此相邻的上述位线间的上述半导体衬底的主平面上中间隔着第2绝缘膜、使其含氢浓度小于或等于1020cm-3地形成电荷存储层的步骤；
(c)在彼此相邻的上述位线间的上述半导体衬底的主平面上，中间隔着上述第2绝缘膜和上述电荷存储层地形成第3栅极电极的步骤；
(d)向上述第3栅极电极邻接的上述半导体衬底注入杂质，形成上述位线的步骤。
14.根据权利要求13所述的半导体器件的制造方法，其特征在于：上述电荷存储层包括氮化硅膜。
15.根据权利要求13所述的半导体器件的制造方法，其特征在于：具有在上述电荷存储层和上述第3栅极电极之间形成第3绝缘膜的步骤。
16.根据权利要求13所述的半导体器件的制造方法，其特征在于：上述非易失性存储单元，在上述电荷存储层存储电子，保持数据。
17.一种半导体器件，具有在半导体衬底的主平面的第1区域含有第1场效应晶体管、在第2区域含有与上述第1场效应晶体管邻接的第2场效应晶体管的非易失性存储单元，其特征在于：具有
(a)在上述第1区域上形成的第1绝缘膜；
(b)在上述第1区域上中间隔着第1绝缘膜地形成的第1场效应晶体管的第1栅极电极；
(c)在上述第2区域上形成的第2绝缘膜；
(d)在上述第2区域上中间隔着第2绝缘膜地形成的第2场效应晶体管的电荷存储层；
(e)在上述第2区域上中间隔着上述第2绝缘膜和上述电荷存储层地形成的上述第2场效应晶体管的第2栅极电极；
(f)在上述第1场效应晶体管和上述第2场效应晶体管邻接的区域形成的第1导电型杂质区域；
上述电荷存储层的含氢浓度小于或等于1020cm-3。
18.根据权利要求17所述的半导体器件，其特征在于：通过给上述第1栅极电极施加正电压，并给上述第2栅极电极施加比上述第1栅极电极还高的正电压，进行向上述电荷存储层注入电子的写入动作。
19.根据权利要求17所述的半导体器件，其特征在于：通过给上述第2栅极电极施加负电压，进行向上述电荷存储层注入空穴，使之与存储在上述电荷存储层内的电子进行结合的擦除动作。
20.根据权利要求17所述的半导体器件，其特征在于：上述电荷存储层包括氮化硅膜。
21.根据权利要求17所述的半导体器件，其特征在于：具有在上述电荷存储层与上述第2栅极电极之间形成的第3绝缘膜。
22.一种半导体器件，是在半导体衬底的主平面的第1区域含有第1场效应晶体管，在第2区域含有与上述第1场效应晶体管邻接的第2场效应晶体管的非易失性存储单元，具有中间隔着在上述半导体衬底上形成的元件隔离部分地进行邻接的多个上述非易失性存储单元，其特征在于：具有
(a)在上述多个非易失性存储单元的各自的上述第1区域上形成的第1绝缘膜；
(b)中间隔着上述第1绝缘膜地在上述多个非易失性存储单元的各自的上述第1区域上形成的上述第1场效应晶体管的第1栅极电极；
(c)在上述多个非易失性存储单元的各自的第2区域上形成的第2绝缘膜；
(d)在上述元件隔离部分上和中间隔着上述第2绝缘膜地在上述多个非易失性存储单元的各自的上述第2区域上形成的上述第2场效应晶体管的电荷存储层；
(e)在上述元件隔离部分上和中间隔着上述第2绝缘膜和上述电荷存储层地在多个非易失性存储单元的各自的上述第2区域上形成的上述第2场效应晶体管的第2栅极电极；
(f)在上述多个非易失性存储单元的各自的上述第1场效应晶体管和上述第2场效应晶体管邻接的区域形成的第1导电型杂质区域；
上述电荷存储层的含氢浓度小于或等于1020cm-3。
23.根据权利要求22所述的半导体器件，其特征在于：上述多个非易失性存储单元中的每一者，通过给第1栅极电极施加正电压，并给上述第2栅极电极施加比上述第1栅极电极还高的正电压，进行向上述电荷存储层注入电子的写入动作。
24.根据权利要求22所述的半导体器件，其特征在于：上述多个非易失性存储单元中的每一者，通过给上述第2栅极电极施加负电压，进行向上述电荷存储层注入空穴，使之与存储在上述电荷存储层内的电子进行结合的擦除动作。
25.根据权利要求22所述的半导体器件，其特征在于：上述电荷存储层包括氮化硅膜。
26.根据权利要求22所述的半导体器件，其特征在于：具有在上述电荷存储层和上述第2栅极电极之间形成的第3绝缘膜。
27.一种半导体器件，具有含有在半导体衬底的主平面上延伸、在彼此相邻的位线间配置了第3栅极电极的第3场效应晶体管的非易失性存储单元，其特征在于：具有
(a)在上述半导体衬底的主平面上形成的第2绝缘膜；
(b)在彼此相邻的上述位线间的上述半导体衬底的主平面上，中间隔着第2绝缘膜地形成的电荷存储层；
(c)在彼此相邻的上述位线间的上述半导体衬底的主平面上，中间隔着上述第2绝缘膜和上述电荷存储层地形成的第3栅极电极；
(d)向上述半导体衬底注入杂质而形成的上述位线，
上述电荷存储层的含氢浓度小于或等于1020cm-3。
28.根据权利要求27所述的半导体器件，其特征在于：上述电荷存储层包括氮化硅膜。
29.根据权利要求27所述的半导体器件，其特征在于：具有在上述电荷存储层和上述第2栅极电极之间形成的第3绝缘膜。
30.根据权利要求27所述的半导体器件，其特征在于：上述非易失性存储单元，在上述电荷存储层存储电子，保持数据。
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